WO2014103140A1 - 固体撮像装置 - Google Patents

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WO2014103140A1
WO2014103140A1 PCT/JP2013/006716 JP2013006716W WO2014103140A1 WO 2014103140 A1 WO2014103140 A1 WO 2014103140A1 JP 2013006716 W JP2013006716 W JP 2013006716W WO 2014103140 A1 WO2014103140 A1 WO 2014103140A1
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pixel
pixel array
memory
solid
signal
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PCT/JP2013/006716
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英夫 松屋
良平 宮川
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パナソニック株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/45—Cameras or camera modules comprising electronic image sensors; Control thereof for generating image signals from two or more image sensors being of different type or operating in different modes, e.g. with a CMOS sensor for moving images in combination with a charge-coupled device [CCD] for still images
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • FIG. 11 is a diagram showing a CCD solid-state imaging device disclosed in Patent Document 1.
  • the light receiving surface of the imaging region 2 is divided into four.
  • independent vertical transfer CCDs 3UL, 3UR, 3DL and 3DR and horizontal transfer CCDs 5LU, 5RU, 5LD and 5RD are provided in each of the divided areas I to IV.
  • the signal charges generated in each of the divided regions I to IV are transferred upward or downward by the vertical transfer CCDs 3UL, 3UR, 3DL and 3DR, and then transferred right or left by the horizontal transfer CCDs 5LU, 5RU, 5LD and 5RD. Is done.
  • the signal processing system (9 to 12) adjusts and outputs the temporal positional relationship between the four derived output signals. That is, Patent Document 1 discloses a method of dividing a pixel area at least horizontally or vertically and providing a reading mechanism for each area in order to cope with high speed.
  • CMOS image sensor in order to take out imaging data of a plurality of pixels arranged in a matrix, it is necessary to perform scanning in units of rows unlike a CCD solid-state imaging device. Furthermore, when the solid-state imaging device does not have a mechanical shutter and uses an exposure based only on the charge accumulation time, that is, a rolling shutter, the timing of performing the exposure at the time of imaging varies from line to line, and the pixel data Reading is time-series. Thereby, the accumulation time is shifted by the time required for scanning for each scanning line. As a result, when the subject moves or the imaging apparatus moves sideways, image distortion generally called a focal plane phenomenon occurs.
  • the CMOS solid-state imaging device performs simultaneous readout by dividing the imaging region into two parts in the vertical direction for speeding up as in the technique described in Patent Document 1.
  • the scanning direction is the same in the upper and lower imaging regions, when the subject moves or the imaging device moves sideways, the subject may appear to be cut off at the center due to the time difference of the shutter.
  • the upper and lower imaging areas are scanned from the center to the outside or scanned from the outside to the center, the difference in image acquisition time at the center can be reduced, so that the subject appears to be cut off. Absent.
  • the distortion direction of the subject going outward from the center is reversed, resulting in an unnatural image in which the subject is broken at the center.
  • a solid-state imaging device includes a first pixel array in which a plurality of first pixels that generate a first pixel signal by photoelectrically converting received light are two-dimensionally arranged; A second pixel array that is arranged on the upper side or the lower side of the one-pixel array, and in which a plurality of second pixels that generate a second pixel signal by photoelectrically converting received light are two-dimensionally arranged; A plurality of first vertical signal lines provided for each column of the first pixel array, to which the plurality of first pixel signals generated by the plurality of first pixels arranged in the corresponding column are output; Provided for each column of the second pixel array, the plurality of second pixel signals generated by the plurality of second pixels arranged in the corresponding column are output, and the plurality of first vertical signal lines A plurality of independent second vertical signal lines; and a row of the first pixel array; A vertical scanning unit that independently drives the rows of the second pixel array; a plurality of the second pixel signals generated by a plurality of the second
  • the solid-state imaging device can independently read out the pixel signals of the two pixel arrays, so that the image reading speed can be improved. Further, the solid-state imaging device outputs the second pixel signal of the first frame and the first pixel signal of the second frame as one image signal. Thereby, the solid-state imaging device can suppress the generation of an image in which the subject appears to be cut off at the center. Thus, the solid-state imaging device can improve the image reading speed and reduce the distortion of the subject that occurs in the center of the screen.
  • the vertical scanning unit may scan rows in the same direction in the first pixel array and the second pixel array.
  • the vertical scanning unit scans a row from the boundary side between the first pixel array and the second pixel array in the first pixel array, and performs a row toward the boundary side in the second pixel array. You may scan.
  • the signal processing circuit includes a first memory that outputs the plurality of second pixel signals after being held for one frame period, a plurality of second pixel signals that are output from the first memory, and the plurality of first pixels.
  • a second memory that holds a pixel signal as the one image signal may be provided.
  • the first memory may be a first in first out (FIFO) memory having a larger storage capacity than the plurality of second pixel signals for one frame.
  • FIFO first in first out
  • one of the plurality of second pixel signals output from the first memory and the plurality of second pixel signals before being held in the first memory is selected, and the plurality of selected second pixels are selected.
  • the solid-state imaging device outputs, for example, the second pixel signal of the first frame and the first pixel signal of the second frame as one image signal at the time of moving image shooting that requires a reading speed.
  • the first pixel signal and the second pixel signal of the same frame can be output as one image signal.
  • the signal processing circuit further stops the supply of the clock signal to the first memory when the selector selects the plurality of second pixel signals before being held in the first memory. May be provided.
  • the solid-state imaging device can reduce power consumption during still image shooting.
  • the present disclosure can provide a solid-state imaging device that can improve the readout speed of moving images and can reduce the distortion of a subject that occurs in the center of the screen.
  • FIG. 1 is a diagram illustrating an example of a pixel according to this embodiment.
  • FIG. 2 is a diagram illustrating an example of a pixel according to this embodiment.
  • FIG. 3 is a diagram illustrating an example of a pixel according to this embodiment.
  • FIG. 4 is a block diagram illustrating an example of an image sensor according to the present embodiment.
  • FIG. 5 is a block diagram of the solid-state imaging device according to the present embodiment.
  • FIG. 6 is a diagram showing a pixel array according to the present embodiment.
  • FIG. 7 is a diagram showing the scan order of rows according to the present embodiment.
  • FIG. 8 is a timing chart of the shooting operation according to the present embodiment.
  • FIG. 9 is a diagram showing the operation of the FIFO memory according to the present embodiment.
  • FIG. 10 is a diagram for explaining a photographing operation according to the present embodiment.
  • FIG. 11 is a diagram illustrating a conventional solid-state imaging device.
  • FIG. 1 is a circuit diagram showing a configuration of a pixel 251 provided in the solid-state imaging device according to the present embodiment.
  • the pixel 251 shown in FIG. 1 outputs a reset voltage obtained by amplifying the voltage at the time of initialization and a read voltage obtained by amplifying the voltage at the time of reading to the vertical signal line 254.
  • the pixel 251 includes a photoelectric conversion element 252 (photodiode), a capacitor 262 (floating diffusion), a reset transistor 263, an amplification transistor 264, and a selection transistor 265.
  • the photoelectric conversion element 252 generates charges by photoelectrically converting incident light.
  • the capacitor 262 accumulates the charge generated by the photoelectric conversion element 252 and outputs the accumulated charge as a voltage signal.
  • the reset transistor 263 resets the voltage of the capacitor 262 to the initial voltage (here, VDD).
  • the transfer transistor 261 supplies the charge generated by the photoelectric conversion element 252 to the capacitor 262.
  • the amplification transistor 264 outputs a voltage corresponding to the voltage value of the capacitor 262.
  • the selection transistor 265 connects the output terminal of the amplification transistor 264 to the vertical signal line 254.
  • the solid-state imaging device may use the pixel 251C illustrated in FIG.
  • the pixel 251C shown in FIG. 2 has a so-called multi-pixel 1-cell configuration in which two basic pixels adjacent in the row direction are used as one basic unit cell.
  • the pixel 251C includes two photoelectric conversion elements 252A and 252B, two transfer transistors 261A and 261B, a capacitor 262, a reset transistor 263, an amplification transistor 264, and a selection transistor 265.
  • the transfer transistor 261A supplies the electric charge generated by the photoelectric conversion element 252A to the capacitor 262.
  • the transfer transistor 261B supplies the charge generated by the photoelectric conversion element 252B to the capacitor 262.
  • Other configurations are the same as those in FIG.
  • the solid-state imaging device may use the pixel 251D shown in FIG.
  • a pixel 251D illustrated in FIG. 3 includes a photoelectric conversion film as a photoelectric conversion element.
  • the pixel 251D includes an amplification transistor 271, a reset transistor 272, a selection transistor 273 (address transistor), a photoelectric conversion element 252C (photoelectric conversion film), and a wiring that connects them.
  • the power supply wiring 281 that runs in the vertical direction is connected to the source of the amplification transistor 271.
  • a reset signal line 282 running in the horizontal direction is connected to the gate of the reset transistor 272, and a reset voltage line 283 running in the vertical direction is connected to the source.
  • An address signal line 284 running in the horizontal direction is connected to the gate of the selection transistor 273, and a vertical signal line 254 running in the vertical direction is connected to the drain.
  • FIG. 4 is a block diagram illustrating an overall configuration of the image sensor according to the embodiment of the present disclosure.
  • the image sensor 200 includes a pixel array 211, a vertical scanning unit 212 (row selection encoder), two signal processing units 215A and 215B, two AD conversion units 213A and 213B (analog-digital conversion unit), two Two horizontal scanning units 214A and 214B (column selection encoder) and two digital output units 216A and 216B (I / F) are provided.
  • the pixel array 211 is an imaging region in which a plurality of pixels 251 that perform photoelectric conversion are two-dimensionally arranged.
  • a plurality of pixels 251 that perform photoelectric conversion are two-dimensionally arranged.
  • an example of 16 pixels arranged in a 4 ⁇ 4 two-dimensional shape is shown, but the actual total number of pixels is about several million or more.
  • the vertical scanning unit 212 outputs control signals to three control lines RDCEL, RSCEL, and TRANS provided for each horizontal row of the pixel array 211. Accordingly, the vertical scanning unit 212 performs a reset (initialization) operation, a read (read) operation, and a line select (row selection) operation on a plurality of pixels 251 included in the pixel array 211 in units of rows.
  • the signal processing units 215A and 215B include a plurality of column signal processing circuits having the same configuration, one provided for each vertical column.
  • the signal processing units 215A and 215B process output signals in units of rows from the pixel array 211, and hold the processing results.
  • the AD conversion units 213A and 213B include a plurality of column AD conversion circuits provided one for each vertical column.
  • the AD conversion units 213A and 213B digitally convert the row-by-row output signals output from the signal processing units 215A and 215B, respectively, and hold the conversion results.
  • the horizontal scanning units 214A and 214B sequentially output the digital signals held in the plurality of column AD conversion circuits by sequentially selecting the column AD conversion circuits included in the AD conversion units 213A and 213B, respectively.
  • the digital output units 216A and 216B receive the digital signals output from the AD conversion units 213A and 213B, respectively, perform the conversion necessary to output the digital signals to the outside, and output the digital signals.
  • one signal processing unit, AD conversion unit, horizontal scanning unit, and digital output unit are arranged above and below the pixel array 211, respectively.
  • a signal detected by the pixel array 211 is divided into upper and lower circuits and read out of the chip. In this way, the signal reading speed can be increased by reading the signals with two systems.
  • FIG. 5 is a block diagram illustrating a configuration of the solid-state imaging device 100 according to the present embodiment.
  • the solid-state imaging device 100 is used for an imaging device (camera, camera module), for example.
  • the imaging element 200 and the signal processing circuit 300 may be realized as individual semiconductor integrated circuits (LSIs) or as a single semiconductor integrated circuit. Further, a part of the processing unit included in the signal processing circuit 300 and the image sensor 200 may be realized as a single semiconductor integrated circuit.
  • LSIs semiconductor integrated circuits
  • a part of the processing unit included in the signal processing circuit 300 and the image sensor 200 may be realized as a single semiconductor integrated circuit.
  • the imaging device 200 is a CMOS image sensor that converts incident light into pixel data 232A and 232B, which are electrical signals.
  • the imaging device 200 includes a pixel array 211, a vertical scanning unit 212, AD conversion units 213A and 213B, and horizontal scanning units 214A and 214B.
  • the pixel array 211 is a two-dimensional imaging region including a plurality of photoelectric conversion elements (light receiving units or photodiodes).
  • the pixel array 211 includes a pixel array 211A (first pixel array) disposed above the pixel array 211 (upper side when the pixel array 211 is viewed in plan), and a lower portion (pixel array 211) of the pixel array 211. And a pixel array 211B (second pixel array) arranged on the lower side in plan view.
  • FIG. 6 is an enlarged view showing a part of the pixel array 211.
  • the pixel array 211A includes a plurality of pixels 251A and a plurality of vertical signal lines 254A.
  • the plurality of pixels 251A are arranged in a matrix in the pixel array 211A.
  • the R, G, and B pixels are arranged in a so-called Bayer array.
  • Each pixel 251A includes a photoelectric conversion element 252 and a pixel circuit 253 (AMP).
  • the pixels 251A and 251B are the pixels 251 illustrated in FIG. That is, the pixel circuit 253 includes the transfer transistor 261, the capacitor 262, the reset transistor 263, the amplification transistor 264, and the selection transistor 265 shown in FIG. Note that the structure shown in FIG. 2 or 3 may be used as the pixels 251A and 251B.
  • the vertical signal line 254A (first vertical signal line) is provided for each column of the pixel array 211A, and the first pixel signal generated by the plurality of pixels 251A arranged in the corresponding column is output.
  • the pixel array 211B includes a plurality of pixels 251B and a plurality of vertical signal lines 254B.
  • the number of pixels 251B and the number of vertical signal lines 254B are the same as the number of pixels 251A and the number of vertical signal lines 254A.
  • the pixel array 211A and the pixel array 211B are regions in which the pixel array 211 is equally divided up and down.
  • the plurality of pixels 251B are arranged in a matrix in the pixel array 211B.
  • Each pixel 251B includes a photoelectric conversion element 252 and a pixel circuit 253 (AMP).
  • the vertical signal line 254B (second vertical signal line) is provided for each column of the pixel array 211B, and the second pixel signal generated by the plurality of pixels 251B arranged in the corresponding column is output.
  • the vertical signal line is divided at the boundary between the pixel array 211A and the pixel array 211B.
  • the plurality of vertical signal lines 254A and the plurality of vertical signal lines 254B are independent of each other.
  • the pixel signal generated by the plurality of pixels 251A in the upper half is read upward, and the pixel signal generated by the plurality of pixels 251B in the lower half is read downward.
  • the vertical scanning unit 212 drives the row of the pixel array 211A and the row of the pixel array 211B independently of each other.
  • the vertical scanning unit 212 includes vertical shift registers 221A and 221B (VSR) and a setting register 222.
  • the vertical shift register 221A drives and controls the pixel array 211A. Specifically, the vertical shift register 221A performs processing for sequentially selecting the rows of the pixel array 211A.
  • the vertical shift register 221B drives and controls the pixel array 211B. Specifically, the vertical shift register 221B performs processing for sequentially selecting rows of the pixel array 211B.
  • the setting register 222 holds setting information for controlling the vertical scanning unit 212. For example, the scan order of rows in the pixel arrays 211A and 211B is set in the setting register 222.
  • the scanning order of the rows is the same direction in the pixel arrays 211A and 211B.
  • rows are selected in order from the bottom to the top. That is, in the upper pixel array 211A, rows are sequentially selected from the center to the top of the pixel array 211, and in the lower pixel array 211B, rows are sequentially selected from the bottom to the center of the pixel array 211.
  • the AD conversion unit 213A performs AD conversion of the plurality of pixel signals (voltage signals) output from the pixel array 211A for each column.
  • the horizontal scanning unit 214A serially outputs pixel signals for one row obtained by AD conversion as pixel data 232A.
  • the AD conversion unit 213B AD-converts a plurality of pixel signals (voltage signals) output from the pixel array 211B for each column.
  • the horizontal scanning unit 214B serially outputs pixel signals for one row obtained by AD conversion as pixel data 232B.
  • the image sensor 200 may output an analog signal without performing AD conversion. Note that the output speed can be increased by performing AD conversion in the image sensor 200 as described above.
  • the drive timings of the two horizontal scanning units 214A and 214B are the same, for example.
  • the image sensor 200 may further include signal processing units 215A and 215B.
  • the horizontal scanning units 214A and 214B remove unnecessary pixel data in the row and output the pixel data after the removal.
  • the pixel data 232 ⁇ / b> A and 232 ⁇ / b> B are obtained from an external output port at this point from the external output port in the general solid-state imaging device due to the characteristics of the manufacturing process and the general purpose use of the imaging device 200. It is output to the signal processing circuit.
  • the signal processing circuit 300 for image processing and the image sensor 200 are collectively referred to as a solid-state imaging device 100.
  • the signal processing circuit 300 generates image data 334 by performing signal processing on the pixel data 232A and 232B.
  • the signal processing circuit 300 also includes a plurality of second pixel signals (pixel data 232B) generated by the pixel array 211B in the first frame and a plurality of pixels generated by the pixel array 211A in the second frame immediately after the first frame.
  • the first pixel signal (pixel data 232A) is output as one image signal (image data 334).
  • the signal processing circuit 300 includes image processing units 311A and 311B, a memory 312 (first memory), a selector 313, a frame memory 314 (second memory), a correction processing unit 315, and a clock stop unit 316. Prepare.
  • the image processing unit 311A generates pixel data 331A by performing synchronization processing, YC processing, and the like on the pixel data 232A.
  • This pixel data 331A is sent to and held in a frame memory 314 having a storage area for one screen.
  • the pixel data 232B is sent to and held in the memory 312 having a size at least 1/2 that of the frame memory 314.
  • the memory 312 is, for example, a FIFO (First In First Out) memory. That is, the memory 312 is a first-in first-out read / write memory that is used for temporary storage of images, is capable of high-speed access, and does not require address setting. Further, the memory 312 holds the pixel data 232B for one frame period, and then outputs it as pixel data 331B. That is, the memory 312 generates the pixel data 331B by delaying the pixel data 232B by one frame period. The memory 312 has a larger storage capacity than the pixel data 232B for one frame.
  • the selector 313 selects one of the pixel data 232B output from the image sensor 200 and the pixel data 331B output from the memory 312 and outputs the selected pixel data 232B as pixel data 332B.
  • the image processing unit 311B generates pixel data 333B by performing synchronization processing, YC processing, and the like on the pixel data 332B.
  • the pixel data 333B is sent to the frame memory 314 and held.
  • the frame memory 314 holds the upper half pixel data 331A (232A) of a certain frame and the lower half pixel data 333B (232B) of the previous frame as one image data corresponding to one screen. .
  • the frame memory 314 holds the lower half pixel data 333B of a certain frame and the upper half pixel data 331A of the next frame as one image data corresponding to one screen.
  • the correction processing unit 315 performs noise removal processing on image data for one screen stored in the frame memory 314 and stores the image data in the frame memory 314 again.
  • the signal processing circuit 300 may further include a compression processing unit that performs compression processing.
  • the compression processing unit performs compression processing on the image data for one screen stored in the frame memory 314 and then stores the image data in the frame memory 314 again.
  • the image data 334 that has undergone a series of processing is sent to a display device 402 such as a liquid crystal display.
  • the image data 334 is stored in a recording medium 401 such as an SD card.
  • the FIFO memory 312 may be mounted in the image sensor 200. However, by mounting the FIFO memory 312 outside the image sensor 200, the FIFO memory 312 can be shared as a DSP (Digital Signal Processor) memory.
  • DSP Digital Signal Processor
  • FIG. 8 is a timing chart of the moving image shooting operation for continuously acquiring images.
  • the selector 313 selects the output signal of the memory 312.
  • the vertical synchronization signal VD represents one frame of synchronization information.
  • the horizontal synchronization signal HD represents one line (row) of synchronization information.
  • the upper vertical drive signal 231A is a drive signal for each row of the upper pixel array 211A generated by the vertical shift register 221A.
  • the lower vertical drive signal 231B is a drive signal for each row of the lower pixel array 211B generated by the vertical shift register 221B.
  • the plurality of vertical drive signals 231A and 231B are sequentially issued once for each row in one VD interval. When the pixel array 211A and the pixel array 211B each have m rows, the first to m-th rows are sequentially driven in each of the pixel array 211A and the pixel array 211B.
  • the pixels 251A and 251B in the driven row convert the pixel signals that have been exposed and accumulated until that time into voltage signals, and output the voltage signals to the vertical signal lines 254A and 254B.
  • This voltage signal is AD converted, and pixel data 232A and 232B after AD conversion are output from the horizontal scanning units 214A and 214B.
  • the number of rows in the upper pixel array 211A and the lower pixel array 211B is the same as described above, but the number of rows is different. Also good.
  • the scanned pixel data 232A and 232B are output from the horizontal scanning units 214A and 214B to the signal processing circuit 300, respectively.
  • the pixel data 232A at the top of the N frame is subjected to image processing and then written into the frame memory 314 as pixel data 331A.
  • pixel data 232 ⁇ / b> B at the bottom of the N frame is stored in the FIFO memory 312.
  • the pixel scan of the N + 1 frame is performed by the upper and lower pixel arrays 211A and 211B, respectively.
  • the lower pixel data 232B (333B) of the N frame held in the FIFO memory 312 is simultaneously written in the frame memory 314, and at the same time, the upper pixel data 331A of the N + 1 frame is simultaneously written. .
  • the N-frame pixel data 232B (333B) is transferred to the frame memory 314 and the lower pixel data 232B of the N + 1 frame is written in the FIFO memory 312. Go.
  • the FIFO memory 312 In the FIFO memory 312, the same address cannot be accessed simultaneously for reading and writing. Therefore, the FIFO memory 312 needs to have a capacity of 1/2 screen + 1 address or more.
  • the pixel data 331A in the upper part of the N + 1 frame and the pixel data 333B in the lower part of the N frame are written in the frame memory 314.
  • the signal processing circuit 300 stores the upper pixel data 331A in the frame memory 314, discards the pixel data 331A, and outputs the image data 334 from the second frame.
  • a selector 313 is provided at the subsequent stage of the FIFO memory 312.
  • the selector 313 selects one of the pixel data 331B output from the FIFO memory 312 and the plurality of pixel data 232B before being held in the FIFO memory 312, and selects the selected plurality of pixel data as an image processing unit.
  • the data is output to the frame memory 314 via 311B.
  • the frame memory 314 holds the pixel data 332B (333B) output from the selector 313 and the pixel data 331A as one image data.
  • the selector 313 switches a signal to be selected according to an operation mode signal indicating either the moving image shooting mode or the still image shooting mode. More specifically, the selector 313 outputs the pixel data 331B output from the FIFO memory 312 as the pixel data 332B during moving image shooting, and the pixel data 232B output from the image sensor 200 during the still image shooting. Output as 332B.
  • the operation mode can be switched between still image shooting and moving image shooting.
  • the solid-state imaging device 100 may stop (fix) the clock signal (memory clock) supplied to the FIFO memory 312 during still image shooting.
  • the clock stop unit 316 supplies a clock signal to the FIFO memory 312 during moving image shooting, and does not supply a clock signal to the FIFO memory 312 during still image shooting.
  • the selector 313 selects the pixel data 232 ⁇ / b> B before being held in the FIFO memory 312
  • the clock stop unit 316 stops supplying the clock signal to the FIFO memory 312. Thereby, unnecessary power consumption can be suppressed.
  • the scan order of the rows in the pixel arrays 211A and 211B may be changed according to the value held in the setting register 222.
  • the vertical scanning unit 212 may switch between a mode using the same scan direction and a mode using a different scan direction in the pixel arrays 211A and 211B.
  • the subject is moving in the horizontal direction. Further, as described above, rows are scanned from bottom to top in both the upper pixel array 211A and the lower pixel array 211B. That is, an image at an early time is acquired below the pixel array 211A and the pixel array 211B, and an image at a later time is acquired as it goes upward. As a result, in each of the pixel array 211A and the pixel array 211B, the subject image is tilted according to the moving direction of the subject. Note that the same phenomenon occurs when the imaging apparatus moves in the horizontal direction.
  • the upper and lower pixel arrays 211A and 211B when a row is scanned in a different direction, that is, a direction from the center (boundary portion) to the outside or a direction from the outside to the center, pixel data is acquired at the boundary portion. Since the times can be matched, the object will not appear to be cut. However, in this case, the direction of distortion is reversed with respect to the boundary of the pixel array, and an unnatural image in which the subject is broken at the boundary is generated.
  • CMOS solid-state imaging device operating a global shutter during moving image shooting requires a very complicated mechanism on the camera side. This causes a problem that the cost increases.
  • the solid-state imaging device 100 outputs the pixel data 232B in the lower part of the frame 1 and the pixel data 232A in the upper part of the frame 2 as one image data 334 shown in FIG. Thereby, distortion of the subject image at the boundary between the pixel array 211A and the pixel array 211B can be reduced.
  • the solid-state imaging device 100 can achieve high speed by simultaneously reading out the pixel data 232A and 232B from the upper and lower pixel arrays 211A and 211B, and has the same image quality as when reading pixel data from a single pixel array. Can be maintained.
  • the solid-state imaging device 100 may output pixel data 232A of a certain frame and pixel data 232B of the next frame as one image data 334.
  • each processing unit included in the solid-state imaging device is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • part of the functions of the solid-state imaging device according to the embodiment of the present disclosure may be realized by a processor such as a CPU executing a program.
  • the present disclosure may be the above-described program, or a non-transitory computer-readable recording medium on which the above-described program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • the solid-state imaging device according to one or more aspects has been described based on the embodiment.
  • the present disclosure is not limited to this embodiment. Unless it deviates from the gist of the present disclosure, various modifications conceived by those skilled in the art have been made in this embodiment, and forms constructed by combining components in different embodiments are also within the scope of one or more aspects. May be included.
  • This disclosure can be applied to a solid-state imaging device.
  • the present disclosure is useful for various devices such as a digital still camera, a digital video camera, a mobile phone device, and a smartphone using a solid-state imaging device.
  • Solid-state imaging device 200 Image pick-up element 211, 211A, 211B Pixel array 212 Vertical scanning part 213A, 213B AD conversion part 214A, 214B Horizontal scanning part 215A, 215B Signal processing part 216A, 216B Digital output part 221A, 221B Vertical shift register 222 Setting Register 231A, 231B Vertical drive signal 232A, 232B, 331A, 331B, 332B, 333B Pixel data 251, 251A, 251B, 251C, 251D Pixel 252, 252A, 252B, 252C Photoelectric conversion element 253 Pixel circuit 254, 254A, 254B Vertical signal Lines 261, 261A, 261B Transfer transistor 262 Capacitor 263, 272 Reset transistor 264, 271 Amplification transistor 265, 273 Transistor 281 power supply wiring 282 the reset signal line 283 reset voltage line 284 the address signal line 300 a signal processing circuit 311A, 311B

Landscapes

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Abstract

　固体撮像装置（１００）は、第１画素データ（２３２Ａ）を生成する第１画素アレイ（２１１Ａ）と、第２画素データ（２３２Ｂ）を生成する第２画素アレイ（２１１Ｂ）と、第１画素アレイ（２１１Ａ）の行と、第２画素アレイ（２１１Ｂ）の行とを独立に駆動する垂直走査部（２１２）と、第１フレームにおいて第２画素アレイ（２１１Ｂ）で生成された複数の第２画素データ（２３２Ｂ）と、第１フレームの直後の第２フレームにおいて第１画素アレイ（２１１Ａ）で生成された複数の第１画素データ（２３２Ａ）とを一つの画像データ（３３４）として出力する信号処理回路（３００）とを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　固体撮像装置に対して、高解像度に対応するための画素数の増加、及び滑らかな動画を実現するための出力の高速化が求められている。
　図１１は、特許文献１に開示されたＣＣＤ固体撮像装置を示す図である。この固体撮像装置では、撮像領域２の受光面が４分割されている。各分割領域Ｉ～ＩＶには、それぞれ独立した垂直転送ＣＣＤ３ＵＬ、３ＵＲ、３ＤＬ及び３ＤＲ、並びに水平転送ＣＣＤ５ＬＵ、５ＲＵ、５ＬＤ及び５ＲＤが設けられている。各分割領域Ｉ～ＩＶで生成された信号電荷は、垂直転送ＣＣＤ３ＵＬ、３ＵＲ、３ＤＬ及び３ＤＲによって上又は下方向に転送され、その後、水平転送ＣＣＤ５ＬＵ、５ＲＵ、５ＬＤ及び５ＲＤによって右又は左方向に転送される。信号処理系（９～１２）は、導出された４系統の出力信号間の時間的位置関係を調整して出力する。つまり、特許文献１には、高速化対応のために少なくとも水平又は垂直に画素エリアを分割して、それぞれのエリアに対して読み出し機構を設ける方法が示されている。
特開平５－２２６６７号公報
　ここで、ＣＭＯＳ固体撮像装置（ＣＭＯＳイメージセンサ）では、マトリクス状に配列された複数の画素の撮像データの取り出すために、ＣＣＤ固体撮像装置とは異なり、行単位の走査を行う必要がある。さらに、固体撮像装置が機械的なシャッタを持たずに、電荷の蓄積時間だけに基づいた露光、すなわちローリングシャッタを用いる場合、撮像の際に露光を行うタイミングがライン毎に異なるとともに、画素データの読み出しが時系列になる。これにより、走査線ごとの走査に要する時間だけ蓄積時間がずれる。この結果、被写体が動く又は撮像装置が横に動いた場合に、一般的にフォーカルプレーン現象と呼ばれる画像歪みが生じる。
　ここで、ＣＭＯＳ固体撮像装置において特許文献１記載の技術のように高速化のために上下に撮像領域を２分割して同時読み出しを行う場合を考える。上下の撮像領域でスキャン方向が同じ場合において、被写体が動く又は撮像装置が横に動いた場合、中央部では、シャッタの時間差により被写体が切れて見えてしまう場合がある。また、上下の撮像領域とも中央部から外に向かってスキャン、又は、外から中央部に向かってスキャンした場合、中央部での画像取得時間の差を低減できるので、被写体が切れて見えることはない。しかしながら、この場合、中央部から外に向かう被写体の歪み方向が逆になり、中央部で被写体が折れたような、不自然な画像となる。
　したがって本開示は、動画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる固体撮像装置を提供することを目的とする。
　本開示の一態様に係る固体撮像装置は、受光した光を光電変換することで第１画素信号を生成する複数の第１画素が２次元状に配置されている第１画素アレイと、前記第１画素アレイの上側又は下側に配置されており、受光した光を光電変換することで第２画素信号を生成する複数の第２画素が２次元状に配置されている第２画素アレイと、前記第１画素アレイの列ごとに設けられており、対応する列に配置された複数の第１画素で生成された複数の前記第１画素信号が出力される複数の第１垂直信号線と、前記第２画素アレイの列ごとに設けられており、対応する列に配置された複数の第２画素で生成された複数の前記第２画素信号が出力され、前記複数の第１垂直信号線と独立した複数の第２垂直信号線と、前記第１画素アレイの行と、前記第２画素アレイの行とを独立に駆動する垂直走査部と、第１フレームにおいて前記第２画素アレイで生成された複数の前記第２画素信号と、前記第１フレームの直後の第２フレームにおいて前記第１画素アレイで生成された複数の前記第１画素信号とを一つの画像信号として出力する信号処理回路とを備える。
　この構成によれば、当該固体撮像装置は、２つの画素アレイの画素信号を独立して読み出すことができるので、画像の読み出し速度を向上できる。さらに、当該固体撮像装置は、第１フレームの第２画素信号と、第２フレームの第１画素信号とを一つの画像信号として出力する。これにより、当該固体撮像装置は、中央部で被写体が切れて見えてしまう画像が生成されることを抑制できる。このように、当該固体撮像装置は、画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる。
　例えば、前記垂直走査部は、前記第１画素アレイ及び前記第２画素アレイにおいて、同じ方向に行をスキャンしてもよい。
　例えば、前記垂直走査部は、前記第１画素アレイにおいて、前記第１画素アレイと前記第２画素アレイとの境界側から行をスキャンし、前記第２画素アレイにおいて、前記境界側へ向かって行をスキャンしてもよい。
　例えば、前記信号処理回路は、前記複数の第２画素信号を１フレーム期間保持した後に出力する第１メモリと、前記第１メモリから出力された複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する第２メモリとを備えてもよい。
　例えば、前記第１メモリは、１フレーム分の前記複数の第２画素信号よりも大きい記憶容量を有するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリであってもよい。
　例えば、前記第１メモリから出力される前記複数の第２画素信号と、前記第１メモリに保持される前の前記複数の第２画素信号との一方を選択し、選択された複数の第２画素信号を前記第２メモリに出力するセレクタを備え、前記第２メモリは、前記セレクタから出力された前記複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持してもよい。
　この構成によれば、当該固体撮像装置は、例えば、読み出し速度が要求される動画撮影時には、第１フレームの第２画素信号と、第２フレームの第１画素信号とを一つの画像信号として出力し、静止画撮影時には、同一のフレームの第１画素信号と第２画素信号とを一つの画像信号として出力できる。
　例えば、前記信号処理回路は、さらに、前記セレクタが前記第１メモリに保持される前の前記複数の第２画素信号を選択する場合、前記第１メモリへのクロック信号の供給を停止するクロック停止部を備えてもよい。
　この構成によれば、当該固体撮像装置は、静止画撮影時の消費電力を低減できる。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム及び記録媒体の任意な組み合わせで実現されてもよい。
　本開示は、動画像の読み出し速度を向上でき、かつ、画面中央部に発生する被写体の歪みを低減できる固体撮像装置を提供できる。
図１は、本実施の形態に係る画素の一例を示す図である。 図２は、本実施の形態に係る画素の一例を示す図である。 図３は、本実施の形態に係る画素の一例を示す図である。 図４は、本実施の形態に係る撮像素子の一例を示すブロック図である。 図５は、本実施の形態に係る固体撮像装置のブロック図である。 図６は、本実施の形態に係る画素アレイを示す図である。 図７は、本実施の形態に係る行のスキャン順を示す図である。 図８は、本実施の形態に係る撮影動作のタイミングチャートである。 図９は、本実施の形態に係るＦＩＦＯメモリの動作を示す図である。 図１０は、本実施の形態に係る撮影動作を説明するための図である。 図１１は、従来の固体撮像装置を示す図である。
　以下、添付の図面を参照して本実施の形態を詳細に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　まず、本実施の形態に係る固体撮像装置に用いられる単位画素（単位セル）の構成を説明する。
　図１は、本実施の形態に係る固体撮像装置が備える画素２５１の構成を示す回路図である。
　図１に示す画素２５１は、初期化時の電圧を増幅したリセット電圧と、読み出し時の電圧を増幅したリード電圧とを垂直信号線２５４に出力する。この画素２５１は、光電変換素子２５２（フォトダイオード）と、コンデンサ２６２（フローティングディフュージョン）と、リセットトランジスタ２６３と、増幅トランジスタ２６４と、選択トランジスタ２６５とを備える。
　光電変換素子２５２は、入射した光を光電変換することで電荷を生成する。コンデンサ２６２は、光電変換素子２５２が生成した電荷を蓄積し、蓄積した電荷を電圧信号として出力する。
　リセットトランジスタ２６３は、コンデンサ２６２の電圧を初期電圧（ここではＶＤＤ）にリセットする。転送トランジスタ２６１は、光電変換素子２５２で生成された電荷をコンデンサ２６２に供給する。増幅トランジスタ２６４は、コンデンサ２６２の電圧値に応じた電圧を出力する。選択トランジスタ２６５は、増幅トランジスタ２６４の出力端子を垂直信号線２５４に接続する。
　なお、本実施の形態に係る固体撮像装置は、図２に示す画素２５１Ｃを用いてもよい。
　図２に示す画素２５１Ｃは、行方向に隣接する２画素を一つの基本単位セルとする、所謂多画素１セル構成である。この画素２５１Ｃは、２個の光電変換素子２５２Ａ及び２５２Ｂと、２個の転送トランジスタ２６１Ａ及び２６１Ｂと、コンデンサ２６２と、リセットトランジスタ２６３と、増幅トランジスタ２６４と、選択トランジスタ２６５とを備える。
　転送トランジスタ２６１Ａは、光電変換素子２５２Ａで生成された電荷をコンデンサ２６２に供給する。転送トランジスタ２６１Ｂは、光電変換素子２５２Ｂで生成された電荷をコンデンサ２６２に供給する。なお、その他の構成は、図１と同様である。
　さらに、本実施の形態に係る固体撮像装置は、図３に示す画素２５１Ｄを用いてもよい。図３に示す画素２５１Ｄは、光電変換素子として光電変換膜を備える。この画素２５１Ｄは、増幅トランジスタ２７１と、リセットトランジスタ２７２と、選択トランジスタ２７３（アドレストランジスタ）と、光電変換素子２５２Ｃ（光電変換膜）と、これらを結線する配線とを備える。
　増幅トランジスタ２７１のソースには、垂直方向に走る電源配線２８１が接続されている。リセットトランジスタ２７２のゲートには、水平方向に走るリセット信号線２８２が接続され、ソースには垂直方向に走るリセット電圧線２８３が接続されている。選択トランジスタ２７３のゲートには、水平方向に走るアドレス信号線２８４が接続され、ドレインには垂直方向に走る垂直信号線２５４が接続されている。
　次に、本実施の形態に係る固体撮像装置に含まれる撮像素子の概略構成を説明する。図４は、本開示の実施の形態に係る撮像素子の全体構成を示すブロック図である。
　この撮像素子２００は、画素アレイ２１１と、垂直走査部２１２（行選択エンコーダ）と、二つの信号処理部２１５Ａ及び２１５Ｂと、二つのＡＤ変換部２１３Ａ及び２１３Ｂ（アナログ－デジタル変換部）と、二つの水平走査部２１４Ａ及び２１４Ｂ（列選択エンコーダ）と、二つのデジタル出力部２１６Ａ及び２１６Ｂ（Ｉ／Ｆ）とを備える。
　画素アレイ２１１は、光電変換を行う複数の画素２５１が２次元状に配置された撮像領域である。ここでは４×４の２次元状に配列された１６画素の例が示されているが、実際の総画素数は数百万個程度以上である。
　垂直走査部２１２は、画素アレイ２１１の横１行毎に設けられた３本の制御線ＲＤＣＥＬ、ＲＳＣＥＬ及びＴＲＡＮＳに制御信号を出力する。これにより、垂直走査部２１２は、画素アレイ２１１に含まれる複数の画素２５１に対して、行単位でリセット（初期化）動作、リード（読み出し）動作、及びラインセレクト（行選択）動作を行う。
　信号処理部２１５Ａ及び２１５Ｂは、縦１列毎に１個設けられた同一構成の複数の列信号処理回路を含む。この信号処理部２１５Ａ及び２１５Ｂは、画素アレイ２１１からの行単位の出力信号を処理し、処理結果を保持する。
　ＡＤ変換部２１３Ａ及び２１３Ｂは、縦１列毎に１個設けられた複数の列ＡＤ変換回路を含む。このＡＤ変換部２１３Ａ及び２１３Ｂは、それぞれ信号処理部２１５Ａ及び２１５Ｂから出力される行単位の出力信号をデジタル変換し、変換結果を保持する。
　水平走査部２１４Ａ及び２１４Ｂは、それぞれ、ＡＤ変換部２１３Ａ及び２１３Ｂに含まれる列ＡＤ変換回路を順次選択することで、複数の列ＡＤ変換回路に保持されるデジタル信号を順次出力する。
　デジタル出力部２１６Ａ及び２１６Ｂは、それぞれ、ＡＤ変換部２１３Ａ及び２１３Ｂから出力されるデジタル信号を受け取り、当該デジタル信号に、外部に出力するために必要な変換を施したうえで出力する。
　このように、信号処理部、ＡＤ変換部、水平走査部、及びデジタル出力部が、それぞれ画素アレイ２１１の上下に１個ずつ配置されている。画素アレイ２１１で検出された信号は上下の回路に分割されてチップ外部に読み出される。このように、２系統で信号を読み出すことで、信号読み出しの高速化を実現できる。
　次に、本実施の形態に係る固体撮像装置１００の構成を説明する。図５は、本実施の形態に係る固体撮像装置１００の構成を示すブロック図である。この固体撮像装置１００は、例えば、撮像装置（カメラ、カメラモジュール）に用いられる。
　図５に示す固体撮像装置１００は、撮像素子２００と、信号処理回路３００とを備える。なお、撮像素子２００と、信号処理回路３００とは、個別の半導体集積回路（ＬＳＩ）として実現されてもよいし、単一の半導体集積回路として実現されてもよい。また、信号処理回路３００に含まれる処理部の一部と、撮像素子２００とが単一の半導体集積回路として実現されてもよい。
　撮像素子２００は、入射光を電気信号である画素データ２３２Ａ及び２３２Ｂに変換するＣＭＯＳイメージセンサである。この撮像素子２００は、画素アレイ２１１と、垂直走査部２１２と、ＡＤ変換部２１３Ａ及び２１３Ｂと、水平走査部２１４Ａ及び２１４Ｂとを備える。
　画素アレイ２１１は、複数の光電変換素子（受光部又はフォトダイオード）を備える２次元の撮像領域である。この画素アレイ２１１は、当該画素アレイ２１１の上部（画素アレイ２１１を平面視した場合の上側）に配置された画素アレイ２１１Ａ（第１画素アレイ）と、当該画素アレイ２１１の下部（画素アレイ２１１を平面視した場合の下側）に配置された画素アレイ２１１Ｂ（第２画素アレイ）とを含む。
　図６は、画素アレイ２１１の一部を示す拡大図である。図６に示すように、画素アレイ２１１Ａは、複数の画素２５１Ａと、複数の垂直信号線２５４Ａとを備える。
　複数の画素２５１Ａは、画素アレイ２１１Ａに行列状に配置されている。また、図６では、所謂ベイヤ配列でＲ、Ｇ、Ｂの各画素が配置されている。各画素２５１Ａは、光電変換素子２５２と、画素回路２５３（ＡＭＰ）とを備える。例えば、画素２５１Ａ及び２５１Ｂは、図１に示す画素２５１である。つまり、画素回路２５３は、図１に示す転送トランジスタ２６１、コンデンサ２６２、リセットトランジスタ２６３、増幅トランジスタ２６４及び選択トランジスタ２６５を含む。なお、画素２５１Ａ及び２５１Ｂとして、図２又は図３に示す構成を用いてもよい。
　垂直信号線２５４Ａ（第１垂直信号線）は、画素アレイ２１１Ａの列ごとに設けられており、対応する列に配置されている複数の画素２５１Ａにより生成された第１画素信号が出力される。
　同様に、画素アレイ２１１Ｂは、複数の画素２５１Ｂと、複数の垂直信号線２５４Ｂとを備える。例えば、画素２５１Ｂの数及び垂直信号線２５４Ｂの数は、画素２５１Ａの数及び垂直信号線２５４Ａの数と同じである。言い換えると、画素アレイ２１１Ａ及び画素アレイ２１１Ｂは、画素アレイ２１１が上下に均等に分割された領域である。
　複数の画素２５１Ｂは、画素アレイ２１１Ｂに行列状に配置されている。各画素２５１Ｂは、光電変換素子２５２と、画素回路２５３（ＡＭＰ）とを備える。
　垂直信号線２５４Ｂ（第２垂直信号線）は、画素アレイ２１１Ｂの列ごとに設けられており、対応する列に配置されている複数の画素２５１Ｂにより生成された第２画素信号が出力される。
　また、図６に示すように、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界で、垂直信号線は分断されている。言い換えると、複数の垂直信号線２５４Ａと、複数の垂直信号線２５４Ｂとは互いに独立している。
　また、上半分の複数の画素２５１Ａで生成された画素信号は上側へ、下半分の複数の画素２５１Ｂで生成された画素信号は下側へと読み出される。
　垂直走査部２１２は、画素アレイ２１１Ａの行と、画素アレイ２１１Ｂの行とをそれぞれ独立に駆動する。この垂直走査部２１２は、垂直シフトレジスタ２２１Ａ及び２２１Ｂ（ＶＳＲ）と、設定レジスタ２２２とを備える。垂直シフトレジスタ２２１Ａは、画素アレイ２１１Ａを駆動制御する。具体的には、垂直シフトレジスタ２２１Ａは、画素アレイ２１１Ａの行を順次選択する処理を行う。垂直シフトレジスタ２２１Ｂは、画素アレイ２１１Ｂを駆動制御する。具体的には、垂直シフトレジスタ２２１Ｂは、画素アレイ２１１Ｂの行を順次選択する処理を行う。設定レジスタ２２２は、垂直走査部２１２を制御するための設定情報を保持する。例えば、設定レジスタ２２２には、画素アレイ２１１Ａ及び２１１Ｂにおける行のスキャン順序が設定される。
　このとき、行のスキャンの順序は、画素アレイ２１１Ａ及び２１１Ｂにおいて同じ方向である。例えば、図７に示すように、画素アレイ２１１Ａ及び画素アレイ２１１Ｂにおいて、下から上に向かう順に行が選択される。つまり、上側の画素アレイ２１１Ａでは、画素アレイ２１１の中央から上に向かって行が順次選択され、下側の画素アレイ２１１Ｂでは、画素アレイ２１１の下から中央に向かって行が順次選択される。
　ＡＤ変換部２１３Ａは、画素アレイ２１１Ａから出力された複数の画素信号（電圧信号）を列ごとにＡＤ変換する。水平走査部２１４Ａは、ＡＤ変換により得られた１行分の画素信号を画素データ２３２Ａとしてシリアルに出力する。
　同様に、ＡＤ変換部２１３Ｂは、画素アレイ２１１Ｂから出力された複数の画素信号（電圧信号）を列ごとにＡＤ変換する。水平走査部２１４Ｂは、ＡＤ変換により得られた１行分の画素信号を画素データ２３２Ｂとしてシリアルに出力する。
　なお、ここでは、撮像素子２００が、デジタル信号を出力する例を述べたが、撮像素子２００は、ＡＤ変換を行わず、アナログ信号を出力してもよい。なお、上記のように撮像素子２００においてＡＤ変換を行うことで、出力の高速化を実現できる。
　また、二つの水平走査部２１４Ａ及び２１４Ｂの駆動タイミングは、例えば、同じである。
　また、撮像素子２００は、図４に示すように、さらに、信号処理部２１５Ａ及び２１５Ｂを備えてもよい。
　また、スチル撮影と動画撮影とでの撮影範囲が異なる場合は、水平走査部２１４Ａ及び２１４Ｂは、行内の不要な画素データを取り除き、取り除いた後の画素データを出力する。
　ここで、画素データ２３２Ａ及び２３２Ｂは、製造プロセスの特性、及び、撮像素子２００の汎用用途の都合により、一般的な固体撮像装置では、ここの時点で外部出力ポートから、画像処理用の別の信号処理回路に出力される。本実施の形態では、この画像処理用の信号処理回路３００と撮像素子２００とを含めて固体撮像装置１００と呼ぶ。
　信号処理回路３００は、画素データ２３２Ａ及び２３２Ｂに対して信号処理を行うことで、画像データ３３４を生成する。また、信号処理回路３００は、第１フレームにおいて画素アレイ２１１Ｂで生成された複数の第２画素信号（画素データ２３２Ｂ）と、第１フレームの直後の第２フレームにおいて画素アレイ２１１Ａで生成された複数の第１画素信号（画素データ２３２Ａ）とを一つの画像信号（画像データ３３４）として出力する。この信号処理回路３００は、画像処理部３１１Ａ及び３１１Ｂと、メモリ３１２（第１メモリ）と、セレクタ３１３と、フレームメモリ３１４（第２メモリ）と、補正処理部３１５と、クロック停止部３１６とを備える。
　画像処理部３１１Ａは、画素データ２３２Ａに、同期処理及びＹＣ処理などを行うことで画素データ３３１Ａを生成する。この画素データ３３１Ａは、一画面分の格納領域を持つフレームメモリ３１４へと送られ、保持される。
　一方、画素データ２３２Ｂは、少なくともフレームメモリ３１４の１／２以上のサイズを持つメモリ３１２へ送られ、保持される。このメモリ３１２は、例えば、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリである。すなわち、メモリ３１２は、画像の一時記憶に用いられ、高速アクセスが可能で、アドレス設定が不要なことが特徴である先入れ先出し方式の読み書き可能なメモリである。また、メモリ３１２は、画素データ２３２Ｂを１フレーム期間保持した後、画素データ３３１Ｂとして出力する。つまり、メモリ３１２は、画素データ２３２Ｂを１フレーム期間遅延させることで画素データ３３１Ｂを生成する。また、メモリ３１２は、１フレーム分の画素データ２３２Ｂよりも大きい記憶容量を有する。
　セレクタ３１３は、撮像素子２００から出力された画素データ２３２Ｂと、メモリ３１２から出力される画素データ３３１Ｂとの一方を選択し、選択された画素データ２３２Ｂを画素データ３３２Ｂとして出力する。
　画像処理部３１１Ｂは、画素データ３３２Ｂに、同期処理及びＹＣ処理などを行うことで画素データ３３３Ｂを生成する。この画素データ３３３Ｂはフレームメモリ３１４へと送られ、保持される。
　つまり、フレームメモリ３１４は、あるフレームの上半分の画素データ３３１Ａ（２３２Ａ）と、一つ前のフレームの下半分の画素データ３３３Ｂ（２３２Ｂ）とを一画面に対応する一つの画像データとして保持する。言い換えると、フレームメモリ３１４は、あるフレームの下半分の画素データ３３３Ｂと、一つ次のフレームの上半分の画素データ３３１Ａとを一画面に対応する一つの画像データとして保持する。
　補正処理部３１５は、フレームメモリ３１４に格納されている一画面分の画像データに対してノイズ除去処理などを行ったうえで、再度、フレームメモリ３１４に格納する。なお、図示していないが、信号処理回路３００は、さらに、圧縮処理を行う圧縮処理部を備えてもよい。この圧縮処理部は、フレームメモリ３１４に格納されている一画面分の画像データに対して圧縮処理を行ったうえで、再度、フレームメモリ３１４に格納する。
　一連の処理が施された画像データ３３４は、液晶ディスプレイなどの表示装置４０２へ送られる。または、画像データ３３４は、ＳＤカード等の記録媒体４０１に格納される。
　なお、ＦＩＦＯメモリ３１２は、撮像素子２００内に搭載されていてもよい。但し、ＦＩＦＯメモリ３１２を撮像素子２００の外に搭載することで、ＦＩＦＯメモリ３１２をＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）のメモリとしても共用することができる。
　以下、上記固体撮像装置１００の動作を説明する。図８は、連続的に画像取得を行う動画像撮影動作のタイミングチャートである。なお、以下の動作では、セレクタ３１３は、メモリ３１２の出力信号を選択している。
　垂直同期信号ＶＤは、１フレームの同期情報を表す。水平同期信号ＨＤは１ライン（行）の同期情報を表す。
　上部の垂直駆動信号２３１Ａは、垂直シフトレジスタ２２１Ａにより生成される、上部の画素アレイ２１１Ａの各行の駆動信号である。下部の垂直駆動信号２３１Ｂは、垂直シフトレジスタ２２１Ｂにより生成される、下部の画素アレイ２１１Ｂの各行の駆動信号である。これらの複数の垂直駆動信号２３１Ａ及び２３１Ｂは、１ＶＤ区間の中で、各行に対して１回ずつ順番に発行される。画素アレイ２１１Ａ及び画素アレイ２１１Ｂがそれぞれｍ行を有する場合、画素アレイ２１１Ａ及び画素アレイ２１１Ｂのそれぞれにおいて、１行目～ｍ行目が順に駆動される。駆動された行の画素２５１Ａ及び２５１Ｂは、その時点までに露光及び蓄積していた画素信号を電圧信号に変換し、当該電圧信号を垂直信号線２５４Ａ及び２５４Ｂに出力する。この電圧信号は、ＡＤ変換され、ＡＤ変換後の画素データ２３２Ａ及び２３２Ｂが水平走査部２１４Ａ及び２１４Ｂから出力される。
　なお、速度的に最も効率的に画素データを出力するためには上記のように上部の画素アレイ２１１Ａ及び下部の画素アレイ２１１Ｂの行数が同じであることが望ましいが、この行数は異なってもよい。
　Ｎフレームにおいて、スキャンされた画素データ２３２Ａ及び２３２Ｂは、それぞれ水平走査部２１４Ａ及び２１４Ｂから信号処理回路３００へ出力される。Ｎフレームのスキャン及び撮像素子２００から信号処理回路３００へのデータ転送が完了した時点で、Ｎフレームの上部の画素データ２３２Ａは画像処理が施された後、画素データ３３１Ａとしてフレームメモリ３１４に書き込まれる。一方、Ｎフレームの下部の画素データ２３２ＢはＦＩＦＯメモリ３１２に格納されている。
　次のＮ＋１フレームでは、Ｎ＋１フレーム目の画素スキャンが上下の画素アレイ２１１Ａ及び２１１Ｂでそれぞれ行われる。
　このときフレームメモリ３１４には、ＦＩＦＯメモリ３１２に保持されているＮフレームの下部の画素データ２３２Ｂ（３３３Ｂ）が書き込まれていくのと同時に、Ｎ＋１フレームの上部の画素データ３３１Ａも同時に書き込まれていく。
　また、ＦＩＦＯメモリ３１２には、図９に示される動作のように、Ｎフレームの画素データ２３２Ｂ（３３３Ｂ）がフレームメモリ３１４に転送されると同時に、Ｎ＋１フレームの下部の画素データ２３２Ｂが書き込まれていく。
　このＦＩＦＯメモリ３１２では、読み出しと書き込みとで、同時に同じアドレスにアクセスすることができない。よって、ＦＩＦＯメモリ３１２は、１／２画面＋１アドレス以上の容量を有する必要がある。
　Ｎ＋１フレームの処理完了時点では、フレームメモリ３１４にはＮ＋１フレームの上部の画素データ３３１Ａと、Ｎフレームの下部の画素データ３３３Ｂとが書き込まれている。
　ただし、図８のフレームメモリ入力の１フレーム目に示されるとおり、１フレーム目に関しては上部の画素データ３３１Ａに対応する下部の画素データ３３３Ｂが無いため、上半分の画像データしか存在しない。そこで、信号処理回路３００は、１フレーム目に関しては、上部の画素データ３３１Ａをフレームメモリ３１４に格納後、当該画素データ３３１Ａを破棄し、２フレーム目から画像データ３３４の出力を行う。
　一方、動画ではなくカメラでのメカシャッタを併用するスチル撮影時などはＦＩＦＯメモリ３１２を使用する必要は無く、下部の画素データ２３２Ｂを１フレーム遅れて出力する機構はかえって邪魔になる可能性がある。そこで、ＦＩＦＯメモリ３１２の後段にセレクタ３１３を設けている。
　このセレクタ３１３は、ＦＩＦＯメモリ３１２から出力される画素データ３３１Ｂと、ＦＩＦＯメモリ３１２に保持される前の複数の画素データ２３２Ｂとの一方を選択し、選択された複数の画素データを、画像処理部３１１Ｂを介してフレームメモリ３１４に出力する。また、フレームメモリ３１４は、セレクタ３１３から出力された画素データ３３２Ｂ（３３３Ｂ）と、画素データ３３１Ａとを一つの画像データとして保持する。
　具体的には、セレクタ３１３は、動画撮影モードと静止画撮影モードとのいずれかを示す動作モード信号に応じて、選択する信号を切り替える。より具体的には、セレクタ３１３は、動画撮影時には、ＦＩＦＯメモリ３１２から出力される画素データ３３１Ｂを画素データ３３２Ｂとして出力し、静止画撮影時には、撮像素子２００から出力される画素データ２３２Ｂを画素データ３３２Ｂとして出力する。このように、静止画撮影時と動画撮影時とで動作モードが切り替えられる。
　さらに、固体撮像装置１００は、静止画撮影時には、ＦＩＦＯメモリ３１２に供給するクロック信号（メモリ用クロック）を停止（固定）してもよい。具体的には、クロック停止部３１６は、動作モード信号に応じて、動画撮影時にはＦＩＦＯメモリ３１２にクロック信号を供給し、静止画撮影時にはＦＩＦＯメモリ３１２にクロック信号を供給しない。言い換えると、クロック停止部３１６は、セレクタ３１３がＦＩＦＯメモリ３１２に保持される前の画素データ２３２Ｂを選択する場合、ＦＩＦＯメモリ３１２へのクロック信号の供給を停止する。これにより、不要な電力消費を抑えることができる。
　また、画素アレイ２１１Ａ及び２１１Ｂにおける行のスキャン順は、設定レジスタ２２２に保持される値に応じて、変更されてもよい。例えば、垂直走査部２１２は、画素アレイ２１１Ａ及び２１１Ｂにおいて同じスキャン方向を用いるモードと、異なるスキャン方向を用いるモードを切り替えてもよい。
　以下、図１０を用いて、固体撮像装置１００の効果を説明する。図１０に示すように、被写体は水平方向に移動している。また、上述したように、上部の画素アレイ２１１Ａ及び下部の画素アレイ２１１Ｂの両方において、下から上に行がスキャンされる。つまり、画素アレイ２１１Ａ及び画素アレイ２１１Ｂの下側では、早い時刻の画像が取得され、上側に向かうにつれ遅い時刻の画像が取得される。その結果、画素アレイ２１１Ａ及び画素アレイ２１１Ｂの各々において、被写体の移動方向に応じて被写体像が傾く。なお、撮像装置が横方向に移動した場合にも同様の現象が発生する。
　さらに、本実施の形態のように、二つの画素アレイ２１１Ａ及び２１１Ｂにおいて、同一方向に、かつ同時にスキャンを行う場合には、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界において被写体像に大きな歪みが発生し、被写体が切れてしまう場合がある。
　なお、上下の画素アレイ２１１Ａ及び２１１Ｂにおいて、異なる方向、つまり、共に中央（境界部分）から外に向かう方向、又は、外から中央に向かう方向に行をスキャンした場合、境界部分で画素データの取得時間を一致させることがでるので、物体が切れて見えることはない。しかしながら、この場合、画素アレイの境界を境に歪みの方向が逆になり、当該境界で被写体が折れたような、不自然な画像が生成される。
　また、ＣＭＯＳ固体撮像装置において、動画撮影時にグローバルシャッタを動作させることは、カメラ側に非常に複雑な機構を持たせる必要がある。これにより、コストが増加するという問題が生じる。
　これに対して、本実施の形態に係る固体撮像装置１００は、図１０に示すフレーム１の下部の画素データ２３２Ｂと、フレーム２の上部の画素データ２３２Ａとを一つの画像データ３３４として出力する。これにより、画素アレイ２１１Ａと画素アレイ２１１Ｂとの境界における被写体像の歪みを低減することができる。つまり、固体撮像装置１００は、上下の画素アレイ２１１Ａ及び２１１Ｂから同時に画素データ２３２Ａ及び２３２Ｂを読み出すことで高速化を実現できるとともに、単一の画素アレイから画素データを読み出した場合と同様の画質を維持できる。
　なお、上記説明では、画素アレイ２１１Ａ及び画素アレイ２１１Ｂにおいて、下から上に行がスキャンされる例を述べたが、上から下に行がスキャンされてもよい。この場合、上部の画素データ２３２Ａを１フレーム遅延させることで同様の効果を実現できる。言い換えると、固体撮像装置１００は、あるフレームの画素データ２３２Ａと、その次のフレームの画素データ２３２Ｂとを一つの画像データ３３４として出力してもよい。
　以上、本開示の実施の形態に係る固体撮像装置について説明したが、本開示は、この実施の形態に限定されるものではない。
　また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本開示の実施の形態に係る固体撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本開示は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本開示を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本開示を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　以上、一つまたは複数の態様に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示は、固体撮像装置に適用できる。また、本開示は、固体撮像装置を用いる、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話機器、及びスマートフォン等の各種機器に有用である。
　１００　固体撮像装置
　２００　撮像素子
　２１１、２１１Ａ、２１１Ｂ　画素アレイ
　２１２　垂直走査部
　２１３Ａ、２１３Ｂ　ＡＤ変換部
　２１４Ａ、２１４Ｂ　水平走査部
　２１５Ａ、２１５Ｂ　信号処理部
　２１６Ａ、２１６Ｂ　デジタル出力部
　２２１Ａ、２２１Ｂ　垂直シフトレジスタ
　２２２　設定レジスタ
　２３１Ａ、２３１Ｂ　垂直駆動信号
　２３２Ａ、２３２Ｂ、３３１Ａ、３３１Ｂ、３３２Ｂ、３３３Ｂ　画素データ
　２５１、２５１Ａ、２５１Ｂ、２５１Ｃ、２５１Ｄ　画素
　２５２、２５２Ａ、２５２Ｂ、２５２Ｃ　光電変換素子
　２５３　画素回路
　２５４、２５４Ａ、２５４Ｂ　垂直信号線
　２６１、２６１Ａ、２６１Ｂ　転送トランジスタ
　２６２　コンデンサ
　２６３、２７２　リセットトランジスタ
　２６４、２７１　増幅トランジスタ
　２６５、２７３　選択トランジスタ
　２８１　電源配線
　２８２　リセット信号線
　２８３　リセット電圧線
　２８４　アドレス信号線
　３００　信号処理回路
　３１１Ａ、３１１Ｂ　画像処理部
　３１２　メモリ
　３１３　セレクタ
　３１４　フレームメモリ
　３１５　補正処理部
　３１６　クロック停止部
　３３４　画像データ
　４０１　記録媒体
　４０２　表示装置

Claims (7)

  1. 　受光した光を光電変換することで第１画素信号を生成する複数の第１画素が２次元状に配置されている第１画素アレイと、
    　前記第１画素アレイの上側又は下側に配置されており、受光した光を光電変換することで第２画素信号を生成する複数の第２画素が２次元状に配置されている第２画素アレイと、
    　前記第１画素アレイの列ごとに設けられており、対応する列に配置された複数の第１画素で生成された複数の前記第１画素信号が出力される複数の第１垂直信号線と、
    　前記第２画素アレイの列ごとに設けられており、対応する列に配置された複数の第２画素で生成された複数の前記第２画素信号が出力され、前記複数の第１垂直信号線と独立した複数の第２垂直信号線と、
    　前記第１画素アレイの行と、前記第２画素アレイの行とを独立に駆動する垂直走査部と、
    　第１フレームにおいて前記第２画素アレイで生成された複数の前記第２画素信号と、前記第１フレームの直後の第２フレームにおいて前記第１画素アレイで生成された複数の前記第１画素信号とを一つの画像信号として出力する信号処理回路とを備える
    　固体撮像装置。
  2. 　前記垂直走査部は、前記第１画素アレイ及び前記第２画素アレイにおいて、同じ方向に行をスキャンする
    　請求項１記載の固体撮像装置。
  3. 　前記垂直走査部は、前記第１画素アレイにおいて、前記第１画素アレイと前記第２画素アレイとの境界側から行をスキャンし、前記第２画素アレイにおいて、前記境界側へ向かって行をスキャンする
    　請求項２記載の固体撮像装置。
  4. 　前記信号処理回路は、
    　前記複数の第２画素信号を１フレーム期間保持した後に出力する第１メモリと、
    　前記第１メモリから出力された複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する第２メモリとを備える
    　請求項１～３のいずれか１項に記載の固体撮像装置。
  5. 　前記第１メモリは、１フレーム分の前記複数の第２画素信号よりも大きい記憶容量を有するＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）メモリである
    　請求項４記載の固体撮像装置。
  6. 　前記信号処理回路は、さらに、
    　前記第１メモリから出力される前記複数の第２画素信号と、前記第１メモリに保持される前の前記複数の第２画素信号との一方を選択し、選択された複数の第２画素信号を前記第２メモリに出力するセレクタを備え、
    　前記第２メモリは、前記セレクタから出力された前記複数の第２画素信号と、前記複数の第１画素信号とを前記一つの画像信号として保持する
    　請求項４又は５記載の固体撮像装置。
  7. 　前記信号処理回路は、さらに、
    　前記セレクタが前記第１メモリに保持される前の前記複数の第２画素信号を選択する場合、前記第１メモリへのクロック信号の供給を停止するクロック停止部を備える
    　請求項６記載の固体撮像装置。
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