KR101459146B1

KR101459146B1 - 이미지 센서, 전자 장치, 및 전자 장치의 구동 방법

Info

Publication number: KR101459146B1
Application number: KR1020080045553A
Authority: KR
Inventors: 에이지 마끼노
Original assignee: 소니 주식회사
Priority date: 2007-05-17
Filing date: 2008-05-16
Publication date: 2014-11-07
Also published as: JP5076635B2; TW200901756A; CN101309343B; JP2008288903A; US8451355B2; TWI423668B; CN101309343A; KR20080101775A; US20080284876A1

Abstract

소정의 행 및 열로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 이미지 센서로서가 개시된다. 상기 이미지 센서는, 상기 화소 어레이에 배치된 화소 중, 1 수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1 수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성 수단과, 상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스를 기억하는 제1 기억 수단과, 상기 어드레스 생성 수단에 의해 생성된 상기 판독행 어드레스를 기억하는 제2 기억 수단을 구비하고, 상기 어드레스 생성 수단은, 1 수평 기간 내에서 상기 판독행의 선택 펄스(selection pulse)가 온 상태(ON state)인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성한다.

이미지 센서, 화소 어레이, 수직 선택 디코더, 래치 회로, 센서 제어기, 래치, AND 게이트, OR 게이트

Description

이미지 센서, 전자 장치, 및 전자 장치의 구동 방법{IMAGE SENSOR, ELECTRONIC APPARATUS, AND DRIVING METHOD OF ELECTRONIC APPARATUS}

<관련 출원의 상호 참조>

본 발명은 2007년 5월 17일 일본 특허청에 출원된 일본 특허 출원 JP 2007-132096호에 관한 기술내용을 포함하고, 그 전체 내용이 이하 참조된다.

본 발명은, 이미지 센서, 전자 장치, 및 전자 장치의 구동 방법에 관한 것으로, 특히, 간단한 구성으로, 고 품질의 화상을 얻을 수 있도록 하는 이미지 센서, 전자 장치 및 전자 장치의 구동 방법에 관한 것이다.

CMOS(complementary metal oxide semiconductor) 이미지 센서 등은, 광전 변환 소자인 포토다이오드에 축적된 신호 전하를 능동 소자에서 증폭하고, 화상 정보로서 증폭된 신호 전하를 판독한다.

CMOS 이미지 센서 등의 X-Y 어드레스형(Address type) 고체 촬상 소자에서는, 예를 들면, 화소 트랜지스터가 행렬 형상으로 복수 배열되어 있고, 라인(행)마다 혹은 화소마다 입사광에 대응하는 신호 전하의 축적이 개시되며, 그 축적된 신호 전하에 기초하는 전류 또는 전압의 신호가 어드레스 지정에 의해 각 화소로부터 순서대로 판독된다. 이와 같이, X-Y 어드레스형 고체 촬상 소자에서는, 어드레스 지정에 의해 임의의 위치의 화소로부터 신호를 취출할 수 있고, 화소에서 얻어진 신호 전하를 시프트 레지스터에서 화소를 선택하여 순서대로 판독하는 CCD(Charge Coupled Device) 이미지 센서와 달리, 화소의 신호를 판독하는 순번을 비교적 자유롭게 설정 가능하다는 특징을 갖는다.

예를 들면, 디지털 스틸 카메라에 대표되는 정지 화상의 촬상 기술에서는, 촬상 디바이스로서 복수의 화소를 갖는 CMOS형 고체 촬상 소자를 이용하고, 전체 화소의 화소 정보를 독립적으로 판독함으로써 정지 화상을 얻는「전체 화소 판독 모드」가 잘 알려져 있지만, 이 모드 이외에, 예를 들면 행이나 열을 몇 개씩 건너 띄면서 판독하는「씨닝 판독 모드(thinning-out read mode)」등의 동작을 할 수 있다.

또한, CMOS 이미지 센서에서는, 화소에서 얻어진 신호 전하의 정밀도를 높이기 위해 셔터 동작(전자 셔터)이 행하여진다. 셔터 동작에 응답하여, 화소에 축적된 전하는, 일단 버려진다. 예를 들면, 상술한「씨닝 판독 모드」에 의해 화소를 판독하는 경우, 인접하는 화소로부터의 전하의 누설 등에 대한 대책으로서, 보다 복잡한 셔터 동작이 필요하게 된다.

예를 들면, 씨닝 판독 모드에서는, 노광 시간을 규정하기 위한 셔터 동작 이외에, 화소의 신호의 판독이 행하여지지 않는 행(씨닝된 행)의 화소에 축적된 전하의 버림 동작을 위해, 소위 안티-블루밍(anti-blooming) 셔터가 필요로 된다. 안티-블루밍 셔터를 행하지 않으면, 씨닝된 행의 화소의 전하의 버림 동작이 발생하 지 않기 때문에, 포토다이오드로부터 전하가 넘쳐, 인접하는 화소로 전하가 누출하여 혼색이 발생하는 등의 문제가 야기된다.

또한, 카메라 동작 중에, 밝기에 따라서 전자 셔터에 의한 노광 시간을 프레임 단위로 변화시키고, 노광량의 최적화 등의 제어도 행하여진다. 이 경우, 노광량이 변화된 경우에는, 동일 타이밍에서의 전자 셔터의 수가 증가하는 경우도 있다.

이와 같이, CMOS 이미지 센서에서는, 복잡한 판독행, 또는 셔터 행의 선택이 필요하게 되어, 실제로 판독순으로 자유도를 크게 갖게 하기 위해서는, 각각의 모드에 따른 어드레스 지정을 행하는 제어 기구가 필요로 되므로, 이에 따라 화소의 행이나 열의 선택 회로로서는, 시프트 레지스터가 아니라, 디코더가 사용되는 경우가 많다. 시프트 레지스터에서는, 행이나 열의 선택이 어느 정도 순번일 필요가 있어, 임의의 행이나 열을 자유롭게 선택할 수 없기 때문이다.

디코더를 사용한 경우, 화소의 행의 선택을 행하는 수직 선택 디코더는, 1H 기간(1회의 수평 주사 기간)에서, 판독행의 선택과 셔터행의 선택을 행하여, 각각의 화소의 전하의 판독과 전하의 버림 동작이 행하여진다.

예를 들면, 1/2 씨닝 판독 모드에서는, 상술한 안티-블루밍 셔터, 전자 셔터에 의한 노광 시간의 변화를 고려하면, 노광 불량 없이, 고 품질의 화질을 얻기 위해서는, 판독행을 1개소 선택하는 타이밍(1H 기간)에, 전자 셔터 행을 최대로 4개소 동시에 발생시킬 필요가 있다. 따라서, 4개소의 전자 셔터 행을 선택하기 위해, 4개의 디코더가 필요로 되고, 1개소의 판독행을 선택하기 위해 1개의 디코더가 필요로 되어, 합계 5개의 디코더가 필요하게 되어, 회로의 규모가 증대하게 된다.

그래서, 디코더가 선택하는 어드레스를 시분할 다중화하고, 1개의 디코더에서 복수의 전자 셔터 행, 또는 판독행을 선택하는 것이 제안되어 있다(예를 들면, 특허 문헌 1 참조).

[특허 문헌 1] 일본 특개 2004-166269호 공보

그러나, 특허 문헌 1의 기술에서는, 회로의 규모를 작게 하는 것은 가능하게 되지만, 수평 블랭킹 기간(horizontal blanking period) 동안에, 전자 셔터 선택 행을 모두 래치에 기입해 둘 필요가 있다. 이 때문에, 예를 들면, 동시에 선택할 전자 셔터행의 수가 증가하면, 수평 블랭킹 기간을 연장시킬 필요가 있고, 그 결과, 고속인 프레임 레이트에서의 판독이 곤란하게 된다.

본 발명은 이러한 상황을 감안하여 이루어진 것으로, 간단한 구성으로, 고 품질의 화상을 얻을 수 있도록 하는 것이다.

본 발명의 일 실시예에 따르면, 소정의 행수 및 열수로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 이미지 센서, 전자 장치 및 전자 장치의 구동 방법으로서, 상기 화소 어레이에 배치된 화소 중, 1수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성 수단과, 상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스를 기억하는 제1 기억 수단과, 상기 어드레스 생성 수단에 의해 생성된 상기 판독행 어드레스를 기억하는 제2 기억 수단을 구비한다. 상기 어드레스 생성 수단은, 1수평 기간 내에서 상기 판독행의 선택 펄스가 온(ON)) 상태인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성한다.

상기 어드레스 생성 수단은, 하나의 상기 판독행 어드레스에 대응하여 복수의 상기 셔터행 어드레스를 생성할 수 있다.

상기 어드레스 생성 수단은, 시분할 다중 방식에 의해, 1수평 기간 내에 상기 판독행 및 상기 판독행 어드레스에 대응하는 상기 셔터행 어드레스를 생성할 수 있다.

상기 화소 어레이는 화소의 플로팅 디퓨전(floating diffusion)을 공유하는 화소 공유 방식의 화소 어레이가 될 수 있다.

상기 어드레스 생성 수단은, 1수평 기간 내에 판독할 판독행 어드레스를 복수 생성하고, 상기 복수의 판독행 어드레스에 대응하여 복수의 상기 셔터행 어드레스를 생성할 수 있다.

상기 어드레스 생성 수단은, 1수평 기간 내에 판독할 판독행 어드레스를 복수 동시에 생성하고, 상기 복수의 판독행 어드레스에 대응하여 복수의 상기 셔터행 어드레스를 동시에 생성할 수 있다.

상기 제1 기억 수단 및 상기 제2 기억 수단의 각각은, 상기 화소 어레이에 배치된 화소의 행의 각각에 대응하는 복수의 S-R 래치를 포함하도록 구성되고, 상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스 또는 상기 판독행 어드레스에 기초하여 상기 S-R 래치에 공급되는 어드레스 신호로서, 상기 셔터행 어드레스 또는 상기 판독행 어드레스의 화소의 행에 대응하는 상기 S-R 래치에 공급 되는 어드레스 신호를, 상기 S-R 래치가 유지함으로써 상기 셔터행 어드레스 또는 상기 판독행 어드레스가 기억되도록 할 수 있다.

상기 복수의 S-R 래치의 각각은, 1수평 기간 내에 소정의 타이밍에서 공급되는 1회의 리세트 펄스에 의해 리세트될 수 있고, 상기 리세트 펄스가 공급된 후, 상기 어드레스 신호가 공급되고 있는 타이밍에 대응하여 1수평 기간 내에 1회 또는 복수회 공급되는 세트 펄스(set pulse)에 의해 상기 어드레스 신호를 유지하도록 할 수 있다.

본 발명의 일 실시예에 따르면, 상기 화소 어레이에 배치된 화소 중, 1 수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스가 생성되고, 상기 생성된 상기 셔터행 어드레스가 기억되고, 상기 생성된 상기 판독행 어드레스가 기억되며, 1 수평 기간 내에서 상기 판독행의 선택 펄스가 온상태인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스가 생성된다.

본 발명에 따르면, 간단한 구성으로, 고 품질의 화상을 얻을 수 있다.

이하에 본 발명의 실시예를 설명하지만, 본 발명의 구성 요건과, 명세서 또는 도면에 기재된 실시예의 대응 관계를 예시하면, 다음과 같이 된다. 이 기재는, 본 발명을 서포트하는 실시예가, 명세서 또는 도면에 기재되어 있는 것을 확인하기 위한 것이다. 따라서, 명세서 또는 도면 중에는 기재되어 있지만, 본 발명의 구성 요건에 대응하는 실시예로서, 여기에는 기재되어 있지 않은 실시예가 있다고 해도, 그것은, 그 실시예가, 그 구성 요건에 대응하는 것이 아닌 것을 의미하는 것이 아니다. 반대로, 실시예가 구성 요건에 대응하는 것으로서 여기에 기재되어 있었다고 해도, 그것은, 그 실시예가, 그 구성 요건 이외의 구성 요건에는 대응하지 않는 것인 것을 의미하는 것이 아니다.

본 발명의 일 실시예의 이미지 센서는, 소정의 행수 및 열수로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 이미지 센서로서, 상기 화소 어레이에 배치된 화소 중, 1수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성 수단(예를 들면, 도 6의 수직 선택 디코더(223))과, 상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스를 기억하는 제1 기억 수단(예를 들면, 도 6의 래치 회로(224))과, 상기 어드레스 생성 수단에 의해 생성된 상기 판독행 어드레스를 기억하는 제2 기억 수단(예를 들면, 도 6의 래치 회로(225))을 구비하고, 상기 어드레스 생성 수단은, 1수평 기간 내에서 상기 판독행의 선택 펄스가 온 상태인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성한다.

이미지 센서는, 상기 어드레스 생성 수단(예를 들면, 도 11의 회로)은, 1 수평 기간 내에 판독할 복수의 판독행 어드레스를 동시에 생성하고, 상기 복수의 판 독행 어드레스에 대응하여 복수의 상기 셔터행 어드레스를 동시에 생성하도록 할 수 있다.

이하, 도면을 참조하여, 본 발명의 실시예에 대하여 설명한다.

CMOS(complementary metal oxide semiconductor) 이미지 센서 등의 X-Y 어드레스형 고체 촬상 소자에서는, 예를 들면, 화소 트랜지스터가 행렬 형상으로 복수 배열되어 있고, 또한, 라인(행)마다 혹은 화소마다 입사광에 대응하는 신호 전하의 축적이 개시되고, 그 축적된 신호 전하에 기초하는 전류 또는 전압의 신호가 어드레스 지정에 의해 각 화소로부터 순서대로 판독된다. 이와 같이, X-Y 어드레스형 고체 촬상 소자에서는, 어드레스 지정에 의해 임의의 위치의 화소로부터 신호를 취출할 수 있고, 화소에서 얻어진 신호 전하를 시프트 레지스터에서 화소를 선택하여 순서대로 판독하는 CCD(Charge Coupled Device) 이미지 센서와 달리, 화소의 신호를 판독하는 순번을 비교적 자유롭게 설정 가능하다고 하는 특징을 갖는다.

예를 들면, 디지털 스틸 카메라 등에서는, 촬상 디바이스로서 복수의 화소를 갖는 CMOS형 고체 촬상 소자를 이용하고, 전체 화소의 화소 정보를 독립적으로 판독함으로써 정지 화상을 얻는「전체 화소 판독 모드」가 잘 알려져 있지만, 이 모드 이외에, 예를 들면 행이나 열을 몇 개씩 건너 띄면서 판독하는 「씨닝 판독 모드(thinning-out read mode)」등의 동작을 할 수 있다.

또한, CMOS 이미지 센서에서는, 화소에서 얻어진 신호 전하의 정밀도를 높이기 위해 셔터 동작(전자 셔터)이 행하여진다. 셔터 동작에 따라, 화소에 축적된 전하가 출력되어, 일단 버려진다. 예를 들면, 상술한 「씨닝 판독 모드」에 의해 화소를 판독하는 경우, 인접하는 화소로부터의 전하의 누설 등에 대한 대책으로서, 보다 복잡한 셔터 동작이 필요로 된다.

예를 들면, 씨닝 판독 모드에서는, 노광 시간을 규정하기 위한 셔터 동작 이외에, 화소의 신호의 판독이 행하여지지 않는 행(씨닝된 행(thinned-out row))의 화소에 축적된 전하의 버림 동작을 위해, 소위 안티-블루밍 셔터가 필요로 된다.

도 1은, 화소의 신호의 판독과, 전자 셔터를 설명하는 도면이다. 동일 도면은, 예를 들면, 제1행째와 제2행째의 화소를 판독하고, 제2행째와 제3행째의 화소를 판독하지 않는 1/2 씨닝 판독 모드의 예를 도시하고 있다. 도 1에서, 횡축은, 시간으로 되고, 종축은, 화소의 행의 어드레스로 되며, 시간의 단위는, 1H 기간(1회의 수평 주사 기간)으로 된다.

도면에서 흰 원으로 도시되는 위치에서 화소의 신호의 판독이 행하여진다. 예를 들면, 제n행째의 화소는, 시각 t+2(실제로는, 시각 t+2로부터 시작되는 1H 기간)에서 판독하고, 제n+1행째의 화소는, 시각 t+3에서 판독한다.

도면에서 2중 원으로 도시되는 위치에서 노광 시간을 규정하기 위한 셔터 동작이 행하여진다. 예를 들면, 제n행째의 화소는, 시각 t-3에서 셔터 동작이 행하여지고, 제n+1행째의 화소는, 시각 t-2에서 셔터 동작이 행하여지고, 각각의 화소에 축적된 전하가 일단 버려진다. 그리고, 그 후, 각각의 화소에 축적된 전하가 화소의 신호로서 판독된다.

또한, 도면에서 검은 원으로 도시되는 위치에서 안티-블루밍을 위한 셔터 동작이 행하여진다. 예를 들면, 판독이 행하여지지 않는 화소로서, 제n+2행째의 화 소는, 시각 t-3에서 셔터 동작이 행하여지고, 판독이 행하여지지 않는 화소로서, 제n+3행째의 화소는, 시각 t-2에서 셔터 동작이 행하여지고, 각각의 화소에 축적된 전하가 일단 버려진다.

안티-블루밍 셔터를 행하지 않으면, 씨닝된 행의 화소의 전하의 버림 동작이 발생하지 않기 때문에, 포토다이오드로부터 전하가 넘쳐, 인접하는 화소로 전하가 누출하여 혼색이 발생하는 등의 문제가 야기된다.

도 2는, 전자 셔터에 의한 노광 시간을 변화시킨 경우의 화소의 판독행과 전자 셔터행의 관계를 설명하는 도면이다. 도 2에서, 도 1의 경우와 마찬가지로, 횡축이 시간으로 되고, 종축이 화소의 행의 어드레스로 되어 있지만, 판독행의 화소 또는 셔터행의 화소의 위치의 도시가 간소화되어, 도면 중의 실선에 의해 판독행의 화소가 도시되어 있고, 도면 중의 파선에 의해 전자 셔터행의 화소가 도시되어 있다. 또한, 동일 도면의 파선은, 도 1에서 2중 원으로 도시된 셔터 동작과, 검은 원으로 도시된 셔터 동작의 2개의 셔터 동작을 통합하여 도시하고 있다. 도 2에서, 점선의 틀로 둘러싸인 시간에서는, 동일한 시각에 파선이 2개, 실선이 1개 존재하게 되므로, 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 4행의 화소에 대하여 셔터 동작이 행하여지게 된다.

도 3은, 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 4행의 화소에 대하여 셔터 동작이 행하여지도록 한 이미지 센서(10)의 구성예를 도시하는 블록도이다. 이미지 센서(10)는, 예를 들면, CMOS 이미지 센서로서 구성된다.

도 3에서, 화소 어레이(21)에는, 수직 방향에 소정의 행수, 수평 방향에 소정의 열수 배치된 복수의 화소에 의해 구성된다. 이들 화소에는, 각각 노광된 광을 광전 변환하여 전하를 생성하고, 축적하는 포토다이오드가 설치되어 있으며, 포토다이오드에는, 각각 MOS형 트랜지스터 스위치가 접속된다. MOS형 트랜지스터 스위치는, 공급되는 펄스 신호에 기초하여, 각각 포토다이오드에 축적된 전하를 증폭하여, 신호(각 화소에 대응하는 화소 신호)로서 출력하도록 이루어져 있다.

수직 구동 회로(22)는, 화소 어레이(21)의 소정의 1행의 화소에 대하여 구동 신호를 공급하도록 이루어져 있다. 수직 구동 회로(22)는, 화소 어레이(21)의 소정의 1행의 화소를 선택하는 SEL 신호, SEL 신호에 의해 선택된 화소에 축적된 전하를 출력시키는 TR 신호, 및 SEL 신호에 의해 선택된 화소를 리세트하는 RST 신호를, 화소 어레이(21)의 각 화소에 공급하도록 이루어져 있다. 또한, 수직 구동 회로(22)로부터 출력되는 SEL 신호, TR 신호, 및 RST 신호를 공급하는 신호선은, 화소 어레이(21)의 화소의 행수와 동일 수만큼 설치되어 있고, 화소 어레이(21)의 각 행의 화소에 각각 접속되어 있다.

수직 선택 디코더(23)는, 센서 제어기(41)로부터 공급되는 제어 신호에 기초하여, 화소 어레이(21)의 각 화소 중, 화소의 신호를 판독할 행의 화소를 특정하는 어드레스 신호를 생성하여 수직 구동 회로(22)에 공급한다.

수직 선택 디코더(24-1 내지 24-4)는, 각각 센서 제어기(41)로부터 공급되는 제어 신호에 기초하여, 화소 어레이(21)의 각 화소 중, 화소의 셔터 동작을 행할 행의 화소를 특정하는 어드레스 신호를 생성하여 수직 구동 회로(22)에 공급한다.

즉, 수직 선택 디코더(23)에 의해 선택된 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 셔터 동작을 행할 4행의 화소의 각각이 수직 선택 디코더(24-1 내지 24-4)에 의해 선택된다. 따라서, 수직 구동 회로(22)로부터, 1개의 판독행에 대한 SEL 신호, TR 신호, 및 RST 신호와, 4개의 전자 셔터행에 대한 SEL 신호, TR 신호, 및 RST 신호가 화소 어레이(21)에 공급된다.

CDS/ADC(31)는, 포토다이오드에서 광전 변환된 신호 전하가 증폭되어 출력된 아날로그의 전기 신호를, 디지털 신호로 변환하는 컨버터(ADC(Analog Digital Converter)), 입력되는 전기 신호의 노이즈를 제거함과 함께, 화소를 구성하는 소자 각각의 성능의 변동에 기인하는 전기 신호의 변동을 보정하여 컨버터에 공급하는 상관 2중 샘플링(CDS(Correlated Double Sampling)) 회로에 의해 구성되어 있다.

수평 선택 회로(32)는, CDS/ADC(31) 중의 소정의 1열을 선택하여, 인버터(33)에 디지털 신호를 출력시키도록 구성된다.

센서 제어기(41)는, 수직 선택 디코더(23)에 공급하는 판독 어드레스, 및, 수직 선택 디코더(24-1) 내지 수직 선택 디코더(24-4)에 공급하는 셔터 어드레스를 생성한다. 또한, 센서 제어기(41)는, SEL 신호, TR 신호, 및 RST 신호를, 화소 제어 신호로서 생성한다. 또한, 센서 제어기(41)는, CDS/ADC(31)를 제어하는 CDS/ADC 제어 신호, 및 수평 선택 회로(32)를 제어하는 수평 구동 신호를 생성한다.

도 3에 도시되는 바와 같이, 이미지 센서를 구성함으로써, 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 4행의 화소에 대하여 셔터 동작이 행하여지도록 하는 것이 가능하게 되지만, 합계 5개의 디코더가 필요하게 되어, 회로의 규모가 증대하고, 예를 들면, 큰 레이아웃 면적이 필요하게 된다.

디코더가 선택하는 어드레스(행)를 시분할 다중화하고, 1개의 디코더에서 복수의 전자 셔터행, 또는 판독행을 선택하는 것도 가능하다.

도 4는, 디코더가 선택하는 어드레스(행)를 시분할 다중화하고, 1개의 디코더에서 복수의 전자 셔터행, 또는 판독행을 선택하는 것이 가능한 이미지 센서(100)의 구성예를 도시하는 블록도이다. 도 4에 도시되는 화소 어레이(121), 및 수직 구동 회로(122)는, 각각 도 3의 화소 어레이(21), 및 수직 구동 회로(22)와 마찬가지이므로, 상세한 설명은 생략한다. 또한, 도 4의 CDS/ADC(131) 내지 인버터(133)는, 각각 도 3의 CDS/ADC(31) 내지 인버터(33)와 마찬가지이므로, 상세한 설명은 생략한다.

도 4의 이미지 센서(100)에서는, 수직 선택 디코더(123)가, 센서 제어기(141)로부터 공급되는 제어 신호에 기초하여, 화소 어레이(121)의 각 화소 중, 화소의 신호를 판독할 행의 화소를 특정하는 어드레스 신호를 생성하여 수직 구동 회로(122)에 공급하고, 또한, 센서 제어기(141)로부터 공급되는 제어 신호에 기초하여, 화소 어레이(121)의 각 화소 중, 화소의 셔터 동작을 행할 행의 화소를 특정 하는 어드레스 신호를 생성하여 수직 구동 회로(122)에 공급한다. 즉, 수직 선택 디코더(123)는, 1수평 주사 기간(1H 기간) 내에, 1개의 판독행과, 4개의 전자 셔터행을 선택하는 어드레스 신호를, 시분할 다중화하여 생성하도록 이루어져 있다.

래치 회로(124)는, 센서 제어기(141)로부터 공급되는 제어 신호에 기초하여, 수직 선택 디코더(123)로부터 공급된 어드레스 신호를 유지하도록 이루어져 있다. 즉, 래치 회로(124)는, 1H 기간 내의 판독행에 대응하는 4개의 전자 셔터행의 어드레스 신호를 유지하도록 이루어져 있다. 또한, 래치 회로(124)에는, 화소 어레이(121)에 배치된 화소의 행수와 동일한 수의 S-R 래치가 설치되어 있다.

도 5는, 도 4의 이미지 센서(100)에서의 각 신호를 설명하는 타이밍차트이다.

도 4에서, CLK 신호는, 이미지 센서(100)의 클럭 신호이다. 또한, H-Sync 신호는, 수평 동기 신호로 되고, 예를 들면, 이미지 센서(100)에서의 1H 기간의 동기에 이용된다.

어드레스 신호(Address signal)는, 수직 선택 디코더(123)에 의해 생성된 어드레스 신호로 된다. 이 예에서는, 판독행의 어드레스 R-1을 나타내는 어드레스 신호 후에, 전자 셔터행의 어드레스 S1 내지 어드레스 S4를 나타내는 어드레스 신호가 생성되고, 그 후, 판독행의 어드레스 R을 나타내는 어드레스 신호가 생성되어 있다. 어드레스 S1 내지 어드레스 S4, 및 어드레스 R은, 모두 1H 기간 내에 생성되어 있다. 이와 같이 수직 선택 디코더(123)는, 1H 기간 내에 1개의 판독행의 어드레스와, 4개의 전자 셔터행의 어드레스를 생성한다.

SLSET 신호 및 SLRST 신호는, 각각 래치 회로(124)를 제어하는 래치 제어 신호로서 센서 제어기(141)가 출력하는 신호로 된다.

도 5의 예에서는, 최초로 SLRST 신호가 래치 회로(124)에 공급된다. 이에 의해, 래치 회로(124)를 구성하는 복수의 S-R 래치의 각각이 리세트된다. 그리고, 어드레스 신호가, 각각, 어드레스 S1 내지 어드레스 S4로 되는 기간에서, 4개의 펄스로서 SLSET 신호가 래치 회로(124)에 공급된다. 이에 의해, 래치 회로(124)를 구성하는 복수의 S-R 래치의 각각이 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스 신호를 유지하게 된다. 또한, 래치 회로(124)가 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스 신호를 유지하고 있는 동안, 수직 구동 회로(122)로부터, 어드레스 S1 내지 어드레스 S4에 대응하는 각 행의 화소에 SEL 신호가 공급되도록 구성된다.

STR 신호는, SEL 신호에 의해 선택된 화소에 축적된 전하를 출력시키는 신호로서, 화소에 축적된 전하를 일단 버리기 위해 출력시키는 신호이다. SEL 신호에 의해 선택된 화소에, STR 신호가 공급됨으로써 셔터 동작이 이루어지게 된다. 또한, 실제로는, STR 신호와 거의 동일한 타이밍에서 화소를 리세트하는 SRST 신호도 생성되어 공급되도록 이루어져 있다.

또한, RTR 신호, RRST 신호, 및 RSEL 신호는, 각각 화소의 신호를 판독하기 위해서, 센서 제어기(141)가 출력하는 화소 제어 신호로 된다. RSEL 신호는, 1H 기간에서의 유효 기간 내에, 센서 제어기(141)가 출력하는 신호로 되고, 예를 들면, 어드레스 R을 나타내는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RTR 신호가 공급된 경우, 어드레스 R에 대응하는 행의 화소에 축적된 전하가 각각 출력된다. 이 경우, 출력된 전하는, 버려지는 것이 아니라, CDS/ADC(131) 내지 인버터(133)의 처리를 거쳐서 신호로서 출력된다. 이에 의해, 화소의 신호의 판독이 행하여지게 된다. 또한, 예를 들면, 어드레스 R을 나타내는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RRST 신호가 공급된 경우, 어드레스 R에 대응하는 행의 화소가 각각 리세트된다.

센서 제어기(141)는, 어드레스 R에 대응하는 행의 화소의 판독을 행할 수 있는 기간을 유효 기간으로 하고, 어드레스 R에 대응하는 행의 화소의 판독을 행할 수 없는 기간을 블랭킹(BLK) 기간으로서 RSEL 신호의 펄스를 생성한다.

또한, 씨닝 판독 모드에는, 상술한 1/2 씨닝 판독 모드 외에, 1/4 씨닝 판독 모드, 1/8 씨닝 판독 모드 등이 있고, 이러한 씨닝 판독 모드에서도, 역시 안티-블루밍을 위한 셔터 동작이 행하여지도록 할 필요가 있다. 1/4 씨닝 판독 모드, 1/8 씨닝 판독 모드에서는, 1/2 씨닝 판독 모드의 경우와 비교하여 씨닝되는 행이 증가하게 되기 때문에, 소정의 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 셔터 동작을 행할 화소의 행수도 당연 증가하게 되고, 예를 들면, 1/4 씨닝 판독 모드는, 1H 기간 내에 최대로 8개의 전자 셔터행의 선택을 행할 필요가 있고, 1/8 씨닝 판독 모드는, 1H 기간 내에 최대로 16개의 전자 셔터행의 선택을 행할 필요가 있다.

이와 같이, 전자 셔터행의 수가 증가한 경우, 도 4의 이미지 센서(100)에서, 화상의 촬영 처리를 행할 때, 어드레스 신호에 의해 표시되는 전자 셔터 선택 행의 어드레스수가 증가하게 되고, 예를 들면, 도 5의 BLK 기간이 보다 길어지게 된다. 따라서, 1H 기간도 길게 할 필요가 있고, 예를 들면, 1/4 씨닝 판독 모드, 1/8 씨닝 판독 모드에서는, 도 5의 경우보다도 1H 기간의 클럭수를 보다 많게 해야만 한다.

1H 기간이 길어지면, 예를 들면, 화상의 촬영에서의 프레임 레이트가 늦어진다. 즉, 도 4의 구성의 경우, 예를 들면, 설정된 씨닝 판독 모드에 따라서는, 고속의 프레임 레이트에서의 촬영을 행할 수 없는 경우가 있다.

이에 따라, 본 발명에서는, 전자 셔터행의 수가 증가한 경우에도, BLK 기간이 길어지는 일이 없도록 하여, 예를 들면, 고속의 프레임 레이트에서의 촬영이 가능하게 되는 구성을 채용한다.

도 6은, 본 발명의 일 실시예에 따른 이미지 센서의 구성예를 도시하는 블록도이다. 도 6에 도시되는 이미지 센서(200)는, 예를 들면, CMOS 이미지 센서로서 구성된다.

도 6에서, 화소 어레이(221)에는, 수직 방향에 소정의 행수, 수평 방향에 소정의 열수가 배치된 복수의 화소에 의해 구성된다. 예를 들면, 화소 어레이(221)가 N행 M열의 화소로 구성되어 있는 경우, 수직 방향에 N개, 수평 방향에 M개(N×M개)의 화소가 화소 어레이(221)에 배치되어 있게 된다. 이들 화소에는, 각각 노광된 광을 광전 변환하여 전하를 생성하고, 축적하는 포토다이오드가 설치되어 있고, 포토다이오드에는, 각각 MOS형 트랜지스터 스위치가 접속된다. MOS형 트랜지스터 스위치는, 공급되는 펄스 신호에 기초하여, 각각 포토다이오드에 축적된 전하를 증 폭하여, 신호(각 화소에 대응하는 화소 신호)로서 출력하도록 이루어져 있다.

수직 구동 회로(222)는, 화소 어레이(221)의 소정의 1행의 화소에 대하여 구동 신호를 공급하도록 이루어져 있다. 수직 구동 회로(222)는, 화소 어레이(221)의 소정의 1행의 화소를 선택하는 SEL 신호, SEL 신호에 의해 선택된 화소에 축적된 전하를 출력시키는 TR 신호, 및 SEL 신호에 의해 선택된 화소를 리세트하는 RST 신호를, 화소 어레이(221)의 각 화소에 공급하도록 이루어져 있다. 또한, 수직 구동 회로(222)로부터 출력되는 SEL 신호, TR 신호, 및 RST 신호를 공급하는 신호선은, 화소 어레이(221)의 화소의 행수와 동일 수만큼 설치되어 있고, 화소 어레이(221)의 각 행의 화소에 각각 접속되어 있다.

수직 선택 디코더(223)는 센서 제어기(241)로부터 공급되는 제어 신호(도면 중의 수직 어드레스 신호)에 기초하여, 화소 어레이(221)의 각 화소 중, 화소의 신호를 판독할 행의 화소를 특정하는 어드레스 신호를 생성하여 수직 구동 회로(222)에 공급하고, 또한, 센서 제어기(241)로부터 공급되는 제어 신호에 기초하여, 화소 어레이(221)의 각 화소 중, 화소의 셔터 동작을 행할 행의 화소를 특정하는 어드레스 신호를 생성하여 수직 구동 회로(222)에 공급한다. 즉, 수직 선택 디코더(223)는, 1 수평 주사 기간(1H 기간) 내에, 1개의 판독행과, 4개의 전자 셔터행을 선택하는 어드레스 신호를, 시분할 다중화하여 생성하도록 이루어져 있다.

래치 회로(224)는, 센서 제어기(241)로부터 공급되는 제어 신호에 기초하여, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지하도록 이루어져 있다. 래치 회로(224)는, 1H 기간 내의 판독행에 대응하는 4개의 전자 셔터행의 어드레스 신호를 유지하도록 이루어져 있다. 또한, 래치 회로(224)에는, 화소 어레이(221)에 배치된 화소의 행수와 동일한 수의 S-R 래치가 설치되어 있다.

래치 회로(225)는, 역시 센서 제어기(241)로부터 공급되는 제어 신호에 기초하여, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지하도록 이루어져 있다. 래치 회로(225)는, 1H 기간 내의 판독행의 어드레스 신호를 유지하도록 이루어져 있다. 또한, 래치 회로(225)에는, 역시 화소 어레이(221)에 배치된 화소의 행수와 동일한 수의 S-R 래치가 설치되어 있다.

즉, 이미지 센서(200)에서는, 수직 선택 디코더(223)에 의해 선택된 1행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 시분할 다중화에 의해서 셔터 동작을 행할 4행의 화소의 각각이, 역시 수직 선택 디코더(223)에 의해 선택된다. 그리고, 수직 구동 회로(222)로부터, 1개의 판독행에 대한 SEL 신호, TR 신호, 및 RST 신호와, 4개의 전자 셔터행에 대한 TR 신호, 및 RST 신호가, 동일한 수평 주사 기간 내에, 화소 어레이(221)에 공급된다.

CDS/ADC(231)는, 포토다이오드에서 광전 변환된 신호 전하가 증폭되어 출력된 아날로그의 전기 신호를, 디지털 신호로 변환하는 컨버터(ADC(Analog Digital Converter)), 입력되는 전기 신호의 노이즈를 제거함과 함께, 화소를 구성하는 소자 각각의 성능의 변동에 기인하는 전기 신호의 변동을 보정하여 컨버터에 공급하는 상관 2중 샘플링(CDS(Correlated Double Sampling)) 회로에 의해 구성되어 있다.

수평 선택 회로(232)는, CDS/ADC(231) 중의 소정의 1열을 선택하여, 인버 터(233)에 디지털 신호를 출력시키도록 이루어져 있다. 또한, 인버터(233)로부터 출력되는 신호가 이미지 센서(200)의 출력 신호로 된다.

센서 제어기(241)는, 수직 선택 디코더(223)에 공급하는 판독행 어드레스, 및 셔터행 어드레스를 수직 어드레스 신호로서 생성한다. 또한, 센서 제어기(241)는, 래치 회로(224) 및 래치 회로(225)를 제어하는 래치 제어 신호(후술하는 SLSET 신호, SLRST 신호, RLSET 신호, 및 RLRST 신호)를 생성한다.

또한, 센서 제어기(241)는, SEL 신호, TR 신호, 및 RST 신호를, 화소 제어 신호로서 생성한다. 또한, 센서 제어기(241)는, CDS/ADC(231)를 제어하는 CDS/ADC 제어 신호, 및 수평 선택 회로(232)를 제어하는 수평 구동 신호를 생성한다.

도 7은, 래치 회로(224), 래치 회로(225), 및 수직 구동 회로(222)의 상세한 구성예를 도시하는 회로도이다. 도 7은, 래치 회로(224), 래치 회로(225), 및 수직 구동 회로(222) 중에서, 화소 어레이(221)의 1행분의 화소에 대응하는 부분의 구성을 도시하고 있고, 논리 회로로서의 구성예를 도시하고 있다. 또한, 도 7에 도시되는 TRi 신호, RSTi신호, 및 SELi 신호는, 화소 제어 신호인 SEL 신호, TR 신호, 및 RST 신호 중의, 해당 행의 화소에 대응하는 신호를 각각 나타내고 있다. 즉, 도 7에서, 「i」는, 해당 행의 번호에 대응하는 식별자로 되어 있다.

또한, 도 7에서, 점선으로 도시되는 영역(260A)이 도 6의 래치 회로(224), 및 래치 회로(225) 중의 1행분의 구성으로 되고, 점선으로 도시되는 영역(260B)이 도 6의 수직 구동 회로(222) 중의 1행분의 구성으로 된다. 따라서, 도 7에 도시되는 회로와 마찬가지의 구성의 회로가 화소 어레이(221)에 배치된 화소의 행수(즉, 수직 방향의 화소의 수)와 동일한 수만큼, 도면 중 세로 방향에 병렬로 접속되어 도 6의 래치 회로(224), 래치 회로(225), 및 수직 구동 회로(222)가 구성되게 된다.

또한, 도 7에 도시된 회로는 논리 회로이며, 어드레스 신호인 ADDRi 신호, 화소 제어 신호인 STR 신호, SRST 신호, RTR 신호, RRST 신호, RSEL 신호, TRi 신호, RSTi신호 및 SELi 신호, 및 래치 제어 신호인 SLSET 신호, SLRST 신호, RLSET 신호 및 RLRST 신호는, 각각 「1」 또는 「0」으로 되는 논리 신호로서, 예를 들면, 신호선 상의 전압값의 변화에 의해 형성되는 펄스로서 공급된다.

ADDRi 신호는, 수직 선택 디코더(223)로부터 공급된 어드레스 신호로 된다. 예를 들면, 수직 선택 디코더(223)에 의해 해당 행이 선택된 경우, ADDRi 신호는, 「1」로 된다.

S-R 래치(271)는, 수직 선택 디코더(223)에 의해 해당 행이 셔터행으로서 선택되는 경우, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지한다. S-R 래치(272)는, 수직 선택 디코더(223)에 의해 해당 행이 판독행으로서 선택되는 경우, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지한다. S-R 래치(271)와 S-R 래치(272)는, 각각의 「S」단자에 공급되는 AND 게이트(261)와 AND 게이트(262)로부터 출력되는 신호를, 「Q」단자에서 유지하여 출력하도록 이루어져 있고, 「R」단자에 공급되는 신호가 「1」로 된 타이밍에서 「Q」단자에서 유지하여 출력되는 신호가 리세트되도록 이루어져 있다.

즉, ADDRi 신호가 「1」일 때, SLSET 신호가 「1」로 되면, AND 게이트(261) 로부터 출력되는 신호도 「1」로 되고, S-R 래치(271)의 「S」단자에 공급되는 신호가 「1」로 된다. 그리고, S-R 래치(271)는, 「R」단자에 공급되는 SLRST 신호가 「1」로 될 때까지의 동안, 「Q」단자로부터 출력되는 신호를 「1」로 한다.

마찬가지로, 신호 ADDRi가 「1」일 때, RLSET 신호가 「1」로 되면, AND 게이트(262)로부터 출력되는 신호도 「1」로 되고, S-R 래치(272)의 「S」단자에 공급되는 신호가 「1」로 된다. 그리고, S-R 래치(272)는, 「R」단자에 공급되는 RLRST 신호가 「1」로 될 때까지의 동안, 「Q」단자로부터 출력되는 신호를 「1」로 한다.

S-R 래치(271)로부터 출력되는 신호가 「1」일 때, STR 신호가 「1」로 되면, AND 게이트(281)로부터 출력되는 신호도 「1」로 되고, OR 게이트(291)로부터 출력되는 TRi 신호가 「1」로 된다. 이에 의해, 해당 행의 화소에 축적된 전하가 출력되고, 셔터 동작이 행하여지게 된다.

또한, S-R 래치(271)로부터 출력되는 신호가 「1」일 때, SRST 신호가 「1」로 되면, AND 게이트283로부터 출력되는 신호도 「1」로 되고, OR 게이트(293)로부터 출력되는 RSTi 신호가 「1」로 된다. 이에 의해, 해당 행의 화소의 리세트가 행하여지게 된다.

신호 ADDRi가「1」일 때, RLSET 신호가 「1」로 되면, AND 게이트(262)로부터 출력되는 신호도 「1」로 되고, S-R 래치(272)의 「S」단자에 공급되는 신호가 「1」로 된다. 그리고, S-R 래치(272)는, 「R」단자에 공급되는 RLRST 신호가 「1」로 될 때까지의 동안, 「Q」단자로부터 출력되는 신호를 「1」로 한다.

S-R 래치(272)로부터 출력되는 신호가 「1」일 때, RSEL 신호가 「1」로 되면, AND 게이트(285)로부터 출력되는 SELi 신호는, 「1」로 된다. 이에 의해, 해당 행의 화소가 판독 대상의 화소로서 선택된다.

또한, S-R 래치(272)로부터 출력되는 신호가 「1」일 때, RTR 신호가 「1」로 되면, AND 게이트(282)로부터 출력되는 신호도 「1」로 되고, OR 게이트(291)로부터 출력되는 TRi 신호가 「1」로 된다. 이에 의해, 해당 행의 화소에 축적된 전하가 출력되고, 해당 행의 화소의 신호의 판독이 행하여지게 된다.

또한, S-R 래치(272)로부터 출력되는 신호가 「1」일 때, RRST 신호가 「1」로 되면, AND 게이트(284)로부터 출력되는 신호도 「1」로 되고, OR 게이트(292)로부터 출력되는 RSTi 신호가 「1」로 된다. 결과적으로, 해당 행의 화소의 신호의 리세트가 행하여지게 된다.

이와 같이, 해당 행의 화소에 대하여 화소 제어 신호인 SEL 신호, TR 신호, 및 RST 신호가 「1」로 되어 공급되어, 셔터 동작과 리세트, 또는 화소의 신호의 판독과 리세트가 이루어지게 된다.

또한, 다음의 설명에서, 논리 회로의 각 단자에 접속된 신호선 상의 전압값이 논리값 「1」에 대응하는 것으로 되었을 때, 어드레스 신호, 화소 제어 신호, 및 래치 제어 신호가, 그 논리 회로에 공급된 것으로서 가정한다.

도 8은, 도 6의 이미지 센서(200)에서의 각 신호를 설명하는 타이밍차트이다.

도 8에서, CLK 신호는, 이미지 센서(200)의 클럭 신호이다. 또한, H-Sync 신호는, 수평 동기 신호로 되고, 예를 들면, 이미지 센서(200)에서의 1H 기간의 동기에 이용된다.

어드레스 신호는, 수직 선택 디코더(223)에 의해 생성된 어드레스 신호로 되고, 상술한 ADDRi 신호에 대응한다. 이 예에서는, 판독행의 어드레스 R을 나타내는 어드레스 신호 후에, 동일한 1H 기간 내의 셔터행의 어드레스 S1 내지 어드레스 S4를 나타내는 어드레스 신호가 생성되고, 그 후, 어드레스 R의 다음의 1H 기간 내의 판독행의 어드레스 R+1을 나타내는 어드레스 신호가 생성되어 있다. 또한, 그 후, 어드레스 R의 다음의 1H 기간 내의 셔터행의 어드레스 S1+1, …을 나타내는 어드레스 신호가 생성되어 있다. 어드레스 S1 내지 어드레스 S4, 및 어드레스 R은, 모두 1H 기간 내에 생성되어 있다. 이와 같이 수직 선택 디코더(223)는, 1H 기간 내에 1개의 판독행의 어드레스와, 4개의 전자 셔터행의 어드레스를 생성한다.

SLSET 신호 및 SLRST 신호, 및 RLSET 신호 및 RLRST 신호는, 각각 래치 회로(224) 및 래치 회로(225)를 제어하는 래치 제어 신호로서 센서 제어기(241)가 출력하는 신호로 된다.

도 8의 예에서는, 최초로 SLRST 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치(도 7의 S-R 래치(271))의 각각이 리세트된다. 그리고, 어드레스 신호가, 각각, 어드레스 S1 내지 어드레스 S4로 되는 기간에서, 4개의 펄스로서 SLSET 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치의 각각이 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스 신호를 유지하게 된다.

예를 들면, 도 7에 도시되는 회로에 대응하는 행이 어드레스 S1에 의해 특정되는 행이었던 경우, 어드레스 신호가 어드레스 S1인 타이밍에서 SLSET 신호가 래치 회로(224)에 공급되면, S-R 래치(271)의 S단자에 펄스가 공급되어, S-R 래치(271)의 Q단자로부터 출력되는 신호가 「1」로 된다. 이와 같이, 래치 회로(224)에서, 어드레스 S1 내지 어드레스 S4의 각각의 행에 대응하는 부분의 S-R 래치(271)의 Q단자로부터 출력되는 신호가 「1」로 되어 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스 신호가 유지되게 된다.

STR 신호는, 상술한 바와 같이 화소에 축적된 셔터 동작으로서 전하를 출력시키는 신호이다. 도 7의 S-R 래치(271)로부터 출력되는 신호가 「1」로 되어 있는 상태에서, STR 신호가 「1」로 됨으로써, 그 행의 화소의 셔터 동작이 이루어지게 된다. 또한, STR 신호와 거의 동일한 타이밍에서 화소를 리세트하는 SRST 신호도 생성되어 공급된다. 이에 의해, 그 행의 화소가 리세트되게 된다.

여기까지의 동작은, 도 5를 참조하여 상술한 경우와 거의 마찬가지이다.

도 8의 예에서는, SLRST 신호가 래치 회로(224)에 공급되는 것과 거의 동일한 타이밍에서, RLRST 신호가 래치 회로(225)에 공급되고 있다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치(도 7의 S-R 래치(272))의 각각이 리세트된다. 그리고, 어드레스 신호가, 어드레스 R+1로 되는 기간에서, 펄스로서 RLSET 신호가 래치 회로(225)에 공급된다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치가 어드레스 R+1에 대응하는 어드레스 신호를 유지하게 된다.

예를 들면, 도 7에 도시되는 회로에 대응하는 행이 어드레스 R+1에 의해 특 정되는 행이었던 경우, 어드레스가 어드레스 R+1인 타이밍에서 RLSET 신호가 래치 회로(225)에 공급되면, S-R 래치(272)의 S단자에 펄스가 공급되어, S-R 래치(272)의 Q단자로부터 출력되는 신호가 「1」로 된다. 이와 같이, 래치 회로(225)에서, 어드레스 R+1의 행에 대응하는 부분의 S-R 래치(272)의 Q단자로부터 출력되는 신호가 「1」로 되어 어드레스 R+1에 대응하는 어드레스 신호가 유지되게 된다.

또한, 래치 회로(225)가 어드레스 R+1에 대응하는 어드레스 신호를 유지하고 있는 동안, 수직 구동 회로(222)(도 7의 AND 게이트(285))로부터, 어드레스 R+1에 대응하는 행의 화소에 SELi 신호가 공급되도록 이루어져 있다.

전술한 바와 같이, RTR 신호, RRST 신호, 및 RSEL 신호는, 각각 화소의 신호를 판독하기 위해, 센서 제어기(241)가 출력하는 화소 제어 신호로 된다.

RSEL 신호는, 1H 기간에서의 유효 기간 내에, 센서 제어기(241)가 출력하는 신호로 되고, 예를 들면, 어드레스 R+1을 나타내는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RTR 신호가 공급된 경우, 어드레스 R+1에 대응하는 행의 화소에 축적된 전하가 각각 출력된다. 이 경우, 출력된 전하는, 버려지는 것이 아니라, CDS/ADC(231) 내지 인버터(233)의 처리를 거쳐서 신호로서 출력되게 된다. 이에 의해, 화소의 신호의 판독이 행하여지게 된다.

또한, 예를 들면, 어드레스 R+1을 나타내는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RRST 신호가 공급된 경우, 어드레스 R+1에 대응하는 행의 화소가 각각 리세트되게 된다.

센서 제어기(241)는, 1행분의 화소(예를 들면, 어드레스 R+1에 대응하는 행 의 화소)의 판독을 행할 수 있는 기간을 유효 기간으로 하고, 1행분의 화소(예를 들면, 어드레스 R+1에 대응하는 행의 화소)의 판독을 행할 수 없는 기간을 블랭킹(BLK) 기간으로 하여 RSEL 신호의 펄스를 생성한다.

도 8의 경우, 도 5의 경우와 비교하여, BLK 기간이 짧아져 있다. 즉, 도 6의 래치 회로(225)(도 7의 S-R 래치(272))가 설치되어 있음으로써, 펄스로서 RLSET 신호가 공급되고 나서, 펄스로서 RLRST 신호가 공급될 때까지의 동안, 어드레스 R을 나타내는 어드레스 신호가 유지되므로, 펄스로서 RLSET 신호가 공급된 후, 수직 선택 디코더(223)는, 셔터행의 어드레스 S1 내지 어드레스 S4를, 즉시 생성하는 것이 가능하게 된다.

다시 말해, 도 8의 경우, RSEL 신호가 「1」로 되어 있는 기간 내(즉 유효 기간 내)에, 수직 선택 디코더(223)가 셔터행의 어드레스 S1 내지 어드레스 S4를 생성하는 것이 가능하게 된다.

이에 의해, 도 8의 경우, 도 5의 경우와 비교하여, BLK 기간을 짧게 하는 것이 가능하게 되고, 그 결과, 1H 기간을 길게 할 필요도 없어진다.

이와 같이, 본 발명의 이미지 센서(200)에서는, 전자 셔터행의 수가 증가한 경우에도, BLK 기간이 길어지는 일이 없도록 하여, 예를 들면, 고속의 프레임 레이트에서의 촬영이 가능하게 된다.

CMOS 이미지 센서의 경우에는, CCD이미지 센서와 비교하여, 화소 사이즈의 축소가 곤란하게 되어 왔지만, 최근, 화소 공유로 불리는 기술에 의해 화소 사이즈를 미세화하는 것이 가능하게 되어 오고 있다. 화소 공유 방식의 이미지 센서에서 는, 예를 들면, 화소를 구성하는 트랜지스터의 일부로서, 각 화소에 축적된 전하를 일시적으로 유지하는 플로팅 디퓨전(floating diffusion)이 복수의 화소에서 공유된다. 따라서, 화소 공유에서는, 예를 들면, 복수의 화소에 축적된 전하가 플로팅 디퓨전에서 가산되어, 신호로서 판독하는 구성을 실현할 수 있다.

또한, 화소 공유 방식으로서는, 예를 들면, 베이어 배열(Bayer arrangement)의 화소 어레이에 배열된 화소에서 RGB의 3색 중, 예를 들면, R, G, R, G와 같이, 2색의 화소를 각각 2개씩 포함하는 4개의 화소를 공유하는 4화소 공유 방식이 일반적으로 이용되고 있다.

다음으로, 본 발명을 화소 공유 방식의 이미지 센서에 적용한 경우의 예에 대하여 설명한다.

도 9는, 본 발명을 화소 공유 방식의 이미지 센서에 적용한 경우의 래치 회로(224), 래치 회로(225), 및 수직 구동 회로(222)의 상세한 구성예를 도시하는 회로도이다. 도 9는, 4화소 공유인 경우의 도 7에 대응하는 도면으로서, 래치 회로(224), 래치 회로(225), 및 수직 구동 회로(222) 중에서, 화소 어레이(221)의 제i행 내지 제i+3행의 4행분의 화소에 대응하는 부분의 구성을 도시하고 있다. 도 9는 논리 회로로서의 구성예를 도시하고 있다.

도 9의 경우, 수직 선택 디코더(223)로부터 공급되는 어드레스 신호로서, ADDRi 신호, ADDRi+1 신호, ADDRi+2 신호, 및 ADDRi+3 신호가, 예를 들면, 각각 거의 동시에 공급되는 것으로 한다.

S-R 래치(321-1 내지 321-4)는, 각각 수직 선택 디코더(223)에 의해 해당 행 이 셔터행으로서 선택되는 경우, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지한다. S-R 래치(322-1) 내지 S-R 래치(322-4)는, 각각 수직 선택 디코더(223)에 의해 해당 행이 판독행으로서 선택되는 경우, 수직 선택 디코더(223)로부터 공급된 어드레스 신호를 유지한다. 또한, S-R 래치(321-1 내지 321-4), 및 S-R 래치(322-1 내지 322-4)를 특별히 구별할 필요가 없는 경우, 간단히, S-R 래치(321), 및 S-R 래치(322)라고 표시하는 것으로 한다.

S-R 래치(321)와 S-R 래치(322)는, 각각의「S」단자에 공급되는 AND 게이트(261)와 AND 게이트(262)로부터 출력되는 신호를,「Q」단자에서 유지하여 출력하도록 이루어져 있고,「R」단자에 공급되는 신호가「1」로 된 타이밍에서「Q」단자에서 유지하여 출력되는 신호가 리세트되도록 이루어져 있다.

즉, 제i행째의 화소에 대해서는, ADDRi 신호가 「1」일 때, SLSET 신호가 「1」로 되면, AND 게이트(311-1)로부터 출력되는 신호도「1」로 되고, S-R 래치(321-1)의「S」단자에 공급되는 신호가「1」로 된다. 그리고, S-R 래치(321-1)는,「R」단자에 공급되는 SLRST 신호가「1」이 될 때까지의 동안, 「Q」단자로부터 출력되는 신호를 「1」로 한다.

마찬가지로, 신호 ADDRi가「1」일 때, RLSET 신호가「1」로 되면, AND 게이트(312-1)로부터 출력되는 신호도「1」로 되고, S-R 래치(322-1)의 「S」단자에 공급되는 신호가「1」로 된다. 그리고, S-R 래치(322-1)는,「R」단자에 공급되는 RLRST 신호가 「1」이 될 때까지의 동안, 「Q」단자로부터 출력되는 신호를 「1」로 한다.

제i+1행째 내지 제i+3행째의 화소에 대해서도 마찬가지이다.

S-R 래치(321)로부터 출력되는 신호가「1」일 때, STR 신호가「1」로 되면, AND 게이트(331-1) 내지 AND 게이트(331-4)로부터 출력되는 신호도 「1」로 되고, OR 게이트(341-1) 내지 OR 게이트(341-4)로부터 출력되는 TRi 신호, TRi+1 신호, TRi+2 신호, TRi+3 신호가, 각각 「1」로 된다. 이에 의해, 제i행째 내지 제i+3행째의 화소에 축적된 전하가 출력되고, 셔터 동작이 행하여지게 된다.

또한, S-R 래치(321)로부터 출력되는 신호가 「1」일 때, OR 게이트(352)로부터 출력되는 신호는 「1」로 되고, 이 상태에서 SRST 신호가 「1」로 되면, AND 게이트(363)로부터 출력되는 신호도 「1」로 되고, 그 결과, OR 게이트(371)로부터 출력되는 RST 신호가 「1」로 된다. 이에 의해, 제i행째 내지 제i+3행째의 화소의 리세트가 행하여지게 된다. 또한, 화소 공유 방식의 경우, RST 신호는, 공유되는 복수의 화소(현재의 경우, 4화소)에 대하여 1개 신호를 공급하면 된다.

S-R 래치(322)로부터 출력되는 신호가 「1」일 때, OR 게이트(351)로부터 출력되는 신호도「1」로 되고, 이 상태에서 RSEL 신호가 「1」로 되면, AND 게이트(361)로부터 출력되는 SEL 신호는「1」로 된다. 이에 의해, 제i행째 내지 제i+3행째의 화소가 판독 대상의 화소로서 선택된 것으로 된다. 또한, 화소 공유 방식의 경우, SEL 신호는, 공유되는 복수의 화소(현재의 경우, 4화소)에 대하여 1개 신호를 공급하면 된다.

또한, S-R 래치(322)로부터 출력되는 신호가 「1」일 때, RTR 신호가 「1」로 되면, AND 게이트(332-1) 내지 AND 게이트(332-4)로부터 출력되는 신호도 「1」 로 되고, OR 게이트(341-1) 내지 OR 게이트(341-4)로부터 출력되는 TRi 신호, TRi+1 신호, TRi+2 신호, TRi+3 신호가, 각각 「1」로 된다. 이에 의해, 제i행째 내지 제i+3행째의 화소에 축적된 전하가 출력되고, 제i행째 내지 제i+3행째의 화소의 신호의 판독이 행하여지게 된다.

또한, S-R 래치(322)로부터 출력되는 신호가 「1」일 때, OR 게이트(351)로부터 출력되는 신호도 「1」로 되고, 이 상태에서 RRST 신호가 「1」로 되면, AND 게이트(362)로부터 출력되는 신호도 「1」로 되고, OR 게이트(371)로부터 출력되는 RST 신호가 「1」로 된다. 이에 의해, 이에 의해, 제i행째 내지 제i+3행째의 화소의 리세트가 행하여지게 된다.

여기서는, 4화소 공유 방식인 경우를 예로서 설명하였지만, 공유되는 화소의 수는, 이것에 한정되는 것이 아니다.

도 10은, 도 6의 이미지 센서(200)가 화소 공유 방식의 이미지 센서인 경우에서, 각 신호를 설명하는 타이밍차트이다. 또한, 여기서는, 이미지 센서(200)가 4화소 공유 방식의 이미지 센서이며, 1H 기간 내에 동일 색의 2개의 화소의 신호를 가산하여 판독하는 경우의 예에 대하여 설명한다.

도 10에서의 CLK 신호 및 H-Sync 신호는, 도 8과 마찬가지이므로 상세한 설명은 생략한다.

도 10의 경우, 어드레스 신호는, 수직 선택 디코더(223)에 의해 생성된 어드레스 신호로 된다. 이 예에서는, 공유되는 화소 중, 동일 색(예를 들면, R)의 2개의 화소의 판독행의 어드레스 R1과 어드레스 R2를 나타내는 어드레스 신호 후에, 동일한 1H 기간 내의 셔터행의 어드레스 S1 내지 어드레스 S4가 생성되고, 그 후, 다음의 1H 기간 내에 판독하는 동일 색(예를 들면, G)의 2개의 화소의 판독행의 어드레스 R1+1과 어드레스 R2+1이 생성되어 있다. 또한, 그 후, 어드레스 R의 다음의 1H 기간 내의 셔터행의 어드레스 S1+1, …이 생성되어 있다. 어드레스 S1 내지 어드레스 S4, 및 어드레스 R1과 어드레스 R2는, 모두 1H 기간 내에 생성되어 있다.

이와 같이 수직 선택 디코더(223)는, 1H 기간 내에 2개의 판독행의 어드레스와, 4개의 전자 셔터행의 어드레스를 생성한다.

도 10의 예에서는, 최초로 SLRST 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치(도 9의 S-R 래치(321))의 각각이 리세트된다. 그리고, 어드레스 신호가, 각각, 어드레스 S1 내지 어드레스 S4로 되는 기간에서, 4개의 펄스로서 SLSET 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치의 각각이 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스 신호를 유지하게 된다.

STR 신호는, 상술한 바와 같이, 화소에 축적된 전하를 셔터 동작으로서 출력시키는 신호이다. 도 9의 S-R 래치(321)로부터 출력되는 신호가 「1」인 상태에서, STR 신호가 「1」로 되면, OR 게이트(341-1) 내지 OR 게이트(341-4)로부터 출력되는 TRi 신호, TRi+1 신호, TRi+2 신호, 및 TRi+3 신호가 「1」로 되고, 결과적 으로 대응하는 행의 화소의 셔터 동작이 이루어지게 된다. 또한, STR 신호와 거의 동일한 타이밍에서 화소를 리세트하는 SRST 신호도 생성되어 공급된다. 이에 의해, 이들 행의 화소가 리세트되게 된다.

도 10의 예에서는, SLRST 신호가 래치 회로(224)에 공급되는 것과 거의 동일한 타이밍에서, RLRST 신호가 래치 회로(225)에 공급되고 있다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치(도 9의 S-R 래치(322))의 각각이 리세트된다. 그리고, 어드레스 신호가, 어드레스 R1+1로 되는 기간에서, 펄스로서 RLSET 신호가 래치 회로(225)에 공급되고, 또한, 어드레스 신호가, 어드레스 R2+1로 되는 기간에서, 펄스로서 RLSET 신호가 래치 회로(225)에 공급된다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치가 어드레스 R1+1에 대응하는 어드레스 신호와 어드레스 R2+1에 대응하는 어드레스 신호를 유지하게 된다.

또한, 래치 회로(225)가 어드레스 R1+1에 대응하는 어드레스 신호와 어드레스 R2+1에 대응하는 어드레스 신호를 유지하고 있는 동안, 수직 구동 회로(222)(도 7의 AND 게이트(361))로부터, 어드레스 R1+1과 어드레스 R2+1에 대응하는 행의 화소에 SEL 신호가 공급되도록 이루어져 있다.

RTR 신호, RRST 신호, 및 RSEL 신호는, 상술한 바와 같이, 각각 화소의 신호를 판독하기 위해, 센서 제어기(241)가 출력하는 화소 제어 신호로 된다.

RSEL 신호는, 1H 기간에서의 유효 기간 내에, 센서 제어기(241)가 출력하는 신호로 되고, 예를 들면, 어드레스 R1+1에 대응하는 어드레스 신호와 어드레스 R2+1에 대응하는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RTR 신호가 공급된 경우, 어드레스 R1+1과 어드레스 R2+1에 대응하는 행의 화소에 축적된 전하가 각각 출력된다. 이에 의해, 화소의 신호의 판독이 행하여지게 된다.

또한, 예를 들면, 어드레스 R1+1에 대응하는 어드레스 신호와 어드레스 R2+1에 대응하는 어드레스 신호가 공급되고 있는 상태에서, RSEL 신호와 함께, RRST 신호가 공급된 경우, 어드레스 R1+1과 어드레스 R2+1에 대응하는 행의 화소가 각각 리세트된다.

센서 제어기(241)는, 2행분의 화소(예를 들면, 어드레스 R1+1과 어드레스 R2+1에 대응하는 행의 화소)의 판독을 행할 수 있는 기간을 유효 기간으로 하고, 2행분의 화소(예를 들면, 어드레스 R1+1과 어드레스 R2+1)의 판독을 행할 수 없는 기간을 블랭킹(BLK) 기간으로 하여 RSEL 신호의 펄스를 생성한다.

도 10의 경우도, 도 8의 경우와 마찬가지로, BLK 기간이 짧다. 즉, 도 6의 래치 회로(225)(도 9의 S-R 래치(322))가 설치되어 있음으로써, 펄스로서 RLSET 신호가 공급되고나서, 펄스로서 RLRST 신호가 공급될 때까지의 동안, 어드레스 R1과 어드레스 R2를 나타내는 어드레스 신호가 유지되므로, 펄스로서 RLSET 신호가 공급된 후, 수직 선택 디코더(223)는, 셔터행의 어드레스 S1 내지 어드레스 S4를, 즉시 생성하는 것이 가능하게 된다.

환언하면, 도 10의 경우도, RSEL 신호가 「1」로 되어 있는 기간 내(즉 유효 기간 내)에, 수직 선택 디코더(223)가 셔터행의 어드레스 S1 내지 어드레스 S4를 생성하는 것이 가능하게 된다.

이에 의해, 도 5의 경우와 비교하여, BLK 기간을 짧게 하는 것이 가능하게 되고, 그 결과, 1H 기간을 길게 할 필요도 없어진다.

이와 같이, 본 발명의 이미지 센서(200)가 화소 공유 방식의 이미지 센서인 경우에도, 본 발명을 적용하는 것이 가능하다. 그 결과, 역시 전자 셔터행의 수가 증가한 경우에도, BLK 기간이 길어지는 일이 없도록 하여, 예를 들면, 고속의 프레임 레이트에서의 촬영이 가능하게 된다.

도 10과 관련된 설명에서, 1H 기간 내에, 동일 색(예를 들면, R)의 2개의 화소의 판독행의 어드레스 R1과 어드레스 R2를 나타내는 어드레스 신호, 및 셔터행의 어드레스 S1 내지 어드레스 S4이 생성된다고 설명하였지만, 이 경우, 수직 선택 디코더(223)가 시분할 다중에 의해 어드레스 R1과 어드레스 R2를 동일한 1H 기간 내에 생성한다.

그러나, 수직 선택 디코더(223)의 구성에 따라서는, 시분할 다중화를 수행하지 않고 어드레스 R1과 어드레스 R2를 동시에 생성하는 것도 가능하다.

도 11은, 시분할 다중하지 않고 어드레스 R1과 어드레스 R2의 2행분의 어드레스 신호를 동시에 생성하는 경우의 수직 선택 디코더(223)의 상세한 구성예를 도시하는 회로도이다. 도 11에서, 화소 어레이(221)에 배치된 화소의 소정의 행을 특정하는 어드레스 신호로서, 11비트의 어드레스 신호가 공급되는 것으로 한다.

또한, 여기서는, 상술한 11비트의 어드레스를 Addr<0> 내지 Addr<10>으로 표하는 것으로 한다. 따라서, 11비트의 어드레스 중, 예를 들면, 상위 2비트는, Addr<0>, 및 Addr<1>로 표시되는 것으로 하고, 하위 9비트는 Addr<2:10>으로 표시되는 것으로 한다. 또한, FDSUM 신호는, 이 수직 선택 디코더에서, 2행분의 어드 레스 신호를 동시에 생성시키는 경우에 공급되는 신호로 한다.

비트 Addr<0>은, 인버터(411)에 공급되고, 비트 Addr<1>은 인버터(412)에 공급된다.

우선, FDSUM 신호가 「0」인 경우에 대해 설명한다. 11비트의 어드레스의 상위 2비트가 「11」인 경우, 인버터(411)와 인버터(412)로부터 출력되는 신호는, 각각 「0」으로 되고, OR 게이트(421)로부터 출력되는 신호는 「0」으로 되고, OR 게이트(422)로부터 출력되는 신호는 「1」로 된다. 이 상태에서는, AND 게이트(431)로부터 출력되는 신호가 「1」로 되고, AND 게이트(432) 내지 AND 게이트(434)로부터 출력되는 신호는 「0」으로 된다.

11비트의 어드레스의 상위 2비트가 「10」인 경우, 인버터(411)로부터 출력되는 신호는 「0」으로 되고, 인버터(412)로부터 출력되는 신호는 「1」로 되고, OR 게이트(421)로부터 출력되는 신호는 「0」으로 되고, OR 게이트(422)로부터 출력되는 신호는 「1」로 된다. 이 상태에서는, AND 게이트(432)로부터 출력되는 신호가 「1」로 되고, AND 게이트(431), AND 게이트(433), 및 AND 게이트(434)로부터 출력되는 신호는 「0」으로 된다.

마찬가지로, 11비트의 어드레스의 상위 2비트가 「01」인 경우, AND 게이트(433)로부터 출력되는 신호가 「1」로 되고, AND 게이트(431), AND 게이트(432), 및 AND 게이트(434)로부터 출력되는 신호는 「0」으로 된다. 또한, 11비트의 어드레스의 상위 2비트가 「00」인 경우, AND 게이트(434)로부터 출력되는 신호가 「1」로 되고, AND 게이트(431) 내지 AND 게이트(433)로부터 출력되는 신호는 「0」으 로 된다.

다음으로, FDSUM 신호가 「1」인 경우에 대해 설명한다. 11비트의 어드레스의 상위 2비트가 「11」인 경우, 인버터(411)와 인버터(412)로부터 출력되는 신호는, 각각 「0」으로 되고, OR 게이트(421)로부터 출력되는 신호는 「1」로 되고, OR 게이트(422)로부터 출력되는 신호는 「1」로 된다. 이 상태에서는, AND 게이트(431)와 AND 게이트(433)로부터 출력되는 신호가 각각 「1」로 되고, AND 게이트(432)와 AND 게이트(434)로부터 출력되는 신호는 각각 「0」으로 된다.

11비트의 어드레스의 상위 2비트가 「10」인 경우, 인버터(411)로부터 출력되는 신호는 「0」으로 되고, 인버터(412)로부터 출력되는 신호는 「1」로 되고, OR 게이트(421)로부터 출력되는 신호는 「1」로 되고, OR 게이트(422)로부터 출력되는 신호는 「1」로 된다. 이 상태에서는, AND 게이트(432)와 AND 게이트(434)로부터 출력되는 신호가 각각 「1」로 되고, AND 게이트(431)와 AND 게이트(433)로부터 출력되는 신호는 각각 「0」으로 된다.

마찬가지로, 11비트의 어드레스의 상위 2비트가 「01」인 경우, AND 게이트(433)와 AND 게이트(431)로부터 출력되는 신호가 각각 「1」로 되고, AND 게이트(432)와 AND 게이트(434)로부터 출력되는 신호는 「0」으로 된다. 또한, 11비트의 어드레스의 상위 2비트가 「00」인 경우, AND 게이트(434)와 AND 게이트(432)로부터 출력되는 신호가 「1」로 되고, AND 게이트(431)와 AND 게이트(433)로부터 출력되는 신호는 「0」으로 된다.

게이트(441)는, Addr<2:10>에 대응하는 9비트를 게이트(451) 내지 게이 트(454)에 공급하도록 이루어져 있다.

게이트(451)는, AND 게이트(434)로부터 출력되는 신호가 「1」인 경우, 상위 2비트를 「00」로 하고, 하위 9비트를 Addr<2:10>로 하여 어드레스 신호를 출력하도록 이루어져 있다.

게이트(452)는, AND 게이트(433)로부터 출력되는 신호가 「1」인 경우, 상위 2비트를 「01」로 하고, 하위 9비트를 Addr<2:10>로 하여 어드레스 신호를 출력하도록 이루어져 있다.

게이트(453)는, AND 게이트(432)로부터 출력되는 신호가 「1」인 경우, 상위 2비트를 「10」으로 하고, 하위 9비트를 Addr<2:10>로 하여 어드레스 신호를 출력하도록 이루어져 있다.

게이트(454)는, AND 게이트(431)로부터 출력되는 신호가 「1」인 경우, 상위 2비트를 「11」로 하고, 하위 9비트를 Addr<2:10>로 하여 어드레스 신호를 출력하도록 이루어져 있다.

따라서, 예를 들면, 센서 제어기(241)로부터 판독행 어드레스로서,「00111111111」이 공급된 경우, 수직 선택 디코더(223)는,「00111111111」과「10111111111」의 2개의 어드레스에 대응하는 어드레스 신호를 동시에 생성하는 것이 가능하게 된다.

이와 같이, 수직 선택 디코더(223)를 도 11에 도시되는 바와 같이 구성하고, FDSUM 신호가 「1」로 되도록 하면, 센서 제어기(241)가 1개의 판독행 어드레스 또는 1개의 셔터행 어드레스를 생성하여 수직 선택 디코더(223)에 공급하였을 때, 수직 선택 디코더(223)가 2개의 판독행 어드레스 또는 2개의 셔터행 어드레스를 생성하여 래치 회로(225)에 공급하는 것이 가능하게 된다.

도 12는, 도 6의 이미지 센서(200)가 화소 공유 방식의 이미지 센서이며, 또한 수직 선택 디코더(223)가 도 11을 참조하여 상술한 구성으로 되는 경우에서, 각 신호를 설명하는 타이밍차트이다. 또한, 여기서는, 이미지 센서(200)가 4화소 공유 방식의 이미지 센서이며, 1H 기간 내에 동일 색의 2개의 화소의 신호를 가산하여 판독하는 경우의 예에 대하여 설명한다.

도 12에서의 CLK 신호 및 H-Sync 신호는, 도 10과 마찬가지이므로 상세한 설명은 생략한다.

도 12의 경우, 도 10의 경우와 달리, 공유되는 화소 중, 동일 색(예를 들면, R)의 2개의 화소의 판독행의 어드레스 R1과 어드레스 R2를 나타내는 어드레스1 신호와 어드레스2 신호가 동시에 생성되어 있다. 그리고, 판독행의 어드레스 R1과 어드레스 R2와 동일한 1H 기간 내의 셔터행의 어드레스 S1 및 어드레스 S3이 어드레스1 신호로서 생성되는 것과 동시에, 셔터행의 어드레스 S2 및 어드레스 S4가 어드레스2 신호로서 생성되어 있다. 그 후, 다음의 1H 기간 내에 판독하는 동일 색(예를 들면, G)의 2개의 화소의 판독행의 어드레스 R1+1과 어드레스 R2+1을 나타내는 어드레스1 신호와 어드레스2 신호가 동시에 생성되어 있다. 또한, 그 후, 어드레스 R1과 어드레스 R2의 다음의 1H 기간 내의 셔터행의 어드레스 S1+1 및 어드레스 S3+1이 어드레스1 신호로서 생성되고, 동시에 어드레스 S2+1 및 어드레스 S4+1이 어드레스2 신호로서 생성되어 있다.

도 12의 경우도, 어드레스 S1 내지 어드레스 S4, 및 어드레스 R1과 어드레스 R2는, 모두 1H 기간 내에 생성되어 있다. 이와 같이 수직 선택 디코더(223)는, 역시 1H 기간 내에 2개의 판독행의 어드레스와, 4개의 전자 셔터행의 어드레스를 생성한다.

도 12의 예에서는, 역시 최초로 SLRST 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치(도 9의 S-R 래치(321))의 각각이 리세트된다. 그리고, 어드레스1 신호가, 각각 어드레스 S1과 어드레스 S3으로 되는 기간(즉, 어드레스2 신호가, 각각 어드레스 S2와 어드레스 S4로 되는 기간)에서, 2개의 펄스로서 SLSET 신호가 래치 회로(224)에 공급된다. 이에 의해, 래치 회로(224)를 구성하는 복수의 S-R 래치의 각각이 어드레스 S1 내지 어드레스 S4의 각각에 대응하는 어드레스1 신호와 어드레스2 신호를 유지하게 된다.

STR 신호, 및 SRST 신호에 대해서는, 도 10을 참조하여 상술한 경우와 마찬가지이므로 상세한 설명은 생략한다.

또한, 도 12의 예에서는, SLRST 신호가 래치 회로(224)에 공급되는 것과 거의 동일한 타이밍에서, RLRST 신호가 래치 회로(225)에 공급되고 있다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치(도 9의 S-R 래치(322))의 각각이 리세트된다. 그리고, 어드레스1 신호가, 어드레스 R1+1로 되는 기간(즉, 어드레스2 신호가, 어드레스 R2+1로 되는 기간)에서, 펄스로서 RLSET 신호가 래치 회로(225)에 공급된다. 이에 의해, 래치 회로(225)를 구성하는 복수의 S-R 래치가 어드레스 R1+1에 대응하는 어드레스1 신호와 어드레스 R2+1에 대응하는 어드레스를 유지하게 된다.

RTR 신호, RRST 신호, 및 RSEL 신호에 대해서는, 도 10을 참조하여 상술한 경우와 마찬가지이므로 상세한 설명은 생략한다.

도 12의 경우도, 도 8의 경우와 마찬가지로, BLK 기간이 짧아져 있지만, 도 10의 경우와 비교하여 BLK 기간이 더욱 짧아져 있다. 즉, 수직 선택 디코더(223)를, 도 11을 참조하여 상술한 바와 같이 구성함으로써, 수직 선택 디코더(223)로부터 판독행 어드레스를 공급할 시간을 짧게 하는 것이 가능하게 된다. 이에 의해, 도 10의 경우와 비교하여, BLK 기간을 더욱 짧게 하는 것이 가능하게 된다.

또한, 도 7 내지 도 12를 참조하여 상술한 예는, 주로 AND 게이트 및 OR 게이트를 이용하여 논리 연산을 행하는 논리 회로의 예에 대하여 설명하였지만, 주로 NAND 게이트 및 NOR 게이트를 이용하여 마찬가지의 논리 연산을 행하는 논리 회로를 구성하는 것도 가능하다. 예를 들면, 제품에 실장되는 이미지 센서 등에 본 발명을 적용하는 경우, 도 7, 도 9, 및 도 11에 도시되는 논리 회로와 마찬가지의 논리 연산을 행하는 논리 회로가, 주로 NAND 게이트 및 NOR 게이트를 이용하여 구성되도록 해도 된다.

또한, 이상에서는, 1/2 씨닝 판독 모드의 경우를 예로서 설명하였지만, 그 이외의 씨닝 판독 모드이어도 본 발명을 적용하는 것이 가능하다. 예를 들면, 1/4 씨닝 판독 모드, 1/8 씨닝 판독 모드 등과 같이, 전자 셔터행의 수가 보다 증가한 경우에도, 본 발명을 적용하면, 역시 BLK 기간이 길어지는 일이 없도록 하여, 결과적으로, 예를 들면, 고속의 프레임 레이트에서의 촬영을 가능하게 할 수 있다.

도 13은 본 발명의 각 실시예에 따른 카메라를 도시하는 단면도이다. 본 실시예에 따른 카메라는 정지 화상 또는 동영상을 촬영할 수 있는 비디오 카메라이다.

본 실시예에 따른 카메라는 이미지 센서(10, 100 또는 200), 광학 시스템(510), 기계적 셔터 디바이스(511), 및 신호 처리 회로(512)를 포함한다.

광학 시스템(510)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(10, 100, 또는 200)의 촬상 표면상에 촬상되도록 한다. 결과적으로, 대응하는 신호 전하는 소정의 기간에 이미지 센서(10, 100 또는 200)내에 축적된다.

기계적 셔터 디바이스(511)는 이미지 센서(10, 100 또는 200)에 대응하는 광 방사 기간 및 광 차단 기간을 제어한다.

신호 처리 회로(512)는 다양한 종류의 신호 처리를 수행한다. 신호 처리되는 비디오 신호는 메모리와 같은 기억 매체에 저장되거나, 모니터로 출력된다.

전술한 실시예에서, 본 발명이, 물리적 양으로서 가시광의 광량에 대응하는 신호 전하를 검출하는 단위 화소가 매트릭스내에 배치되는 이미지 센서(10, 100 또는 200)에 적용되는 경우가 일례로서 설명되었다. 그러나, 본 발명은 이미지 센서(10, 100, 또는 200)에만 적용되는 것으로 제한되지 않고, 열 회로(column circuit)가 화소 어레이부의 모든 화소 열에 대해 배치되는 모든 유형의 열 타입(column type) 고체 촬상 장치에도 적용될 수 있다.

또한, 본 발명은 가시광량의 입사광량의 분포를 검출하고 그 분포를 이미지로서 촬상하는 고체 촬상 디바이스에 적용되는 것으로 제한되지 않고, 적외선 또는 X 레이 또는 파티클의 입사량의 분포등을 이미지로서 촬상하는 고체 촬상 장치에도 적용될 수 있고, 또는 더 넓은 의미로, 압력 또는 정전기적 커패시턴스등과 같은 다른 물리적 양의 분포를 검출하고, 그 분포를 이미지로서 촬상하는 지문 검출 센서와 같은 고체 촬상 장치(물리적 양 분포 검출 장치)등의 모든 종류에 적용될 수 있다.

또한, 본 발명은, 행 단위로 화소 어레이부의 단위 화소를 순차적으로 스캔하고, 단위 화소 각각으로부터 화소 신호를 판독하는 고체 촬상 장치에 적용되는 것에 제한되지 않고, 화소 단위에서 어느 하나의 화소를 선택하고, 화소 단위에서 선택된 화소로부터의 신호를 판독하는 X-Y 어드레스 타입 고체 촬상 장치에도 적용될 수 있다.

또한, 고체 촬상 장치는 원 칩(one chip) 형태로 구성될 수 있고, 또는 촬상부 및 신호 처리부 또는 광학 시스템이 그룹으로 패키징되는 상태의 촬상 기능을 갖는 모듈의 형태로 구성될 수 있다.

게다가, 본 발명은 고체 촬상 장치에만 적용되는 것이 아니라 촬상 장치들에도 적용될 수 있다. 여기서, 촬상 장치는 디지털 스틸 카메라, 또는 비디오 카메라와 같은 카메라 시스템, 또는 모바일 전화와 같은 촬상 기능을 갖는 전자 장치등을 말한다. 또한, 전자 장치내에 장착된 모듈 형태, 즉, 카메라 모듈이 촬상 장치가 될 수 있다.

전술한 실시예에 따른 이미지 센서(10, 100 또는 200)를 비디오 카메라 또는 디지털 스틸 카메라내의 고체 촬상 장치로서, 또는 모바일 전화와 같은 모바일 모 바일 장치에 대한 카메라 모듈과 같은 촬상 장치로서 이용함으로써, 이미지 센서(10, 100 또는 200)내의 간단한 구성으로 고 품질의 화상을 얻는 것이 가능하다.

당업자는 다양한 수정, 조합, 서브-조합 및 변경이 부가된 특허청구범위 및 그 균등물내에 따른 설계 조건 및 여러 팩터에 따라 수행될 수 있다는 것을 알 수 있다.

도 1은 화소의 신호의 판독과, 전자 셔터를 설명하는 도면.

도 2는 전자 셔터에 의한 노광 시간을 변화시킨 경우의 화소의 판독행과 전자 셔터행간의 관계를 설명하는 도면.

도 3은 1 행의 화소를 판독하는 것과 동일한 수평 주사 기간 내에, 4 행의 화소에 대하여 셔터 동작이 행하여지도록 한 이미지 센서의 구성예를 도시하는 블록도.

도 4는 디코더가 선택하는 어드레스를 시분할 다중화한 경우의 이미지 센서의 구성예를 도시하는 블록도.

도 5는 도 4의 이미지 센서에서의 각 신호를 설명하는 타이밍차트.

도 6은 본 발명의 일 실시예에 따른 이미지 센서의 구성예를 도시하는 블록도.

도 7은 도 6의 래치 회로 및 수직 구동 회로의 상세한 구성예를 도시하는 회로도.

도 8은 도 6의 이미지 센서에서의 각 신호를 설명하는 타이밍차트.

도 9는 본 발명을 화소 공유 방식의 이미지 센서에 적용한 경우의 래치 회로 및 수직 구동 회로의 상세한 구성예를 도시하는 회로도.

도 10은 도 6의 이미지 센서가 화소 공유 방식의 이미지 센서인 경우에, 각 신호를 설명하는 타이밍차트.

도 11은 시분할 다중화를 수행하지 않고 2 행분의 어드레스 신호를 동시에 생성하는 경우의 수직 선택 디코더의 상세한 구성예를 도시하는 회로도.

도 12는 도 6의 이미지 센서가 화소 공유 방식의 이미지 센서이며, 또한 수직 선택 디코더가 도 11의 구성으로 되는 경우에, 각 신호를 설명하는 타이밍차트.

도 13은 본 발명의 일 실시예에 따른 카메라를 도시하는 블록도.

<도면의 주요 부분에 대한 부호의 설명>

200 : 이미지 센서

221 : 화소 어레이

222 : 수직 구동 회로

223 : 수직 선택 디코더

224 : 래치 회로

225 : 래치 회로

241 : 센서 제어기

271 : S-R 래치

272 : S-R 래치

281 내지 285 : AND 게이트

291 : OR 게이트

292 : OR 게이트

321 : S-R 래치

322 : S-R 래치

331-1 내지 331-4 : AND 게이트

332-1 내지 332-4 : AND 게이트

411 : 인버터

412 : 인버터

421 : OR 게이트

422 : OR 게이트

431 내지 434 : AND 게이트

Claims

소정의 행 및 열로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 이미지 센서로서,

상기 화소 어레이에 배치된 화소 중, 1 수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1 수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성 수단과,

상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스를 기억하는 제1 기억 수단과,

상기 어드레스 생성 수단에 의해 생성된 상기 판독행 어드레스를 기억하는 제2 기억 수단을 구비하고,

상기 어드레스 생성 수단은,

1 수평 기간 내에서 상기 판독행의 선택 펄스(selection pulse)가 온 상태(ON state)인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성하는 이미지 센서.
제1항에 있어서,

상기 어드레스 생성 수단은, 하나의 상기 판독행 어드레스에 대응하는 복수의 상기 셔터행 어드레스를 생성하는 이미지 센서.
제1항에 있어서,

상기 어드레스 생성 수단은, 시분할 다중 방식에 의해, 1 수평 기간 내에 상기 판독행 및 상기 판독행 어드레스에 대응하는 상기 셔터행 어드레스를 생성하는 이미지 센서.
제1항에 있어서,

상기 화소 어레이는 화소의 플로팅 디퓨전(floating diffusion)을 공유하는 화소 공유 방식을 이용하는 화소 어레이인 이미지 센서.
제4항에 있어서,

상기 어드레스 생성 수단은, 1 수평 기간 내에 판독할 복수의 판독행 어드레스를 생성하고, 상기 복수의 판독행 어드레스에 대응하여 복수의 셔터행 어드레스를 생성하는 이미지 센서.
제4항에 있어서,

상기 어드레스 생성 수단은, 1 수평 기간 내에 판독할 복수의 판독행 어드레스를 동시에 생성하고, 상기 복수의 판독행 어드레스에 대응하는 복수의 셔터행 어드레스를 동시에 생성하는 이미지 센서.
제1항에 있어서,

상기 제1 기억 수단 및 상기 제2 기억 수단의 각각은, 상기 화소 어레이에 배치된 화소의 행의 각각에 대응하는 복수의 S-R 래치에 의해 구성되고,

상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스 또는 상기 판독행 어드레스에 기초하여 상기 S-R 래치에 공급되는 어드레스 신호로서, 상기 셔터행 어드레스 또는 상기 판독행 어드레스의 화소의 행에 대응하는 상기 S-R 래치에 공급되는 어드레스 신호를, 상기 S-R 래치가 유지할 때, 상기 셔터행 어드레스 또는 상기 판독행 어드레스가 기억되는 이미지 센서.
제7항에 있어서,

상기 복수의 S-R 래치의 각각은,

1 수평 기간 내에 소정의 타이밍에서 공급되는 1회의 리세트 펄스에 의해 리세트되고,

상기 리세트 펄스가 공급된 후, 상기 어드레스 신호가 공급되고 있는 타이밍에 대응하여 1 수평 기간 내에 1회 또는 복수회 공급되는 세트 펄스에 의해 상기 어드레스 신호를 유지하는 이미지 센서.
소정의 행 및 열로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어 드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 전자 장치로서,

상기 화소 어레이에 배치된 화소 중, 1 수평 기간 내에 전자 셔터 동작을 행할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1 수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성 수단과,

상기 어드레스 생성 수단에 의해 생성된 상기 셔터행 어드레스를 기억하는 제1 기억 수단과,

상기 어드레스 생성 수단에 의해 생성된 상기 판독행 어드레스를 기억하는 제2 기억 수단을 구비하고,

상기 어드레스 생성 수단은,

1 수평 기간 내에서 상기 판독행의 선택 펄스가 온 상태(ON state)인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성하는 전자 장치.
소정의 행 및 열로 화소 어레이에 배치된 복수의 화소의 각각을 특정하는 어드레스와 함께 제어 신호를 공급함으로써, 상기 어드레스에 대응하는 화소에 대한 전자 셔터 동작, 또는 상기 어드레스에 대응하는 화소의 화소 신호의 판독을 행하는 전자 장치의 구동 방법으로서,

상기 화소 어레이에 배치된 화소 중, 1 수평 기간 내에 전자 셔터 동작을 행 할 화소의 행을 특정하는 셔터행 어드레스, 및 동일한 1 수평 기간 내에 화소 신호의 판독을 행할 화소의 행을 특정하는 판독행 어드레스를 생성하는 어드레스 생성단계와,

상기 셔터행 어드레스를 제1 기억 수단에 기억하는 기억 단계와,

상기 어드레스 생성 단계에서 생성된 상기 판독행 어드레스를 제2 기억 수단에 기억하는 기억 단계와,

1 수평 기간 내에서 상기 판독행의 선택 펄스가 온 상태(ON state)인 유효 기간 내에, 상기 판독행에 대응하는 상기 셔터행 어드레스를 생성하는 셔터행 어드레스 생성 단계를 포함하는 전자 장치의 구동 방법.
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