JP2010183435A - 固体撮像装置 - Google Patents

Abstract

【課題】 本発明は、ＣＭＯＳイメージセンサにおいて、任意行を容易に選択できるようにする。
【解決手段】 たとえば、ＣＭＯＳイメージセンサが備える、撮像領域の垂直方向の画素（信号電荷）の“間引き”、“画素平均”、または、任意の範囲の画素の“切り出し”を実現する垂直シフトレジスタ回路１７に、同一構成の２個の電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１を用意する。この電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１に入力するクロック信号の数およびタイミングを制御することにより、２個の電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１を用意するのみで、“間引き”時の縮小率、“画素平均”時の平均画素数、および、“切り出し”時の切り出しの範囲を自由に変更できる。
【選択図】図２

Description

本発明は、固体撮像装置に関するもので、たとえば、撮像領域の垂直方向の画素（信号電荷）の“間引き”、“画素平均”、または、任意の範囲の画素の“切り出し”を実現する垂直シフトレジスタ回路を備えるＣＭＯＳイメージセンサに関する。

ＣＭＯＳイメージセンサは、イメージセンサ付きの携帯電話、デジタルスチルカメラ、または、ビデオカメラなどで採用されている。最近のＣＭＯＳイメージセンサは、５００万以上の画素を有している。静止画の撮影においては、全画素を読み出すことで、高解像度の撮像画像（映像信号）を得ることができる。ただし、この“全画素読み出し”でのフレームレート、たとえば５００万全画素読み出しにおけるフレームレートは１５フレーム／秒程度である。したがって、高いフレームレートが要求される、たとえば、デジタルスチルカメラでの「ビューファインダーモード」またはビデオカメラでの「動画撮影」などのレートとしては、十分ではない。

フレームレートを上げる手法としては、撮像画像を圧縮する方法が一般に知られている（たとえば、特許文献１参照）。撮像画像の圧縮は、通常、“間引き”処理によって行われる。この方法は、ＣＭＯＳイメージセンサの撮像領域内における行・列方向のいくつかの画素を読み出さないことによって、撮像画像を圧縮するものである。この“間引き”処理により、解像度は下がるが、「動画撮影」などにとって十分なフレームレートを得ることができる。しかしながら、単版方式のイメージセンサにおいて、単純な“間引き”処理では、画素間の距離が離れてしまうために、偽色が発生し、画質低下を招いてしまう。

偽色による画質低下のための対策として、“画素平均”処理という手法が知られている（たとえば、特許文献２参照）。“間引き”処理と同様に、撮像画像を圧縮する手法であるが、“間引き”処理のように、間引いた画素を捨ててしまうのではなく、間引く画素を含めて、垂直方向または水平方向の画素の輝度値を平均化する方法である。間引く対象となる画素の輝度値も反映されるので、偽色が出にくくなる。

また、ＣＭＯＳイメージセンサにおいては、ＳＤ（Ｓｔａｎｄａｒｄ Ｄｅｆｉｎｉｔｉｏｎ）方式およびＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ ＴＶ）方式などの映像信号規格に対応することも重要となっている。なぜなら、各方式にそれぞれ対応した仕様のイメージセンサをカメラに搭載するとコスト的にも構造的にも不利となるので、１つのセンサを切り替えて使えるようにする必要がある。複数の仕様に対応できるようにするためには、それぞれの映像信号規格（方式）を包括するような画素配置にしておき、“切り出し”によって撮像画像のサイズを調整する方法が考えられる（たとえば、特許文献３参照）。

しかしながら、従来技術において、“間引き”処理を実現する特許文献１の場合、間引いて読み出さない画素のブルーミング対策用に、各行の駆動回路に論理ゲートが余分に必要となるため、回路面積的に不利である。

“画素平均”を提案している特許文献２では、ソースフォロワ回路の出力インピーダンスを利用して、抵抗による画素の平均化を行うため、キャパシタなどの追加回路が不要で、小規模な回路によって“画素平均”処理を実現できる。しかしながら、この特許文献２では、撮像領域を４行ごとにブロック分けし、各ブロックに与える４本のセレクタ信号によって平均化する画素数を変更する構成をとっている。したがって、その構成上、自由度がなく、たとえば、平均化する画素の組み合わせがブロック内に限定されてしまうという問題、または、平均化する画素数を増やしたい場合には、画素数に比例してセレクタ回路が大きくなるという問題がある。

“切り出し”を提案している特許文献３では、“切り出し”処理の際に読み出さない行に対して、信号電荷排出用の制御パルスを与えるための論理ゲートを設けている。そのため、異なる映像信号規格に対応する必要がある場合、規格ごとに論理ゲートが必要となり、その分、回路面積が増大するという問題がある。

特開２００８−１７２６０８号公報 特開２００７−１７３９５０号公報 特開２００５−１８４３５８号公報

本発明は、上記の問題点を解決すべくなされたもので、その目的は、論理ゲートの増加による回路面積の増大を招くことなしに、任意行を容易に選択することが可能な固体撮像装置を提供することにある。

上記の課題を解決するために、本発明は、二次元に配置された複数の画素を有する撮像領域と、１水平期間内に与えるクロック信号の数とタイミングとを可変することによって、前記撮像領域における前記複数の画素のうち、任意の画素行を選択することが可能な垂直シフトレジスタ回路と、前記垂直シフトレジスタ回路で選択された前記任意の画素行に駆動パルスを供給するパルスセレクタ回路と、を具備したことを特徴とする。

本発明は、論理ゲートの増加による回路面積の増大を招くことなしに、任意行を容易に選択することが可能な固体撮像装置を提供できる。

本発明の実施例１に係る固体撮像装置（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１に示したＣＭＯＳイメージセンサにおける、垂直シフトレジスタ回路の一例を示す構成図である。 図２に示した垂直シフトレジスタ回路における、電子シャッター垂直シフトレジスタ回路（Ａ２０）の回路構成図である。 図２に示した垂直シフトレジスタ回路における、電子シャッター垂直シフトレジスタ回路（Ｂ２１）の回路構成図である。 図２に示した垂直シフトレジスタ回路における、読み出し垂直シフトレジスタ回路の回路構成図である。 図１に示したＣＭＯＳイメージセンサにおける、パルスセレクタ回路の一例を示す回路構成図である。 センサ動作タイミング（標準時）について説明するために示すタイミングチャートである。 ２個の電子シャッター垂直シフトレジスタ回路を用いる理由について説明するために示す図である。 センサ動作タイミング（垂直間引き処理時）について説明するために示すタイミングチャートである。 センサ動作タイミング（画素平均処理時）について説明するために示すタイミングチャートである。 偽色のより出にくい読み出しの方法について説明するために示す図である。 重心が均等になるように読み出す場合を例に示すタイミングチャートである。 本発明の実施例２に係る垂直シフトレジスタ回路の一例を示す構成図である。 図１３に示した垂直シフトレジスタ回路における、排出垂直シフトレジスタ回路の回路構成図である。 センサ動作タイミング（切り出し処理時）について説明するために示すタイミングチャートである。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施例は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［構成］
図１は、本発明の実施例１に係る固体撮像装置の構成例を示すものである。なお、本実施例１では、ＣＭＯＳイメージセンサを例に説明する。

図１に示すように、撮像領域１１には、画素としての単位セル１２−１１，１２−１２，…，１２−ＮＭがＮ行およびＭ列の二次元に配置されている。撮像領域１１における各単位セル列には、それぞれ、垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，…，ＶＬＩＮＭが接続されている。

撮像領域１１の一端（たとえば、上部）には、水平方向に、ソースフォロア回路用の電流源１，電流源２，…，電流源Ｍが配置されている。これら電流源１，電流源２，…，電流源Ｍは、上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，…，ＶＬＩＮＭの一端と接地点との間にそれぞれ接続されている。

上記垂直信号線ＶＬＩＮ１，ＶＬＩＮ２，…，ＶＬＩＮＭの他端（たとえば、撮像領域１１の下部）には、カラム型アナログ／デジタル変換回路１３、アナログ／デジタル変換した信号をラッチするラッチ回路１４、ラッチした信号を記憶するためのラインメモリ（出力１０ビット）１５、および、ラインメモリ１５の信号を読み出すための水平シフトレジスタ回路１６が接続されている。

上記撮像領域１１に近接して、垂直シフトレジスタ回路１７およびパルスセレクタ回路１８が設けられている。パルスセレクタ回路１８からは、パルス信号ＡＤＲＥＳ１，ＡＤＲＥＳ２，…，ＡＤＲＥＳＮ、パルス信号ＲＥＳＥＴ１，ＲＥＳＥＴ２，…，ＲＥＳＥＴＮ、および、パルス信号（読み出しパルス）ＲＥＡＤ１，ＲＥＡＤ２，…，ＲＥＡＤＮが、各単位セル行にそれぞれ供給される。

アナログ／デジタル変換回路１３、ラッチ回路１４、ラインメモリ１５、水平シフトレジスタ回路１６、垂直シフトレジスタ回路１７、および、パルスセレクタ回路１８は、タイミングジェネレータ回路１９によって制御される。タイミングジェネレータ回路１９は、水平同期パルスにしたがって各種の制御信号を生成する。

垂直シフトレジスタ回路１７から出力される行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＲＯ２，…．ＶＳＥＬ＿ＲＯＮおよび行選択信号ＶＳＥＬ＿ＥＳ１，ＶＳＥＬ＿ＥＳ２，…，ＶＳＥＬ＿ＥＳＮによって、撮像領域１１中の行が選択される。

各単位セル１２−１１，１２−１２，…，１２−ＮＭは、４つのトランジスタ（行選択トランジスタＴａ、増幅回路としての増幅トランジスタＴｂ、リセット回路としてのリセットトランジスタＴｃ、読み出し回路としての読み出しトランジスタＴｄ）とフォトダイオード（光電変換回路）ＰＤとで構成されている。単位セル１２−１１を例に取ると、上記トランジスタＴａ，Ｔｂの電流経路は、電源ＶＤＤと垂直信号線ＶＬＩＮ１との間に直列に接続される。上記トランジスタＴａのゲートには、パルス信号ＡＤＲＥＳ１が供給される。上記トランジスタＴｃの電流経路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにはパルス信号ＲＥＳＥＴ１が供給される。また、上記トランジスタＴｄの電流経路の一端は上記検出部ＦＤに接続され、そのゲートにはパルス信号ＲＥＡＤ１が供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。

図２は、図１に示した垂直シフトレジスタ回路１７の構成例を示すブロック図である。垂直シフトレジスタ回路１７は、電子シャッター垂直シフトレジスタ回路Ａ２０、電子シャッター垂直シフトレジスタ回路Ｂ２１、読み出し垂直シフトレジスタ回路２２、および、ＯＲゲート２３−１，２３−２，…，２３−Ｎにより構成されている。各シフトレジスタ回路Ａ２０，Ｂ２１，２２には、タイミングジェネレータ回路１９からの各種の制御信号が入力されている。たとえば、電子シャッター垂直シフトレジスタ回路Ａ２０には、データ入力（奇数）ＥＳＡＤＡＴＡ＿ＯＤ、クロック信号（奇数）ＥＳＡＣＬＫ＿ＯＤ、データ入力（偶数）ＥＳＡＤＡＴＡ＿ＥＶ、クロック信号（偶数）ＥＳＡＣＬＫ＿ＥＶ、上下反転信号ＵＤＩＮＶ、および、リセット信号（負論理）ＲＳＴ＿Ｎが入力される。電子シャッター垂直シフトレジスタ回路Ｂ２１には、データ入力（奇数）ＥＳＢＤＡＴＡ＿ＯＤ、クロック信号（奇数）ＥＳＢＣＬＫ＿ＯＤ、データ入力（偶数）ＥＳＢＤＡＴＡ＿ＥＶ、クロック信号（偶数）ＥＳＢＣＬＫ＿ＥＶ、上下反転信号ＵＤＩＮＶ、および、リセット信号（負論理）ＲＳＴ＿Ｎが入力される。読み出し垂直シフトレジスタ回路２２には、データ入力（奇数）ＲＯＤＡＴＡ＿ＯＤ、クロック信号（奇数）ＲＯＣＬＫ＿ＯＤ、データ入力（偶数）ＲＯＤＡＴＡ＿ＥＶ、クロック信号（偶数）ＲＯＣＬＫ＿ＥＶ、シフトレジスタ制御信号ＬＩ＿ＯＤ、上下反転信号ＵＤＩＮＶ、および、リセット信号（負論理）ＲＳＴ＿Ｎが入力される。各シフトレジスタ回路Ａ２０，Ｂ２１，２２の出力信号として、電子シャッター垂直シフトレジスタ回路Ａ２０には選択信号ＶＳＥＬ＿ＥＳＡ１，ＶＳＥＬ＿ＥＳＡ２，…，ＶＳＥＬ＿ＥＳＡＮが、電子シャッター垂直シフトレジスタ回路Ｂ２１には選択信号ＶＳＥＬ＿ＥＳＢ１，ＶＳＥＬ＿ＥＳＢ２，…，ＶＳＥＬ＿ＥＳＢＮが、読み出し垂直シフトレジスタ回路２２には行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＲＯ２，…，ＶＳＥＬ＿ＲＯＮが、それぞれ設けられている。電子シャッター垂直シフトレジスタ回路Ａ２０および電子シャッター垂直シフトレジスタ回路Ｂ２１の出力は対応する行ごとにＯＲゲート２３−１，２３−２，…，２３−Ｎに供給され、各ＯＲゲート２３−１，２３−２，…，２３−Ｎからはそれぞれ行選択信号ＶＳＥＬ＿ＥＳ１，ＶＳＥＬ＿ＥＳ２，…，ＶＳＥＬ＿ＥＳＮが出力される。

図３は、図２に示した電子シャッター垂直シフトレジスタ回路Ａ２０の回路構成例を示すものである。電子シャッター垂直シフトレジスタ回路Ａ２０は、シフトレジスタ３２およびシフトレジスタ３３により構成されている。シフトレジスタ３２は、レジスタ３０−１，３０−３，…，３０−Ｎ−１が、セレクタ３１−１，３１−３，…，３１−Ｎ−１を介して、レジスタ３０−１，３０−３，…，３０−Ｎ−１の順で直列に接続され、また、同セレクタ３１−Ｎ−１，３１−Ｎ−３，…，３１−１を介して、レジスタ３０−Ｎ−１，３０−Ｎ−３，…，３０−１の順で接続されている。同様に、シフトレジスタ３３は、レジスタ３０−２，３０−４，…，３０−Ｎが、セレクタ３１−２，３１−４，…，３１−Ｎを介して、レジスタ３０−２，３０−４，…，３０−Ｎの順で直列に接続され、また、同セレクタ３１−Ｎ，３１−Ｎ−２，…，３１−２を介して、レジスタ３０−Ｎ，３０−Ｎ−２，…，３０−２の順で接続されている。

シフトレジスタ３２において、上記クロック信号ＥＳＡＣＬＫ＿ＯＤはレジスタ３０−１，３０−３，…，３０−Ｎ−１に、上記データ入力ＥＳＡＤＡＴＡ＿ＯＤはセレクタ３１−１，３１−Ｎ−１に、上記リセット信号ＲＳＴ＿Ｎはレジスタ３０−１，３０−３，…，３０−Ｎ−１に、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ３１−１，３１−３，…，３１−Ｎ−１にセレクト信号として共通に入力されており、上下反転信号ＵＤＩＮＶが“０”のとき、シフトレジスタ３２のシフトする方向が順方向になる。すなわち、データ入力ＥＳＡＤＡＴＡ＿ＯＤとして入力された信号が、レジスタ３０−１，３０−３，…，３０−Ｎ−１の順で転送されていく。一方、上下反転信号ＵＤＩＮＶが“１”のとき、シフトする方向が逆方向になり、データ入力ＥＳＡＤＡＴＡ＿ＯＤとして入力された信号が、レジスタ３０−Ｎ−１，３０−Ｎ−３，…，３０−１の順で転送されていく。

シフトレジスタ３３において、上記クロック信号ＥＳＡＣＬＫ＿ＥＶはレジスタ３０−２，３０−４，…，３０−Ｎに、上記データ入力ＥＳＡＤＡＴＡ＿ＥＶはセレクタ３１−２，３１−Ｎに、上記リセット信号ＲＳＴ＿Ｎはレジスタ３０−２，３０−４，…，３０−Ｎに、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ３１−２，３１−４，…，３１−Ｎにセレクト信号として共通に入力されており、上下反転信号ＵＤＩＮＶが“０”のとき、シフトレジスタ３３のシフトする方向が順方向になる。すなわち、データ入力ＥＳＡＤＡＴＡ＿ＥＶとして入力された信号が、レジスタ３０−２，３０−４，…，３０−Ｎの順で転送されていく。一方、上下反転信号ＵＤＩＮＶが“１”のとき、シフトする方向が逆方向になり、データ入力ＥＳＡＤＡＴＡ＿ＥＶとして入力された信号が、レジスタ３０−Ｎ，３０−Ｎ−２，…，３０−２の順で転送されていく。

最終的に、各レジスタ３０−１，３０−２，…，３０−Ｎの出力Ｑが、電子シャッター垂直シフトレジスタ回路Ａ２０の出力（選択信号ＶＳＥＬ＿ＥＳＡ１，ＶＳＥＬ＿ＥＳＡ２，…，ＶＳＥＬ＿ＥＳＡＮ）として取り出される。

図４は、図２に示した電子シャッター垂直シフトレジスタ回路Ｂ２１の回路構成例を示すものである。回路構成および動作は、上記した電子シャッター垂直シフトレジスタ回路Ａ２０と全く同じなので、構成についてのみ、簡単に説明する。

すなわち、電子シャッター垂直シフトレジスタ回路Ｂ２１は、シフトレジスタ４２およびシフトレジスタ４３により構成されている。シフトレジスタ４２は、レジスタ４０−１，４０−３，…，４０−Ｎ−１が、セレクタ４１−１，４１−３，…，４１−Ｎ−１を介して、レジスタ４０−１，４０−３，…，４０−Ｎ−１の順で直列に接続され、また、同セレクタ４１−Ｎ−１，４１−Ｎ−３，…，４１−１を介して、レジスタ４０−Ｎ−１，４０−Ｎ−３，…，４０−１の順で接続されている。同様に、シフトレジスタ４３は、レジスタ４０−２，４０−４，…，４０−Ｎが、セレクタ４１−２，４１−４，…，４１−Ｎを介して、レジスタ４０−２，４０−４，…，４０−Ｎの順で直列に接続され、また、同セレクタ４１−Ｎ，４１−Ｎ−２，…，４１−２を介して、レジスタ４０−Ｎ，４０−Ｎ−２，…，４０−２の順で接続されている。

シフトレジスタ４２において、上記クロック信号ＥＳＢＣＬＫ＿ＯＤはレジスタ４０−１，４０−３，…，４０−Ｎ−１に、上記データ入力ＥＳＢＤＡＴＡ＿ＯＤはセレクタ４１−１，４１−Ｎ−１に、上記リセット信号ＲＳＴ＿Ｎはレジスタ４０−１，４０−３，…，４０−Ｎ−１に、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ４１−１，４１−３，…，４１−Ｎ−１にセレクト信号として共通に入力されている。

シフトレジスタ４３において、上記クロック信号ＥＳＢＣＬＫ＿ＥＶはレジスタ４０−２，４０−４，…，４０−Ｎに、上記データ入力ＥＳＢＤＡＴＡ＿ＥＶはセレクタ４１−２，４１−Ｎに、上記リセット信号ＲＳＴ＿Ｎはレジスタ４０−２，４０−４，…，４０−Ｎに、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ４１−２，４１−４，…，４１−Ｎにセレクト信号として共通に入力されている。

最終的に、各レジスタ４０−１，４０−２，…，４０−Ｎの出力Ｑが、電子シャッター垂直シフトレジスタ回路Ｂ２１の出力（選択信号ＶＳＥＬ＿ＥＳＢ１，ＶＳＥＬ＿ＥＳＢ２，…，ＶＳＥＬ＿ＥＳＢＮ）として取り出される。

図５は、図２に示した読み出し垂直シフトレジスタ回路２２の構成例を示すものである。回路構成は、基本的に電子シャッター垂直シフトレジスタ回路Ａ２０，Ｂ２１と同様である。ただし、レジスタ５０−１，５０−３，…，５０−Ｎ−１およびセレクタ５１−１，５１−３，…，５１−Ｎ−１により構成されるシフトレジスタ５４の各出力は、ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１に入力される。ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１は、シフトレジスタ制御信号ＬＩ＿ＯＤによって制御される。同様に、レジスタ５０−２，５０−４，…，５０−Ｎおよびセレクタ５１−２，５１−４，…，５１−Ｎにより構成されるシフトレジスタ５５の各出力は、ＡＮＤゲート５２−２，５２−４，…，５２−Ｎに入力される。ＡＮＤゲート５２−２，５２−４，…，５２−Ｎは、インバータ５３を介して供給される、シフトレジスタ制御信号ＬＩ＿ＯＤによって制御される。

すなわち、読み出し垂直シフトレジスタ回路２２は、シフトレジスタ５４およびシフトレジスタ５５により構成されている。シフトレジスタ５４は、レジスタ５０−１，５０−３，…，５０−Ｎ−１が、セレクタ５１−１，５１−３，…，５１−Ｎ−１を介して、レジスタ５０−１，５０−３，…，５０−Ｎ−１の順で直列に接続され、また、同セレクタ５１−Ｎ−１，５１−Ｎ−３，…，５１−１を介して、レジスタ５０−Ｎ−１，５０−Ｎ−３，…，５０−１の順で接続されている。また、レジスタ５０−１，５０−３，…，５０−Ｎ−１には、それぞれ、ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１の一方の入力端が接続されている。同様に、シフトレジスタ５５は、レジスタ５０−２，５０−４，…，５０−Ｎが、セレクタ５１−２，５１−４，…，５１−Ｎを介して、レジスタ５０−２，５０−４，…，５０−Ｎの順で直列に接続され、また、同セレクタ５１−Ｎ，５１−Ｎ−２，…，５１−２を介して、レジスタ５０−Ｎ，５０−Ｎ−２，…，５０−２の順で接続されている。また、レジスタ５０−２，５０−４，…，５０−Ｎには、それぞれ、ＡＮＤゲート５２−２，５２−４，…，５２−Ｎの一方の入力端が接続されている。

シフトレジスタ５４において、上記クロック信号ＲＯＣＬＫ＿ＯＤはレジスタ５０−１，５０−３，…，５０−Ｎ−１に、上記データ入力ＲＯＤＡＴＡ＿ＯＤはセレクタ５１−１，５１−Ｎ−１に、上記リセット信号ＲＳＴ＿Ｎはレジスタ５０−１，５０−３，…，５０−Ｎ−１に、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ５１−１，５１−３，…，５１−Ｎ−１にセレクト信号として共通に入力されている。上記シフトレジスタ制御信号ＬＩ＿ＯＤは、ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１の他方の入力端にそれぞれ入力される。

シフトレジスタ５５において、上記クロック信号ＲＯＣＬＫ＿ＥＶはレジスタ５０−２，５０−４，…，５０−Ｎに、上記データ入力ＲＯＤＡＴＡ＿ＥＶはセレクタ５１−２，５１−Ｎに、上記リセット信号ＲＳＴ＿Ｎはレジスタ５０−２，５０−４，…，５０−Ｎに、それぞれ入力される。上下反転信号ＵＤＩＮＶは、セレクタ５１−２，５１−４，…，５１−Ｎにセレクト信号として共通に入力されている。上記シフトレジスタ制御信号ＬＩ＿ＯＤは、インバータ５３を介して、ＡＮＤゲート５２−２，５２−４，…，５２−Ｎの他方の入力端にそれぞれ入力される。

シフトレジスタ制御信号ＬＩ＿ＯＤが“１”のときには、ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１より行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＲＯ３，…，ＶＳＥＬ＿ＲＯＮ−１がそれぞれ出力され、ＡＮＤゲート５２−２，５２−４，…，５２−Ｎからは常に“０”が出力される。これに対し、シフトレジスタ制御信号ＬＩ＿ＯＤが“０”のときには、ＡＮＤゲート５２−２，５２−４，…，５２−Ｎより行選択信号ＶＳＥＬ＿ＲＯ２，ＶＳＥＬ＿ＲＯ４，…，ＶＳＥＬ＿ＲＯＮがそれぞれ出力され、ＡＮＤゲート５２−１，５２−３，…，５２−Ｎ−１からは常に“０”が出力される。

図６は、図１に示したパルスセレクタ回路１８の構成例を示すものである。パルスセレクタ回路１８は、ＡＮＤゲート６０−１，６０−２，…，６０−Ｎ、６１−１，６１−２，…，６１−Ｎ、６２−１，６２−２，…，６２−Ｎ、６３−１，６３−２，…，６３−Ｎ、６４−１，６４−２，…，６４−Ｎ、および、ＯＲゲート６５−１，６５−２，…，６５−Ｎ、６６−１，６６−２，…，６６−Ｎにより構成されている。

各行とも同じ構造をしているので、１行目を例にとって説明する。ＡＮＤゲート６０−１，６１−１，６２−１により、垂直シフトレジスタ回路１７の出力（行選択信号ＶＳＥＬ＿ＲＯ１）を用いて、画素読み出し駆動パルスＲＯＡＤＲ，ＲＯＲＥＳＥＴ，ＲＯＲＥＡＤを選択する。行選択信号ＶＳＥＬ＿ＲＯ１が“１”のとき、ＡＮＤゲート６０−１，６１−１，６２−１の各出力ＡＤＲＥＳ１，ＲＯＲＥＳＥＴ１，ＲＯＲＥＡＤ１として、それぞれ、画素読み出し駆動パルスＲＯＡＤＲ，ＲＯＲＥＳＥＴ，ＲＯＲＥＡＤが出力される。ＡＮＤゲート６０−１の出力は、パルス信号ＡＤＲＥＳ１として、単位セル１２−１１，１２−１２，…，１２−１Ｍに出力される。行選択信号ＶＳＥＬ＿ＲＯ１が“０”のときは、各出力ＡＤＲＥＳ１，ＲＯＲＥＳＥＴ１，ＲＯＲＥＡＤ１として“０”が出力される。また、ＡＮＤゲート６３−１，６４−１により、垂直シフトレジスタ回路１７の出力（行選択信号ＶＳＥＬ＿ＥＳ１）を用いて、画素排出駆動パルスＥＳＲＥＳＥＴ，ＥＳＲＥＡＤを選択する。行選択信号ＶＳＥＬ＿ＥＳ１が“１”のとき、ＡＮＤゲート６３−１，６４−１の各出力ＥＳＲＥＳＥＴ１，ＥＳＲＥＡＤ１として、それぞれ、画素排出駆動パルスＥＳＲＥＳＥＴ，ＥＳＲＥＡＤが出力される。行選択信号ＶＳＥＬ＿ＥＳ１が“０”のときは、各出力ＥＳＲＥＳＥＴ１，ＥＳＲＥＡＤ１として“０”が出力される。そして、ＯＲゲート６５−１，６６−１において、行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＥＳ１により選択されたパルス信号を組み合わせる。ＯＲゲート６５−１は、ＡＮＤゲート６１−１の出力ＲＯＲＥＳＥＴ１およびＡＮＤゲート６３−１の出力ＥＳＲＥＳＥＴ１を入力し、パルス信号ＲＥＳＥＴ１を単位セル１２−１１，１２−１２，…，１２−１Ｍに出力する。ＯＲゲート６６−１は、ＡＮＤゲート６２−１の出力ＲＯＲＥＡＤ１およびＡＮＤゲート６４−１の出力ＥＳＲＥＡＤ１を入力し、パルス信号ＲＥＡＤ１を単位セル１２−１１，１２−１２，…，１２−１Ｍに出力する。

なお、画素読み出し駆動パルスＲＯＡＤＲ，ＲＯＲＥＳＥＴ，ＲＯＲＥＡＤおよび画素排出駆動パルスＥＳＲＥＳＥＴ，ＥＳＲＥＡＤは、たとえばタイミングジェネレータ回路１９より供給される。

［作用（機能）］
図７は、上記した構成における“標準”時のセンサ動作タイミングを示すものである。図７は、上下反転信号ＵＤＩＮＶが“０”のときのタイミングチャートであり、正転（順方向）での動作を示している。なお、上下反転信号ＵＤＩＮＶが“１”のときは、シフトレジスタ３２，３３，４２，４３，５４，５５のシフト方向が逆方向（反転）になることで、行の選択順が逆になり、上下反転した撮像画像が得られる。正転，反転ともに基本的な動作は同じなので、正転動作についてのみ説明する。また、ここでは、電子シャッター垂直シフトレジスタ回路Ａ２０を用いたときの動作を示している。回路構成が同じなので、電子シャッター垂直シフトレジスタ回路Ｂ２１を用いた場合も動作は同様である。構成が同一の電子シャッター垂直シフトレジスタを２個用意している理由については、後述する。

リセット信号ＲＳＴ＿Ｎを“０”から“１”にしてリセットを解除した後、画素読み出し駆動パルスＲＯＡＤＲ，ＲＯＲＥＳＥＴ，ＲＯＲＥＡＤおよび画素排出駆動パルスＥＳＲＥＳＥＴ，ＥＳＲＥＡＤを、タイミングジェネレータ回路１９により、毎１水平期間（水平同期パルス）１Ｈについて同じタイミングで入力する。また、シフトレジスタ制御信号ＬＩ＿ＯＤ、クロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶ、および、クロック信号ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶを、上記タイミングジェネレータ回路１９により、１水平期間１Ｈおきに同じタイミングで入力する。図に示すように、データ入力ＲＯＤＡＴＡ＿ＯＤ，ＲＯＤＡＴＡ＿ＥＶ，ＥＳＡＤＡＴＡ＿ＯＤ，ＥＳＡＤＡＴＡ＿ＥＶの入力タイミングを制御することで、シフトレジスタ３２，３３の動作を開始させ、各単位セル行の駆動を開始する。データ入力ＥＳＡＤＡＴＡ＿ＯＤとデータ入力ＲＯＤＡＴＡ＿ＯＤとの時間差（ＥＳＡＤＡＴＡ＿ＥＶとＲＯＤＡＴＡ＿ＥＶとの時間差）が、電子シャッター時間（蓄積時間）となる。

まずは、電子シャッター（電荷排出）について説明する。データ入力ＥＳＡＤＡＴＡ＿ＯＤが“１”のタイミングで、１発のクロック信号ＥＳＡＣＬＫ＿ＯＤが入力され、シフトレジスタ３２のレジスタ３０−１に“１”が入力される。次の１水平期間１Ｈにおいて、データ入力ＥＳＡＤＡＴＡ＿ＥＶが“１”のタイミングで、１発のクロック信号ＥＳＡＣＬＫ＿ＥＶが入力され、シフトレジスタ３３のレジスタ３０−２に“１”が入力される。続いて、１水平期間１Ｈおきに、クロック信号ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶが入力されるので、行選択信号ＶＳＥＬ＿ＥＳ１，ＶＳＥＬ＿ＥＳ２，…，ＶＳＥＬ＿ＥＳＮは２水平期間２Ｈの時間長を持ったパルスとなる。上記パルスセレクタ回路１８により、画素排出駆動パルスＥＳＲＥＳＥＴ，ＥＳＲＥＡＤが選択された単位セル行へ供給される。

単位セル１２−ｉ内では、パルス信号ＲＥＳＥＴｉ，ＲＥＡＤｉを同時に“Ｈ（Ｈｉｇｈ）”にして、リセット用および読み出し用の各トランジスタＴｃ，Ｔｄを同時にオンさせることにより、フォトダイオードＰＤに蓄積された電荷が電源ＶＤＤに排出される。続いて、パルス信号ＲＥＳＥＴｉだけを“Ｈ”にしてリセットトランジスタＴｃをオンにし、検出部ＦＤをＶＤＤレベルにリセットする。

次に、画素（信号電荷）の読み出しについて説明する。上述したように、電子シャッターと基本的には同じ動作であり、データ入力ＲＯＤＡＴＡ＿ＯＤが“１”のときに１発のクロック信号ＲＯＣＬＫ＿ＯＤが入力されると、シフトレジスタ５４のレジスタ５０−１に“１”が入力される。次の１水平期間１Ｈで、データ入力ＲＯＤＡＴＡ＿ＥＶが“１”のときに１発のクロック信号ＲＯＣＬＫ＿ＥＶが入力されると、シフトレジスタ５５のレジスタ５０−２に“１”が入力される。１水平期間１Ｈおきに入力されるクロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶによって、行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＲＯ２，…，ＶＳＥＬ＿ＲＯＮが順に“１”になっていく。このとき、電子シャッターのときと同様に、行選択信号ＶＳＥＬ＿ＲＯ１，ＶＳＥＬ＿ＲＯ２，…，ＶＳＥＬ＿ＲＯＮは２水平期間２Ｈの時間長を持ったパルスとなる。しかし、このままでは同一選択行を２水平期間２Ｈについて続けて読み出すことになり、その２水平期間目で無意味に信号電荷を読み出すことになるため、都合が悪い。そこで、シフトレジスタ制御信号ＬＩ＿ＯＤが１水平期間１Ｈごとに“１”，“０”を繰り返すようにすることで、奇数行と偶数行とを１水平期間１Ｈごとに交互に選択するようにしている。

選択された行内の単位セル１２−ｉでは、まず、読み出す前に検出部ＦＤの暗電流などのノイズ信号を除去するために、パルス信号ＲＥＳＥＴｉを“Ｈ”に設定して、検出部ＦＤを電源電圧（ＶＤＤ）にセットする。次に、パルス信号ＡＤＲＥＳｉを“Ｈ”にすると、増幅トランジスタＴｂと電流源とからなるソースフォロア回路が動作する。パルス信号ＲＥＡＤｉを“Ｈ”にすると、読み出しトランジスタＴｄがオンし、排出後からの一定期間にフォトダイオードＰＤで光電変換されて蓄積された信号電荷が読み出される。すると、垂直信号線ＶＬＩＮｉに検出部ＦＤの電圧レベルが読み出される。この信号を、アナログ／デジタル変換回路１３で変換し、変換したデジタル信号をラッチ回路１４でラッチする。以上のようにして、各単位セル行の信号電荷を読み出す。

ここで、同一の回路構成を持った電子シャッター垂直シフトレジスタ回路を２個用いる理由について説明する。

図８は、横軸が時間、縦軸が選択行を示す図である。電子シャッターと画素の読み出しとのタイミング差が電子シャッター時間（蓄積時間）となる。図に示すように、電子シャッター時間を短い設定から長い設定に変更すると、開始時間の違う２種類の電子シャッターに時間的にオーバーラップする状況が起こる。電子シャッター垂直シフトレジスタ回路に与えるクロック信号を、偶数行（ＥＳＡＣＬＫ＿ＥＶ）と奇数行（ＥＳＡＣＬＫ＿ＯＤ）とで１水平期間１Ｈおきに交互に入力しているので、後発の電子シャッターは、図７の場合、クロック信号ＥＳＡＣＬＫ＿ＯＤを入力するタイミングで開始する必要がある。したがって、この制約下では、２水平期間２Ｈ単位でしか電子シャッター期間を設定できなくなる。また、後述する読み出し動作では、動作の開始行をパルスで制御する。つまり、電子シャッター開始時に入れる、クロック信号ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶの数およびタイミングを変えるため、そもそも電子シャッター垂直シフトレジスタ回路が１個では実現できない。

そこで、同一の回路構成を持った電子シャッター垂直シフトレジスタ回路を２個用意し、上記の制約が生じないようにした。使用に際しては、２個ある電子シャッター垂直シフトレジスタ回路を交互に用いてもよいし、上記の状況が起こるときに２個の電子シャッター垂直シフトレジスタ回路を同時に用いるようにしてもよい。

図９は、“垂直間引き”処理時のセンサ動作タイミングを示すものである。ここでは、選択行数が半分になる“２分の１間引き”での動作について説明する。なお、本図は、読み出される行を１，２，５，６行とした場合の例である。

“標準”時と異なるのは、クロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶ，ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶの数である。本例では、“標準”時では１発だったクロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶ，ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶを、２発にしている。このクロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶ，ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶの数は、間引きする行数に対応している。したがって、クロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶ，ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶの数を変えることで、間引きたい行数および行の位置を自由に選択することができる。電子シャッターの開始のタイミングにおいて、データ入力ＥＳＡＤＡＴＡ＿ＯＤ，ＥＳＡＤＡＴＡ＿ＥＶが“Ｈ”の期間に、２発のクロック信号ＥＳＡＣＬＫ＿ＯＤ，ＥＳＡＣＬＫ＿ＥＶを入力している。この結果、２行同時に排出処理をすることになる。一方、読み出し開始時点では、データ入力ＲＯＤＡＴＡ＿ＯＤ，ＲＯＤＡＴＡ＿ＥＶが“Ｈ”の期間に、１発のクロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶをそれぞれ入力している。この時点で、２発のクロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶを入れると、後述する“画素平均”になる。本例は“間引き”処理なので、クロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶを１発ずつ入力する。

３，４行は読み出さない（間引き対象である）のに、電子シャッターを入力している理由について説明する。読み出さない行に電子シャッターを入力せずにいると、フォトダイオードＰＤで光電変換された電荷がある一定以上蓄積され、それが基板などを介して、隣接する画素に漏れ込み、ブルーミングという不具合を起こす。また、常に電荷が蓄積された状態になると、フォトダイオードＰＤの劣化がおき、センサとしての品質が早く低下する恐れがある。これらを対策するために、読み出さない行についても、フォトダイオードＰＤに蓄積された電荷を排出させる必要がある。

図１０は、“画素平均”処理時のセンサ動作タイミングを示すものである。ここでは、“２画素平均”での動作について説明する。“間引き”とほぼ同様であるが、先に述べたように、データ入力ＲＯＤＡＴＡ＿ＯＤ，ＲＯＤＡＴＡ＿ＥＶが“Ｈ”の間に、クロック信号ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶをそれぞれ２発ずつ入力している。この結果、同時に２行ずつ順番に読み出すことになる。１行飛ばして２行同時に読み出しているのは、ベイヤー配列のカラーフィルタに対応して、同色を平均化するためである。

特許文献２では“４画素平均”を実現する回路構成を示しているが、本実施例によれば、入力するクロック信号の数を変えることで、任意数の“画素平均”を実現することができる。また、“間引き”処理の場合のように、データ入力ＲＯＤＡＴＡ＿ＯＤ，ＲＯＤＡＴＡ＿ＥＶが“Ｈ”でないときに入力するクロック信号の数を制御することにより、“画素平均”と“間引き”とを組み合わせることができる。

ここで、偽色のより出にくい読み出しの方法について説明する。“全画素読み出し”によって読み出される行数に対する、“間引き”および“画素平均”によって読み出される行数の比を縮小率と定義する（たとえば、図７の場合の縮小率は「１」（図１１（ａ））、図９および図１０の場合の縮小率はともに「２」（図１１（ｂ））である）。縮小率が「３」以上のとき、図１１（ｃ）に示すように、連続する奇数行，偶数行をまとめて読み出す方法と、図１１（ｄ）に示すように、“画素平均”を取ったときの重心が均等になるように読み出す方法の、二通りが考えられる。後者の方が、空間的に一様に読み出すことになり、デモザイキングしたときなどに偽色が出にくい読み出し方法である。

重心が均等になるように読み出すには、偶数行の読み出し開始行をずらすだけでよい。すなわち、電子シャッターおよび読み出しの開始のタイミングにおいて、たとえば図１２に示すように、偶数行のクロック信号（ＥＳＡＣＬＫ＿ＥＶ，ＲＯＣＬＫ＿ＥＶ）をずらす行数分だけ入力すればよい。

［効果］
上記したように、本実施例の垂直シフトレジスタ回路１７によれば、クロック信号の数とその入力のタイミングとを変えるだけで、論理ゲートを追加したりすることなしに、任意に間引き行（縮小率）を選択でき、また、平均画素数を任意に選択できる。しかも、“間引き”と“画素平均”とを組み合わせることもできる。さらに、偽色の出にくい読み出し方法を実現できる。

また、非選択行の電荷も排出処理することで、ブルーミングによる画素の物理的劣化および撮像画像の劣化をも抑制できる。

また、２個の電子シャッター垂直シフトレジスタ回路を備えることで、電子シャッター時間が変化しても、動作を止めることなしに継続した処理が可能である。

［構成］
図１３は、本発明の実施例２に係る垂直シフトレジスタ回路１７’の構成例を示すものである。なお、実施例１と同一部分には同一符号を付して、詳しい説明は割愛する。

図１３に示すように、本実施例の垂直シフトレジスタ回路１７’は、電子シャッター垂直シフトレジスタ回路Ａ２０、電子シャッター垂直シフトレジスタ回路Ｂ２１、読み出し垂直シフトレジスタ回路２２、排出垂直シフトレジスタ回路１１０、および、ＯＲゲート１１１−１，１１１−２，…，１１１−Ｎを有して構成されている。

排出垂直シフトレジスタ回路１１０は、データ入力ＤＩＳＤＡＴＡ＿ＯＤ，ＤＩＳＤＡＴＡ＿ＥＶ、クロック信号ＤＩＳＣＬＫ＿ＯＤ，ＤＩＳＣＬＫ＿ＥＶ、および、リセット信号（負論理）ＲＳＴ＿Ｎを入力し、選択信号ＶＳＥＬ＿ＤＩＳ１，ＶＳＥＬ＿ＤＩＳ２，…，ＶＳＥＬ＿ＤＩＳＮを出力する。

ＯＲゲート１１１−１，１１１−２，…，１１１−Ｎは、それぞれ、電子シャッター垂直シフトレジスタ回路Ａ２０の出力（選択信号ＶＳＥＬ＿ＥＳＡ１，ＶＳＥＬ＿ＥＳＡ２，…，ＶＳＥＬ＿ＥＳＡＮ）、電子シャッター垂直シフトレジスタ回路Ｂ２１の出力（選択信号ＶＳＥＬ＿ＥＳＢ１，ＶＳＥＬ＿ＥＳＢ２，…，ＶＳＥＬ＿ＥＳＢＮ）、および、排出垂直シフトレジスタ回路１１０の出力（選択信号ＶＳＥＬ＿ＤＩＳ１，ＶＳＥＬ＿ＤＩＳ２，…，ＶＳＥＬ＿ＤＩＳＮ）を入力し、行選択信号ＶＳＥＬ＿ＥＳ１，ＶＳＥＬ＿ＥＳ２，…，ＶＳＥＬ＿ＥＳＮを出力する。

図１４は、排出垂直シフトレジスタ回路１１０の構成例を示すものである。この排出垂直シフトレジスタ回路１１０は、シフトレジスタ１２１，１２２により構成されている。シフトレジスタ１２１は、レジスタ１２０−１，１２０−３，…，１２０−Ｎ−１によって、シフトレジスタ１２２は、レジスタ１２０−２，１２０−４，…，１２０−Ｎによって、それぞれ構成されている。

レジスタ１２０−１，１２０−３，…，１２０−Ｎ−１は、データ入力ＤＩＳＤＡＴＡ＿ＯＤとクロック信号ＤＩＳＣＬＫ＿ＯＤとリセット信号ＲＳＴ＿Ｎとを入力とし、選択信号ＶＳＥＬ＿ＤＩＳ１，ＶＳＥＬ＿ＤＩＳ３，…，ＶＳＥＬ＿ＤＩＳＮ−１を出力する。レジスタ１２０−２，１２０−４，…，１２０−Ｎは、データ入力ＤＩＳＤＡＴＡ＿ＥＶとクロック信号ＤＩＳＣＬＫ＿ＥＶとリセット信号ＲＳＴ＿Ｎとを入力とし、選択信号ＶＳＥＬ＿ＤＩＳ２，ＶＳＥＬ＿ＤＩＳ４，…，ＶＳＥＬ＿ＤＩＳＮを出力する。

［作用（機能）］
実施例２の構成によれば、“任意切り出し”を実現できる。画面（撮像画像）の一部を切り出す処理において、切り出し対象以外の行については、実施例１でも述べた通り、電荷の排出処理が必要である。以下では、切り出し対象以外の排出処理される行を常時排出行と呼ぶ。常時排出行は、電荷の排出処理（行選択）が排出垂直シフトレジスタ１１０によって行われる。

図１５は、“切り出し”処理時のセンサ動作タイミングを示すものである。ここでは、１，２，３，４行を常時排出行として設定した場合について説明する。電子シャッターおよび読み出し前に、常時排出行を設定する。その設定のために、データ入力ＤＩＳＤＡＴＡ＿ＯＤ，ＤＩＳＤＡＴＡ＿ＥＶが“Ｈ”の期間に、クロック信号ＤＩＳＣＬＫ＿ＯＤ，ＤＩＳＣＬＫ＿ＥＶをそれぞれ２発ずつ入力している。これにより、画面の上部４行を常時排出行として設定できたことになる。パルスの入力方法を工夫することによって、画面の上部だけでなく、下部または画面内の任意の行を排出行として設定できる。

実施例１の場合は、１行目（上下反転信号ＵＤＩＮＶが“１”のときはＮ行目）から読み出すことになるが、本実施例２では常時排出行があるので、この行を読み飛ばさないといけない。そこで、クロック信号ＥＳＡＣＬＫ＿ＯＤ，ＥＳＢＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＯＤ，ＲＯＣＬＫ＿ＥＶの数を常時排出行数分だけ余分に入力し、読み飛ばすようにしている。“間引き”および“画素平均”にて読み出す処理でも同様にする。

［効果］
本実施例の構成によれば、実施例１の構成に、電荷排出用のシフトレジスタを追加するだけで、任意行（任意の切り出し範囲）の“切り出し”を実現できる。

なお、上記した実施例１，２では、１画素１セル構造の単位セルでの構成例を説明したが、これに限らず、たとえば２画素１セル構造または４画素１セル構造の単位セルにおいても、同様の回路構成で、同等の機能を実現できる。

また、実施例１，２において、電子シャッター垂直シフトレジスタ回路Ａ２０、電子シャッター垂直シフトレジスタ回路Ｂ２１、および、読み出し垂直シフトレジスタ回路２２を構成するレジスタとセレクタとを、ＳＣＡＮ付きレジスタ（ＭＵＸ付きＤＦＦ）に置き換えることも可能である。すなわち、レジスタとセレクタとを２個のセル（シフトレジスタ）に分けて構成すると、セル同士の配線が必要となるので、レイアウトするときに配線リソースを消費することになり、回路面積が増大する。そこで、レジスタおよびセレクタの機能が一体化しているＳＣＡＮ付きレジスタを用いることにより、使用する配線リソースを低減でき、回路規模の増大を防ぐことが可能となる。多くの設計環境では、ＳＣＡＮ付きレジスタが用意されているので、このＳＣＡＮ付きレジスタに置き換えるだけで回路規模を削減できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

１１・・・撮像領域、１２−１１，１２−１２，…，１２−ＮＭ・・・単位セル、１６・・・水平シフトレジスタ回路、１７・・・垂直シフトレジスタ回路、１８・・・パルスセレクタ回路、１９・・・タイミングジェネレータ回路、Ａ２０・・・電子シャッター垂直シフトレジスタ回路、Ｂ２１・・・電子シャッター垂直シフトレジスタ回路、２２・・・読み出し垂直シフトレジスタ回路、２３−１，２３−２，…，２３−Ｎ，１１１−１，１１１−２，…，１１１−Ｎ・・・ＯＲゲート、１１０・・・排出垂直シフトレジスタ回路、ＶＬＩＮ１，ＶＬＩＮ２，…，ＶＬＩＮＭ・・・垂直信号線。

Claims (5)

1. 二次元に配置された複数の画素を有する撮像領域と、
   １水平期間内に与えるクロック信号の数とタイミングとを可変することによって、前記撮像領域における前記複数の画素のうち、任意の画素行を選択することが可能な垂直シフトレジスタ回路と、
   前記垂直シフトレジスタ回路で選択された前記任意の画素行に駆動パルスを供給するパルスセレクタ回路と、
   を具備したことを特徴とする固体撮像装置。
2. 前記垂直シフトレジスタ回路は、前記撮像領域における前記複数の画素のうち、電荷の蓄積開始行を選択する、同一の回路構成を有する第１，第２のシフトレジスタ回路と、前記撮像領域における前記複数の画素のうち、電荷の読み出し行を選択する第３のシフトレジスタ回路と、を備え、
   前記電荷の蓄積開始のタイミングにおいて、前記第１または第２のシフトレジスタ回路に与えられる制御信号がイネーブルの期間に入力された、前記クロック信号の数に応じた行数の画素の電荷が間引かれることを特徴とする請求項１に記載の固体撮像装置。
3. 前記垂直シフトレジスタ回路は、前記撮像領域における前記複数の画素のうち、電荷の蓄積開始行を選択する、同一の回路構成を有する第１，第２のシフトレジスタ回路と、前記撮像領域における前記複数の画素のうち、電荷の読み出し行を選択する第３のシフトレジスタ回路と、を備え、
   前記電荷の読み出し開始のタイミングにおいて、前記第３のシフトレジスタ回路に与えられる制御信号がイネーブルの期間に入力された、前記クロック信号の数に応じた行数の画素の電荷が平均化されることを特徴とする請求項１に記載の固体撮像装置。
4. 前記垂直シフトレジスタ回路は、前記撮像領域における前記複数の画素のうち、電荷の蓄積開始行を選択する、同一の回路構成を有する第１，第２のシフトレジスタ回路と、前記撮像領域における前記複数の画素のうち、電荷の読み出し行を選択する第３のシフトレジスタ回路と、を備え、
   前記電荷の蓄積開始のタイミングにおいて、前記第１または第２のシフトレジスタ回路に与えられる制御信号がイネーブルの期間に入力された、前記クロック信号の数に応じた行数の画素の電荷が間引かれるとともに、
   前記電荷の読み出し開始のタイミングにおいて、前記第３のシフトレジスタ回路に与えられる制御信号がイネーブルの期間に入力された、前記クロック信号の数に応じた行数の画素の電荷が平均化される、
   ことを特徴とする請求項１に記載の固体撮像装置。
5. 前記垂直シフトレジスタ回路は、前記撮像領域における前記複数の画素のうち、電荷の蓄積開始行を選択する、同一の回路構成を有する第１，第２のシフトレジスタ回路と、前記撮像領域における前記複数の画素のうち、電荷の読み出し行を選択する第３のシフトレジスタ回路と、前記撮像領域における前記複数の画素のうち、電荷の常時排出行を選択する第４のシフトレジスタと、を備え、
   前記電荷の蓄積開始のタイミングおよび前記電荷の読み出し開始のタイミングにおいて、前記第４のシフトレジスタ回路に与えられる制御信号がイネーブルの期間に入力された、前記クロック信号の数に応じた行数の画素の電荷が読み飛ばされることを特徴とする請求項１に記載の固体撮像装置。

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