JP2014217017A - 固体撮像素子及び撮像装置 - Google Patents

Abstract

【課題】素子内部で複数の行の信号の重み付け加算を可能にし、その重みを変えられるようにする。
【解決手段】固体撮像素子４は、複数の画素ＰＸの列毎に設けられ対応する列の画素ＰＸからの信号を受け取る複数の垂直信号線２７と、複数の画素ＰＸから複数の垂直信号線２７を経由した信号をＡＤ変換するＡＤ変換部３１と、複数の画素ＰＸのｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素ＰＸから複数の垂直信号線２７を経由した信号がＡＤ変換された後のデジタル信号を記憶する記憶部３２と、ｐ個の行について前記行毎に前記記憶部に記憶された前記デジタル信号を、２種類以上に切り替え得る重みで重み付け加算する演算部３４と、を備える。
【選択図】図２

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。

下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。

この従来の固体撮像素子によれば、前記連結スイッチをオンすることで、前記少なくとも２つの画素のフォトディテクタの電荷を混合して読み出す画素混合（電荷ドメインビニング）を行うことができる。

特表２００８−５４６３１３号公報

しかしながら、前記従来の固体撮像素子では、素子内部において、複数の行のの信号の加算に相当する画素混合を行うことができるものの、その重みを変えることができなかった。

本発明は、このような事情に鑑みてなされたもので、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、前記複数の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号をＡＤ変換するＡＤ変換部と、前記複数の画素のｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号がＡＤ変換された後のデジタル信号を記憶する記憶部と、前記ｐ個の行について前記行毎に前記記憶部に記憶された前記デジタル信号を、２種類以上に切り替え得る重みで重み付け加算する演算部と、を備えたものである。

第２の態様による固体撮像素子は、前記第１の態様において、前記演算部は、制御信号に応じて、前記ｐ個の行について前記行毎に前記記憶部に記憶された前記デジタル信号を加算する加算モードと、前記ｐ個の行のうちの１つの行について前記記憶部に記憶された前記デジタル信号を出力する非加算モードとを切り替え得るように構成されたものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記記憶部は、ｑ個（ｑはｐ以上の整数）の個別記憶部を有し、前記ｑ個の個別記憶部にそれぞれ任意の順番で１からｑまでの番号を付したときに、１番の個別記憶部には前記画素部から最新に読み出された行の信号が記憶され、ｋ番（ｋは２からｑまでの整数）の個別記憶部には前記画素部からｋ−１回前に読み出された行の信号が記憶されるように、前記記憶部を制御する記憶制御部を、備えたものである。

第４の態様による固体撮像素子は、前記第３の態様において、前記記憶制御部は、前記１番の個別記憶部に前記画素部から最新に読み出された行の信号を記憶させるに先立って、ｋの大きい順に順次、ｋ−１番の個別記憶部に記憶されている行の信号をｋ番の個別記憶部に記憶させるものである。

第５の態様による固体撮像素子は、前記第１又は第２の態様において、前記記憶部は、ｑ個（ｑはｐ以上の整数）の個別記憶部を有し、前記画素部から最新に読み出された行の信号が前記ｑ個の個別記憶部に順次巡回的に記憶されるように、前記記憶部を制御する記憶制御部を、備えたものである。

第６の態様による固体撮像素子は、前記第１乃至第５のいずれかの態様において、前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、前記ｐ個の行は１行置きの行であるものである。

第７の態様による撮像装置は、前記第１乃至第６のいずれかの態様による固体撮像素子と、ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、を備えたものである。

本発明によれば、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。

本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。 図１中の固体撮像素子の概略構成を示す回路図である。 図２中の画素を示す回路図である。 図２に示す固体撮像素子の記憶部及び演算部の動作を示す説明図である。 本発明の第２の実施の形態による電子カメラの固体撮像素子の概略構成を示す回路図である。 図５に示す固体撮像素子の記憶部及び演算部の動作を示す説明図である。

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子４の撮像面が配置される。

固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部５は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子４を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部５は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子４を制御する。このとき、撮像制御部５は、後述するように、ＩＳＯ感度の設定値に応じて、後述する垂直画素加算を行う読み出し動作又は垂直画素加算を行わない読み出し動作を行うように、固体撮像素子４を制御する。デジタル信号処理部６は、固体撮像素子４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６による処理後の画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。操作部１４によって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。

電子カメラ１内のＣＰＵ９は、操作部１４の操作により電子ビューファインダーモードや動画撮影や通常の本撮影時（静止画撮影時）などが指示されると、それに合わせて撮像制御部５を駆動する。このとき、レンズ制御部３によって、フォーカスや絞りが適宜調整される。固体撮像素子４からのデジタルの画像信号は、デジタル信号処理部６で処理された後に、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、固体撮像素子４からのデジタルの画像信号がデジタル信号処理部６で処理されてメモリ７に蓄積された後に、操作部１４の指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。

図２は、図１中の固体撮像素子４の概略構成を示す回路図である。本実施の形態では、固体撮像素子４は、ＣＭＯＳ型の固体撮像素子として構成されているが、例えば、他のＸＹアドレス型固体撮像素子や、ＣＣＤ型の固体撮像素子として構成してもよい。

固体撮像素子４は、図２に示すように、ｎ行ｍ列に２次元マトリクス状に配置された画素ＰＸからなる画素部２１と、タイミング発生回路２２と、垂直走査回路２３と、画素ＰＸの行毎に設けられた制御線２４〜２６と、画素ＰＸの列毎に設けられ対応する列の画素ＰＸからの信号を受け取る複数の（ｍ本の）垂直信号線２７と、各垂直信号線２７に設けられた定電流源２８と、各垂直信号線２７に対応して設けられたカラムアンプ２９、ＣＤＳ回路（相関２重サンプリング回路）３０及びＡ／Ｄ変換器（ＡＤ変換部）３１と、記憶部３２と、記憶制御部３３と、演算部３４とを有している。

なお、カラムアンプ２９として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ２９は、必ずしも設けなくてもよい。

図面には示していないが、本実施の形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、前記色配列としてベイヤー配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが、ベイヤー配列に従って各画素ＰＸに配置されている。

図３は、図２中の１つの画素ＰＸを示す回路図である。各画素ＰＸは、一般的なＣＭＯＳイメージセンサと同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、読み出し行を選択するための選択トランジスタＳＥＬとを有し、図３に示すように接続されている。図３において、ＶＤＤは電源電位である。

転送トランジスタＴＸのゲートは行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に制御線２４に共通に接続され、そこには、制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線２６に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。

垂直走査回路２３は、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生するクロックやパルス等の信号に基づいて、画素ＰＸの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、画素部２１の画素ＰＸを制御し、静止画読み出し動作などを実現する。この制御によって、各垂直信号線２７には、それに対応する列の画素ＰＸの信号（アナログ信号）が供給される。その具体的な動作については公知であるため、ここではその説明は省略する。

本実施の形態では、撮像制御部５による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸの信号（アナログ信号）が、対応する列の垂直信号線２７に出力される。

なお、画素ＰＸの構成は、前述した図３に示す構成に限らない。例えば、列方向に隣り合う複数の画素ＰＸ毎に、当該複数の画素ＰＸが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有してもよい。

画素ＰＸから垂直信号線２７に読み出された信号は、各列毎に、カラムアンプ２９で増幅され更にＣＤＳ回路３０にて所定のノイズ除去処理が施された後に、Ａ／Ｄ変換器３１にてデジタル信号に変換され、そのデジタル信号は記憶制御部３３による制御下で記憶部３２に記憶される。このように、本実施の形態では、Ａ／Ｄ変換器３１は、画素ＰＸから垂直信号線２７を経由し更にカラムアンプ２９及びＣＤＳ回路３０を経由した信号を、ＡＤ変換する。

記憶部３２は、記憶制御部３３による制御下で、ｎ×ｍ個の画素ＰＸのｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素ＰＸからｍ本の垂直信号線２７を経由した信号がＡ／Ｄ変換器３１によりＡＤ変換された後のデジタル信号（以下、「データ」と呼ぶ場合がある。）を記憶する。ｐは３以上の奇数であることが好ましい。本実施の形態では、ｐ＝３とされ、同色のカラーフィルタが設けられた画素ＰＸの信号を加算するべく、ｐ個の行は、１行置きの行とされている。すなわち、本実施の形態では、記憶部３２には、１行置きの合計３行の画素ＰＸのデータが記憶される。本実施の形態では、以下に説明するように、１行置きの合計３行の画素ＰＸのデータのみならず、それらを含む連続する５行の画素ＰＸのデータが、記憶部３２に記憶される。

本実施の形態では、記憶部３２は、ｑ個（ｑはｐ以上の整数）の個別記憶部としてのラインメモリＭ１〜Ｍ５を有している。より具体的には、本実施の形態では、ｑ＝５とされ、記憶部３２は、５個のラインメモリＭ１〜Ｍ５を有している。各ラインメモリＭ１〜Ｍ５には、１行ずつの画素ＰＸのデータが記憶される。

そして、本実施の形態では、記憶制御部３３は、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生するクロックやパルス等の信号に基づいて、ｑ個のラインメモリＭ１〜Ｍ５にそれぞれ任意の順番で１からｑまでの番号を付したとき、１番のラインメモリには画素部２１から最新に読み出された行の信号が記憶され、ｋ番（ｋは２からｑまでの整数）のラインメモリには画素部２１からｋ−１回前に読み出された行の信号が記憶されるように、記憶部３２を制御する。ここでは、ｑ＝５であるとともにラインメモリＭ１〜Ｍ５にそれぞれその順に１から５までの番号を付したものとすると、記憶制御部３３は、１番のラインメモリＭ１には画素部２１から最新に読み出された行のデータが記憶され、２番のラインメモリＭ２には画素部２１から１回前に読み出された行（最新に読み出された行より１行前の行）のデータが記憶され、３番のラインメモリＭ３には画素部２１から２回前に読み出された行（最新に読み出された行より２行前の行）のデータが記憶され、４番のラインメモリＭ４には画素部２１から３回前に読み出された行（最新に読み出された行より３行前の行）のデータが記憶され、５番のラインメモリＭ５には画素部２１から４回前に読み出された行（最新に読み出された行より４行前の行）のデータが記憶されるように、記憶部３２を制御する。

より具体的には、本実施の形態では、記憶制御部３３は、前記１番のラインメモリＭ１に画素部２１から最新に読み出された行の信号を記憶させるに先立って、前記ｋの大きい順に順次、ｋ−１番の個別記憶部に記憶されている行の信号をｋ番のラインメモリに記憶させる。ここでは、ｑ＝５であるとともにラインメモリＭ１〜Ｍ５にそれぞれその順に１から５までの番号を付したものとしているので、記憶制御部３３は、順次、５番のラインメモリＭ５に４番のラインメモリＭ４のデータを上書きさせ、４番のラインメモリＭ４に３番のラインメモリＭ３のデータを上書きさせ、３番のラインメモリＭ３に２番のラインメモリＭ２のデータを上書きさせ、２番のラインメモリＭ２に１番のラインメモリＭ１のデータを上書させた後に、１番のラインメモリＭ１に画素部２１から最新に読み出された行のデータを書き込ませることになる。

その結果、図４に示すように、各行の画素ＰＸのデータが、Ａ／Ｄ変換器３１から１行ずつ順次得られる度に、バケツリレー方式でラインメモリＭ１〜Ｍ５に順次書き込まれることになる。

図４は、図２に示す固体撮像素子４の記憶部３２（ラインメモリＭ１〜Ｍ５）及び演算部３４の動作を示す説明図である。図４において、Ｔｊはｊ行目の画素ＰＸからのデータがＡ／Ｄ変換器３１から出力されるタイミングを示し、ＤｊはＡ／Ｄ変換器３１から出力されるｊ行目の画素ＰＸからのデータを示し、太い実線で囲まれたＤｊはＡ／Ｄ変換器３１からラインメモリＭ１に最新に書き込まれたデータを示し、ｄａｔａ１〜ｄａｔａ５はラインメモリＭ１〜Ｍ５に書き込まれている（記憶されている）データをそれぞれ示している。図４において、例えば、７行目出力のタイミングＴ７において、７行目のデータＤ７がラインメモリＭ１に最新に書き込まれる。演算部３４が６行目出力のタイミングＴ６におけるｄａｔａ１〜ｄａｔａ５から演算出力Ｖｏｕｔを得た後で、かつ、７行目出力のタイミングＴ７の前に、順次、５番のラインメモリＭ５に４番のラインメモリＭ４のデータが上書きされ、４番のラインメモリＭ４に３番のラインメモリＭ３のデータが上書きされ、３番のラインメモリＭ３に２番のラインメモリＭ２のデータが上書きされ、２番のラインメモリＭ２に１番のラインメモリＭ１のデータが上書されることによって、７行目出力のタイミングＴ７において、ラインメモリＭ２〜Ｍ５には、６行目のデータＤ６、５行目のデータＤ５、４行目のデータＤ４、３行目のデータＤ３がそれぞれ書き込まれている。

本実施の形態では、演算部３４は、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生するクロックやパルス等の信号に基づいて、ｊ行目出力のタイミングＴｊ（ただし、５行目出力のタイミングＴ５以降）において、ｊ行目の画素ＰＸからのデータＤｊがラインメモリＭ１に書き込まれると、ラインメモリＭ１，Ｍ３，Ｍ５に書き込まれているデータｄａｔａ１，ｄａｔａ３，ｄａｔａ５から、Ｖｏｕｔ＝（ａ×ｄａｔａ１＋ｂ×ｄａｔａ３＋ｃ×ｄａｔａ５）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。なお、この演算式において（ａ＋ｂ＋ｃ）で除算しているのは、ａ，ｂ，ｃの値が変わっても、出力Ｖｏｕｔのレベル合わせを行うためである。

ａ＞０かつｂ＞０かつｃ＞０であれば、この演算は、最新に読み出された行のデータと、２回前に読み出された行（最新に読み出された行より２行前の行）のデータと、４回前に読み出された行（最新に読み出された行より４行前の行）のデータとを、ａ：ｂ：ｃの重みで重み付け加算することを意味しており、その重み付け加算した結果のデータである演算出力Ｖｏｕｔが、デジタル画像信号として演算部３４から得られ、当該固体撮像素子４から図１中のデジタル信号処理部６へ出力される。したがって、２行２列の繰り返し周期を持つ色配列（例えば、ベイヤー配列）において、同色の１行置きの合計３行の画素ＰＸの信号が垂直方向に加算された垂直３画素加算信号が、演算部３４から演算出力Ｖｏｕｔとして得られることになる。なお、垂直方向の重み付け加算の対称性を保つことが好ましいので、ａ＝ｃとすることが好ましい。

ａ＝ｃ＝０かつｂ＞０であれば、演算部３４の演算出力Ｖｏｕｔはｄａｔａ３となるので、演算部３４の前記演算は、１つの行（ここでは、最新に読み出された行より２行前の行）のデータをそのまま出力させることを意味し、その非加算のデータである演算出力Ｖｏｕｔが、デジタル画像信号として演算部３４から得られ、当該固体撮像素子４から図１中のデジタル信号処理部６へ出力される。

本実施の形態では、演算部３４は、ａ，ｂ，ｃの組が、図１中の撮像制御部５からの制御信号φｍｏｄｅに応じて、ａ＞０かつｂ＞０かつｃ＞０の条件を満たす２種類以上の重みａ：ｂ：ｃ、及び、ａ＝ｃ＝０かつｂ＞０を満たす１種類のａ，ｂ，ｃの組のうちのいずれかに切り替わるように、構成されている。例えば、演算部３４は、制御信号φｍｏｄｅに応じて、比率ａ：ｂ：ｃが（１：１：１）、（１：３：１）及び（０：１：０）のいずれかに切り替わるように構成される。以下の説明では、比率ａ：ｂ：ｃがこれら３つのうちのいずれかに切り替わるようになっているものとする。

なお、タイミング発生回路２２は、撮像制御部５による制御下で、垂直走査回路２３の他に、他の各部（ＣＤＳ回路３０、Ａ／Ｄ変換器３１、記憶制御部３３、演算部３４など）に、必要なクロックやパルス等の信号を供給し、前述した動作を実現させる。

次に、図２に示す固体撮像素子４の動作例について説明する。

本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１より小さい低感度である場合に、全画素ＰＸの信号を垂直画素非加算で読み出す動作モード（以下、「垂直画素非加算読み出しモード」と呼ぶ。）が行われる。なお、ＩＳＯ感度の設定値は、モード等に応じて、操作部１４により手動で設定されたものでもよいし、測光情報等に応じて自動的に設定されたものでもよい。

この垂直画素非加算読み出しモードでは、撮像制御部５が比率（０：１：０）を指令する制御信号φｍｏｄｅを演算部３４に供給する。これにより、演算部３４の演算出力Ｖｏｕｔはｄａｔａ３となり、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られてラインメモリＭ１に書き込まれる度に、演算部３４から各行のデータが加算されることなく演算出力Ｖｏｕｔとして出力される。

なお、垂直画素非加算読み出しモードにおいて、演算部３４は、例えば、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られてラインメモリＭ１に書き込まれる度に、ラインメモリＭ１のｄａｔａ１をそのまま出力してもよい。

また、本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１以上でかつ閾値ＴＨ２（ＴＨ２＞ＴＨ１）より小さい中間感度である場合に、有効画素ＰＸの信号を前記比率（１：３：１）の重みによる垂直画素重み付け加算で読み出す動作モード（以下、「第１の垂直画素重み付け加算読み出しモード」と呼ぶ。）が行われる。

この第１の垂直画素加算読み出しモードでは、撮像制御部５が比率（１：３：１）を指令する制御信号φｍｏｄｅを演算部３４に供給する。これにより、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られてラインメモリＭ１に書き込まれる度に、演算部３４が、最新に読み出された行のデータと、２行前の行のデータと、４行前の行のデータとを、比率（１：３：１）の重みで重み付け加算し、その結果のデータである演算出力Ｖｏｕｔが、演算部３４からデジタル画像信号として出力される。

さらに、本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ２以上の高感度である場合に、有効画素ＰＸの信号を前記比率（１：１：１）の重みによる垂直画素重み付け加算で読み出す動作モード（以下、「第２の垂直画素重み付け加算読み出しモード」と呼ぶ。）が行われる。

この第２の垂直画素加算読み出しモードでは、撮像制御部５が比率（１：１：１）を指令する制御信号φｍｏｄｅを演算部３４に供給する。これにより、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られてラインメモリＭ１に書き込まれる度に、演算部３４が、最新に読み出された行のデータと、２行前の行のデータと、４行前の行のデータとを、比率（１：１：１）の重みで重み付け加算し、その結果のデータである演算出力Ｖｏｕｔが、演算部３４からデジタル画像信号として出力される。

前記第１及び第２の垂直画素重み付け加算読み出しモードにおいて、演算部３４から出力されたデジタル信号から最終的な静止画像等を得るには、例えば、図１中のデジタル信号処理部６あるいは画像処理部１３で、垂直方向の重みと同じ重みで水平方向の３画素の重み付け加算処理を行ってもよい。あるいは、固体撮像素子４を水平方向の画素加算し得るように構成しておき、水平方向も重み付け画素加算読み出ししてもよい。この場合、例えば、各列のカラムアンプ２９に垂直信号線２７の信号が直接に入力されないようにし、同色の隣り合う３本の垂直信号線２７の信号を加算し得るように構成し、その加算した信号が各列のカラムアンプ２９に入力されるようにしてもよい。この場合、３つの行の水平３画素加算信号が垂直加算されることになる。この場合、水平３画素、垂直３画素、合計９画素で重み付け加算が行われることになる。

なお、本実施の形態では、電子ビューファインダーモード時や動画撮影時などにおいても、現在のＩＳＯ感度の設定値が閾値ＴＨ１より小さい低感度である場合には、前記垂直画素非加算読み出しモードが行われ、現在のＩＳＯ感度の設定値が閾値ＴＨ１以上でかつ閾値ＴＨ２より小さい中間感度である場合には、前記第１の垂直画素重み付け加算読み出しモードが行われ、現在のＩＳＯ感度の設定値が閾値ＴＨ２以上の高感度である場合には、前記第２の垂直画素重み付け加算読み出しモードが行われるようにすることが出来る。別の方法として、電子ビューファインダーモード時や動画撮影時などにおいては、必要な解像度が低いため、現在のＩＳＯ感度に依らず常に前記第２の垂直画素重み付け加算読み出しモードが行われるようにすることも出来る。この場合、常にノイズを減らした画像を得ることが出来る。これらの場合には、必要に応じて、演算部３４から出力されるデータから適宜間引いたデータを画像表示したり動画として記録するようにしてもよい。

本実施の形態では、前述したように、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、垂直方向の画素加算は行われず、ＩＳＯ感度が中間感度に設定されている場合には、中央の重みの割合が相対的に大きく周辺の重みの割合が相対的に小さい比率（１：３：１）の重みで垂直方向の画素加算が行われ、ＩＳＯ感度が高感度に設定されている場合には、中央の重みの割合が相対的に小さく周辺の重みの割合が相対的に大きい比率（１：１：１）の重みで垂直方向の画素加算が行われる。したがって、本実施の形態によれば、静止画撮影時などにおいて、本来はトレードオフの関係にあるノイズ低減と解像度低下防止とを両立させることができる。

すなわち、ＩＳＯ感度が低感度に設定されている場合には、元々ノイズが少ないため、ノイズ低減を図るべく垂直方向の画素加算を行う必要がない一方で、垂直方向の画素加算を行うと、解像度の低下は免れない。そこで、本実施の形態では、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、垂直方向の画素加算を行わない。静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、ノイズを低減するために垂直方向の画素加算を行うが、ある程度のノイズ低減効果を得ながら解像度の低下を抑えるために、比率（１：３：１）の重みで垂直方向の画素加算を行う。ＩＳＯ感度が高感度に設定されている場合には、ノイズが多くなり、元々解像感も低下している。そこで、本実施の形態では、静止画撮影時などにおいて、解像度の低下を抑えつつ比較的大きいノイズ低減効果を得るために、比率（１：１：１）の重みで垂直方向の画素加算を行う。

なお、本実施の形態では、演算部３４は垂直方向の画素加算の重みを２段階に切り替えられるように構成されているが、本発明では、演算部３４は、その重みを３段階以上に切り替えられるように構成してもよい。

また、本実施の形態では、同色の垂直方向に隣り合う３つの行の信号を加算し得るように構成されているが、本発明では、より多くの行（例えば、５つの行、７つの行など）の信号を加算し得るように構成してもよい。また、本発明では、信号を加算し得る行の数を、制御信号に応じて変更し得るように構成してもよい。この場合、例えば、静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、同色の隣り合う３つの行の信号を垂直加算し、ＩＳＯ感度が高感度に設定されている場合には、同色の隣り合う５つの行の信号を垂直加算するようにしてもよい。これらの点は、後述する第２の実施の形態についても同様である。

［第２の実施の形態］
図５は、本発明の第２の実施の形態による電子カメラの固体撮像素子６４の概略構成を示す回路図であり、図２に対応している。図６は、図５に示す固体撮像素子６４の記憶部３２及び演算部３４の動作を示す説明図であり、図４に対応している。図５及び図６において、図２及び図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。

前記第１の実施の形態では、前述したように、記憶制御部３３は、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られる度に、バケツリレー方式でラインメモリＭ１〜Ｍ５に順次書き込まれるように、ラインメモリＭ１〜Ｍ５を制御する。これに対し、本実施の形態では、記憶制御部３３は、各行の画素ＰＸのデータが、Ａ／Ｄ変換器３１から１行ずつ順次得られる度に、ラインメモリＭ１〜Ｍ５にその順に巡回的に書き込まれるように、ラインメモリＭ１〜Ｍ５を制御する。

これに伴い、本実施の形態では、演算部３４は、５行目出力のタイミングＴ５では、ラインメモリＭ５，Ｍ３，Ｍ１に書き込まれているデータｄａｔａ５，ｄａｔａ３，ｄａｔａ１から、Ｖｏｕｔ＝（ａ×ｄａｔａ５＋ｂ×ｄａｔａ３＋ｃ×ｄａｔａ１）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。演算部３４は、６行目出力のタイミングＴ６では、ラインメモリＭ１，Ｍ４，Ｍ２に書き込まれているデータｄａｔａ１，ｄａｔａ４，ｄａｔａ２から、Ｖｏｕｔ＝（ａ×ｄａｔａ１＋ｂ×ｄａｔａ４＋ｃ×ｄａｔａ２）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。演算部３４は、７行目出力のタイミングＴ７では、Ｖｏｕｔ＝（ａ×ｄａｔａ２＋ｂ×ｄａｔａ５＋ｃ×ｄａｔａ３）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。演算部３４は、８行目出力のタイミングＴ８では、Ｖｏｕｔ＝（ａ×ｄａｔａ３＋ｂ×ｄａｔａ１＋ｃ×ｄａｔａ４）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。演算部３４は、９行目出力のタイミングＴ９では、Ｖｏｕｔ＝（ａ×ｄａｔａ４＋ｂ×ｄａｔａ２＋ｃ×ｄａｔａ５）／（ａ＋ｂ＋ｃ）で表される演算出力Ｖｏｕｔを得る演算を、列毎に行う。そして、演算部３４は、タイミングＴ１０以降は、タイミングＴ５〜Ｔ９の演算を繰り返す。

これによって、本実施の形態においても、前記第１の実施の形態と同じく、各行の画素ＰＸのデータがＡ／Ｄ変換器３１から１行ずつ順次得られてラインメモリＭ１に書き込まれる度に、演算部３４が、最新に読み出された行のデータと、２行前の行のデータと、４行前の行のデータとを、ａ：ｂ：ｃの重みで重み付け加算することになる。この点は、図６を図４と比較することで、理解することができる。

本実施の形態によれば、前記第１の実施の形態と同様の利点が得られる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

例えば、本発明は、ベイヤー配列以外の２行２列の繰り返し周期を持つ色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。

１ 電子カメラ
４，６４ 固体撮像素子
２１ 画素部
２７ 垂直信号線
３１ Ａ／Ｄ変換器
３２ 記憶部
３３ 記憶制御部
３４ 演算部
Ｍ１〜Ｍ５ ラインメモリ

Claims (7)

1. ２次元状に配置された複数の画素を有する画素部と、
   前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
   前記複数の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号をＡＤ変換するＡＤ変換部と、
   前記複数の画素のｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号がＡＤ変換された後のデジタル信号を記憶する記憶部と、
   前記ｐ個の行について前記行毎に前記記憶部に記憶された前記デジタル信号を、２種類以上に切り替え得る重みで重み付け加算する演算部と、
   を備えたことを特徴とする固体撮像素子。
2. 前記演算部は、制御信号に応じて、前記ｐ個の行について前記行毎に前記記憶部に記憶された前記デジタル信号を加算する加算モードと、前記ｐ個の行のうちの１つの行について前記記憶部に記憶された前記デジタル信号を出力する非加算モードとを切り替え得るように構成されたことを特徴とする請求項１記載の固体撮像素子。
3. 前記記憶部は、ｑ個（ｑはｐ以上の整数）の個別記憶部を有し、
   前記ｑ個の個別記憶部にそれぞれ任意の順番で１からｑまでの番号を付したときに、１番の個別記憶部には前記画素部から最新に読み出された行の信号が記憶され、ｋ番（ｋは２からｑまでの整数）の個別記憶部には前記画素部からｋ−１回前に読み出された行の信号が記憶されるように、前記記憶部を制御する記憶制御部を、備えた、
   ことを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記記憶制御部は、前記１番の個別記憶部に前記画素部から最新に読み出された行の信号を記憶させるに先立って、ｋの大きい順に順次、ｋ−１番の個別記憶部に記憶されている行の信号をｋ番の個別記憶部に記憶させる、ことを特徴とする請求項３記載の固体撮像素子。
5. 前記記憶部は、ｑ個（ｑはｐ以上の整数）の個別記憶部を有し、
   前記画素部から最新に読み出された行の信号が前記ｑ個の個別記憶部に順次巡回的に記憶されるように、前記記憶部を制御する記憶制御部を、備えた、
   ことを特徴とする請求項１又は２記載の固体撮像素子。
6. 前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、
   前記ｐ個の行は、１行置きの行である、
   ことを特徴とする請求項１乃至５のいずれかに記載の固体撮像素子。
7. 請求項１乃至６のいずれかに記載の固体撮像素子と、
   ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、
   を備えたことを特徴とする撮像装置。

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