JP2015207948A - 撮像素子及び撮像装置 - Google Patents

Abstract

【課題】必要情報量まで画素数を低減する技術を、画素出力信号の混合処理を行うことにより。解像感を損なわずに効率的に実現する。【解決手段】同一列上の同色画素出力を、複数の垂直出力線に同時出力させて疑似的に画素混合させるとともに、異なる垂直出力線に出力されてきた画素出力毎に異なる増幅度にて増幅させた後、混合処理を行わせる。【選択図】図１

Description

本発明は、撮像素子及び撮像装置に関するものである。

撮像素子を用いた撮像装置としてデジタルカメラがあり、静止画に加えて動画撮影が可能であることが知られている。近年、撮像素子の多画素化により画像情報量が増加している一方、ユーザーからは静止画撮影時の高速連写、動画撮影時における高フレームレート・高解像化が要望されている。撮像素子の画素数は、昨今、優に1000万画素を超えているが、動画については、FULLHDフォーマットにて1920×1080の約200万画素、デジタルシネマにて4096×2160の約880万画素が必要情報量となっている。このため、動画撮影に際しては、動画撮影に合わせた画素数とするため、撮像素子からの画素信号を間引いて読み出す技術が公知としてあるが、間引きによるモアレの発生など画質劣化の要因となるため、解像感を損なわず必要情報量に画素数を低減化する画素加算処理の技術が提案されている。

特許文献１、特許文献２、及び、特許文献３は、画素加算処理の技術を開示する。まず、特許文献１では、撮像装置内の１つの画素列内に複数の垂直信号線を配し、複数行の同時読み出しを可能にすることで読み出し速度を高めている。また、画素加算時に、各垂直信号線に用意された信号読み出し用の保持容量を加算スイッチにより接続することで、各垂直線からの信号を加算平均処理する構成としている。

また、特許文献２では、画素加算を行う読み出しの際、複数行・列にマトリクス状に配置された複数画素に対して規則的なパータンの増幅度で画素信号を読み出すことで、ローパスフィルタ効果を得て画質劣化を抑えている。特許文献３では、垂直方向で加算処理する隣接同色画素を共通の浮遊拡散領域（ＦＤ容量）に繋がる構成とすることで、読み出し時間を長くせず、かつ、ＦＤの寄生容量を大きくせずに画素加算を行うことを可能にしている。

特開２０１１−１６６３７９号公報 特許４７６４９５０号 特開２０１０−３４８９５号公報

上記のように画像加算処理が提案されているが、それぞれ問題を有している。特許文献１においては、垂直方向における加算処理は、加算行数分だけ画素列毎の垂直出力線が必要であり、また、それに合わせた保持容量も必用となることから、数多くの複数行の加算を行う構成としては好適でない。

特許文献２においては、画素配列中の垂直方向の加算は、詳細な説明は省かれているが垂直転送部を水平転送部と同等構成とすれば可能としているので、更に加算用の選択ライン及びスイッチ回路がさらに必要であり回路規模が大きくなる。

特許文献３では、垂直方向に加算する隣接同色画素は、共通の浮遊拡散領域（ＦＤ容量）に繋がっているため、その繋げる分の配線長が長くなり、結局は通常レイアウトより寄生容量を大きくすることになる。

そこで本発明は、画素出力信号の混合処理を効率的に実現するための技術を提供することを目的とする。

上記課題を解決する本発明は、撮像素子であって、
複数の画素ブロックを有する撮像部と、
前記複数の画素ブロックの動作を制御する制御部と、
前記制御部による制御に応じて前記撮像部から出力された信号を処理する処理部と、
前記複数の画素ブロックのうち同一の列方向に配列された画素ブロックごとに設けられた、前記画素ブロックと前記処理部とを接続する第１の出力線及び第２の出力線と
を備え、
前記同一の列方向に配列された画素ブロックは、前記第１の出力線と第２の出力線とのいずれかに交互に接続され、
前記制御部は、前記同一の列方向に配列された画素ブロックにつき、前記第１の出力線に接続された少なくとも２つの画素ブロックと、該２つの画素ブロックに挟まれて位置する前記第２の出力線に接続された画素ブロックとを選択して、前記処理部へ信号を出力させ、
前記処理部は、前記第１の出力線に接続された少なくとも２つの画素ブロックからの第１の出力信号と、前記第２の出力線に接続された画素ブロックからの第２の出力信号とを混合することを特徴とする。

本発明によれば、画素出力信号の混合処理を効率的に実現するための技術を提供することができる。

本発明の撮像装置を示すブロック図。 本発明の第１の実施形態に対応する撮像素子の画素ブロックの構成例を示す図。 本発明の第１の実施形態に対応する撮像素子の構成例を示す図。 本発明の第１の実施形態に対応する撮像素子の画素配置の一例を示す図。 本発明の第１の実施形態に対応する撮像素子における読み出し回路の構成の一例を示す図。 本発明の第１の実施形態に対応する撮像装置のタイミングチャートの一例を示す図。 本発明の第１の実施形態に対応する画素混合御処理の一例を説明するための図。 本発明の第２の実施形態に対応する撮像素子の画素ブロックの構成例を示す図。 本発明の第２の実施形態に対応する撮像素子の構成例を示す図。

[第１の実施形態]
図１は、本発明の第１の実施形態にかかる撮像装置の構成を示す全体ブロック図である。該撮像装置は、例えばデジタルカメラ、デジタルビデオカメラとして実現することができる。また、それ以外に、例えばパーソナルコンピュータ、携帯電話、スマートフォン、ＰＤＡ、タブレット端末などの任意の情報処理端末或いは撮像装置として実現することもできる。

図１に示す撮像装置１００において、撮像部１０１はＣＭＯＳ型の撮像素子を有し、不図示の撮影レンズで結像された被写体像を光電変換して画像信号をする。ＡＦＥ（Analog Front End）１０２は、撮像部１０１からの信号の増幅や黒レベルの調整（ＯＢクランプ）などを行う信号処理回路である。タイミング発生部１１０からＯＢクランプタイミングやＯＢクランプ目標レベルなどを受け取り、それに従って処理を行う。そして、処理を行ったアナログ信号をデジタル信号に変換する。ＤＦＥ（Digital Front End）１０３は、ＡＦＥ１０２で変換された各画素のデジタル信号を受けて画像信号の補正や画素の並び替え等のデジタル処理などを行っている。

画像処理部１０５は、ＤＦＥ１０３から得られた画像信号を現像処理した後、予測符号化処理を行って符号化データを生成し、コントローラ１０６を介して符号化データを記憶媒体１０９に記録する。また、記憶媒体１０９に記録された符号化データを復号処理して表示部１０８に画像を表示する。なお、コントローラ１０６は、撮像装置全体の動作を制御し、操作部１０７からの指示を受けて、タイミング発生部１１０に命令を送るなどの制御も行う。表示部１０８は、ＬＣＤ等の表示装置である。また、記憶媒体１０９は、不揮発性の記憶媒体であって画像を記録するために用いられる。例えば、コンパクトフラッシュ（登録商標）メモリなどを用いることができる。

メモリ１０４は、画像処理部１０５において実施される画像処理のための作業用メモリとして使用される。また、撮像が続いて行われて現像処理が間に合わないときのバッファメモリとしても使用される。操作部１０７は、デジタルカメラを起動させるための電源スイッチ、及び測光処理、測距処理などの撮影準備動作開始やミラー、シャッターを駆動して撮像部１０１から読み出した信号を処理して記憶媒体１０９に書き込む一連の撮像動作の開始を指示するシャッタースイッチなどが含まれる。

次に、図２を参照して撮像部１０１における受光素子を含む画素ブロックの回路構成について説明する。本実施形態に対応する画素ブロックは、複数の受光素子によって単位画素を構成するＣＭＯＳ型の撮像素子として構成される。光信号電荷を発生する光電変換素子であるフォトダイオード２０１は、この例ではアノード側が接地されている。フォトダイオード２０１のカソード側は、転送用トランジスタ２０２を介してフローティングディフュージョン２０６に接続されている。また、フローティングディフュージョン２０６は、増幅用トランジスタ２０４のゲートに接続されている。また、増幅用トランジスタ２０４のゲートには、これをリセットするためのリセット用トランジスタ２０３のソースが接続されている。リセット用トランジスタ２０３のドレインは、電源電圧ＶＤＤに接続されている。さらに、増幅用トランジスタ２０４は、ドレインが電源電圧ＶＤＤに接続され、ソースが選択用トランジスタ２０５のドレインに接続されている。

上記転送用トランジスタ２０２のゲート端子は信号Ｐｔｘにより駆動され、フォトダイオード２０１の信号をフローティングディフュージョン２０６及び増幅用トランジスタ２０４のゲートに転送する。リセット用トランジスタ２０３のゲート端子は信号Ｐｒｅｓにより駆動され、フローティングディフュージョン２０６及びフォトダイオード２０１をリセットする。選択用トランジスタ２０５のゲート端子は信号Ｐｓｅｌにより駆動され、信号は端子Ｖｏｕｔから出力される。端子Ｖｏｕｔは、各画素ブロックの同一列において後述の図３の各々の垂直出力線に接続され、増幅用トランジスタ２０４は、選択用トランジスタ２０５を介して垂直出力線負荷と接続されることで、ソースフォロワアンプとして機能する。

図３は、撮像部１０１における撮像素子の構成例を示すブロック図である。画素領域３００は、図２に示した画素ブロックがアレイ状に複数配列されている。同図中の画素ブロックは、ここでは説明を簡略化するため水平６画素、垂直８画素のみを示すが、水平・垂直方向に所定数繰り返し配置されることで画素領域３００を構成しているものとする。なお、画素領域３００における各画素ブロックの上には、図５に示すようなＲ，Ｇ，Ｂのカラーフィルタがベイヤー状に配置されている。

垂直シフトレジスタ３０１は、信号Ｐｒｅｓｎ、Ｐｔｘｎ、Ｐｓｅｌｎの各々を行選択線を介して画素領域３００に出力し、各画素ブロックの動作（リセット、読み出し等）を制御する制御部として機能する。なお、Ｐｒｅｓ、Ｐｔｘ、Ｐｓｅｌの後に付加される番号ｎは、画素の配列された行番号に対応するものである。上述の行選択線は、同行に配列された各画素ブロックに共通に接続されている。つまり同一行においては、画素ブロックは行選択線に出力される各信号よって同一に選択されることになる。

各画素ブロックからの画素信号およびノイズ信号は、各垂直出力線３０８ａ〜３０８ｌを介して各々の負荷である定電流源３０７ａ〜３０７ｌに接続され、読み出し回路３０２ａ、３０２ｂにて読み出される。垂直出力線は、画素ブロックが配列された同一列上に複線（２線）が備えられており、画素ブロックの端子Ｖｏｕｔの接続先が２行おきに異なる垂直出力線に接続されている。例えば１行目では垂直出力線３０８ａ、１行おいた３行目では垂直出力線３０８ｂに、さらに１行おいた５行目では、また垂直出力線３０８ａに接続される。これはベイヤー上の同一色となる画素ブロックでは、同一列において交互に別垂直線に接続されていることになる。よって、ベイヤー配列における同色と関連づけられる画素ブロックについては、同一の列方向に配列され一方の垂直出力線に接続された２つの画素ブロックの間に、他方の垂直出力線に接続された１つの画素ブロックが挟まれて位置することとなる。同様に残り列においても、各画素ブロックの端子Ｖｏｕｔが同一列の１行おきに異なる垂直出力線に接続される。

読み出し回路３０２ａ及び３０２ｂは、画素領域３００からの出力信号である画素信号およびノイズ信号に対して、増幅および保持、画素加算などの処理を行う処理部として機能する。詳細は後述する。読み出し回路３０２ａ及び３０２ｂにて読みだされた画素信号は、水平転送トランジスタ３０３ａ〜３０３ｌを介して差動増幅器３０５ａ〜３０５ｄに出力され、ノイズ信号はもう一方の水平転送トランジスタ３０４ａ〜３０４ｌを介して差動増幅器３０５ａ〜３０５ｄに出力される。差動増幅器３０５ａ〜３０５ｄは、画素信号とノイズ信号との差分を出力する。また差動増幅器３０５ａ〜３０５ｄは、最終段読み出し回路に相当する。なお、水平シフトレジスタ３０６ａ、３０６ｂは、各列に応じた水平転送トランジスタ３０３ａ〜３０３ｌおよび３０４ａ〜３０４ｌに接続されており、順次オン／オフを制御することで、画素信号およびノイズ信号を差動増幅器３０５ａ〜３０５ｄへ順次転送し、最終出力として順次、画素信号が出力される。なお、水平転送トランジスタについても、撮像装置が持つ不図示の各列の垂直出力線分があり、水平シフトレジスタと接続、制御される。

図４は、図３に示した読み出し回路３０２ａおよび３０２ｂにおける回路例を示す図である。図４については、例として、読み出し回路３０２ａにおける画素３列分となる垂直出力線の６線分を示した図であり、画素数に応じて他列分についても同様に構成されている。読み出し回路３０２ｂも接続先が異なるだけであり、読み出し回路３０２ａと同様の構成となっている。図中破線で囲まれた回路部分は同様の構成であるが、隣接する回路部分毎にて後述する帰還容量４０９、４１０の選択を行う選択トランジスタのオン／オフ制御信号の接続先が異なっており、隣接毎で異なる増幅度を設定することが可能となっている。

以下、代表として垂直出力線３０８aが接続される回路部分について主に説明を行う。各画素ブロックの端子Ｖｏｕｔからの出力は、垂直出力線３０８aを介して容量４０８ａに入力されクランプされる。オペアンプ４０７ａは、容量４０８ａと帰還容量４０９ａ、４１０ａにより反転増幅アンプを構成しており、基準電圧ＶＣＯと、画素ブロックから読み出された画素信号又はノイズ信号との差分を増幅して出力する。

反転増幅アンプの増幅度は、信号ｐｇａ１およびｐｇａ３にて選択される帰還容量４１０ａ、帰還容量４０９ａの負荷容量値で決定される。選択トランジスタ４０２ａは、信号ｐｇａ３により帰還容量４１０ａの接続のオン／オフを制御する。選択トランジスタ４０１ａは、信号ｐｇａ１により帰還容量４０９ａの接続のオン／オフを制御する。

なお、画素ブロックの同一列に配されるもう一方の垂直出力線３０８ｂに接続される回路部では、帰還容量４１０ｂの接続のオン／オフを制御する選択トランジスタ４０２ｂは、別途、信号ｐｇａ４が入力される。帰還容量４０９ｂの接続のオン／オフを制御する選択トランジスタ４０１ｂは、別途、信号ｐｇａ２が入力される。上記構成により、同一列で異なる垂直出力線からの画素出力は、異なる増幅度で読みだすことが可能となっている。クランプトランジスタ４１３ａは、信号ｐｃ０ｒで制御され、帰還容量４０９ａ、４１０ａの両端をショートすることにより、帰還容量４０９ａ、帰還容量４１０ａのリセットおよび後段の保持容量４１１ａ、４１２ａのリセットを行う。オペアンプ４０７ａの出力は、信号ｐｔｎ，ｐｔｓで駆動される転送トランジスタ４０３ａ、４０４ａを介して夫々保持容量４１１ａ、４１２ａに保持される。

ここで、画素ブロックのフローティングディフュージョン２０６をリセットした直後のノイズ信号を保持容量４１１ａに保持し、その後、フローティングディフュージョン２０６に転送した画素信号を保持容量４１２ａに保持する。短絡用トランジスタ４０５ａ、４０５ｂ、４０５ｅ、４０５ｆ、４０５ｉは、画素出力混合処理時において、隣接列の保持容量をショート（短絡）するトランジスタであり、画素信号が保持される各保持容量を信号ｐａｄｄにてショートする。トランジスタ４０６ａ、４０６ｂ、４０６ｅ、４０６ｆ、４０６ｉは、画素出力混合処理時において、隣接列の保持容量をショート（短絡）するトランジスタであり、ここではノイズ信号が保持される各保持容量を信号ｐａｄｄにてショートする。画素出力混合処理時においては、信号ｐａｄｄを一旦オンしオフすることで、画素信号およびノイズ信号を各々の保持容量で加算平均処理化された信号として読み出すこととなる。

なお、本実施形態では３×３画素の出力信号を混合処理する構成であり、既に読み出された垂直方向３画素分に、行方向の３画素分となる６垂直出力線を同一にショートすることで３×３画素の画素出力混合を行うことになる。不図示の撮像装置の領域においても、６垂直出力線毎で繰り返すように構成されている。また、短絡用トランジスタ４０５、４０６の数に応じて水平方向に加算平均される列の数が決まるので、ショートする垂直出力線数を変更するための制御信号用の配線及び切替用トランジスタを追加で設けて、これによりショートする線数を切り替えてもよい。この場合、追加の回路を画素領域３００の外側の読み出し回路３０２に設けるので、回路規模に対する影響は少なくて済む。

図６は、図１乃至図５で説明した撮像装置を駆動するタイミングチャートであり、画素出力混合処理時の動作タイミングを示している。但し、説明を簡略化するため、すでに全画素リセット及び全画素蓄積開始するタイミングは省略し、画素信号の読み出し動作時のタイミングのみを示している。図６においては、信号レベルが『Ｈｉ』状態で駆動されるトランジスタ及びスイッチがＯＮ、『Ｌｏ』状態で駆動されるトランジスタ及びスイッチがＯＦＦするものとする。なお、ここでは隣接同色画素となる縦横３×３画素の出力混合処理の動作の場合となる。

まず、信号Ｐｒｅｓ1、Ｐｒｅｓ３、Ｐｒｅｓ５がＨｉからＬｏになることで、信号Ｐｒｅｓ1、Ｐｒｅｓ３、Ｐｒｅｓ５が入力される各３行のリセット用トランジスタ２０３がＯＦＦし、その選択行の画素ブロックのフローティングディフュージョン２０６が電源ＶＤＤへのリセットから解除される。その後、信号Ｐｓｅｌ1、Ｐｓｅｌ３、Ｐｓｅｌ５がＬｏからＨｉになり各行の各ソースフォロワ出力が各垂直出力線に接続される。この際、信号Ｐｓｅｌ1およびＰｓｅｌ５によって選択される行の出力は、同一の垂直出力線上（３０８ａ）となる。また、信号Ｐｓｅｌ３では、もう一方の垂直出力線上（３０８ｂ）となる。ここで、同一の垂直出力線上に現れる出力値は、以下のようになる。

通常、垂直出力線上に同時出力される場合、出力レベルが高い方（ゲート電位が高い方）の出力値となる。本件においては、構成として、画素の狭ピッチ化等によってソースフォロワアンプを構成するトランジスタのＬＷが十分にとれないことを逆に利用し、出力値がトランジスタ双方の出力の平均値に近い値となることを利用する。

次に、読み出し回路３０２ａ、３０２ｂにおいて増幅度を変化させる帰還容量４０９ａ、４１０a、をふくむ各容量のリセットに先立ち、信号Ｐｇａ１、Ｐｇａ２、Ｐｇａ３、Ｐｇａ４をＨｉにする。その後、信号ｐｃ０ｒをＨｉにすることにより、帰還容量４０９ａ、４１０ａの両端をショートさせるとともに、信号ｐｔｓ、ｐｔｎをＨｉにして転送トランジスタ４０３ａ、４０４ａをＯＮして、保持容量４１１ａ（ｃｔｎ）、４１２ａ（ｃｔｓ）、帰還容量（ｃｆ）４０９ａ、４１０ａ、容量（ｃ０）４０８をリセットする。

その後、信号ｐｔｓ、ｐｔｎをＬｏ、信号ｐｃ０ｒをＬｏにすることで、各容量のリセットを解除する。また、信号ｐｇａ１はＨｉ、信号ｐｇａ３をＬｏにすることで、信号ｐｇａ１が選択トランジスタ４０１ａをＯＮさせ、帰還容量４０９ａを反転増幅アンプの帰還容量として接続する。ここで、アンプの増幅度としては１倍と設定される。また、同時に信号ｐｇａ２はＬｏ、信号ｐｇａ４はＨｉとすることで、同画素列となる別垂直出力線が接続される読み出し回路内において、信号ｐｇａ４が選択トランジスタ４０２ｂをＯＮさせ、帰還容量４１０を反転増幅アンプの帰還容量として接続する。ここで、アンプの増幅度としては２倍と設定される。

その後、信号Ｐｓｅｌ1、Ｐｓｅｌ３、Ｐｓｅｌ５によって選択された行のフローティングディフュージョン２０６のノイズ信号の出力を保持容量（ｃｔｎ）４１１ａに保持するため、信号ｐｔｎをＬo→Ｈｉ→Ｌｏにする。画素信号を保持容量（ｃｔｓ）４１２に保持するために、信号ｐｔｓをＨｉにするとともに、画素信号をフローティングディフュージョン２０６に転送するため、信号ｐｔｘ1、ｐｔｘ３、ｐｔｘ５をＬo→Ｈｉ→Ｌｏにする。その後、信号ｐｔｓをＬｏにすることで、画素信号が保持容量（ｃｔｓ）４１２ａに保持される。

ここまでの駆動動作により、第１行目に接続された画素ブロックからの出力と、第５行目に接続された画素ブロックからの出力は、同垂直出力線にて双方の平均値に近い値となり、増幅度は×1倍のまま、ノイズ信号、画素信号はそれぞれ各保持容量に保持される。また、第３行目に接続された画素ブロックからの出力は、ノイズ信号、画素信号とも増幅度×２倍となって、それぞれ各保持容量に保持される。なお、画素加算時においては、異なる増幅度で読み出すようにしているが、通常の全画素読み出し時においては、使用する帰還容量を同一に選択し、同一の増幅度として読み出すことも何ら問題でない。

その後、信号Ｐｓｅｌ１、Ｐｓｅｌ３、Ｐｓｅｌ５をＬｏにして、信号Ｐｒｅｓ１、Ｐｒｅｓ３、Ｐｒｅｓ５をＨｉにすることで、選択行のフローティングディフュージョン２０６を再びリセットする。次に、水平方向の画素加算処理の動作を開始させるため、信号ｐａｄｄをＨｉ→Ｌｏとし、画素信号側の保持容量をショートさせるトランジスタ４０５ａ、４０５ｂ、４０５ｅ、４０５ｆ、４０５ｉ、をＯＮさせて、各保持容量４１１に平均化した画素信号を保持する。また同時に、ノイズ信号側の保持容量をショートさせるトランジスタ４０６ａ、４０６ｂ、４０６ｅ、４０６ｆ、４０６ｉ、をＯＮさせて、各保持容量４１２に平均化したノイズ信号を保持する。画素信号およびノイズ信号については、３×３画素分の出力信号が混合された値が保持されることになる。そして、水平シフトレジスタ１により信号ｐｈ１１が、水平シフトレジスタ２により信号ｐｈ２１が出力されて、混合処理された画素信号、ノイズ信号が差動増幅器３０５ａ、３０５ｃに入力される。

差動増幅器３０５ａ、３０５ｃによる差分出力が最終出力として、画素混合出力として出力され完了される。信号ｐｈ１１、ｐｈ２１の出力後、不図示の行方向にて隣接する３×３画素の混合された画素信号に対して、水平シフトレジスタ１は差動増幅器３０５ａ、３０５ｂへ、水平シフトレジスタ２は差動増幅器３０５ｃ、３０５ｄへ順次出力するように、時系列に信号Ｐｈを出力する。これを３×３画素の混合された画素信号ごとに繰り返し、混合後の画素出力が順次出力されることになる。

その後、次の３行分において画素出力を混合するために、信号Ｐｓｅｌ４、Ｐｓｅｌ６、Ｐｓｅｌ８がＬｏからＨｉになり、各行の各ソースフォロワ出力が各垂直出力線に接続される。このときに読みだされる信号は、ベイヤー配列により別の色となる。またこの際、信号Ｐｓｅｌ４およびＰｓｅｌ８によって選択される行の出力は、同一画素列において同一の垂直出力線上となるが、先程読みだされた３行分の画素混合出力のときとは、異なるもう一方の垂直出力線上となる。このため使用される反転増幅アンプは、先程のゲインが×１だったものが×２となり×２だったものが×１となるように制御され、読み出される。

次の動作は、上述と同様に読み出されて画素混合信号が順次読み出されることになる。以降の画素においても同様のタイミングで読み出しを行うことで、画素領域分の画素混合信号の読み出しを行うことができる。上記読み出し方法により、垂直方向において重心が加味された１：２：１のフィルター効果が得られた画質となる。

図７は、上記読み出し方法による画素出力混合処理の概念図で、カラーフィルタがＲの加算処理の場合となっている。図に示したように、同列となる同色画素からの出力が１行おきに異なる垂直出力で混合、増幅され、隣接列の同色画素出力信号と混合される。以上の動作により、画素混合処理を行う読み出しを、複数の垂直出力線を用いて同時読み出しをすることで速度の低下を抑え、保持容量を新たに増やす構成とはならないので回路規模構成を著しく増大させることなく、かつ画質劣化を抑えた画像を得られることが可能となる。

なお、上記の例では、３×３画素の出力混合処理について説明したが、同一の配線構成において、５×５、７×７のように出力信号を混合する画素数を拡張することができる。その場合であっても、同一列の画素ブロックに対して設けられた２本の垂直出力線に接続された画素ブロックを交互に選択し、出力信号を混合した際に垂直方向において重心を加味することができる。例えば、５×５の場合、２本の垂直出力線のうち第１の垂直出力線に接続された３つの画素ブロックと、第２の垂直出力線に接続され、該３つの画素ブロックで挟まれる２つの画素ブロックを選択することができる。その際、第１の垂直出力線に接続された３つの画素ブロックは垂直方向における重心位置に相当する画素が含まれるので、当該第１の垂直出力線に接続された画素に対する増幅度を大きくしてもよい。７×７、９×９の場合についても同様である。

なお上記の動作は、画素出力混合時における読み出し動作であるが、画素出力の混合を行わない通常の読みだし動作については、行選択動作を１行毎に行い混合信号ｐａｄｄを選択しない読み出しにより可能となる。高速に読み出すためには、1行おいた２行分を同時選択して、２つの垂直出力線への同時出力と読み出しにより可能となる。

本実施形態によれば、静止画撮影等における連写速度を損ねることなく、また、動画時の画像についても、読み出し速度の低下および回路規模構成を著しく増大させることなく、画素加算処理を行うことが可能となる。また、加算平均される画素信号の増幅度を画素の空間的関係に応じて異ならせることで、フィルター効果により画質劣化を抑えることが可能となる。

［第２の実施形態］
上述の第１の実施形態では１単位画素に対して１つのフローティングディフュージョンを設ける構成例を示したが、ここでは、２単位画素で１つのフローティングディフュージョンを共有する構成する例について説明する。

図８は、本実施形態における受光素子を含む画素ブロックを示す図である。本実施形態の画素ブロックは、フォトダイオードと転送用トランジスタの組み合わせが１つの画素ブロック内に２対設けられている。具体的に、フォトダイオード２０１ａと２０１ｂとに、転送用トランジスタ２０２ａ、２０２ｂがそれぞれ設けられている。一方、フローティングディフュージョン２０６は、２つのフォトダイオード２０１ａ、２０１ｂで共有され、また、増幅用トランジスタ２０４、リセット用トランジスタ２０３、選択用トランジスタ２０５も共有されている。

図９は、本実施例における撮像部１０１の構成例を示すブロック図である。実施例１と異なる点として、垂直方向にてフローティングディフュージョンが２画素で共有されているため、信号Ｐｒｅｓおよび信号Ｐｓｅｌが２行に１行の割合で配線される構成となっている。なお、動作タイミングは、実施形態１にて示した図６のタイミングチャートとほぼ同じであり、画素出力混合処理による読み出しは、実施形態１に対して信号Ｐｒｅｓ、信号Ｐｓｅｌが２行に１行になっている分、改めて行選択をしなくてよい。即ち、実施形態１では、図６に示すように１、３、５行目というように１行おきに選択していたが、本実施形態では垂直方向の２画素が１組の信号Ｐｒｅｓ、信号Ｐｓｅｌで選択可能であるので、１行おきの行選択動作を行う必要がない。その代わり、転送トランジスタの選択により行出力を選択する必要がある。しかし、信号名が変わるだけで実際の動作波形は図６に示したものと同様であるので、説明は省略する。

以上のフローティングディフュージョンを共有する構成においては、更に行選択線の配線を減じることが可能となり、読み出しの速度の低下を抑え且つ画質劣化を抑えられた画像を得られることが可能となる。

１０１：撮像部、１０２：ＡＦＥ、１０３：ＤＦＥ、１０４：メモリ、１０５：画像処理部、１０６：コントローラ、１０７：操作部、１０８：表示部、１０９：記憶媒体、１１０：タイミング発生部

Claims (8)

1. 複数の画素ブロックを有する撮像部と、
   前記複数の画素ブロックの動作を制御する制御部と、
   前記制御部による制御に応じて前記撮像部から出力された信号を処理する処理部と、
   前記複数の画素ブロックのうち同一の列方向に配列された画素ブロックごとに設けられた、前記画素ブロックと前記処理部とを接続する第１の出力線及び第２の出力線と
   を備え、
   前記同一の列方向に配列された画素ブロックは、前記第１の出力線と第２の出力線とのいずれかに交互に接続され、
   前記制御部は、前記同一の列方向に配列された画素ブロックにつき、前記第１の出力線に接続された少なくとも２つの画素ブロックと、該２つの画素ブロックに挟まれて位置する前記第２の出力線に接続された画素ブロックとを選択して、前記処理部へ信号を出力させ、
   前記処理部は、前記第１の出力線に接続された少なくとも２つの画素ブロックからの第１の出力信号と、前記第２の出力線に接続された画素ブロックからの第２の出力信号とを混合する
   ことを特徴とする撮像素子。
2. 前記処理部は、前記混合を、隣接する少なくとも３つの列の画素ブロックからの出力信号について行うことを特徴とする請求項１に記載の撮像素子。
3. 前記処理部は、前記第２の出力信号を前記第１の出力信号よりも高い増幅度にて増幅したのちに、前記混合を行うことを特徴とする請求項１または２に記載の撮像素子。
4. 前記複数の画素ブロックのそれぞれは、ベイヤー配列されたカラーフィルタが有する色と関連づけられ、
   前記処理部は、前記混合を同じ色に関連づけられた画素ブロックからの出力信号について行うことを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
5. 前記処理部は、前記同一の列方向に配列された画素ブロックが、列ごとに交互に接続された第１の処理部と第２の処理部とを備えることを特徴とする請求項４に記載の撮像素子。
6. 前記同一の列方向に配列された画素ブロックが、２つの画素ブロックごとに前記第１の出力線と第２の出力線とのいずれかに交互に接続され、該２つの画素ブロックのそれぞれは前記カラーフィルタの異なる色と関連づけられていることを特徴とする請求項４または５に記載の撮像素子。
7. 前記画素ブロックは、２対の光電変換素子と転送用トランジスタとの組み合わせと、該２対の組み合わせにより共有される、リセット用トランジスタ、フローティングディフュージョン、増幅用トランジスタ及び選択用トランジスタを含み、
   前記２対の組み合わせに含まれる２つの前記光電変換素子は、前記画素ブロック内で前記列方向に配列され、
   前記２つ光電変換素子のそれぞれは、前記カラーフィルタの異なる色と関連づけられ、
   前記制御部は、前記選択を、同じ色に関連づけられた光電変換素子について行うことを特徴とする請求項４または５に記載の撮像素子。
8. 請求項１乃至７のいずれか１項に記載の撮像素子と、
   前記撮像素子で被写体を撮影して得られた画像を処理する画像処理手段と
   を備えることを特徴とする撮像装置。

Images