JP2022106861A - 撮像素子 - Google Patents

Abstract

【課題】画素部からの信号の読み出し時間を短縮する撮像素子を提供する。【解決手段】撮像素子３は、列方向及び行方向に配置された画素１０（０，０）－１０（８，５）と、行方向に配線され列方向に配置された複数の画素から信号が出力される複数の信号線３０ａ－３０ｆと、複数の画素が配置される領域に設けられる接続部ＳＷ２ａ、ＳＷ２ｂ、・・・と、を備える。複数の画素は、行方向に配置される第１画素と第２画素とを有する。複数の信号線は、第１画素から信号が出力される第１信号線と、第２画素から信号が出力される第２信号線とを有する。接続部は、第１画素と第２信号線とを電気的に接続可能である。【選択図】図２

Description

本発明は、撮像素子に関する。

画素部から１行（ライン）単位で信号を出力させる撮像装置が知られている（特許文献１）。しかし、従来の撮像装置は、画素部からの信号の読み出し時間を短縮することが困難であった。

日本国特開２０１１－２３３９４９号公報

本発明の第１の態様によると、撮像素子は、第１方向および前記第１方向と異なる第２方向に配置され、光を光電変換して電荷を生成する複数の光電変換部と、前記第１方向および前記第２方向に配置され、前記光電変換部で生成された電荷に基づく信号を出力する複数の出力部と、前記第２方向に配線され、前記第１方向に配置された複数の前記出力部から信号が出力される複数の信号線と、複数の前記光電変換部と複数の前記出力部とが配置される領域に設けられる接続部と、を備え、複数の前記光電変換部は、前記第１方向に配置される第１光電変換部と第２光電変換部とを有し、複数の前記出力部は、前記第１光電変換部で生成された電荷に基づく第１信号を出力する第１出力部と、前記第２光電変換部で生成された電荷に基づく第２信号を出力する第２出力部とを有し、複数の前記信号線は、前記第１出力部から信号が出力される第１信号線と、前記第２出力部から信号が出力される第２信号線とを有し、前記接続部は、前記第１出力部と前記第２信号線とを電気的に接続可能である。

第１の実施の形態に係る撮像装置の構成を示すブロック図である。 第１の実施の形態に係る撮像素子の一部の構成を示すブロック図である。 第１の実施の形態に係る撮像素子の画素の構成を示す回路図である。 第１の実施の形態に係る撮像素子の一部の構成を示す回路図である。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャートである。 第２の実施の形態に係る撮像素子の一部の構成を示すブロック図である。 第２の実施の形態に係る撮像素子の一部の構成を示す回路図である。 第２の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。

撮像素子３は、例えばＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２により形成された被写体像を撮像する。撮像素子３には、後に詳述するように、光電変換部を有する複数の画素が２次元状に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、入射した光を光電変換して画素信号を生成し、生成した画素信号を制御部４に出力する。画素信号は、光電変換部によって光電変換された電荷に基づいて生成される信号である。

メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。

制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、撮像素子３から出力される画素信号に対して各種の画像処理を行って、画像データを生成する。即ち、制御部４は、画像データを生成する画像生成部４であり、画素信号に基づいて静止画像データや動画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。

制御部４は、撮像素子３の全ての画素の画素信号を読み出す処理（第１の制御モード）と、全画素１０のうち一部の画素（以下、選択画素と称する）を１行単位で順次選択して画素信号を読み出す処理（第２の制御モード）とを行う。また、制御部４は、選択画素を複数行単位で順次選択して画素信号を読み出す処理（第３の制御モード）も行う。例えば、制御部４は、静止画撮影を行う場合に第１の制御モードを行って、全画素の画素信号を読み出す。また、制御部４は、動画撮影を行う場合に第２又は第３の制御モードを行って、全画素のうちの特定の行や列の画素から画素信号を読み出す。

図２を参照して、第１の実施の形態に係る撮像素子３の信号の読み出し方法について説明する。図２は、第１の実施の形態に係る撮像素子３の一部の構成を示すブロック図である。図２に示すように、撮像素子３は、複数の画素１０と、複数のカラム回路部４０（カラム回路部４０ａ～カラム回路部４０ｆ）と、垂直駆動部５０とを備える。画素１０は、第１方向である列方向（垂直方向）、及びそれと交差する第２方向である行方向（水平方向）に複数配置される。

画素１０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光感度を有する３つの色フィルタのいずれかが設けられる。撮像素子３は、Ｒの色フィルタを有する画素（以下、Ｒ画素と称する）１０、Ｇの色フィルタを有する画素（以下、Ｇ画素と称する）１０、及びＢの色フィルタを有する画素（以下、Ｂ画素と称する）１０を有する。Ｒ画素１０と、Ｇ画素１０と、Ｂ画素１０とは、ベイヤー配列に従って配置されている。即ち、Ｒ画素１０とＧ画素１０とが行方向に交互に配置された画素列と、Ｇ画素１０とＢ画素１０とが行方向に交互に配置された画素列とが列方向に交互に並べられている。

なお、図２に示す例では、説明を簡略化するために、画素１０は行方向６画素×列方向９画素のみ図示しているが、撮像素子３は、例えば数百万画素～数億画素、又はそれ以上の画素を有する。また、図２においては、左上隅の画素１０を第１行第１列の画素１０（０，０）とし、右下隅の画素１０を第９行第６列の画素１０（８，５）として、画素１０（０，０）から画素１０（８，５）までの５４個の画素１０を図示している。なお、図２に示した行方向６画素×列方向９画素の５４個の画素は、撮像素子３の撮像面の任意の領域に配置された画素群を表すものであり、図２の第１列～第６列及び第１行～第９行の名称も５４個の画素１０に対して付したものである。従って、撮像素子３では、図２の第６列目の画素１０の右側及び第９行目の画素１０の下側は、勿論のこと、第１列目の画素１０の左側及び第１行目の画素１０の上側にも、画素が存在しうる。

撮像素子３には、第１方向、即ち列方向に並んだ複数の画素１０と共通に接続され第１方向に配置される垂直信号線３０（垂直信号線３０ａ～垂直信号線３０ｆ）が設けられる。言い換えれば垂直信号線は、前記第１方向に配置された複数の画素毎に設けられ、前記第２方向に複数配置される。また、垂直信号線３０に対応して、カラム回路部４０が設けられる。全ての各画素１０には、スイッチＳＷ１（図３の符号Ｍ４）が設けられる。即ち、第１列目の全ての画素１０の各々と垂直信号線３０ａとを接続するスイッチＳＷ１が設けられ、第２列目の全ての画素１０の各々と垂直信号線３０ｂとを接続するスイッチＳＷ１が設けられ、以下同様に、第３列目～第６列目の各列の全ての画素１０の各々と垂直信号線３０ｃ～３０ｆの各々とを接続するスイッチＳＷ１が設けられている。

また、撮像素子３には、第２列目の画素１０のうち、第２行目の画素１０（１，１）に対応してスイッチＳＷ２ａが設けられ、第８行目の画素１０（７，１）に対応してスイッチＳＷ３ａが設けられている。スイッチＳＷ２ａは、接続部２ａであり、画素１０（１，１）と垂直信号線３０ｃとを接続する。スイッチＳＷ３ａは、接続部３ａであり、画素１０（７，１）と垂直信号線３０ａとを接続する。更に、第５列目の画素１０のうち、第２行目の画素１０（１，４）に対応してスイッチＳＷ２ｂが設けられ、第８行目の画素１０（７，４）に対応してスイッチＳＷ３ｂが設けられている。スイッチＳＷ２ｂは、接続部２ｂであり、画素１０（１，４）と垂直信号線３０ｆとを接続する。スイッチＳＷ３ｂは、接続部３ｂであり、画素１０（７，４）と垂直信号線３０ｄとを接続する。スイッチＳＷ２ａ、ＳＷ３ａ、ＳＷ２ｂ、ＳＷ３ｂは、それぞれトランジスタにより構成される。なお、これらのスイッチＳＷ２ａ、ＳＷ３ａ、ＳＷ２ｂ、ＳＷ３ｂは、第３の制御モードの時に使用される、即ちオンされる。

垂直駆動部５０は、カメラ１の制御部４からの信号に基づいて、後述する駆動信号φＴＸ、駆動信号φＲＳ、駆動信号φＳＥＬを各画素１０に供給して、各画素１０の動作を制御する。また、垂直駆動部５０は、スイッチＳＷ２ａ、ＳＷ３ａ、ＳＷ２ｂ、ＳＷ３ｂの各スイッチに信号を供給して、各スイッチをオンオフ制御する。垂直駆動部５０は、画素１０及び各スイッチを制御する制御部５０であり、画素１０から画素信号を垂直信号線３０に読み出す読み出し部５０でもある。

カラム回路部４０は、アナログ／デジタル変換部（ＡＤ変換部）を含んで構成され、各画素１０から垂直信号線３０を介して入力された信号をデジタル信号に変換し、変換後のデジタル信号を出力する。カラム回路部４０から出力された信号は、不図示の信号処理部に入力されて、相関二重サンプリングや信号量を補正する処理等の信号処理が施された後、カメラ１の制御部４に出力される。

垂直駆動部５０は、制御部４により第１の制御モードが設定された場合は、撮像素子３の全ての画素１０から画素信号を読み出す。垂直駆動部５０は、撮像素子３の画素１０を行単位で、図２では第１行目から第９行目に向かって順次選択し、選択した画素１０から画素信号を読み出す。以下に、第１の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直駆動部５０は、第１行目の画素１０である画素１０（０，０）～画素１０（０，５）のスイッチＳＷ１をオン状態（接続状態、導通状態、短絡状態）とする。垂直駆動部５０は、第１行目とは異なる他の行の画素１０のスイッチＳＷ１を、オフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。なお、第１の制御モードにおいては、スイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂは、オフ状態にされる。

第１行目の画素１０（０，０）～画素１０（０，５）の各々の画素信号は、各々の画素１０のスイッチＳＷ１を介して、各々の画素１０に接続された垂直信号線３０ａ～垂直信号線３０ｆに同時に読み出される。詳述すると、画素１０（０，０）の画素信号は、垂直信号線３０ａに読み出され、画素１０（０，１）の画素信号は、垂直信号線３０ｂに読み出され、画素１０（０，２）の画素信号は、垂直信号線３０ｃに読み出される。また、画素１０（０，３）の画素信号は、垂直信号線３０ｄに読み出され、画素１０（０，４）の画素信号は、垂直信号線３０ｅに読み出され、画素１０（０，５）の画素信号は、垂直信号線３０ｆに読み出される。

第１行目の各画素１０からの画素信号の読み出し後に、垂直駆動部５０は、第２行目の画素１０である画素１０（１，０）～画素１０（１，５）のスイッチＳＷ１をオン状態とする。また、垂直駆動部５０は、第２行目とは異なる他の行の画素１０のスイッチＳＷ１をオフ状態とする。第２行目の画素１０（１，０）～画素１０（１，５）の画素信号は、それぞれ垂直信号線３０ａ～垂直信号線３０ｆに同時に読み出される。同様に、撮像素子３では、第３行目から第９行目までの画素１０が行単位で順次選択され、画素１０から垂直信号線３０に画素信号の読み出しが行われる。

このように、第１の制御モードでは、垂直駆動部５０は、撮像素子３の画素１０を行単位で順次選択して、選択した行の画素１０から画素信号を同時に読み出す。各画素１０から順次読み出される画素信号は、カラム回路４０等によって信号処理が施された後に、制御部４に出力される。制御部４は、撮像素子３から出力された全画素１０の画素信号を用いて、画像データ（例えば静止画像データ）を生成する。

垂直駆動部５０は、制御部４により第２の制御モードが設定された場合は、全画素１０のうち一部の画素である選択画素を選択して、画素信号を読み出す。即ち、垂直駆動部５０は、全画素１０のうちから、画素信号を読み出すべき画素を指定する。具体的には、垂直駆動部５０は、全画素１０のうちの特定の行や列の画素を間引いて選択画素を選択し、選択画素から画素信号を読み出す。即ち、垂直駆動部５０は、間引き読み出しを行うことによって、第１の制御モードの場合よりも高速に画素信号を読み出す制御を行う。

垂直駆動部５０は、例えば図２に太線で囲まれた画素１０、即ち画素１０（１，１）、画素１０（４，１）、画素１０（７，１）、画素１０（１，４）、画素１０（４，４）、及び画素１０（７，４）を、選択画素として選択する。図２に示す例では、９画素に１画素の割合で選択画素が選択される。詳述すると、図２の全画素を３画素×３画素の９画素からなる画素ブロック６０～画素ブロック６５に分割した場合の、各画素ブロック内の同一位置の画素が選択される。本実施の形態では、上述の各画素ブロック内の同一位置の画素として、各画素ブロック６０～６５内の中央の画素１０（１，１）、（４，１）、（７，１）、（１，４）、（４，４）、及び（７，４）がそれぞれ選択される。このように選択画素を選択すると、選択された選択画素もベイヤー配列となる。垂直駆動部５０は、選択画素から画素信号を順次読み出す、即ち全画素１０から１／９の間引き読み出しを行う。以下に、第２の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直駆動部５０は、第２行目の画素１０（１，１）及び画素１０（１，４）のそれぞれのスイッチＳＷ１をオン状態とする。垂直駆動部５０は、画素１０（１，１）及び画素１０（１，４）とは異なる他の画素１０のスイッチＳＷ１は、オフ状態とする。なお、第２の制御モードにおいては、スイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂは、オフ状態にされる。画素１０（１，１）の画素信号は、画素１０（１，１）のスイッチＳＷ１を介して垂直信号線３０ｂに読み出され、これと同時に画素１０（１，４）の画素信号は、画素１０（１，４）のスイッチＳＷ１を介して垂直信号線３０ｅに読み出される。

画素１０（１，１）及び画素１０（１，４）からの画素信号の読み出し後に、垂直駆動部５０は、第５行目の画素１０（４，１）及び画素１０（４，４）のそれぞれのスイッチＳＷ１をオン状態とする。垂直駆動部５０は、画素１０（４，１）及び画素１０（４，４）とは異なる他の画素１０のスイッチＳＷ１は、オフ状態にする。画素１０（４，１）の画素信号は、垂直信号線３０ｂに読み出され、これと同時に画素１０（４，４）の画素信号は、垂直信号線３０ｅに読み出される。以下同様に、撮像素子３では、２行置きに、第８行目、第１１行目と選択画素が１行単位で順次選択され、選択画素から垂直信号線３０に画素信号の読み出しが行われる。

このように、第２の制御モードでは、垂直駆動部５０は、撮像素子３の全画素１０のうちの特定の行や列の画素を間引いて選択画素を選択し、選択画素から１行単位で画素信号を順次読み出す。選択画素からの画素信号は、カラム回路４０等による信号処理が施された後に、制御部４に出力される。制御部４は、撮像素子３から出力される選択画素の画素信号を用いて、画像データ（例えば動画像データ）を生成する。

垂直駆動部５０は、制御部４により第３の制御モードが設定された場合は、第２の制御モードの場合と同様に、全画素１０のうちの特定の行や列の画素を間引いて選択画素を選択する。垂直駆動部５０は、例えば第２の制御モードの場合と同様に、図２に太線で囲まれた画素１０、即ち画素１０（１，１）、画素１０（４，１）、画素１０（７，１）、画素１０（１，４）、画素１０（４，４）、及び画素１０（７，４）を、選択画素として選択する。

上述した第２の制御モードの場合は、選択画素は１行毎に選択され、選択画素に対応して設けられる垂直信号線３０（図２の例では垂直信号線３０ｂ、３０ｅ）を介して画素信号が読み出される。このため、第２の制御モードの場合には、垂直信号線３０ａ、垂直信号線３０ｃ、垂直信号線３０ｄ、及び垂直信号線３０ｆは、画素信号の読み出しには用いられない。

第３の制御モードでは、垂直駆動部５０は、垂直信号線３０ａ～３０ｆを用いることで、同一列内の複数の選択画素の画素信号の読み出しを同時に（並列に）行う。具体的には、垂直駆動部５０は、スイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂを制御して、同一列内の複数の選択画素の画素信号を、互いに異なる垂直信号線３０に同時に読み出す。

垂直駆動部５０は、列方向に並んだ３つの画素ブロック６０、６１、６２のうちの一つの画素ブロック（例えば、画素ブロック６１）内の選択画素（例えば、画素１０（４，１））の画素信号を、その画素に対応する垂直信号線３０ｂに読み出す。この信号の読み出しは、スイッチＳＷ１を介して行われる。この読み出しと同時に、垂直駆動部５０は、３つの画素ブロック６０、６１、６２のうちの残りの２つの画素ブロック（例えば、画素ブロック６０、６２）内の選択画素（例えば、画素１０（１，１）、（７，１））の画素信号を、垂直信号線３０ｂに左右方向に隣接する垂直信号線３０ｃ、３０ａに読み出す。これらの信号の読み出しは、それぞれスイッチＳＷ２ａ、ＳＷ３ａを介して行われる。こうして、同一の列（例えば、第２列）内の複数の画素から、画素信号を異なった垂直信号線に同時に読み出すことができる。

垂直駆動部５０は、列方向に並んだ３つの画素ブロック６３、６４、６５内の選択画素（１，４）、（４，４）、（７，４）についても、３つの画素ブロック６０、６１、６２内の選択画素（１，１）、（４，１）、（７，１）の場合と同様に、３つの垂直信号線３０ｄ、３０ｅ、３０ｆに同時に読み出す。即ち、選択画素（１，４）の画素信号が、スイッチＳＷ２ｂを介して垂直信号線３０ｆに読み出され、選択画素（４，４）の画素信号が、選択画素（４，４）のスイッチＳＷ１を介して垂直信号線３０ｅに読み出される。同様に、選択画素（７，４）の画素信号が、スイッチＳＷ３ｂを介して垂直信号線３０ｄに読み出される。以下では、第３の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直駆動部５０は、スイッチＳＷ２ａ及びスイッチＳＷ２ｂをオン状態とする。これにより、画素１０（１，１）は、スイッチＳＷ２ａを介して垂直信号線３０ｃに接続され、画素１０（１，４）は、スイッチＳＷ２ｂを介して垂直信号線３０ｆと接続される。また、垂直駆動部５０は、画素１０（４，１）及び画素１０（４，４）の各々のスイッチＳＷ１をオン状態とする。これにより、画素１０（４，１）は、スイッチＳＷ１を介して垂直信号線３０ｂに接続され、画素１０（４，４）は、スイッチＳＷ１を介して垂直信号線３０ｅに接続される。

更に、垂直駆動部５０は、スイッチＳＷ３ａ及びスイッチＳＷ３ｂをオン状態とする。これにより、画素１０（７，１）は、スイッチＳＷ３ａを介して垂直信号線３０ａに接続され、画素１０（７，４）は、スイッチＳＷ３ｂを介して垂直信号線３０ｄに接続される。なお、画素１０（４，１）及び画素１０（４，４）とは異なる他の画素１０のスイッチＳＷ１は、オフ状態にされる。垂直駆動部５０は、このように各スイッチをオンオフ制御することによって、画素ブロック６０、６１、６２内の選択画素（１，１）、（４，１）、（７，１）を、垂直信号線３０ｃ、３０ｂ、３０ａにそれぞれ接続させる。また、垂直駆動部５０は、画素ブロック６３、６４、６５内の選択画素（１，４）、（４，４）、（７，４）を、垂直信号線３０ｆ、３０ｅ、３０ｄにそれぞれ接続させる。

垂直信号線３０ａには、図２の矢印７０で模式的に示す経路で、画素１０（７，１）から画素信号が読み出される。垂直信号線３０ｂには、矢印７１で示すように画素１０（４，１）から画素信号が読み出され、垂直信号線３０ｃには、矢印７２で示すように画素１０（１，１）から画素信号が読み出される。同様に、垂直信号線３０ｄには、矢印７３で示すように画素１０（７，４）から画素信号が読み出され、垂直信号線３０ｅには、矢印７４で示すように画素１０（４，４）から画素信号が読み出され、垂直信号線３０ｆには、矢印７５で示すように画素１０（１，４）から画素信号が読み出される。こうして、垂直駆動部５０は、第２列内の選択画素のうち、第２行目の画素１０（１，１）、第５行目の画素１０（４，１）、及び第８行目の画素１０（７，１）から、互いに異なる垂直信号線３０に画素信号を同時に読み出す。また、垂直駆動部５０は、第５列内の選択画素のうち、第２行目の画素１０（１，４）、第５行目の画素１０（４，４）、及び第８行目の画素１０（７，４）から、互いに異なる垂直信号線３０に画素信号を同時に読み出す。

同一列内の第２、第５、第８行目の選択画素からの画素信号の読み出し後に、垂直駆動部５０は、同一列内の第１１、第１４、第１７行目の選択画素から画素信号を同時に読み出す。その後も同様にして、撮像素子３では、同一列内の選択画素が３行単位で順次選択され、選択画素から画素信号の読み出しが行われる。

このように、第３の制御モードでは、垂直駆動部５０は、全画素のうち行方向及び列方向の画素を間引いて選択画素を選択し、同一列内の複数の選択画素（本実施の形態では、３個の選択画素）の画素信号を同時に読み出し、その後に次の複数の選択画素の画素信号を同時に読み出す。複数の選択画素毎に順次読み出される画素信号は、カラム回路４０等による信号処理が施された後に、制御部４に出力される。制御部４は、撮像素子３から出力される選択画素の画素信号を用いて、画像データ（例えば動画像データ）を生成する。

上述したように、撮像素子３では、スイッチＳＷ１、スイッチＳＷ２ａ、スイッチＳＷ２ｂ、スイッチＳＷ３ａ、及びスイッチＳＷ３ｂを制御して、複数行の画素１０の画素信号を互いに異なる垂直信号線３０に読み出す。このため、撮像素子３は、同一列内の複数の画素１０から画素信号を同時に読み出すことができる。撮像素子３は、同一列内の各画素１０から画素信号を同一の垂直信号線に順次読み出す場合よりも、短時間で画素信号を読み出すことが可能となる。この結果、動画撮影のフレームレートを向上させることができる。本実施の形態では、撮像素子３は、同一列内の各画素１０から画素信号を同一の垂直信号線に順次読み出す場合と比較して、約１／３の時間で各画素１０から画素信号を読み出すことが可能となり、３倍のフレームレートを実現することができる。

図３～図６を参照して、第１の実施の形態に係る撮像素子３のより詳細な回路構成及び動作について説明する。図３は、第１の実施の形態に係る撮像素子３の画素の構成を示す回路図である。画素１０は、光電変換部１１と、転送部１２と、リセット部１３と、フローティングディフュージョン（ＦＤ）１４と、増幅部１５と、選択部１６とを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。

転送部１２は、駆動信号φＴＸにより制御されるトランジスタＭ１から構成され、光電変換部１１で光電変換された電荷をＦＤ１４に転送する。即ち、転送部１２は、光電変換部１１及びＦＤ１４の間に電荷転送路を形成する。トランジスタＭ１は、転送トランジスタである。ＦＤ１４の容量Ｃは、ＦＤ１４に転送された電荷を蓄積（保持）する。ＦＤ１４は、電荷を蓄積する蓄積部１４である。

増幅部１５は、ＦＤ１４の容量Ｃに蓄積された電荷による信号を増幅して出力する。増幅部１５は、ドレイン（端子）、ゲート（端子）及びソース（端子）がそれぞれ、電源ＶＤＤ、ＦＤ１４及び選択部１６に接続されるトランジスタＭ３により構成される。増幅部１５のソースは、選択部１６を介して垂直信号線３０に接続される。増幅部１５は、不図示の電流源を負荷電流源としてソースフォロワ回路の一部として機能する。トランジスタＭ３は、増幅トランジスタである。

リセット部１３は、駆動信号φＲＳにより制御されるトランジスタＭ２から構成され、容量Ｃの電荷をリセットし、ＦＤ１４の電圧をリセットする。トランジスタＭ２は、リセットトランジスタである。選択部１６は、駆動信号φＳＥＬにより制御されるトランジスタＭ４から構成され、増幅部１５と垂直信号線３０とを接続又は切断する接続部１６である。選択部１６のトランジスタＭ４は、オン状態の場合に、増幅部１５からの信号を垂直信号線３０に出力する。トランジスタＭ４は、選択トランジスタであり、上述した図２におけるスイッチＳＷ１である。

図４は、第１の実施の形態に係る撮像素子３のより詳細な回路構成を示す回路図である。図５は、第２の制御モードの場合の撮像素子３の動作例を示すタイミングチャートである。図６は、第３の制御モードの場合の撮像素子３の動作例を示すタイミングチャートである。

図４に示すように、撮像素子３は、行列状に配置される複数の画素１０と、複数の垂直信号線３０と、垂直駆動部５０とを有する。なお、図４に示す例では、説明を簡略化するために、図２に示す画素ブロック６０、画素ブロック６１、及び画素ブロック６２の画素１０のみを示している。画素ブロック６０及び画素ブロック６２は、それぞれ３×３画素のうちの中央行の３画素のみ図示している。即ち、画素ブロック６０については、画素１０（１，０）～画素１０（１，２）を図示し、画素ブロック６２については、画素１０（７，０）～画素１０（７，２）を図示している。画素ブロック６１については、画素ブロック６１の３×３画素の９個の画素を全て図示している。

図４では、図２のスイッチＳＷ２ａを構成するトランジスタＭ１２、及び図２のスイッチＳＷ３ａを構成するトランジスタＭ１３ａを示している。スイッチＳＷ２ａは、画素１０（１，１）の増幅部１５と選択部１６の間と、垂直信号線３０ｃとを接続する。スイッチＳＷ３ａは、画素１０（７，１）の増幅部１５と選択部１６の間と、垂直信号線３０ａとを接続する。スイッチＳＷ２ａのトランジスタＭ１２及びスイッチＳＷ３ａのトランジスタＭ１３は、それぞれ駆動信号φＳＥＬ４＜１＞、駆動信号φＳＥＬ３＜７＞により制御される。垂直駆動部５０は、駆動信号φＲＳ、駆動信号φＴＸ、及び駆動信号φＳＥＬ０～φＳＥＬ４を、画素１０及びスイッチＳＷ２ａ、ＳＷ３ａに供給して、画素１０及びスイッチＳＷ２ａ、ＳＷ３ａを制御する。

図５に示すタイミングチャートにおいて、横軸は時刻を示しており、第２の制御モードの場合に図４の撮像素子３の各部に入力される制御信号を示している。また、図５において、制御信号がハイレベル（例えば電源電位）の場合に制御信号が入力されるトランジスタ又はスイッチがオン状態となり、制御信号がローレベル（例えば接地電位）の場合に制御信号が入力されるトランジスタ又はスイッチがオフ状態となる。

図５に示す時刻ｔ１では、駆動信号φＲＳ＜１＞がハイレベルになることで、第２行目の選択画素である画素１０（１，１）において、リセット部１３のトランジスタＭ２がオンになる。これにより、画素１０（１，１）において、ＦＤ１４の容量Ｃの電荷がリセットされ、ＦＤ１４の電位がリセット電位になる。また、時刻ｔ１において、駆動信号φＳＥＬ１＜１＞がハイレベルになることで、画素１０（１，１）のリセット電位に基づく信号が、増幅部１５及び選択部１６により垂直信号線３０ｂに出力される。即ち、画素１０（１，１）のＦＤ１４の電荷をリセットした後の信号（リセット信号）が、垂直信号線３０ｂに読み出される。垂直信号線３０ｂに出力された第２行目の画素１０（１，１）からのリセット信号は、カラム回路部４０ｂに入力されてデジタル信号に変換される。

時刻ｔ２では、駆動信号φＴＸ＜１＞がハイレベルになることで、画素１０（１，１）において、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。また、時刻ｔ２では、駆動信号φＳＥＬ１＜１＞がハイレベルであるため、画素１０（１，１）の光電変換部１１で生成された電荷に基づく画素信号が、増幅部１５及び選択部１６によって垂直信号線３０ｂに出力される。垂直信号線３０ｂに出力された第２行目の画素１０（１，１）からの画素信号は、カラム回路部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、リセット信号と画素信号との差分処理を行う相関二重サンプリング等の信号処理を行う。信号処理部は、処理後の画素信号を制御部４に出力する。

時刻ｔ３～時刻ｔ５では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、第５行目の選択画素である画素１０（４，１）からリセット信号の読み出しと、画素信号の読み出しとが行われる。時刻ｔ５～時刻ｔ７では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、第８行目の選択画素である画素１０（７，１）からリセット信号の読み出しと、画素信号の読み出しとが行われる。このように、図５に示す第２の制御モードでは、選択画素を１行単位で順次選択し、画素信号を読み出すことができる。

図６に示すタイミングチャートにおいて、横軸は時刻を示しており、第３の制御モードの場合に図４の撮像素子３の各部に入力される制御信号を示している。図６に示す時刻ｔ１では、駆動信号φＲＳ＜１＞、駆動信号φＲＳ＜４＞、及び駆動信号φＲＳ＜７＞がハイレベルになる。駆動信号φＲＳ＜１＞がハイレベルになることで、第２行目の選択画素である画素１０（１，１）において、リセット部１３のトランジスタＭ２がオンになり、ＦＤ１４の電荷がリセットされる。また、駆動信号φＲＳ＜４＞がハイレベルになることで、第５行目の選択画素である画素１０（４，１）において、リセット部１３のトランジスタＭ２がオンになり、ＦＤ１４の電荷がリセットされる。同様に、駆動信号φＲＳ＜７＞がハイレベルになることで、第８行目の選択画素である画素１０（７，１）において、ＦＤ１４の電荷がリセットされる。

また、時刻ｔ１において、駆動信号φＳＥＬ４＜１＞、駆動信号φＳＥＬ１＜４＞、及び駆動信号φＳＥＬ３＜７＞がハイレベルになる。駆動信号φＳＥＬ４＜１＞がハイレベルになることで、スイッチＳＷ２ａがオン状態となる。これにより、画素１０（１，１）のリセット信号が、画素１０（１，１）の増幅部１５及びスイッチＳＷ２ａにより垂直信号線３０ｃに出力される。また、駆動信号φＳＥＬ１＜４＞がハイレベルになることで、画素１０（４，１）のリセット信号が、画素１０（４，１）の増幅部１５及び選択部１６により垂直信号線３０ｂに出力される。更に、駆動信号φＳＥＬ３＜７＞がハイレベルになることで、スイッチＳＷ３ａがオン状態となる。これにより、画素１０（７，１）のリセット信号が、画素１０（７，１）の増幅部１５及びスイッチＳＷ３ａにより垂直信号線３０ａに出力される。このようにして、垂直信号線３０ａ～３０ｃには、それぞれ画素１０（７，１）、画素１０（４，１）、画素１０（１，１）からリセット信号が同時に読み出される。垂直信号線３０ａ～３０ｃにそれぞれ出力されたリセット信号は、それぞれカラム回路部４０ａ～４０ｃに入力されてデジタル信号に変換される。

時刻ｔ２では、駆動信号φＴＸ＜１＞、駆動信号φＴＸ＜４＞、及び駆動信号φＴＸ＜７＞がハイレベルになる。これにより、画素１０（１，１）、画素１０（４，１）、及び画素１０（７，１）のそれぞれにおいて、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。また、時刻ｔ２では、駆動信号φＳＥＬ４＜１＞がハイレベルであるため、画素１０（１，１）の画素信号が、スイッチＳＷ２ａを介して垂直信号線３０ｃに出力される。また、駆動信号φＳＥＬ１＜４＞がハイレベルであるため、画素１０（４，１）の画素信号が、画素１０（４，１）の選択部１６を介して垂直信号線３０ｂに出力される。更に、駆動信号φＳＥＬ３＜７＞がハイレベルであるため、画素１０（７，１）の画素信号が、スイッチＳＷ３ａを介して垂直信号線３０ａに出力される。

このようにして、垂直信号線３０ａ～３０ｃには、それぞれ画素１０（７，１）、画素１０（４，１）、画素１０（１，１）から画素信号が同時に読み出される。垂直信号線３０ａ～３０ｃにそれぞれ出力された画素信号は、それぞれカラム回路部４０ａ～４０ｃに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、信号処理部に入力される。信号処理部は、相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。

時刻ｔ３以降の期間では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、選択画素が３行単位で順次選択され、リセット信号の読み出しと、画素信号の読み出しとが行われる。このように、図６に示す第３の制御モードでは、選択画素を３行単位で順次選択し、画素信号を複数行単位で同時に読み出すことができる。

次に、第１の制御モードと、第２の制御モードと、第３の制御モードとの使い分けについて説明する。制御部４は、カメラ１が高解像度の静止画撮影を行う場合には、撮像素子３を第１の制御モードで制御する。また、制御部４は、動画撮影やカメラ１が表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合には、撮像素子３を第２の制御モード又は第３の制御モードで制御する。

更に、カメラ１がフレームレートの高い撮影、例えば高速連写撮影や高速動画撮影を行う場合には、制御部４は、画素信号の高速読み出しのために撮像素子３を第３の制御モードで制御する。また、カメラ１が被写体速度検出部を有し、その被写体速度検出部が所定値以上の被写体速度を検出した場合にも、制御部４は、画素信号を高速に読み出して画像のブレを少なくするために、撮像素子３を第３の制御モードで制御する。なお、被写体速度検出部は、例えば、スルー画像の相前後する２枚の画像間の被写体像の移動量から検出することができる。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射光を光電変換して電荷を生成する光電変換部１１を有し、第１方向（列方向）及び第１方向とは異なる第２方向（行方向）に配置された複数の画素１０と、第１方向に配置された複数の画素１０毎に設けられる信号線（垂直信号線３０）と、第１方向に配置された複数の画素１０から、光電変換部１１により生成された電荷に基づく信号を互いに異なる信号線に出力させる制御部（垂直駆動部５０）と、を備える。このようにしたので、画素信号の読み出し時間を短縮することができる。この結果、動画撮影時のフレームレートを向上させることができる。

（２）複数の画素１０は、第１方向に配置された第１画素（例えば画素１０（４，１））及び第２画素（例えば画素１０（１，１））を含む。複数の信号線は、第１及び第２画素に接続される第１の信号線（垂直信号線３０ｂ）と、第１の信号線とは異なる第２の信号線（垂直信号線３０ｃ）とを含む。撮像素子３は、第２画素と第２の信号線とを接続又は切断する第２の接続部（スイッチＳＷ２ａ）を備える。制御部５０は、第２の接続部を接続状態とし、第１画素から信号を第１の信号線に出力させ、第２画素から信号を第２の信号線に出力させる。このようにしたので、同一列内の複数の画素（例えば画素１０（１，１）及び画素１０（４，１））から画素信号を同時に読み出すことができる。

（３）複数の画素１０は、第１の列に配置された第１画素及び第２画素（例えば画素１０（４，１）及び画素１０（１，１））と、第２の列に配置された第３画素及び第４画素（例えば画素１０（４，２）及び画素１０（１，２））とを含む。複数の信号線は、第１及び第２画素に接続される第１の信号線（垂直信号線３０ｂ）と、第３及び第４画素に接続される第２の信号線（垂直信号線３０ｃ）とを含む。撮像素子３は、第２画素と第２の信号線とを接続又は切断する第２の接続部（スイッチＳＷ２ａ）を備える。制御部５０は、第３及び第４画素から第２の信号線への信号の出力を停止させ、第２の接続部を接続状態とし、第１画素から信号を第１の信号線に出力させ、第２画素から信号を第２の信号線に出力させる。このようにしたので、同一列内の複数の画素（例えば画素１０（１，１）及び画素１０（４，１））の画素信号を、互いに異なる垂直信号線に同時に読み出すことができる。

（第２の実施の形態）
図面を参照して、第２の実施の形態に係る撮像装置を説明する。第２の実施の形態の撮像装置は、第３の制御モードの場合に、複数の画素１０の信号を混合して読み出す処理を行う。図７を参照して、第２の実施の形態に係る撮像素子３の信号の読み出し方法について説明する。図７は、第２の実施の形態に係る撮像素子３の一部の構成を示すブロック図である。なお、図７に示す例では、説明を簡略化するために、画素１０は行方向８画素×列方向１１画素のみ図示している。また、左上隅の画素１０を第１行第１列の画素１０（０，０）とし、右下隅の画素１０を第１１行第８列の画素１０（１０，７）として、画素１０（０，０）から画素１０（１０，７）までの８８個の画素１０を図示している。図７に示した行方向８画素×列方向１１画素の８８個の画素１０も、図２に示した画素１０と同様に、撮像素子３の撮像面の任意の領域に配置された画素群を表すものである。

本実施の形態では、選択画素の信号と、選択画素の周囲に配置された選択画素と同色の複数の画素の信号とが、混合される。これにより、本実施の形態では、第１の実施の形態の場合では間引かれる画素の信号を、選択画素の信号に混合した画素信号を得ることができる。カメラ１の制御部４は、混合された画素信号に基づいて画像データを生成する。このため、画像にモアレ等のノイズが生じることを抑制することができる。以下に、詳細に説明する。

図７に太線で囲まれた画素、即ち画素１０（２，２）、画素１０（５，２）、画素１０（８，２）、画素１０（２，５）、画素１０（５，５）、及び画素１０（８，５）は、第１の実施の形態の場合と同様に、選択画素として選択される画素である。即ち、これらの選択画素は、３画素×３画素の９画素からなる画素ブロック６０～６５の各々の中央位置に位置する画素である。従って、９画素に１画素の割合で選択画素が選択される。

画素ブロック６０については、選択画素としてのＲ画素１０（２，２）の信号が、Ｒ画素１０（２，２）の周囲に配置された８個のＲ画素１０の各々の信号と混合される。即ち、垂直駆動部５０は、９個のＲ画素１０の信号を混合した信号を、選択画素１０（２，２）の画素信号として読み出す。詳述すると、Ｒ画素１０（０，０）、Ｒ画素１０（０，２）、Ｒ画素１０（０，４）、Ｒ画素１０（２，０）、Ｒ画素１０（２，２）、Ｒ画素１０（２，４）、Ｒ画素１０（４，０）、Ｒ画素１０（４，２）、及びＲ画素１０（４，４）の９個の画素の信号が混合される。これら９個の画素の信号が混合された信号が、選択画素１０（２，２）の画素信号として、垂直信号線３０ｄに読み出される。

画素ブロック６１については、選択画素としてのＧ画素１０（５，２）の信号が、Ｇ画素１０（５，２）の周囲に配置された８個のＧ画素１０の各々の信号と混合される。即ち、垂直駆動部５０は、９個のＧ画素１０の信号を混合した信号を、選択画素１０（５，２）の画素信号として読み出す。詳述すると、Ｇ画素１０（３，０）、Ｇ画素１０（３，２）、Ｇ画素１０（３，４）、Ｇ画素１０（５，０）、Ｇ画素１０（５，２）、Ｇ画素１０（５，４）、Ｇ画素１０（７，０）、Ｇ画素１０（７，２）、及びＧ画素１０（７，４）の９個の画素の信号が混合される。これら９個の画素の信号が混合された信号が、選択画素１０（５，２）の画素信号として、垂直信号線３０ｃに読み出される。

なお、選択画素としてのＧ画素１０（５，２）の周囲には、上述の８個の同色の画素１０よりも、もっと近傍位置に、Ｇ画素１０（４，１）、Ｇ画素１０（４，３）、Ｇ画素１０（６，１）、及びＧ画素１０（６，３）が存在する。そこで、上述の９個のＧ画素に、Ｇ画素１０（４，１）、Ｇ画素１０（４，３）、Ｇ画素１０（６，１）、及びＧ画素１０（６，３）の４個を加えた合計１３個の画素の信号を混合した信号を、選択画素１０（５，２）の画素信号として読み出してもよい。

画素ブロック６２については、選択画素としてのＲ画素１０（８，２）の信号が、画素ブロック６０の場合と同様に、Ｒ画素１０（８，２）の周囲に配置された８個のＲ画素１０の各々の信号と混合される。これら９個の画素の信号が混合された信号が、選択画素１０（８，２）の画素信号として、垂直信号線３０ｂに読み出される。

画素ブロック６３については、選択画素としてのＧ画素１０（２，５）の信号が、画素ブロック６１の場合と同様に、Ｇ画素１０（２，５）の周囲に配置された８個のＧ画素１０の各々の信号と混合される。これら９個の画素の信号が混合された信号が、選択画素１０（２，５）の画素信号として、垂直信号線３０ｇに読み出される。なお、画素ブロック６３では、画素ブロック６１の場合と同様に、上述の９個のＧ画素に、Ｇ画素１０（１，４）、Ｇ画素１０（１，６）、Ｇ画素１０（３，４）、及びＧ画素１０（３，６）の４個を加えた合計１３個の画素の信号を混合した信号を、選択画素１０（２，５）の画素信号として読み出してもよい。

画素ブロック６４については、選択画素としてのＢ画素１０（５，５）の信号が、Ｂ画素１０（５，５）の周囲に配置された８個のＢ画素１０の各々の信号と混合される。即ち、撮像素子３は、９個のＢ画素１０の信号を混合した信号を、選択画素１０（５，５）の画素信号として読み出す。詳述すると、Ｂ画素１０（３，３）、Ｂ画素１０（３，５）、Ｂ画素１０（３，７）、Ｂ画素１０（５，３）、Ｂ画素１０（５，５）、Ｂ画素１０（５，７）、Ｂ画素１０（７，３）、Ｂ画素１０（７，５）、及びＢ画素１０（７，７）の９個の画素の信号が混合される。これら９個の画素の信号が混合された信号が、選択画素１０（５，５）の画素信号として、垂直信号線３０ｆに読み出される。

画素ブロック６５については、選択画素としてのＧ画素１０（８，５）の信号が、画素ブロック６１、６３の場合と同様に、Ｇ画素１０（８，５）の周囲に配置された８個のＧ画素１０の各々の信号と混合される。これら９個の画素の信号が混合された信号が、選択画素１０（８，５）の画素信号として、垂直信号線３０ｅに読み出される。なお、画素ブロック６５では、画素ブロック６１、６３の場合と同様に、上述の９個のＧ画素に、Ｇ画素１０（７，４）、Ｇ画素１０（７，６）、Ｇ画素１０（９，４）、及びＧ画素１０（９，６）の４個を加えた合計１３個の画素の信号を混合した信号を、選択画素１０（８，５）の画素信号として読み出してもよい。

次に、画素ブロック６０～６５の選択画素の信号とその周囲の同色画素の信号とを混合するための回路構成、及び信号の混合処理についてより詳しく説明する。垂直駆動部５０は、図７に示すスイッチＳＷ２ａ～スイッチＳＷ９ａ、及びスイッチＳＷ２ｂ～スイッチＳＷ９ｂをオン状態とする。また、垂直駆動部５０は、画素１０（５，２）及び画素１０（５，５）の各々のスイッチＳＷ１をオン状態とし、これらの画素とは異なる画素のスイッチＳＷ１はオフ状態とする。

また、詳細は後述するが、同一列（第１列目）の、Ｒ画素１０（０，０）、Ｒ画素１０（２，０）、及びＲ画素１０（４，０）の各々のＦＤ１４（図３参照）が接続部（図８の接続部２０）によって互いに接続される。これにより、Ｒ画素１０（０，０）、Ｒ画素１０（２，０）、及びＲ画素１０（４，０）の各々のＦＤ１４の信号（電荷）が平均化される。同様に、同一列（第３列目）の、Ｒ画素１０（０，２）、Ｒ画素１０（２，２）、及びＲ画素１０（４，２）の各々のＦＤ１４が互いに接続され、Ｒ画素１０（０，２）、Ｒ画素１０（２，２）、及びＲ画素１０（４，２）の各々のＦＤ１４の信号が平均化される。更に、同一列（第５列目）の、Ｒ画素１０（０，４）、Ｒ画素１０（２，４）、及びＲ画素１０（４，４）の各々のＦＤ１４が互いに接続され、Ｒ画素１０（０，４）、Ｒ画素１０（２，４）、及びＲ画素１０（４，４）の各々のＦＤ１４の信号が平均化される。

スイッチＳＷ４ａ、スイッチＳＷ２ａ、及びスイッチＳＷ７ａがオン状態となることで、画素ブロック６０の選択画素であるＲ画素１０（２，２）とそれと同一の行（第３行目）のＲ画素１０（２，０）とＲ画素１０（２，４）とは、垂直信号線３０ｄに接続される。詳述すると、Ｒ画素１０（２，０）はスイッチＳＷ４ａ、ＳＷ２ａを介して、Ｒ画素１０（２，２）はスイッチＳＷ２ａを介して、Ｒ画素１０（２，４）はスイッチＳＷ７ａを介して、それぞれ垂直信号線３０ｄに接続される。

Ｒ画素１０（２，０）、Ｒ画素１０（２，２）、及びＲ画素１０（２，４）が垂直信号線３０ｄに接続されることで、画素１０（２，０）、画素１０（２，２）、及び画素１０（２，４）の各々からの信号が混合される。即ち、Ｒ画素１０（０，０）、（２，０）、（４，０）の平均化された信号と、Ｒ画素１０（０，２）、（２，２）、（４，２）の平均化された信号と、Ｒ画素１０（０，４）、（２，４）、（４，４）の平均化された信号とが混合される。この結果、これら９個のＲ画素１０の信号が混合された信号が、選択画素１０（２，２）による画素信号として、垂直信号線３０ｄに出力される。

また、同一列（第１列目）の、Ｇ画素１０（３，０）、Ｇ画素１０（５，０）、及びＧ画素１０（７，０）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。同様に、同一列（第３列目）の、Ｇ画素１０（３，２）、Ｇ画素１０（５，２）、及びＧ画素１０（７，２）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。更に、同一列（第５列目）の、Ｇ画素１０（３，４）、Ｇ画素１０（５，４）、及びＧ画素１０（７，４）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。

スイッチＳＷ５ａ、スイッチＳＷ８ａ、及び画素１０（５，２）のスイッチＳＷ１がオン状態となることで、画素ブロック６１の選択画素であるＧ画素１０（５，２）とそれと同一の行（第６行目）のＧ画素（５，０）とＧ画素（５，４）とは、垂直信号線３０ｃに接続される。詳述すると、Ｇ画素（５，０）はスイッチＳＷ５ａを介して、Ｇ画素１０（５，２）はスイッチＳＷ１を介して、Ｇ画素（５，４）はスイッチＳＷ８ａを介して、それぞれ垂直信号線３０ｃに接続される。これにより、画素１０（３，０）、画素１０（３，２）、画素１０（３，４）、画素１０（５，０）、画素１０（５，２）、画素１０（５，４）、画素１０（７，０）、画素１０（７，２）、画素１０（７，４）の各々の信号が混合された信号が、選択画素１０（５，２）による画素信号として、垂直信号線３０ｃに出力される。

更に、同一列（第１列目）の、Ｒ画素１０（６，０）、Ｒ画素１０（８，０）、及びＲ画素１０（１０，０）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。同様に、同一列（第３列目）の、Ｒ画素１０（６，２）、Ｒ画素１０（８，２）、及びＲ画素１０（１０，２）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。更に、同一列（第５列目）の、Ｒ画素１０（６，４）、Ｒ画素１０（８，４）、及びＲ画素１０（１０，４）の各々のＦＤ１４が互いに接続されて、各画素のＦＤ１４の信号が平均化される。

スイッチＳＷ６ａ、スイッチＳＷ３ａ、及びスイッチＳＷ９ａがオン状態となることで、画素ブロック６２の選択画素であるＲ画素１０（８，２）とそれと同一の行（第９行目）のＲ画素（８，０）とＲ画素（８，４）とは、垂直信号線３０ｂに接続される。詳述すると、Ｒ画素（８，０）はスイッチＳＷ６ａを介して、Ｒ画素１０（８，２）はスイッチＳＷ３ａを介して、Ｒ画素（８，４）はスイッチＳＷ９ａ及びスイッチＳＷ３ａを介して、それぞれ垂直信号線３０ｂに接続される。これにより、画素１０（６，０）、画素１０（６，２）、画素１０（６，４）、画素１０（８，０）、画素１０（８，２）、画素１０（８，４）、画素１０（１０，０）、画素１０（１０，２）、画素１０（１０，４）の各々の信号が混合された信号が、選択画素１０（８，２）による画素信号として、垂直信号線３０ｂに出力される。

画素ブロック６３については、上述の画素ブロック６０～６２と同様に、選択画素であるＧ画素１０（２，５）と同一行のＧ画素（２，３）及び（２，７）は、スイッチＳＷ２ｂ、スイッチＳＷ４ｂ、スイッチＳＷ７ｂを介して、垂直信号線３０ｇに接続される。また、第４列目のＧ画素１０（０，３）、（２，３）、（４，３）のＦＤ１４が互いに接続される。同様に、第６列目のＧ画素１０（０，５）、（２，５）、（４，５）のＦＤ１４が互いに接続され、第８列目のＧ画素（０，７）、（２，７）、（４，７）のＦＤ１４が互いに接続される。これにより、画素１０（０，３）、画素１０（０，５）、画素１０（０，７）、画素１０（２，３）、画素１０（２，５）、画素１０（２，７）、画素１０（４，３）、画素１０（４，５）、画素１０（４，７）の各々の信号が混合された信号が、選択画素１０（２，５）による画素信号として、垂直信号線３０ｇに出力される。

画素ブロック６４については、上述の画素ブロック６０～６２と同様に、選択画素であるＢ画素１０（５，５）と同一行のＢ画素１０（５，３）及び（５，７）は、画素１０（５，５）のスイッチＳＷ１、スイッチＳＷ５ｂ、スイッチＳＷ８ｂを介して、垂直信号線３０ｆに接続される。また、第４列目のＢ画素１０（３，３）、（５，３）、（７，３）のＦＤ１４が互いに接続される。同様に、第６列目のＢ画素１０（３，５）、（５，５）、（７，５）のＦＤ１４が互いに接続され、第８列目のＢ画素１０（３，７）、（５，７）、（７，７）のＦＤ１４が互いに接続される。これにより、画素１０（３，３）、画素１０（３，５）、画素１０（３，７）、画素１０（５，３）、画素１０（５，５）、画素１０（５，７）、画素１０（７，３）、画素１０（７，５）、画素１０（７，７）の各々の信号が混合された信号が、選択画素１０（５，５）による画素信号として、垂直信号線３０ｆに出力される。

画素ブロック６５については、上述の画素ブロック６０～６２と同様に、選択画素であるＧ画素１０（８，５）と同一行のＧ画素（８，３）及び（８，７）は、スイッチＳＷ３ｂ、スイッチＳＷ６ｂ、スイッチＳＷ９ｂを介して、垂直信号線３０ｅに接続される。また、第４列目のＧ画素（６，３）、（８，３）、（１０，３）のＦＤ１４が互いに接続さる。同様に、第６列目のＧ画素（６，５）、（８，５）、（１０，５）のＦＤ１４が互いに接続され、第８列目のＧ画素（６，７）、（８，７）、（１０，７）のＦＤ１４が互いに接続される。これにより、画素１０（６，３）、画素１０（６，５）、画素１０（６，７）、画素１０（８，３）、画素１０（８，５）、画素１０（８，７）、画素１０（１０，３）、画素１０（１０，５）、画素１０（１０，７）の各々の信号が混合された信号が、選択画素１０（８，５）による画素信号として、垂直信号線３０ｅに出力される。
以下では、図８及び図９を参照して、撮像素子のより詳細な構成及び動作について更に詳細に説明する。

図８は、第２の実施の形態に係る撮像素子３のより詳細な回路構成を示す回路図である。図９は、第３の制御モードの場合の撮像素子３の動作例を示すタイミングチャートである。なお、図８に示す例では、説明を簡略化するために、図７に示す複数の画素のうちの一部の画素のみを図示している。即ち、図８では、画素１０（２，０）、画素１０（２，２）、画素１０（２，４）、画素１０（３，０）、画素１０（３，２）、画素１０（３，４）、画素１０（５，０）、画素１０（５，２）、画素１０（５，４）、画素１０（７，０）、画素１０（７，２）、画素１０（７，４）、画素１０（８，０）、画素１０（８，２）、及び画素１０（８，４）を示している。

図８に示すように、全ての各画素１０には、接続部２０が設けられる。接続部２０は、駆動信号φＦＤ＿ＡＤＤにより制御されるトランジスタＭ２０から構成され、列方向にそれぞれ配置される複数の画素１０の各々のＦＤ１４を接続又は切断する。垂直駆動部５０は、駆動信号φＲＳ、駆動信号φＴＸ、駆動信号φＳＥＬ０～φＳＥＬ４、及び駆動信号φＦＤ＿ＡＤＤを、画素１０及びスイッチＳＷ２ａ、ＳＷ３ａ、ＳＷ４ａ、ＳＷ５ａ、ＳＷ６ａ、ＳＷ７ａ、ＳＷ８ａ、ＳＷ９ａに供給して、画素１０及び各スイッチを制御する。

スイッチＳＷ２ａは、トランジスタＭ１２により構成され、画素１０（２，２）の増幅部１５と選択部１６の間と、垂直信号線３０ｄとを接続する。スイッチＳＷ３ａは、トランジスタＭ１３により構成され、画素１０（８，２）の増幅部１５と選択部１６の間と、垂直信号線３０ｂとを接続する。

スイッチＳＷ４ａは、トランジスタＭ１４により構成され、画素１０（２，０）の増幅部１５と選択部１６の間と、画素１０（２，２）の増幅部１５と選択部１６の間とを接続する。スイッチＳＷ５ａは、トランジスタＭ１５により構成され、画素１０（５，０）の増幅部１５と選択部１６の間と、垂直信号線３０ｃとを接続する。スイッチＳＷ６ａは、トランジスタＭ１６により構成され、画素１０（８，０）の増幅部１５と選択部１６の間と、垂直信号線３０ｂとを接続する。

スイッチＳＷ７ａは、トランジスタＭ１７により構成され、画素１０（２，４）の増幅部１５と選択部１６の間と、垂直信号線３０ｄとを接続する。スイッチＳＷ８ａは、トランジスタＭ１８により構成され、画素１０（５，４）の増幅部１５と選択部１６の間と、垂直信号線３０ｃとを接続する。スイッチＳＷ９ａは、トランジスタＭ１９により構成され、画素１０（８，４）の増幅部１５と選択部１６の間と、画素１０（８，２）の増幅部１５と選択部１６の間とを接続する。

図９に示すタイミングチャートにおいて、横軸は時刻を示しており、第３の制御モードの場合に図８の撮像素子３の各部に入力される制御信号を示している。図９に示す時刻ｔ１では、駆動信号φＦＤ＿ＡＤＤ＜１＞、駆動信号φＦＤ＿ＡＤＤ＜４＞、駆動信号φＦＤ＿ＡＤＤ＜５＞、及び駆動信号φＦＤ＿ＡＤＤ＜７＞がハイレベルになる。駆動信号φＦＤ＿ＡＤＤ＜４＞及び駆動信号φＦＤ＿ＡＤＤ＜５＞がハイレベルになることで、画素１０（５，０）、画素１０（５，２）、画素１０（５，４）、画素１０（７，０）、画素１０（７，２）、及び画素１０（７，４）において、接続部２０のトランジスタＭ２０がオン状態となる。これにより、画素１０（３，０）、画素１０（５，０）、及び画素１０（７，０）の各々のＦＤ１４の容量Ｃが互いに電気的に接続される。同様に、画素１０（３，２）、画素１０（５，２）、及び画素１０（７，２）の各々の容量Ｃが互いに電気的に接続され、画素１０（３，４）、画素１０（５，４）、及び画素１０（７，４）の各々の容量Ｃが互いに電気的に接続される。

同様に、駆動信号φＦＤ＿ＡＤＤ＜１＞がハイレベルになり、図７に示す画素１０（０，０）、画素１０（２，０）、及び画素１０（４，０）の各々の容量Ｃが互いに接続される。また、画素１０（０，２）、画素１０（２，２）、及び画素１０（４，２）の各々の容量Ｃが互いに接続され、画素１０（０，４）、画素１０（２，４）、及び画素１０（４，４）の各々の容量Ｃが互いに接続される。更に、駆動信号φＦＤ＿ＡＤＤ＜７＞がハイレベルになり、画素１０（６，０）、画素１０（８，０）、及び画素１０（１０，０）の各々の容量Ｃが互いに接続される。また、画素１０（６，２）、画素１０（８，２）、及び画素１０（１０，２）の各々の容量Ｃが互いに接続され、画素１０（６，４）、画素１０（８，４）、及び画素１０（１０，４）の各々の容量Ｃが互いに接続される。

また、時刻ｔ１において、駆動信号φＲＳ＜１＞、駆動信号φＲＳ＜３＞、駆動信号φＲＳ＜４＞、駆動信号φＲＳ＜５＞、及び駆動信号φＲＳ＜７＞がハイレベルになる。駆動信号φＲＳ＜１＞がハイレベルになることで、画素１０（２，０）、画素１０（２，２）、及び画素１０（２，４）において、リセット部１３のトランジスタＭ２がオンになり、ＦＤ１４の電荷がリセットされる。この場合、上述したように、列方向の３つの画素１０の容量Ｃが接続されているため、画素１０（０，０）、画素１０（２，０）、及び画素１０（４，０）のＦＤ１４の電位が平均化される。また、画素１０（０，２）、画素１０（２，２）、及び画素１０（４，２）のＦＤ１４の電位が平均化され、画素１０（０，４）、画素１０（２，４）、及び画素１０（４、４）のＦＤ１４の電位が平均化される。

駆動信号φＲＳ＜３＞がハイレベルになることで、画素１０（３，０）、画素１０（３，２）、及び画素１０（３，４）において、ＦＤ１４の電荷がリセットされる。また、駆動信号φＲＳ＜４＞がハイレベルになることで、画素１０（５，０）、画素１０（５，２）、及び画素１０（５，４）において、ＦＤ１４の電荷がリセットされる。更に、駆動信号φＲＳ＜５＞がハイレベルになることで、画素１０（７，０）、画素１０（７，２）、及び画素１０（７，４）において、ＦＤ１４の電荷がリセットされる。この場合、画素１０（３，０）、画素１０（５，０）、及び画素１０（７，０）の各々のＦＤ１４が接続されているため、画素１０（３，０）、画素１０（５，０）、及び画素１０（７，０）のＦＤ１４の電位が平均化される。同様に、画素１０（３，２）、画素１０（５，２）、及び画素１０（７，２）のＦＤ１４の電位が平均化され、画素１０（３，４）、画素１０（５，４）、及び画素１０（７、４）のＦＤ１４の電位が平均化される。

駆動信号φＲＳ＜７＞がハイレベルになることで、画素１０（８，０）、画素１０（８，２）、及び画素１０（８，４）において、ＦＤ１４の電荷がリセットされる。また、画素１０（６，０）、画素１０（８，０）、及び画素１０（１０，０）のＦＤ１４の電位が平均化される。同様に、画素１０（６，２）、画素１０（８，２）、及び画素１０（１０，２）のＦＤ１４の電位が平均化され、画素１０（６，４）、画素１０（８，４）、及び画素１０（１０，４）のＦＤ１４の電位が平均化される。

更に、時刻ｔ１において、駆動信号φＳＥＬ３＜１＞、駆動信号φＳＥＬ４＜１＞、駆動信号φＳＥＬ１＜４＞、駆動信号φＳＥＬ３＜４＞、駆動信号φＳＥＬ４＜４＞、駆動信号φＳＥＬ３＜７＞、及び駆動信号φＳＥＬ４＜７＞がハイレベルになる。

駆動信号φＳＥＬ３＜１＞がハイレベルになることで、スイッチＳＷ４ａ及びスイッチＳＷ７ａがそれぞれオン状態となり、駆動信号φＳＥＬ４＜１＞がハイレベルになることで、スイッチＳＷ２ａがオン状態となる。これにより、画素１０（２，０）、画素１０（２，２）、及び画素１０（２，４）の各々の増幅部１５のトランジスタＭ３のソース端子が、垂直信号線３０ｄに電気的に接続される。垂直信号線３０ｄでは、画素１０（２，０）の信号、画素１０（２，２）の信号、及び画素１０（２，４）の信号が混合される。この結果、画素１０（０，０）、画素１０（０，２）、画素１０（０，４）、画素１０（２，０）、画素１０（２，２）、画素１０（２，４）、画素１０（４，０）、画素１０（４，２）、及び画素１０（４，４）の９個の画素の信号が混合された信号が、選択画素１０（２，２）のリセット信号として、垂直信号線３０ｄに出力される。

駆動信号φＳＥＬ１＜４＞がハイレベルになることで、画素１０（５，２）の選択部１６のトランジスタＭ４がオン状態となる。また、駆動信号φＳＥＬ３＜４＞がハイレベルになることで、スイッチＳＷ５ａがオン状態となり、駆動信号φＳＥＬ４＜４＞がハイレベルになることで、スイッチＳＷ８ａがオン状態となる。これにより、画素１０（５，０）、画素１０（５，２）、及び画素１０（５，４）の各々の増幅部１５のトランジスタＭ３のソース端子が、垂直信号線３０ｃに電気的に接続される。これにより、画素１０（３，０）、画素１０（３，２）、画素１０（３，４）、画素１０（５，０）、画素１０（５，２）、画素１０（５，４）、画素１０（７，０）、画素１０（７，２）、及び画素１０（７，４）の９個の画素の信号が混合された信号が、選択画素１０（５，２）のリセット信号として、垂直信号線３０ｃに出力される。

駆動信号φＳＥＬ３＜７＞がハイレベルになることで、スイッチＳＷ３ａがオン状態となり、駆動信号φＳＥＬ４＜７＞がハイレベルになることで、スイッチＳＷ６ａ及びスイッチＳＷ９ａがそれぞれオン状態となる。これにより、画素１０（８，０）、画素１０（８，２）、及び画素１０（８，４）の各々の増幅部１５のトランジスタＭ３のソース端子が、垂直信号線３０ｂに電気的に接続される。画素１０（６，０）、画素１０（６，２）、画素１０（６，４）、画素１０（８，０）、画素１０（８，２）、画素１０（８，４）、画素１０（１０，０）、画素１０（１０，２）、及び画素１０（１０，４）の９個の画素の信号が混合された信号が、選択画素１０（８，２）のリセット信号として、垂直信号線３０ｂに出力される。垂直信号線３０ｂ～３０ｄにそれぞれ出力されたリセット信号は、それぞれ図７に示したカラム回路部４０ｂ～４０ｄに入力されてデジタル信号に変換される。

時刻ｔ２では、駆動信号φＴＸ＜１＞、駆動信号φＴＸ＜３＞、駆動信号φＴＸ＜４＞、駆動信号φＴＸ＜５＞、及び駆動信号φＴＸ＜７＞がハイレベルになる。駆動信号φＴＸ＜１＞がハイレベルになることで、画素１０（２，０）、画素１０（２，２）、及び画素１０（２，４）において、転送部１２のトランジスタＭ１がオンになり、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。この場合、上述したように、列方向の３つの画素１０の容量Ｃが接続されているため、画素１０（０，０）、画素１０（２，０）、及び画素１０（４，０）の各々の光電変換部１１で生成された電荷が３つの容量Ｃに分配されて、ＦＤ１４の電位が平均化される。画素１０（０，０）、画素１０（２，０）、及び画素１０（４，０）の各々の光電変換部１１で生成された電荷が、加算平均化されるともいえる。同様に、画素１０（０，２）、画素１０（２，２）、及び画素１０（４，２）のＦＤ１４の電位が平均化され、画素１０（０，４）、画素１０（２，４）、及び画素１０（４，４）のＦＤ１４の電位が平均化される。

駆動信号φＴＸ＜３＞がハイレベルになることで、画素１０（３，０）、画素１０（３，２）、及び画素１０（３，４）において、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。また、駆動信号φＴＸ＜４＞がハイレベルになることで、画素１０（５，０）、画素１０（５，２）、及び画素１０（５，４）において、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。駆動信号φＴＸ＜５＞がハイレベルになることで、画素１０（７，０）、画素１０（７，２）、及び画素１０（７，４）において、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。この場合、画素１０（３，０）、画素１０（５，０）、及び画素１０（７，０）の各々のＦＤ１４が接続されているため、画素１０（３，０）、画素１０（５，０）、及び画素１０（７，０）のＦＤ１４の電位が平均化される。同様に、画素１０（３，２）、画素１０（５，２）、及び画素１０（７，２）のＦＤ１４の電位が平均化され、画素１０（３，４）、画素１０（５，４）、及び画素１０（７，４）のＦＤ１４の電位が平均化される。

更に、駆動信号φＴＸ＜７＞がハイレベルになることで、画素１０（８，０）、画素１０（８，２）、及び画素１０（８，４）において、光電変換部１１で光電変換された電荷がＦＤ１４に転送される。また、画素１０（６，０）、画素１０（８，０）、及び画素１０（１０，０）のＦＤ１４の電位が平均化される。同様に、画素１０（６，２）、画素１０（８，２）、及び画素１０（１０，２）のＦＤ１４の電位が平均化され、画素１０（６，４）、画素１０（８，４）、及び画素１０（１０，４）のＦＤ１４の電位が平均化される。

また、時刻ｔ２では、駆動信号φＳＥＬ３＜１＞及び駆動信号φＳＥＬ４＜１＞がハイレベルであるため、垂直信号線３０ｄでは、画素１０（２，０）の信号、画素１０（２，２）の信号、及び画素１０（２，４）の信号が混合される。これにより、画素１０（０，０）、画素１０（０，２）、画素１０（０，４）、画素１０（２，０）、画素１０（２，２）、画素１０（２，４）、画素１０（４，０）、画素１０（４，２）、及び画素１０（４，４）の９個の画素の信号が混合された信号が、選択画素１０（２，２）の画素信号として、垂直信号線３０ｄに出力される。

また、時刻ｔ２では、駆動信号φＳＥＬ１＜４＞、駆動信号φＳＥＬ３＜４＞、及び駆動信号φＳＥＬ４＜４＞がハイレベルであるため、垂直信号線３０ｃでは、画素１０（５，０）、画素１０（５，２）、及び画素１０（５，４）の信号が混合される。これにより、画素１０（３，０）、画素１０（３，２）、画素１０（３，４）、画素１０（５，０）、画素１０（５，２）、画素１０（５，４）、画素１０（７，０）、画素１０（７，２）、及び画素１０（７，４）の９個の画素の信号が混合された信号が、選択画素１０（５，２）の画素信号として、垂直信号線３０ｃに出力される。

更に、時刻ｔ２では、駆動信号φＳＥＬ３＜７＞及び駆動信号φＳＥＬ４＜７＞がハイレベルであるため、垂直信号線３０ｂでは、画素１０（８，０）、画素１０（８，２）、及び画素１０（８，４）の信号が混合される。これにより、画素１０（６，０）、画素１０（６，２）、画素１０（６，４）、画素１０（８，０）、画素１０（８，２）、画素１０（８，４）、画素１０（１０，０）、画素１０（１０，２）、及び画素１０（１０，４）の９個の画素の信号が混合された信号が、選択画素１０（８，２）の画素信号として、垂直信号線３０ｂに出力される。

垂直信号線３０ｂ～３０ｄにそれぞれ出力された画素信号は、それぞれカラム回路部４０ｂ～４０ｄに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、信号処理部に入力される。信号処理部は、相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。

時刻ｔ３以降の期間では、時刻ｔ１から時刻ｔ３までの期間の場合と同様にして、３行分の選択画素とその周囲の同色画素が順次選択され、リセット信号の読み出しと、画素信号の読み出しとが行われる。このように、第３の制御モードでは、選択画素を３行単位で順次選択し、画素信号を複数行単位で同時に読み出すことができる。また、選択画素の信号とその周囲の同色画素の信号とを混合した信号を、選択画素の画素信号として読み出すことができる。

上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（４）撮像素子３は、第１画素と第１及び第２画素とは異なる他の画素の各々の蓄積部１４を接続又は切断する第３の接続部２０を備える。制御部５０は、第３の接続部２０を接続状態とし、第１画素及び他の画素の光電変換部１１で生成された電荷を加算した電荷に基づく信号を第１の信号線に出力させる。このようにしたので、複数の画素１０の各々で光電変換された電荷を加算平均化した電荷に基づく信号を、垂直信号線３０に読み出すことができる。このため、選択画素の信号と、選択画素の周囲の同色画素の信号とを混合した信号を、垂直信号線３０に読み出すことができる。また、この混合された画素信号に基づいて画像データが生成されるため、画像にモアレ等のノイズが生じることを抑制することができる。

（５）制御部５０は、第１画素から信号を第１の信号線に出力させると共に、第１及び第２画素とは異なる他の画素から信号を第１の信号線に出力させる。本実施の形態では、制御部５０は、例えば画素１０（２，０）の信号、画素１０（２，２）の信号、及び画素１０（２，４）の信号を同時に垂直信号線３０ｄに出力させる。これにより、撮像素子３は、画素１０（２，０）の信号、画素１０（２，２）の信号、及び画素１０（２，４）の信号を、垂直信号線３０ｄにおいて混合することができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
上述した実施の形態では、選択画素を３行単位で順次選択し、画素信号を３行単位で同時に読み出す例について説明した。しかし、選択画素を２行単位で順次選択し、画素信号を２行単位で同時に読み出すようにしてもよい。この場合に、画素信号が読み出されない垂直信号線に対応して設けられるＡＤ変換部の動作を休止してもよい。これにより、撮像素子の消費電力を低減させることができる。

（変形例２）
上述した第２の実施の形態では、列方向の複数の画素の各々のＦＤ１４を互いに接続すると共に、行方向の複数の画素を同一の垂直信号線３０に接続することで、列方向及び行方向の複数の画素の信号を混合する例について説明したが、信号の混合の方法はこれに限らない。例えば、行方向の複数の画素の各々のＦＤ１４を互いに接続すると共に、列方向の複数の画素を同一の垂直信号線３０に接続することで、複数の画素の信号を混合するようにしてもよい。また、行方向及び列方向の複数の画素の各々のＦＤ１４を互いに接続することで、複数の画素の信号を混合するようにしてもよい。

（変形例３）
上述した実施の形態では、撮像素子３に、スイッチＳＷ２ａ～スイッチＳＷ９ａ、及びスイッチＳＷ２ｂ～スイッチＳＷ９ｂを配置する例について説明した。しかし、撮像素子３に配置するスイッチの数は任意の数としてよい。スイッチの配置数を増やして、同一列内の任意の数の画素から、互いに異なる垂直信号線に画素信号を同時に読み出すことができるように構成してもよい。例えば、５画素×５画素の２５画素に１画素の割合で選択画素が選択された場合に、同一列内の５つの選択画素の各々の画素信号を、それぞれ異なる垂直信号線（例えば垂直信号線３０ａ～３０ｅ）に読み出すようにする。これにより、同一列内の各画素から画素信号を同一の垂直信号線に順次読み出す場合と比較して、約１／５の時間で画素信号を読み出すことが可能となり、５倍のフレームレートを実現することができる。

（変形例４）
上述した実施の形態及び変形例では、撮像素子３には、Ｒ画素とＧ画素とＢ画素とを配置する例について説明した。しかし、Ｗ（白）の色フィルタを有するＷ画素や、ＢＫ（黒）の色フィルタを有するＢＫ画素を配置してもよい。

（変形例５）
上述した実施の形態では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。

（変形例６）
上述の実施の形態及び変形例で説明した撮像素子及び撮像装置は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。

（変形例７）
上述した実施の形態および変形例で説明した撮像素子を、複数の基板（例えば、複数の半導体基板）を積層して構成される積層センサ（積層型の撮像素子）に適用してもよい。例えば、複数の画素１０は１層目の基板に配置し、カラム回路４０と垂直駆動部５０とは２層目の基板に配置し、複数の垂直信号線３０は１層目の基板と２層目の基板との間に配置する。複数の画素１０と垂直駆動部５０とは１層目の基板に配置し、カラム回路４０は２層目の基板に配置してもよい。また、積層センサは３層以上にしてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１７年第６５７７７号（２０１７年３月２９日出願）

３ 撮像素子、４ 制御部、１０ 画素、１１ 光電変換部、３０ 垂直信号線、５０ 垂直駆動部

Claims (1)

1. 第１方向および前記第１方向と異なる第２方向に配置され、光を光電変換して電荷を生成する複数の光電変換部と、
   前記第１方向および前記第２方向に配置され、前記光電変換部で生成された電荷に基づく信号を出力する複数の出力部と、
   前記第２方向に配線され、前記第１方向に配置された複数の前記出力部から信号が出力される複数の信号線と、
   複数の前記光電変換部と複数の前記出力部とが配置される領域に設けられる接続部と、
   を備え、
   複数の前記光電変換部は、前記第１方向に配置される第１光電変換部と第２光電変換部とを有し、
   複数の前記出力部は、前記第１光電変換部で生成された電荷に基づく第１信号を出力する第１出力部と、前記第２光電変換部で生成された電荷に基づく第２信号を出力する第２出力部とを有し、
   複数の前記信号線は、前記第１出力部から信号が出力される第１信号線と、前記第２出力部から信号が出力される第２信号線とを有し、
   前記接続部は、前記第１出力部と前記第２信号線とを電気的に接続可能である撮像素子。
   
   
   

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