JPWO2018181583A1 - 撮像素子および電子カメラ - Google Patents

Abstract

撮像素子は、光を光電変換して電荷を生成する光電変換部を有し、前記光電変換部で生成された電荷に基づく信号を出力し、第１方向に配置される複数の画素と、複数の前記画素のうちの一部の画素から信号が出力される第１の信号線と、複数の前記画素のうちの他の画素から信号が出力される第２の信号線と、前記第１の信号線に出力され、前記一部の画素の信号が混合した信号と前記第２の信号線に出力された信号との演算を行う演算部と、を備える。

Description

本発明は、撮像素子および電子カメラに関する。

垂直信号線上で画素信号の混合を行う撮像装置が知られている（特許文献１）。しかし、従来の撮像装置は、複数の画素信号の平均に近い信号が得られない場合が生じる。

日本国特開２０１０−２５９０２７号公報

本発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部を有し、前記光電変換部で生成された電荷に基づく信号を出力し、第１方向に配置される複数の画素と、複数の前記画素のうちの一部の画素から信号が出力される第１の信号線と、複数の前記画素のうちの他の画素から信号が出力される第２の信号線と、前記第１の信号線に出力され、前記一部の画素の信号が混合した信号と前記第２の信号線に出力された信号との演算を行う演算部と、を備える。
本発明の第２の態様によると、電子カメラは、第１の態様による撮像素子と、前記画素の信号に基づいて画像データを生成する画像生成部と、を備える。

第１の実施の形態に係る撮像装置の構成を示すブロック図である。 第１の実施の形態に係る撮像素子の画素の構成を示す回路図である。 第１の実施の形態に係る撮像素子の一部の構成を示す回路図である。 第１の実施の形態に係る撮像素子により混合された画素信号について説明するための図である。 第１の実施の形態に係る撮像素子による画素信号の混合処理を模式的に示す図である。 第２の実施の形態に係る撮像素子の一部の構成を示すブロック図である。 第２の実施の形態に係る撮像素子による画素信号の混合処理を模式的に示す図である。 第２の実施の形態に係る撮像素子の一部の回路構成及び動作例を説明するための図である。 第２の実施の形態に係る撮像素子の一部の回路構成及び別の動作例を説明するための図である。 変形例１に係る撮像素子の一部の構成を示す回路図である。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例である電子カメラ１（以下、カメラ１と称する）の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。

撮像素子３は、例えばＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２により形成された被写体像を撮像する。撮像素子３には、後に詳述するように、光電変換部を有する複数の画素が２次元状に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、入射した光を光電変換して画素信号を生成し、生成した画素信号を制御部４に出力する。画素信号は、光電変換部によって光電変換された電荷に基づいて生成される信号である。

メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。

制御部４は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成され、制御プログラムに基づきカメラ１の各部を制御する。制御部４は、撮像素子３から出力される画素信号に対して各種の画像処理を行って、画像データを生成する。即ち、制御部４は、画像データを生成する画像生成部４でもあり、画素信号に基づいて静止画像データや動画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。

制御部４は、撮像素子３の各画素の画素信号を個別に読み出す処理（第１の制御モード）と、複数の画素の信号を混合して読み出す処理（第２の制御モード）とを行う。例えば、制御部４は、高解像度の静止画撮影を行う場合に第１の制御モードを行って、各画素の画素信号を個別に読み出す。また、制御部４は、動画撮影を行う場合に第２の制御モードを行って、複数の画素の画素信号を混合して読み出す。

図２は、第１の実施の形態に係る撮像素子３の画素の構成を示す回路図である。画素１０は、光電変換部１１と、転送部１２と、リセット部１３と、フローティングディフュージョン（ＦＤ）１４と、増幅部１５と、第１の選択部１６と、第２の選択部１７とを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する機能を有する。

転送部１２は、駆動信号ΦＴＸにより制御されるトランジスタＭ１から構成され、光電変換部１１で光電変換された電荷をＦＤ１４に転送する。即ち、転送部１２は、光電変換部１１及びＦＤ１４の間に電荷転送路を形成する。トランジスタＭ１は、転送トランジスタである。ＦＤ１４の容量Ｃは、ＦＤ１４に転送された電荷を蓄積（保持）する。ＦＤ１４は、電荷を蓄積する蓄積部１４でもある。

増幅部１５は、ＦＤ１４の容量Ｃに蓄積された電荷による信号を増幅して出力する。増幅部１５は、ドレイン（端子）、及びゲート（端子）がそれぞれ、電源ＶＤＤ、ＦＤ１４に接続されるトランジスタＭ３により構成される。また、トランジスタＭ３のソース（端子）は、第１の選択部１６を介して第１の垂直信号線ＶＬ１に接続され、第２の選択部１７を介して第２の垂直信号線ＶＬ２に接続される。増幅部１５は、後述する電流源（図３の電流源２５、２６）を負荷電流源として、ソースフォロワ回路の一部として機能する。トランジスタＭ３は、増幅トランジスタである。リセット部１３は、駆動信号ΦＲＳにより制御されるトランジスタＭ２から構成され、容量Ｃの電荷をリセットし、ＦＤ１４の電圧をリセットする。トランジスタＭ２は、リセットトランジスタである。

第１の選択部１６は、トランジスタから構成され、増幅部１５と第１の垂直信号線ＶＬ１とを接続又は切断する第１の接続部１６でもある。第１の選択部１６のトランジスタは、オン状態の場合に、増幅部１５からの信号を第１の垂直信号線ＶＬ１に出力する。また、第２の選択部１７は、トランジスタから構成され、増幅部１５と第２の垂直信号線ＶＬ２とを接続又は切断する第２の接続部１７でもある。第２の選択部１７のトランジスタは、オン状態の場合に、増幅部１５からの信号を第２の垂直信号線ＶＬ２に出力する。第１の選択部１６を構成するトランジスタは、第１の選択トランジスタであり、第２の選択部１７を構成するトランジスタは、第２の選択トランジスタである。

図３は、第１方向である列方向（垂直方向）及び第１方向に交差する第２方向である行方向（水平方向）に配置された複数の画素１０のうちの、列方向に配置された複数の画素列の一つの画素列の一部を示したものである。他の画素列の構成も、図３の画素列の構成と同様である。撮像素子３は、複数の画素１０と、演算部５０と、垂直制御部７０とを備える。なお、垂直制御部７０は、複数の画素列に対して共通に設けられる。

また、撮像素子３には、列方向、即ち縦方向に並んだ複数の画素１０の列である画素列に対して、第１の垂直信号線ＶＬ１及び第２の垂直信号線ＶＬ２が設けられる。また、第１の垂直信号線ＶＬ１に対して第１の電流源２５が設けられ、第２の垂直信号線ＶＬ２に対して第２の電流源２６が設けられる。更に、第１の垂直信号線ＶＬ１及び第２の垂直信号線ＶＬ２に対して、演算部５０が設けられる。なお、図３に示す例では、説明を簡略化するために、画素１０は行方向１画素×列方向３画素のみ図示しているが、撮像素子３は、例えば数百万画素〜数億画素、又はそれ以上の画素を有する。また、図３においては、上端の画素１０を画素１０（１，１）とし、中央の画素１０を画素１０（２，１）とし、下端の画素１０を画素１０（３，１）としている。

第１の電流源２５は、第１の垂直信号線ＶＬ１を介して各画素１０に接続され、第２の電流源２６は、第２の垂直信号線ＶＬ２を介して各画素１０に接続される。第１の電流源２５及び第２の電流源２６は、各画素１０から信号を読み出すための電流を生成する。 第１の電流源２５は、生成した電流を第１の垂直信号線ＶＬ１と各画素１０の第１の選択部１６及び増幅部１５とに供給する。同様に、第２の電流源２６は、生成した電流を第２の垂直信号線ＶＬ２と各画素１０の第２の選択部１７及び増幅部１５とに供給する。なお、本実施の形態では、第１の電流源２５が供給する電流値と第２の電流源２６が供給する電流値とは、略同一である。

演算部５０は、アンプ部６０と、容量５１、５２、５３と、スイッチＳＷ１、ＳＷ２、ＳＷ３とを含んで構成され、容量５１に入力された信号と容量５２に入力された信号との加算演算を行う。スイッチＳＷ１、ＳＷ２、ＳＷ３は、それぞれトランジスタにより構成され、垂直制御部７０によってオンオフ制御される。

容量５１は、一方の端子がスイッチＳＷ１を介して第１の垂直信号線ＶＬ１に接続され、他方の端子がアンプ部６０の入力端子６２に接続される容量（入力容量）である。容量５２は、一方の端子がスイッチＳＷ２を介して第２の垂直信号線ＶＬ２に接続され、他方の端子がアンプ部６０の入力端子６２に接続される容量（入力容量）である。また、容量５３は、一方の端子がアンプ部６０の入力端子６２に接続され、他方の端子がアンプ部６０の出力端子６３に接続される容量（帰還容量）である。容量５３は、Ｃの容量値を有し、容量５１、５２は、それぞれ、容量値Ｃの半分の容量値、即ち１／２Ｃの容量値を有する。アンプ部６０の入力端子６１には、一定の電圧となる基準信号Ｖｒｅｆが入力される。

演算部５０は、容量５１に入力される信号と容量５２に入力される信号とを加算平均した信号を、出力端子６３から出力する。即ち、演算部５０は、入力される複数の信号を加算する加算部５０である。演算部５０から出力された信号は、不図示のアナログ／デジタル変換部（ＡＤ変換部）等による信号処理が施された後に、カメラ１の制御部４に出力される。

垂直制御部７０は、カメラ１の制御部４からの信号に基づいて、上述した駆動信号ΦＴＸを各画素１０の転送部１２に供給し、駆動信号ΦＲＳを各画素１０のリセット部１３に供給する。また、垂直制御部７０は、第１の選択部１６及び第２の選択部１７にそれぞれ駆動信号を供給して、第１の選択部１６及び第２の選択部１７をそれぞれオンオフ制御する。より詳しくは、垂直制御部７０は、第１の選択部１６及び第２の選択部１７の各々のトランジスタのゲートに駆動信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。このように、垂直制御部７０は、各画素１０に駆動信号を供給して、各画素１０の動作を制御する。

次に、第１の制御モードについて説明する。撮像素子３は、制御部４により第１の制御モードが設定された場合は、撮像素子３の全ての画素１０から画素信号を個別に読み出す。垂直制御部７０は、撮像素子３の画素１０を行単位で、最上行の画素１０から最下行の画素１０（図３では画素１０（１，１）から画素１０（３，１））を順次選択し、画素１０から画素信号を順次読み出す。以下では、第１の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直制御部７０は、第１行目の画素１０（１，１）の第１の選択部１６をオン状態とし、画素１０（１，１）の第２の選択部１７をオフ状態とする。垂直制御部７０は、第１行目とは異なる他の行の画素１０の第１の選択部１６及び第２の選択部１７を、それぞれオフ状態とする。図３においては、画素１０（２，１）及び画素１０（３，１）の第１の選択部１６及び第２の選択部１７が共にオフ状態にされる。また、垂直制御部７０は、演算部５０のスイッチＳＷ１及びスイッチＳＷ３を共にオン状態とし、スイッチＳＷ２をオフ状態とする。

第１行目の画素１０（１，１）の光電変換部１１で生成された電荷に基づく画素信号は、画素１０（１，１）の第１の選択部１６を介して第１の垂直信号線ＶＬ１に読み出される。第１の垂直信号線ＶＬ１に出力された画素１０（１，１）の画素信号は、スイッチＳＷ１、ＳＷ３が共にオン状態であるため、容量５１及び容量５２にそれぞれ入力される。演算部５０は、容量５１及び容量５２にそれぞれ入力された画素１０（１，１）の画素信号を加算平均した信号を、画素１０（１，１）の画素信号として、出力端子６３から出力する。

第１行目の画素１０からの画素信号の読み出し後に、垂直制御部７０は、第２行目の画素１０（２，１）の第１の選択部１６をオン状態とし、画素１０（２，１）の第２の選択部１７をオフ状態とする。また、垂直制御部７０は、第２行目とは異なる他の行の画素１０の第１の選択部１６及び第２の選択部１７を、それぞれオフ状態とする。画素１０（２，１）の画素信号は、画素１０（２，１）の第１の選択部１６を介して第１の垂直信号線ＶＬ１に読み出される。演算部５０は、容量５１及び容量５２に入力された画素１０（２，１）の画素信号を加算平均した信号を、出力端子６３から出力する。

同様に、第２行目の画素１０からの画素信号の読み出し後に、垂直制御部７０は、第３行目の画素１０（３，１）の第１の選択部１６をオン状態とし、画素１０（３，１）の第２の選択部１７をオフ状態とする。また、垂直制御部７０は、第２行目とは異なる他の行の画素１０の第１の選択部１６及び第２の選択部１７を、それぞれオフ状態とする。これにより、画素１０（３，１）の画素信号は、第１の垂直信号線ＶＬ１に読み出され、容量５１及び容量５２にそれぞれ入力される。演算部５０は、容量５１及び容量５２に入力された画素１０（３，１）の画素信号を加算平均した信号を、出力端子６３から出力する。

このように、第１の制御モードの場合は、撮像素子３では、画素１０が行単位で順次選択されて、各画素１０から第１の垂直信号線ＶＬ１に画素信号の読み出しが行われる。各画素１０から順次出力される画素信号は、演算部５０及びＡＤ変換部等によって信号処理が施された後に、制御部４に出力される。制御部４は、撮像素子３から出力された全画素１０の画素信号を用いて、画像データ（例えば静止画像データ）を生成する。

なお、画素１０の画素信号を第１の垂直信号線ＶＬ１に読み出す例について説明したが、第１の選択部１６をオフ状態、第２の選択部１７をオン状態とした場合は、第２の垂直信号線ＶＬ２に画素１０から画素信号を読み出すことができる。この場合は、垂直制御部７０は、演算部５０のスイッチＳＷ２及びスイッチＳＷ３を共にオン状態とし、スイッチＳＷ１をオフ状態とする。

なお、二つの行の画素について、一方の行の画素の画素信号を第１の垂直信号線ＶＬ１に読み出し、これと同時に他方の行の画素の画素信号を第２の垂直信号線ＶＬ２に読み出すようにしてもよい。この場合、画素列毎に２つの演算部５０を設けることで、第１の垂直信号線ＶＬ１に出力される画素信号と、第２の垂直信号線ＶＬ２に出力される画素信号とを同時に（並列に）信号処理して、制御部４に出力することができる。図３において、例えば、垂直制御部７０は、第１行目の画素１０（１，１）の第１の選択部１６をオン状態とし、画素１０（１，１）の第２の選択部１７をオフ状態とすると共に、第２行目の画素１０（２，１）の第１の選択部１６をオフ状態とし、画素１０（１，１）の第２の選択部１７をオン状態とする。これにより、第１の垂直信号線ＶＬ１には、画素１０（１，１）の画素信号が読み出され、第２の垂直信号線ＶＬ２には、画素１０（２，１）の画素信号が読み出される。１行目及び２行目の画素の同時読み出しが終了すると、３行目及び４行目の画素からの同時読み出しが行われ、更にそれ以降の互いに隣接する奇数行目及び偶数行目の画素からの同時読み出しが順次行われる。このように、２行分の画素の画素信号の読み出しを同時に行うことができる。

次に、第２の制御モードについて説明する。撮像素子３は、制御部４により第２の制御モードが設定された場合は、複数の画素１０の信号を混合（合成）して読み出す。例えば、撮像素子３は、列方向に配置された３つの画素１０の各々の画素信号を混合し、混合された画素信号を制御部４に出力する。即ち、撮像素子３は、列方向の３画素ずつ信号を混合して読み出す。図３に示す例では、撮像素子３は、画素１０（１，１）、画素１０（２，１）、画素１０（３，１）の各々の画素信号を混合し、この混合された画素信号を制御部４に出力する。画素１０（２，１）は、これら混合対象となる３つの画素１０のうちの中央の位置の画素となる。撮像素子３では、複数の画素１０の信号を混合した画素信号を生成する際に、中央位置の画素１０の画素信号に最も重み付けされた画素信号が得られるように、各画素１０からの画素信号の読み出し（方法）が制御される。以下に、第２の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直制御部７０は、第１行目及び第３行目の画素１０（１，１）、（３，１）の、第１の選択部１６をオン状態とし、第２の選択部１７をオフ状態とする。また、垂直制御部７０は、第２行目の画素１０（２，１）の第１の選択部１６をオフ状態とし、画素１０（２，１）の第２の選択部１７をオン状態とする。更に、垂直制御部７０は、演算部５０のスイッチＳＷ１及びスイッチＳＷ２を共にオン状態とし、スイッチＳＷ３をオフ状態とする。

画素１０（１，１）及び画素１０（３，１）の各々の第１の選択部１６がオン状態となることで、画素１０（１，１）及び画素１０（３，１）の各々の増幅部１５のソース端子が、第１の垂直信号線ＶＬ１に電気的に接続される。第１の垂直信号線ＶＬ１に接続された第１の電流源２５の電流は、画素１０（１，１）と画素１０（３，１）とに分流（分配）される。第１の垂直信号線ＶＬ１では、画素１０（１，１）の画素信号及び画素１０（３，１）の画素信号が混合され、混合画素信号となる。

この場合、画素１０（１，１）と画素１０（３，１）の各々のＦＤ１４の電位の差が小さい場合には、第１の電流源２５は、画素１０（１，１）と画素１０（３，１）とに略同じ大きさの電流を供給する。これにより、第１の垂直信号線ＶＬ１に出力される混合画素信号は、画素１０（１，１）及び画素１０（３，１）の各々のＦＤ１４の電位の平均（値）に対応する信号レベル（電圧）の信号となる。

画素１０（１，１）と画素１０（３，１）の各々のＦＤ１４の電位の差が大きい場合には、第１の電流源２５の電流は、ＦＤ１４の電位が高い方の画素の増幅部１５に多く流れることになる。このため、第１の垂直信号線ＶＬ１で信号が混合される場合に、ＦＤ１４の電位が低い方の画素の信号よりもＦＤ１４の電位が高い方の画素の信号の重み付けが大きくなる。即ち、第１の垂直信号線ＶＬ１に出力される混合画素信号は、画素１０（１，１）及び画素１０（３，１）の各々のＦＤ１４の電位の平均に対応する信号レベルにならずに、ＦＤ１４の電位が高い方の画素のＦＤ１４の電位に対応する信号レベルに近い信号となる。

中央位置の画素１０（２，１）は、その第２の選択部１７がオン状態となることで、第２の垂直信号線ＶＬ２に電気的に接続される。画素１０（１，１）及び画素１０（３，１）の第２の選択部１７はオフ状態であるため、第２の垂直信号線ＶＬ２には、中央位置の画素１０（２，１）のみが接続されることになる。このため、第２の電流源２６の電流は、分流されることなく、全て中央位置の画素１０（２，１）の第２の選択部１７及び増幅部１５に流れる。これにより、第２の垂直信号線ＶＬ２には、中央位置の画素１０（２，１）のＦＤ１４の電位に対応する画素信号が出力される。

演算部５０の容量５１には、第１の垂直信号線ＶＬ１及びスイッチＳＷ１を介して、画素１０（１，１）の信号と画素１０（３，１）の信号とが混合された混合画素信号が入力される。演算部５０の容量５２には、第２の垂直信号線ＶＬ２及びスイッチＳＷ２を介して、中央位置の画素１０（２，１）の画素信号が入力される。演算部５０は、容量５１に入力された混合画素信号と容量５２に入力された中央位置の画素１０（２，１）の画素信号とを加算平均した画素信号（加算画素信号）を、出力端子６３から出力する。こうして、出力端子６３から出力される加算画素信号は、画素１０（１，１）、画素１０（２，１）、画素１０（３，１）の信号が混合された信号となる。

上述したように、画素１０（１，１）と画素１０（３，１）とには第１の電流源２５からの電流が分流して供給され、画素１０（１，１）の画素信号と画素１０（３，１）の画素信号とが混合された混合画素信号が、第１の垂直信号線ＶＬ１に読み出される。中央位置の画素１０（２，１）には第２の電流源２６からの電流が全て供給されて、画素１０（２，１）の画素信号が第２の垂直信号線ＶＬ２に読み出される。そして、演算部５０において、画素１０（１，１）及び画素１０（３，１）の混合画素信号と画素１０（２，１）の画素信号とを加算平均した加算画素信号が生成される。このため、３つの画素のうち中央位置の画素１０（２，１）の画素信号に最も重みを付けた加算画素信号を得ることができる。

上述した画素信号の読み出し方法によって、第１行目〜第３行目の３行分の画素１０からの加算画素信号の読み出しが行われる。垂直制御部７０は、第１行目〜第３行目の画素１０からの加算画素信号の読み出し後に、第４行目〜第６行目の画素１０からの加算画素信号の読み出しを行う。このように、第２の制御モードでは、３行毎に加算画素信号の読み出しが順次行われる。演算部５０から順次出力される列方向の３つの画素の信号が混合された加算画素信号は、ＡＤ変換部等によって信号処理が施された後に、制御部４に出力される。制御部４は、撮像素子３から出力された加算画素信号を用いて、画像データ（例えば動画像データ）を生成する。

このように、第２の制御モードにおいて、垂直制御部７０は、混合対象となる列方向の３つの画素のうちの上下の画素の各々の画素信号を第１の垂直信号線ＶＬ１に読み出して混合し、中央位置の画素の画素信号を第２の垂直信号線ＶＬ２に読み出す。そして、演算部５０は、第１の垂直信号線ＶＬ１に出力された混合画素信号と、第２の垂直信号線ＶＬ２に出力された中央位置の画素の画素信号とを加算平均した加算画素信号を生成する。これにより、本実施の形態では、列方向に配置された複数の画素１０の信号を混合する場合に、中央位置の画素１０の画素信号に最も大きな重み付けを行うことができる。こうして、中央位置の画素の画素信号に中央位置の画素の周囲（上下）の画素の画素信号を加味した加算画素信号により画像データを生成することができる。

なお、第２の制御モードにおいて、画素１０（１，１）の画素信号と画素１０（３，１）の画素信号とを第２の垂直信号線ＶＬ２に読み出して混合し、中央位置の画素１０（２，１）の画素信号を第１の垂直信号線ＶＬ１に読み出してもよい。この場合は、演算部５０は、第２の垂直信号線ＶＬ２に出力される混合画素信号と第１の垂直信号線ＶＬ１に出力される中央位置の画素１０の画素信号とを加算平均する。

また、上述の実施の形態では、混合対象となる列方向の複数の画素の数や位置、重み付けの比率を変更することができるように、各画素１０には、第１の選択部１６と第２の選択部１７との二つの選択部が設けられている。しかしながら、例えば、混合対象となる列方向の複数の画素の数が３個で、その位置も固定である場合には、画素１０（１，１）及び画素１０（３，１）から第２の垂直信号線ＶＬ２には画素信号が読み出されないため、画素１０（１，１）及び画素１０（３，１）を第２の選択部１７を有しない画素構成としてもよい。

以下では、中央位置の画素１０の画素信号に重み付けされた加算画素信号が得られることを、比較例と対比して説明する。図３の画素１０（１，１）、（２，１）、（３，１）のＦＤ１４の電圧をそれぞれＶｆｄＡ、ＶｆｄＢ、ＶｆｄＣとすると、これらの画素の各々の画素信号の電圧（出力電圧）ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣは、次式（１）〜（４）で表すことができる。
ＶｏｕｔＡ＝ＶｆｄＡ−Ｖｔｈ−Δｏｖ ・・・（１）
ＶｏｕｔＢ＝ＶｆｄＢ−Ｖｔｈ−Δｏｖ ・・・（２）
ＶｏｕｔＣ＝ＶｆｄＣ−Ｖｔｈ−Δｏｖ ・・・（３）
Δｏｖ＝√（２×Ｉｄ／β） ・・・（４）
ここで、Ｖｔｈは、画素１０の増幅部１５のトランジスタＭ３のしきい値電圧であり、Ｉｄは、増幅部１５のトランジスタＭ３に流れる電流（値）である。また、βは、ゲート酸化膜の膜厚、ゲート幅、ゲート長、及びキャリア移動度によって求まる値である。

上述の式（１）〜（３）で表される出力電圧ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣは、画素１０（１，１）、（２，１）、（３，１）から個別に画素信号を読み出した場合に出力される画素信号の電圧となる。即ち、出力電圧ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣは、第１の制御モードの場合に、画素１０（１，１）、（２，１）、（３，１）から第１の垂直信号線ＶＬ１に順次出力される電圧である。

また、第２の制御モードの場合に第１の垂直信号線ＶＬ１に出力される電圧Ｖｏｕｔ１は、画素１０（１，１）及び画素１０（３，１）による混合画素信号の電圧となるため、次式（５）、（６）で表すことができる。
Ｖｏｕｔ１＝（ＶｆｄＡ＋ＶｆｄＣ）／２−Ｖｔｈ−（１／２）√（Δｏｖ^２−ΔＶｆｄ２^２） ・・・（５）
ΔＶｆｄ２＝（ＶｆｄＡ−ＶｆｄＣ）^２ ・・・（６）

更に、第２の制御モードの場合に第２の垂直信号線ＶＬ２に出力される電圧Ｖｏｕｔ２は、画素１０（２，１）からの出力電圧ＶｏｕｔＢとなるため、次式（７）で表すことができる。
Ｖｏｕｔ２＝ＶｏｕｔＢ＝ＶｆｄＢ−Ｖｔｈ−Δｏｖ ・・・（７）

画素１０（１，１）、（２，１）、（３，１）の画素信号を混合した信号、即ち演算部５０によって生成される加算画素信号の電圧Ｖｏｕｔは、式（５）の電圧Ｖｏｕｔ１と、式（７）の電圧Ｖｏｕｔ２とを加算平均した値となり、次式（８）で表すことができる。
Ｖｏｕｔ＝｛［（ＶｆｄＡ＋ＶｆｄＣ）／２−Ｖｔｈ−（１／２）√（Δｏｖ^２−ΔＶｆｄ２^２）］＋［ＶｆｄＢ−Ｖｔｈ−Δｏｖ］｝／２ ・・・（８）

図４（ａ）は、出力電圧ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣと、加算画素信号の出力電圧Ｖｏｕｔとの関係を示す図である。図４（ｂ）は、第２の制御モードにおいて、画素１０（１，１）、（２，１）、（３，１）のそれぞれの増幅部１５に流れる電流（ＩｄＡ、ＩｄＢ、ＩｄＣ）を示している。

図４（ａ）において、縦軸は出力電圧の大きさを示し、横軸は画素１０（２，１）のＦＤ１４の電圧ＶｆｄＢの大きさを示している。また、図４（ａ）におけるＶｏｕｔＡは、ＶｆｄＡを固定値Ｖ２とした場合の画素１０（１，１）からの出力電圧であり、ＶｏｕｔＣは、ＶｆｄＣを固定値Ｖ１とした場合の画素１０（３，１）からの出力電圧である。ＶｏｕｔＢは、ＶｆｄＢを変化させた場合の画素１０（２，１）からの出力電圧ＶｏｕｔＢを示している。

図４（ｂ）において、縦軸は画素１０の増幅部１５に流れる電流の大きさを示し、横軸は画素１０（２，１）のＦＤ１４の電圧ＶｆｄＢの大きさを示している。また、図４（ｂ）において、ＩｄＡは、ＶｆｄＡを固定値Ｖ２とした場合の画素１０（１，１）の増幅部１５に流れる電流を示しており、ＩｄＣは、ＶｆｄＣを固定値Ｖ１とした場合の画素１０（３，１）の増幅部１５に流れる電流を示している。また、ＩｄＢは、ＶｆｄＢを変化させた場合の画素１０（２，１）の増幅部１５に流れる電流である。

上述したように、第２の制御モードでは、第１の電流源２５の電流は、画素１０（１，１）及び画素１０（３，１）の各々のＦＤ１４の電圧に応じて、画素１０（１，１）と画素１０（３，１）とに分かれて流れる。図４（ａ）、（ｂ）に示す例では、ＶｆｄＡがＶｆｄＣよりも大きいため、ＩｄＣよりもＩｄＡが大きくなっている。また、第２の制御モードでは、第２の電流源２６の電流は、全て中央位置の画素１０（２，１）に流れる。また、上述したように、第１の電流源２５及び第２の電流源２６の各々が供給する電流の大きさ（電流値）は、略同一である。このため、ＩｄＡ、ＩｄＢ、ＩｄＣの比は、１：１：０〜０：１：１の間で変化することになる。従って、ＩｄＡ及びＩｄＣがＩｄＢを超えることがないため、中央位置の画素１０（２，１）に重み付けされた加算画素信号を得ることが可能となる。

これに対して、比較例は、第１の垂直信号線ＶＬ１において、画素１０（１，１）、（２，１）、（３，１）の３つの画素の画素信号を混合するものである。即ち、これら３つの画素１０の第１の選択部１６が共にオン状態とされ、第２の選択部１７が共にオフ状態にされる。この場合、画素１０（１，１）、（２，１）、（３，１）の画素信号が混合された信号の電圧Ｖｏｕｔは、次式（９）、（１０）で表すことができる。
Ｖｏｕｔ＝（ＶｆｄＡ＋ＶｆｄＢ＋ＶｆｄＣ）／３−Ｖｔｈ−（１／３）√（Δｏｖ^２−ΔＶｆｄ３^２） ・・・（９）
ΔＶｆｄ３＝（ＶｆｄＡ−ＶｆｄＢ）^２＋（ＶｆｄＢ−ＶｆｄＣ）^２＋（ＶｆｄＣ−ＶｆｄＡ）^２ ・・・（１０）

図４（ｃ）、（ｄ）は、比較例の場合の出力電圧及び電流を示す図である。なお、画素１０（１，１）、（２，１）、（３，１）から個別に画素信号を読み出した場合の出力電圧ＶｏｕｔＡ、ＶｏｕｔＢ、ＶｏｕｔＣは、図４（ａ）の場合と同様である。比較例の場合は、第１の電流源２５の電流は、３つの画素１０のうちＦＤ１４の電位が最も高い画素の増幅部１５に多く流れることになる。このため、図４（ｄ）に示すように、ＶｆｄＢ＜Ｖ２（＝ＶｆｄＡ）の範囲ではＩｄＡが最も大きくなり、ＶｆｄＢ＞Ｖ２（＝ＶｆｄＡ）の範囲ではＩｄＢが最も大きくなる。この結果、図４（ｃ）に示すように、出力電圧Ｖｏｕｔは、ＶｆｄＢ＜Ｖ２（＝ＶｆｄＡ）の範囲ではＶｏｕｔＡに近い値となり、ＶｆｄＢ＞Ｖ２（＝ＶｆｄＡ）の範囲ではＶｏｕｔＢに近い値となる。

図４（ａ）、（ｃ）に示す理想平均値は、画素１０（１，１）、（２，１）、（３，１）の画素信号を混合した信号の理想の出力電圧であり、次式（１１）で表される。
理想平均値＝（ＶｏｕｔＡ＋ＶｏｕｔＢ＋ＶｏｕｔＣ）／３＝（ＶｆｄＡ＋ＶｆｄＢ＋ＶｆｄＣ）／３−Ｖｔｈ−Δｏｖ ・・・（１１）

図４（ａ）に示す本実施の形態の場合の出力電圧Ｖｏｕｔと、図４（ｃ）に示す比較例の場合の出力電圧Ｖｏｕｔとを比較すると、本実施の形態の場合の方が理想平均値に近い値となっていることが分かる。また、比較例の場合の出力電圧Ｖｏｕｔは、ＶｆｄＢ＜Ｖ２（＝ＶｆｄＡ）の範囲ではＶｏｕｔＡに近い値となり、中央位置の画素１０（２，１）のＶｏｕｔＢに最も重み付けされた値とはならない。これに対して、本実施の形態では、中央位置の画素１０（２，１）の画素信号に重み付けされた出力電圧Ｖｏｕｔを得ることができる。

次に、列方向に配置された４つ以上の画素の画素信号を混合処理する例を説明する。図３に示した例は、列方向の３つの画素１０の画素信号を混合処理するものであったが、混合対象となる画素１０の数は任意の数としてよい。図５は、列方向の複数の画素１０の画素信号の混合処理を模式的に示す図である。図５（ａ）は、図３に示した３つの画素の画素信号を混合する場合の構成を、３つの画素１０と第１及び第２の垂直信号線ＶＬ１、ＶＬ２と第１及び第２の電流源２５、２６との関係について模式的に示した図である。

図５（ａ）において、中央位置の画素の上下の画素１０Ａ、１０Ｃの各々の画素信号を第１の垂直信号線ＶＬ１に読み出して混合し、中央位置の画素１０Ｂの画素信号を第２の垂直信号線ＶＬ２に読み出す。第１の垂直信号線ＶＬ１に読み出された混合画素信号と第２の垂直信号線ＶＬ２に読み出された中央位置の画素１０Ｂの画素信号は、上述のように、演算部５０によって加算平均される。

図５（ｂ）、（ｃ）は、列方向の５つの画素１０の画素信号を混合する場合の画素信号の読み出し方法を示す図である。図５（ｂ）に示す例では、中央位置以外の画素１０Ａ、１０Ｂ、１０Ｄ、１０Ｅの各々の画素信号を第１の垂直信号線ＶＬ１に読み出して混合し、中央位置の画素１０Ｃの画素信号を第２の垂直信号線ＶＬ２に読み出す。第１の垂直信号線ＶＬ１に読み出された４つの画素１０Ａ、１０Ｂ、１０Ｄ、１０Ｅの混合画素信号と第２の垂直信号線ＶＬ２に読み出された中央位置の画素１０Ｂの画素信号は、演算部５０によって加算平均される。

このように、５つの画素１０の画素信号を混合する場合に、中央位置の画素１０Ｃの画素信号のみを第２の垂直信号線ＶＬ２に読み出し、残りの４つの画素１０Ａ、１０Ｂ、１０Ｄ、１０Ｅの画素信号を第１の垂直信号線ＶＬ１に読み出して混合処理する。従って、中央位置の画素１０Ｃの画素信号に対する重み付けは、他の４つの画素１０Ａ、１０Ｂ、１０Ｄ、１０Ｅの画素信号に対する重み付けよりも十分に大きくすることができる。

更に、第２の電流源２６が生成する電流値を第１の電流源２５が生成する電流値よりも大きくすることによって、中央位置の画素１０Ｃの画素信号に対する重み付けを他の４つの画素の画素信号に対する重み付けよりも更に大きくすることができる。図５（ａ）に示した３画素の場合も、同様であり、第２の電流源２６が生成する電流値を第１の電流源２５が生成する電流値よりも大きくすることによって、中央位置の画素１０Ｂの画素信号に対する重み付けを更に大きくすることができる。

図５（ｃ）に示す例は、列方向の画素列に対して、第１及び第２の垂直信号線ＶＬ１、ＶＬ２に加えて第３の垂直信号線ＶＬ３と、第３の垂直信号線ＶＬ３に接続される第３の電流源２７とがそれぞれ設けられる。中央位置の画素１０Ｃの画素信号を第３の垂直信号線ＶＬ３に読み出し、中央位置の画素１０Ｃに隣り合う上下の近傍画素１０Ｂ、１０Ｄの各々の画素信号を第２の垂直信号線ＶＬ２に読み出して混合する。これらの上下の画素１０Ｂ、１０Ｄにそれぞれ隣り合う周辺画素１０Ａ、１０Ｅの各々の画素信号を第１の垂直信号線ＶＬ１に読み出して混合する。演算部５０では、第１の垂直信号線ＶＬ１の混合画素信号と第２の垂直信号線ＶＬ２の混合画素信号と第３の垂直信号線ＶＬ３の中央画素１０Ｃの画素信号との加算平均が行われ、加算画素信号が生成される。

このように、中央位置の画素１０Ｃの画素信号のみを第３の垂直信号線ＶＬ３に読み出し、近傍画素１０Ｂ、１０Ｄの画素信号を第２の垂直信号線ＶＬ２に読み出して混合し、周辺画素１０Ａ、１０Ｅの各々の画素信号を第１の垂直信号線ＶＬ１に読み出して混合する。従って、中央位置の画素１０Ｃの画素信号に対する重み付けを、他の４つの画素１０Ａ、１０Ｂ、１０Ｄ、１０Ｅの画素信号に対する重み付けよりも大きくすることができる。

図５（ｃ）の場合には、第２の電流源２６が生成する電流値を第１の電流源２５が生成する電流値よりも大きくしてもよい。これによって、２つの近傍画素１０Ｂ、１０Ｄの画素信号に対する重み付けを、２つの周辺画素１０Ａ、１０Ｅの画素信号に対する重み付けより大きくすることができる。この場合には、第３の電流源２７が生成する電流値は、第２の電流源２６が生成する電流値と同等、又はそれよりも大きくすることが望ましい。

図５（ｄ）は、列方向の４つの画素１０の画素信号を混合する場合の画素信号の読み出し方法を示す図である。第２の電流源２６が生成する電流値は、第１の電流源２５が生成する電流値よりも大きく設定されている。中央の２つの画素１０Ｂ、１０Ｃの画素信号を第２の垂直信号線ＶＬ２に読み出して混合し、中央の２つの画素１０Ｂ、１０Ｃの上下の画素１０Ａ、１０Ｄの画素信号を第１の垂直信号線ＶＬ１に読み出して混合する。そして、演算部５０において、画素１０Ｂ、１０Ｃによる混合画素信号と、画素１０Ａ、１０Ｄによる混合画素信号とが加算平均されて、加算画素信号が生成される。上述のように、第２の電流源２６が生成する電流値は、第１の電流源２５が生成する電流値よりも大きいので、中央の２画素１０Ｂ、１０Ｃの画素信号に対する重み付けを、上下の画素１０Ａ、１０Ｄの画素信号に対する重み付けよりも大きくすることができる。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、入射光を光電変換して電荷を生成する光電変換部１１を有し、第１方向に配置される複数の画素１０と、複数の画素１０のうちの一部の複数の画素１０から出力されて信号が混合される第１の信号線（第１の垂直信号線ＶＬ１）と、複数の画素１０のうちの他の一部の画素１０から信号が出力される第２の信号線（第２の垂直信号線ＶＬ２）と、第１の信号線に出力された信号と第２の信号線に出力された信号との演算を行う演算部５０と、を備える。このようにしたので、複数の画素の画素信号を混合して読み出す場合に、複数の画素信号の平均に近い信号を得ることができる。また、複数の画素信号を混合する場合に、画素の位置とは無関係に、ＦＤの電位が高い画素の画素信号に重み付けがされることを防ぐことができる。この結果、画素信号の品質が低下することを抑制することができる。

（２）他の一部の画素１０は、第１画素（図３では画素１０（２，１））を含み、一部の複数の画素１０は、第１画素を挟むように配置される第２画素及び第３画素（図３では画素１０（１，１）及び画素１０（３，１））を含む。このようにしたので、複数の画素の画素信号を混合する場合に、中央位置の画素の画素信号に重み付けされた信号を得ることができる。このため、中央位置の画素の画素信号に中央位置の画素の周囲（上下）の画素の画素信号を加味した画素信号を用いて画像データを生成することができる。この結果、重み付けされる画素の位置が不均一となることを防ぐことができ、画素信号を用いて生成される画像の画質が低下することを防ぐことができる。

（第２の実施の形態）
図面を参照して、第２の実施の形態に係る撮像装置及び撮像素子を説明する。第２の実施の形態による撮像素子３は、制御部４により第１の制御モードが設定された場合は、第１の実施の形態と同様に、全ての画素１０から画素信号を個別に読み出す。他方、第２の実施の形態による撮像素子３は、制御部４により第２の制御モードが設定された場合は、行方向及び列方向の複数の画素１０の信号を混合して読み出す。例えば、撮像素子３は、３画素×３画素の９画素ずつ信号を混合して読み出す。図６に示す例では、撮像素子３は、画素１０（１，１）〜画素１０（３，３）の各々の信号を混合し、この混合された画素信号を制御部４に出力する。撮像素子３では、行方向及び列方向の複数の画素１０の信号を混合した画素信号を生成する際に、中央位置の画素からの画素信号に最も重み付けされた画素信号が得られるように、各画素１０からの画素信号の読み出しが制御される。

図６は、第２の実施の形態に係る撮像素子３の一部の構成を示すブロック図である。撮像素子３は、複数の画素１０（３行×３列の画素）と、画素列毎の第１及び第２の垂直信号線ＶＬ１（ＶＬ１ａ〜ＶＬ１ｃ）、ＶＬ２（ＶＬ２ａ〜ＶＬ２ｃ）と、第１の垂直信号線ＶＬ１に対する第１の電流源２５（２５ａ〜２５ｃ）と、第２の垂直信号線ＶＬ２に対する第２の電流源２６（２６ａ〜２６ｃ）と、水平混合部４０と、演算部５０（５０ａ〜５０ｃ）と、ＡＤ変換部８０（８０ａ〜８０ｃ）と、出力部９０と、垂直制御部７０とを備える。

第１の垂直信号線ＶＬ１（ＶＬ１ａ〜ＶＬ１ｃ）及び第２の垂直信号線ＶＬ２（ＶＬ２ａ〜ＶＬ２ｃ）に対して、演算部５０（５０ａ〜５０ｃ）が設けられる。演算部５０ａ〜５０ｃの各々は、図３に示した演算部５０と同様に、列方向に配置された複数の画素の画素信号を加算演算する。演算部５０ｂは、上述の列方向の複数の画素の画素信号の加算に加えて、後述のように３行×３列の９画素の画素信号を加算する。また、演算部５０（５０ａ〜５０ｃ）に対して、ＡＤ変換部８０（８０ａ〜８０ｃ）が設けられる。出力部９０は、複数のＡＤ変換部８０に対して共通に設けられる。なお、図６においては、左上隅の画素１０を第１行第１列の画素１０（１，１）とし、右下隅の画素１０を第３行第３列の画素１０（３，３）として、画素１０（１，１）から画素１０（３，３）までの９個の画素１０を図示している。

水平混合部４０は、後述するが、複数のスイッチにより構成され、第１の垂直信号線ＶＬ１及び第２の垂直信号線ＶＬ２に出力された画素信号間の混合を行う。演算部５０は、水平混合部４０を介して入力される信号間の加算演算を行う。ＡＤ変換部８０は、演算部５０から出力される信号をデジタル信号に変換し、変換後のデジタル信号を出力部９０に出力する。出力部９０は、不図示の信号処理部を有し、ＡＤ変換部８０から入力された信号に対して相関二重サンプリングや信号量を補正する処理等の信号処理を行い、電子カメラ１の制御部４に出力する。

垂直制御部７０は、垂直混合制御部７１と、水平混合制御部７２と、加算制御部７３とを有する。垂直混合制御部７１は、各画素１０の第１の選択部１６（図３参照）及び第２の選択部１７（図３参照）をオンオフ制御して、列方向（垂直方向）に配置された複数の画素間の画素信号の混合処理を制御する。水平混合制御部７２は、水平混合部４０を構成する複数のスイッチをオンオフ制御して、行方向（水平方向）に配置された複数の画素間の画素信号の混合処理を制御する。加算制御部７３は、演算部５０の複数のスイッチをオンオフ制御することで、第１の垂直信号線ＶＬ１及び第２の垂直信号線ＶＬ２の各々と演算部５０とに接続される容量を切り替える。

図７（ａ）は、第２の実施の形態に係る撮像素子３による３行×３列の９画素の画素信号の混合処理の例を模式的に示す図である。なお、図７（ａ）及び後述する図７（ｂ）に示す例では、説明を簡略化するために、画素１０は３画素×３画素のみを示し、演算部５０は演算部５０ｂのみを示している。また、図７（ａ）に示す例では、水平混合部４０は、第１の垂直信号線ＶＬ１ａと第１の垂直信号線ＶＬ１ｂとを接続又は切断するスイッチＳＷａと、第１の垂直信号線ＶＬ１ｂと第１の垂直信号線ＶＬ１ｃとを接続又は切断するスイッチＳＷｂとを有する。

演算部５０ｂは、第１の入力部Ｉａ〜第６の入力部Ｉｆを有する。第１の入力部Ｉａは、第１の垂直信号線ＶＬ１ａに接続され、第２の入力部Ｉｂは、第２の垂直信号線ＶＬ２ａに接続される。第３の入力部Ｉｃは、第１の垂直信号線ＶＬ１ｂに接続され、第４の入力部Ｉｄは、第２の垂直信号線ＶＬ２ｂに接続され、第５の入力部Ｉｅは、第１の垂直信号線ＶＬ１ｃに接続され、第６の入力部Ｉｆは、第２の垂直信号線ＶＬ２ｃに接続される。

垂直制御部７０（図６参照）は、水平混合部４０のスイッチＳＷａ及びスイッチＳＷｂを共にオン状態とする。また、垂直制御部７０は、３画素×３画素のうちの中央位置の画素１０Ｅの画素信号を、第２の垂直信号線ＶＬ２ｂに読み出す。また、垂直制御部７０は、中央位置の画素１０Ｅの周囲の８つの画素１０Ａ〜１０Ｄ、１０Ｆ〜１０Ｉの画素信号を第１の垂直信号線ＶＬ１に読み出す。詳述すると、垂直制御部７０は、第１列目の画素１０Ａ、１０Ｂ、１０Ｃの各々の画素信号を第１の垂直信号線ＶＬ１ａに読み出し、第２列目の画素１０Ｄ、１０Ｆの各々の画素信号を第１の垂直信号線ＶＬ１ｂに読み出し、第３列目の画素１０Ｇ、１０Ｈ、１０Ｉの各々の画素信号を第１の垂直信号線ＶＬ１ｃに読み出す。これにより、第１の垂直信号線ＶＬ１ａにおいては、第１列目の画素１０Ａ、１０Ｂ、１０Ｃの各々の画素信号が混合されて混合画素信号となり、第１の垂直信号線ＶＬ１ｂにおいては、第２列目の画素１０Ｄ、１０Ｆの各々の画素信号が混合されて混合画素信号となる。同様に、第１の垂直信号線ＶＬ１ｃにおいては、第３列目の画素１０Ｇ、１０Ｈ、１０Ｉの各々の画素信号が混合されて混合画素信号となる。

また、スイッチＳＷａ及びスイッチＳＷｂが共にオン状態となるため、第１の垂直信号線ＶＬ１ａと、第１の垂直信号線ＶＬ１ｂと、第１の垂直信号線ＶＬ１ｃとが互いに電気的に接続される。これにより、第１の垂直信号線ＶＬ１ａ、第１の垂直信号線ＶＬ１ｂ、及び第１の垂直信号線ＶＬ１ｃの各々に出力された混合画素信号が更に混合される。即ち、第１列目の画素１０Ａ、１０Ｂ、１０Ｃの混合画素信号と、第２列目の画素１０Ｄ、１０Ｆの混合画素信号と、第３列目の画素１０Ｇ、１０Ｈ、１０Ｉの混合画素信号とが混合される。この結果、演算部５０ｂの第１及び第３及び第５の入力端子Ｉａ、Ｉｃ、Ｉｅには、８つの画素１０Ａ〜１０Ｄ、１０Ｆ〜１０Ｉの混合画素信号が入力され、演算部５０ｂの第４の入力端子Ｉｄには、中央位置の画素１０Ｅの画素信号が入力される。

演算部５０ｂは、これら中央位置以外の８つの画素の混合画素信号と、中央位置の画素１０Ｅの画素信号とを加算平均した加算画素信号を出力する。これにより、３画素×３画素の各々の画素信号を混合する場合に、中央位置の画素の画素信号に重み付けされた画素信号を得ることができる。

図７（ｂ）は、第２の実施の形態に係る撮像素子３による画素信号の混合処理の別の例を模式的に示す図である。図７（ｂ）に示す例では、水平混合部４０は、第２の垂直信号線ＶＬ２ａと第２の垂直信号線ＶＬ２ｃとを接続又は切断するスイッチＳＷｃを有する。 垂直制御部７０は、水平混合部４０のスイッチＳＷｃをオン状態とする。垂直制御部７０は、第２列目の画素１０（画素１０Ｄ、１０Ｅ、１０Ｆ）のうち、中央位置の画素１０Ｅの画素信号を第２の垂直信号線ＶＬ２ｂに読み出し、画素１０Ｄ及び１０Ｆの各々の画素信号は第１の垂直信号線ＶＬ１ｂに読み出す。これにより、第１の垂直信号線ＶＬ１ｂにおいては、画素１０Ｄの画素信号と、画素１０Ｆの画素信号とが混合されて混合画素信号となる。

垂直制御部７０は、第１列目の画素１０（画素１０Ａ、１０Ｂ、１０Ｃ）のうち、中央位置の画素１０Ｂの画素信号を第２の垂直信号線ＶＬ２ａに読み出し、画素１０Ａ及び１０Ｃの各々の画素信号を第１の垂直信号線ＶＬ１ａに読み出す。これにより、第１の垂直信号線ＶＬ１ａにおいては、画素１０Ａの画素信号と、画素１０Ｃの画素信号とが混合されて混合画素信号となる。同様に、垂直制御部７０は、第３列目の画素１０（画素１０Ｇ、１０Ｈ、１０Ｉ）のうち、中央位置の画素１０Ｈの画素信号を第２の垂直信号線ＶＬ２ｃに読み出し、画素１０Ｇ及び１０Ｉの各々の画素信号を第１の垂直信号線ＶＬ１ｃに読み出す。これにより、第１の垂直信号線ＶＬ１ｃにおいては、画素１０Ｇの画素信号と、画素１０Ｉの画素信号とが混合されて混合画素信号となる。

また、スイッチＳＷｃがオン状態となるため、第２の垂直信号線ＶＬ２ａと、第２の垂直信号線ＶＬ２ｃとが互いに電気的に接続される。この場合、垂直制御部７０は、第２の垂直信号線ＶＬ２ａに接続される第２の電流源２６ａ及び第２の垂直信号線ＶＬ２ｃに接続される第２の電流源２６ｃのいずれか一方の電流の供給を停止させる。例えば、垂直制御部７０は、第２の電流源２６ｃによる電流の供給を停止させる。これにより、第２の電流源２６ａの電流は、第２の垂直信号線ＶＬ２ａを介して画素１０Ｂに供給されると共に、第２の垂直信号線ＶＬ２ａ、スイッチＳＷｃ、及び第２の垂直信号線ＶＬ２ｃを介して画素１０Ｈに供給される。第２の垂直信号線ＶＬ２ａ及び第２の垂直信号線ＶＬ２ｃにおいては、画素１０Ｂの画素信号と、画素１０Ｈの画素信号とが混合されて混合画素信号となる。

演算部５０ｂは、画素１０Ａ及び画素１０Ｃの混合画素信号と、画素１０Ｄ及び画素１０Ｆの混合画素信号と、画素１０Ｇ及び画素１０Ｉの混合画素信号と、画素１０Ｂ及び画素１０Ｈの混合画素信号と、中央位置の画素１０Ｅの画素信号とを加算平均した加算画素信号を出力する。これにより、３画素×３画素の各々の画素信号を混合する場合に、中央位置の画素の画素信号に重み付けされた画素信号を得ることができる。

図８は、第２の実施の形態に係る撮像素子３の回路構成及び動作例を説明するための図である。図８を参照して、図７（ａ）の撮像素子３による画素信号の混合処理についてより詳しく説明する。画素１０（２，２）は、混合対象となる９個の画素１０のうちの中央の位置の画素となり、図７（ａ）、（ｂ）における画素１０Ｅに対応する。なお、各画素１０の回路構成は、第１の実施の形態の場合と同様である。

水平混合部４０は、スイッチＳＷ４１、ＳＷ４２、ＳＷ４３、ＳＷ４４、ＳＷ４５、ＳＷ４６を有する。スイッチＳＷ４１は、第１の垂直信号線ＶＬ１ａと第１の垂直信号線ＶＬ１ｂとを接続又は切断し、スイッチＳＷ４２は、第１の垂直信号線ＶＬ１ｂと第１の垂直信号線ＶＬ１ｃとを接続又は切断する。スイッチＳＷ４３は、第２の垂直信号線ＶＬ２ａと第２の垂直信号線ＶＬ２ｂとを接続又は切断し、スイッチＳＷ４４は、第２の垂直信号線ＶＬ２ｂと第２の垂直信号線ＶＬ２ｃとを接続又は切断する。スイッチＳＷ４５は、第１の垂直信号線ＶＬ１ａと第１の垂直信号線ＶＬ１ｃとを接続又は切断し、スイッチＳＷ４６は、第２の垂直信号線ＶＬ２ａと第２の垂直信号線ＶＬ２ｃとを接続又は切断する。スイッチＳＷ４１、ＳＷ４２は、それぞれ図７（ａ）におけるスイッチＳＷａ、ＳＷｂであり、スイッチＳＷ４６は、図７（ｂ）におけるスイッチＳＷｃである。

演算部５０ｂは、第１の入力部Ｉａ〜第６の入力部Ｉｆ、容量５１〜５７、スイッチＳＷ５１〜ＳＷ５９、及びスイッチＳＷ６１〜ＳＷ６６を有する。容量５１は、一方の端子がスイッチＳＷ６１を介して第１の垂直信号線ＶＬ１ａに接続され、他方の端子がアンプ部６０の入力端子６２に接続される。容量５２は、一方の端子がスイッチＳＷ６２を介して第２の垂直信号線ＶＬ２ａに接続され、他方の端子が入力端子６２に接続される。容量５３は、一方の端子がスイッチＳＷ６３を介して第１の垂直信号線ＶＬ１ｂに接続され、他方の端子が入力端子６２に接続され、容量５４は、一方の端子がスイッチＳＷ６４を介して第２の垂直信号線ＶＬ２ｂに接続され、他方の端子が入力端子６２に接続される。容量５５は、一方の端子がスイッチＳＷ６５を介して第１の垂直信号線ＶＬ１ｃに接続され、他方の端子が入力端子６２に接続され、容量５６は、一方の端子がスイッチＳＷ６６を介して第２の垂直信号線ＶＬ２ｃに接続され、他方の端子が入力端子６２に接続される。また、容量５７は、一方の端子がアンプ部６０の入力端子６２に接続され、他方の端子がアンプ部６０の出力端子６３に接続される。容量５３は、Ｃの容量値を有し、容量５１〜５６は、それぞれ、容量値Ｃの１／６の容量値、即ち１／６Ｃの容量値を有する。なお、容量５１〜５７を、容量値が変更可能な可変容量により構成してもよい。

スイッチＳＷ５１は、容量５１の一方の端子と容量５３の一方の端子とを接続又は切断し、スイッチＳＷ５２は、容量５３の一方の端子と容量５５の一方の端子とを接続又は切断する。スイッチＳＷ５３は、容量５２の一方の端子と容量５４の一方の端子とを接続又は切断し、スイッチＳＷ５４は、容量５４の一方の端子と容量５６の一方の端子とを接続又は切断する。また、スイッチＳＷ５５は、容量５１の一方の端子と容量５５の一方の端子とを接続又は切断し、スイッチＳＷ５６は、容量５２の一方の端子と容量５６の一方の端子とを接続又は切断する。更に、スイッチＳＷ５７は、容量５１の一方の端子と容量５２の一方の端子とを接続又は切断し、スイッチＳＷ５８は、容量５３の一方の端子と容量５４の一方の端子とを接続又は切断する。スイッチＳＷ５９は、容量５５の一方の端子と容量５６の一方の端子とを接続又は切断する。

演算部５０ｂは、容量５１〜容量５６の各々に入力される信号を加算演算した信号を、出力端子６３から出力する。演算部５０ｂから出力された信号は、ＡＤ変換部８０及び出力部９０等による信号処理が施された後に、カメラ１の制御部４に出力される。以下に、第２の制御モードの場合の画素信号の読み出し方法について、より詳しく説明する。

垂直混合制御部７１（図６を参照）は、中央位置の周囲の画素１０（１，１）、（２，１）、（３，１）、（１，２）、（３，２）、（１，３）、（２，３）、（３，３）の第１の選択部１６を共にオン状態とし、第２の選択部１７を共にオフ状態とする。また、垂直混合制御部７１は、中央位置の画素である画素１０（２，２）の第１の選択部１６をオフ状態とし、画素１０（２，２）の第２の選択部１７をオン状態とする。水平混合制御部７２（図６を参照）は、水平混合部４０のスイッチＳＷ４１及びスイッチＳＷ４２を共にオン状態とし、スイッチＳＷ４３〜ＳＷ４６を共にオフ状態とする。加算制御部７３（図６を参照）は、演算部５０ｂのスイッチＳＷ５３及びスイッチＳＷ５４を共にオン状態とし、スイッチＳＷ５１〜ＳＷ５２及びスイッチＳＷ５５〜ＳＷ５９を共にオフ状態とする。また、加算制御部７３は、演算部５０ｂのスイッチＳＷ６１、ＳＷ６３、ＳＷ６４、ＳＷ６５を共にオン状態とし、スイッチＳＷ６２及びＳＷ６６を共にオフ状態とする。更に、垂直制御部７０は、第２の電流源２６ａによる電流の供給と、第２の電流源２６ｃによる電流の供給とを停止させる。

第１列目の画素１０（１，１）、画素１０（２，１）、及び画素１０（３，１）の各々の第１の選択部１６がオン状態となることで、これら３つの画素１０の各々の増幅部１５のソース端子が、第１の垂直信号線ＶＬ１ａに電気的に接続される。第１の垂直信号線ＶＬ１ａに接続された第１の電流源２５ａの電流は、画素１０（１，１）と画素１０（２，１）と画素１０（３，１）とに分流される。第１の垂直信号線ＶＬ１ａでは、画素１０（１，１）、画素１０（２，１）、及び画素１０（３，１）の各々の画素信号が混合されて混合画素信号となる。

第２列目の画素１０（１，２）及び画素１０（３，２）の各々の第１の選択部１６がオン状態となることで、これら２つの画素１０の各々の増幅部１５のソース端子が、第１の垂直信号線ＶＬ１ｂに電気的に接続される。第１の垂直信号線ＶＬ１ｂに接続された第１の電流源２５ｂの電流は、画素１０（１，２）と画素１０（３，２）とに分流される。第１の垂直信号線ＶＬ１ｂでは、画素１０（１，２）及び画素１０（３，２）の各々の画素信号が混合されて混合画素信号となる。

第３列目の画素１０（１，３）、画素１０（２，３）、及び画素１０（３，３）の各々の第１の選択部１６がオン状態となることで、これら３つの画素１０の各々の増幅部１５のソース端子が、第１の垂直信号線ＶＬ１ｃに電気的に接続される。第１の垂直信号線ＶＬ１ｃに接続された第１の電流源２５ｃの電流は、画素１０（１，３）と画素１０（２，３）と画素１０（３，３）とに分流される。第１の垂直信号線ＶＬ１ｃでは、画素１０（１，３）、画素１０（２，３）、及び画素１０（３，３）の各々の画素信号が混合されて混合画素信号となる。

また、スイッチＳＷ４１及びスイッチＳＷ４２が共にオン状態となることで、第１の垂直信号線ＶＬ１ａと、第１の垂直信号線ＶＬ１ｂと、第１の垂直信号線ＶＬ１ｃとが互いに電気的に接続される。これにより、第１の垂直信号線ＶＬ１ａ、第１の垂直信号線ＶＬ１ｂ、及び第１の垂直信号線ＶＬ１ｃの各々に出力された画素信号が混合される。即ち、第１列目の画素１０（１，１）、（２，１）、（３，１）の混合画素信号と、第２列目の画素１０（１，２）、（３，２）の混合画素信号と、第３列目の画素１０（１，３）、（２，３）、（３，３）の混合画素信号とが混合される。この結果、第１の垂直信号線ＶＬ１ａ、ＶＬ１ｂ、ＶＬ１ｃには、中央位置の周囲の画素１０（１，１）、（２，１）、（３，１）、（１，２）、（３，２）、（１，３）、（２，３）、（３，３）の８つの画素の画素信号が混合された混合画素信号が出力される。

中央位置の画素１０（２，２）の第２の選択部１７がオン状態となることで、画素１０（２，２）の増幅部１５は、第２の垂直信号線ＶＬ２ｂに電気的に接続される。第２の垂直信号線ＶＬ２ｂに接続された第２の電流源２６ｂの電流は、全て画素１０（２，２）に流れる。第２の垂直信号線ＶＬ２ｂには、画素１０（２，２）の画素信号が出力される。

また、スイッチＳＷ５３及びスイッチＳＷ５４が共にオン状態となることで、第２の垂直信号線ＶＬ２ｂに出力された画素１０（２，２）の画素信号は、容量５２と容量５４と容量５６とに入力される。８つの画素の混合画素信号は、容量５１と容量５３と容量５５とに入力される。これにより、演算部５０ｂは、中央位置の画素である画素１０（２，２）の画素信号と、中央位置以外の上述の８つの画素の混合画素信号とを加算平均した加算画素信号を、アンプ部６０の出力端子６３から出力する。これにより、本実施の形態では、列方向及び行方向の複数の画素１０の信号を混合する場合に、中央位置の画素１０の画素信号に重み付けされた画素信号を得ることができる。

図９は、第２の実施の形態に係る撮像素子３の回路構成及び別の動作例を説明するための図である。図９を参照して、図７（ｂ）の撮像素子３による画素信号の混合処理についてより詳しく説明する。

垂直混合制御部７１は、第１列目の画素のうち、中央の画素１０（２，１）の第１の選択部１６をオフ状態とし、第２の選択部１７をオン状態とする。また、垂直混合制御部７１は、画素１０（２，１）の上下の画素である画素１０（１，１）、（３，１）の第１の選択部１６を共にオン状態とし、第２の選択部１７を共にオフ状態とする。

垂直混合制御部７１は、第２列目の画素のうち、中央の画素１０（２，２）の第１の選択部１６をオフ状態とし、第２の選択部１７をオン状態とする。また、垂直混合制御部７１は、画素１０（１，２）、（３，２）の第１の選択部１６を共にオン状態とし、第２の選択部１７を共にオフ状態とする。同様に、垂直混合制御部７１は、第３列目の画素のうち、中央位置の画素１０（２，３）の第１の選択部１６をオフ状態とし、第２の選択部１７をオン状態とする。また、垂直混合制御部７１は、画素１０（１，３）、（３，３）の第１の選択部１６を共にオン状態とし、第２の選択部１７を共にオフ状態とする。

水平混合制御部７２は、水平混合部４０のスイッチＳＷ４６をオン状態とし、スイッチＳＷ４１〜ＳＷ４５を共にオフ状態とする。加算制御部７３は、演算部５０ｂのスイッチＳＷ５４、ＳＷ５６をオン状態とし、スイッチＳＷ５１〜ＳＷ５３、スイッチＳＷ５５、及びスイッチＳＷ５７〜ＳＷ５９を共にオフ状態とする。また、加算制御部７３は、演算部５０ｂのスイッチＳＷ６１〜ＳＷ６５をオン状態とし、スイッチＳＷ６６をオフ状態とする。更に、垂直制御部７０は、第２の電流源２６ｃによる電流の供給を停止させる。

第１列目の画素１０（１，１）及び画素１０（３，１）の各々の第１の選択部１６がオン状態となることで、第１の垂直信号線ＶＬ１ａでは、画素１０（１，１）及び画素１０（３，１）の各々の画素信号が混合されて混合画素信号となる。また、第２列目の画素１０（１，２）及び画素１０（３，２）の各々の第１の選択部１６がオン状態となることで、第１の垂直信号線ＶＬ１ｂでは、画素１０（１，２）及び画素１０（３，２）の各々の画素信号が混合されて混合画素信号となる。同様に、第３列目の画素１０（１，３）及び画素１０（３，３）の各々の第１の選択部１６がオン状態となることで、第１の垂直信号線ＶＬ１ｃでは、画素１０（１，３）及び画素１０（３，３）の各々の画素信号が混合されて混合画素信号となる。

また、第１列目の画素１０（２，１）の第２の選択部１７と、第３列目の画素１０（２，３）の第２の選択部１７と、スイッチＳＷ４６とがオン状態となることで、画素１０（２，１）及び画素１０（２，３）の各々の増幅部１５のソース端子が電気的に接続される。第２の垂直信号線ＶＬ２ａに接続された第２の電流源２６ａの電流は、画素１０（２，１）と画素１０（２，３）とに分流される。第２の垂直信号線ＶＬ２ａ及び第２の垂直信号線ＶＬ２ｃには、画素１０（２，１）、（２，３）の２つの画素の画素信号が混合された混合画素信号が出力される。

中央位置の画素１０（２，２）の第２の選択部１７がオン状態となることで、画素１０（２，２）の増幅部１５は、第２の垂直信号線ＶＬ２ｂに電気的に接続される。第２の電流源２６ｂの電流は、全て画素１０（２，２）に流れる。そして、第２の垂直信号線ＶＬ２ｂには、画素１０（２，２）の画素信号が出力される。

また、スイッチＳＷ５４がオン状態となることで、第２の垂直信号線ＶＬ２ｂに出力された画素１０（２，２）の画素信号は、容量５４及び容量５６に入力される。第１の垂直信号線ＶＬ１ａに出力された画素１０（１，１）及び画素１０（３，１）の混合画素信号は、容量５１に入力される。第２の垂直信号線ＶＬ２ａ及び第２の垂直信号線ＶＬ２ｃに出力された画素１０（２，１）及び画素１０（２，３）の混合画素信号は、容量５２に入力される。また、第１の垂直信号線ＶＬ１ｂに出力された画素１０（１，２）及び画素１０（３，２）の混合画素信号は、容量５３に入力され、第１の垂直信号線ＶＬ１ｃに出力された画素１０（１，３）及び画素１０（３，３）の混合画素信号は、容量５５に入力される。

演算部５０ｂは、中央位置の画素である画素１０（２，２）の画素信号と、画素１０（１，１）、（３，１）の混合画素信号と、画素１０（２，１）、（２，３）の混合画素信号と、画素１０（１，２）、（３，２）の混合画素信号と、画素１０（１，３）、（３，３）の混合画素信号とを加算演算する。演算部５０ｂは、生成した加算画素信号を、アンプ部６０の出力端子６３から出力する。これにより、本実施の形態では、列方向及び行方向の複数の画素１０の信号を混合する場合に、中央位置の画素１０の画素信号に重み付けされた画素信号を得ることができる。

上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（３）画素１０は、第１方向である列方向及び第２方向である行方向に複数配置される。 複数の画素１０は、第１の列に配置された第１及び第２及び第３画素と、第２の列に配置された第１及び第２及び第３画素とを含み、第１及び第２の信号線（第１及び第２の垂直信号線ＶＬ１、ＶＬ２）は、第１及び第２の列の各々に対して設けられる。演算部５０は、第１の列に対応する第１及び第２の信号線に出力された信号と、第２の列に対応する第１及び第２の信号線に出力された信号との演算を行う。このようにしたので、列方向及び行方向の複数の画素１０の信号を混合することができる。また、複数の画素信号を混合する場合に、画素の位置とは無関係に、ＦＤの電位が高い画素の画素信号に重み付けがされることを防ぐことができる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
上述した実施の形態では、１画素に１つの光電変換部を配置する例について説明したが、画素の構成はこれに限らない。画素の構成を、１画素あたり２つ以上の光電変換部を有する構成にしてもよい。この場合には、撮像素子３は、第１の制御モードが設定された場合は、複数の光電変換部のうち２つ以上の光電変換部からの信号を加算し、全ての画素１０から画素信号を個別に読み出す。撮像素子３は、第２の制御モードが設定された場合は、例えば列方向の複数の画素１０の信号を混合して読み出す。

図１０は、変形例１に係る撮像素子３の一部の構成を示す回路図である。画素１０は、第１の光電変換部１１ａと、第２の光電変換部１１ｂと、第１の転送部１２ａと、第２の転送部１２ｂと、第１のリセット部１３ａと、第２のリセット部１３ｂと、第１のＦＤ１４ａと、第２のＦＤ１４ｂとを有する。画素１０は、更に、第１の増幅部１５ａと、第２の増幅部１５ｂと、第１の選択部１６と、第２の選択部１７と、加算スイッチ部１８と、結合スイッチ部１９とを有する。

第１の転送部１２ａは、トランジスタＭ１ａから構成され、第１の光電変換部１１ａで光電変換された電荷を第１のＦＤ１４ａに転送する。第１のＦＤ１４ａは、第１のＦＤ１４ａに転送された電荷を蓄積する。第１の増幅部１５ａは、トランジスタＭ３ａにより構成され、第１のＦＤ１４ａに蓄積された電荷による信号を増幅して出力する。第１のリセット部１３ａは、トランジスタＭ２ａから構成され、第１のＦＤ１４ａの電圧をリセットする。第１の選択部１６は、トランジスタから構成され、第１の増幅部１５ａからの信号を第１の垂直信号線ＶＬ１に出力する。

第２の転送部１２ｂは、トランジスタＭ１ｂから構成され、第２の光電変換部１１ｂで光電変換された電荷を第２のＦＤ１４ｂに転送する。第２のＦＤ１４ｂは、第２のＦＤ１４ｂに転送された電荷を蓄積する。第２の増幅部１５ｂは、トランジスタＭ３ｂにより構成され、第２のＦＤ１４ｂに蓄積された電荷による信号を増幅して出力する。第２のリセット部１３ｂは、トランジスタＭ２ｂから構成され、第２のＦＤ１４ｂの電圧をリセットする。第２の選択部１７は、トランジスタから構成され、第２の増幅部１５ｂからの信号を第２の垂直信号線ＶＬ２に出力する。

加算スイッチ部１８は、トランジスタＭ８から構成され、第１のＦＤ１４ａと第２のＦＤ１４ｂとを接続（結合）する。加算スイッチ部１８は、加算部１８であり、第１のＦＤ１４ａと第２のＦＤ１４ｂとを接続して、第１及び第２の光電変換部１１ａ、１１ｂでそれぞれ光電変換された電荷を加算する。結合スイッチ部１９は、トランジスタから構成され、第１の増幅部１５ａと第２の増幅部１５ｂとを接続する。より詳しくは、結合スイッチ部１９は、第１の増幅部１５ａのトランジスタＭ３ａのソースと第２の増幅部１５ｂのトランジスタＭ３ｂのソースとを接続する。また、結合スイッチ部１９が、第１の増幅部１５ａと第１の選択部１６の間と、第２の増幅部１５ｂと第２の選択部１７の間とを接続するともいえる。

第１の制御モードにおいては、垂直制御部７０は、１行目の画素１０（１，１）の加算スイッチ部１８をオン状態とし、結合スイッチ部１９もオン状態とする。また、垂直制御部７０は、例えば、第１の選択部１６をオン状態とし、第２の選択部１７をオフ状態とする。第１及び第２の光電変換部１１ａ、１１ｂでそれぞれ光電変換された電荷は、第１及び第２の転送部１２ａ、１２ｂによってそれぞれ転送されて加算され、第１及び第２のＦＤ１４ａ、１４ｂに蓄積される。第１及び第２の増幅部１５ａ、１５ｂと結合スイッチ部１９と第１の選択部１６とによって、加算された電荷に応じた画素信号が生成されて、第１の垂直信号線ＶＬ１に読み出される。第１の垂直信号線ＶＬ１に出力された画素信号は、上述したように、演算部５０によって加算演算される。

第１の垂直信号線ＶＬ１に１行目の画素１０から画素信号が読み出されると、その後に、撮像素子３では、２行目、３行目と画素１０が行単位で順次選択されて、画素１０から第１の垂直信号線ＶＬ１に画素信号の読み出しが行われる。なお、第１の制御モードにおいて、第１の選択部１６をオフ状態とし、第２の選択部１７をオン状態とした場合には、画素信号は、第２の垂直信号線ＶＬ２に読み出される。

なお、二つの行の画素について、一方の行の画素の画素信号を第１の垂直信号線ＶＬ１に読み出し、これと同時に他方の行の画素の画素信号を第２の垂直信号線ＶＬ２に読み出すようにしてもよい。この場合、画素列毎に２つの演算部５０を設けることで、２行分の画素からの画素信号を同時に信号処理して、制御部４に出力することができる。垂直制御部７０は、画素１０（１，１）の第１の選択部１６をオン状態、画素１０（１，１）の第２の選択部１７をオフ状態、画素１０（２，１）の第１の選択部１６をオフ状態、画素１０（１，１）の第２の選択部１７をオン状態とする。これにより、第１の垂直信号線ＶＬ１には、画素１０（１，１）の画素信号が読み出され、第２の垂直信号線ＶＬ２には、画素１０（２，１）の画素信号が読み出される。このように、２行分の画素の画素信号の読み出しを同時に行うことができる。

第２の制御モードでは、垂直制御部７０は、第１行目〜第３行目の画素１０（１，１）、（２，１）、（３，１）の加算スイッチ部１８及び結合スイッチ部１９を共にオン状態とする。また、垂直制御部７０は、第１行目及び第３行目の画素１０（１，１）、（３，１）の、第１の選択部１６をオン状態とし、第２の選択部１７をオフ状態とする。更に、垂直制御部７０は、第２行目の画素１０（２，１）の第１の選択部１６をオフ状態とし、第２の選択部１７をオン状態とする。これにより、第１の垂直信号線ＶＬ１では、画素１０（１，１）からの画素信号及び画素１０（３，１）からの画素信号が混合され、混合画素信号となる。また、第２の垂直信号線ＶＬ２には、中央位置の画素１０（２，１）の画素信号が読み出される。画素１０（１，１）及び画素１０（３，１）の混合画素信号と画素１０（２，１）の画素信号とは、上述した実施の形態の場合と同様に、演算部５０によって加算演算される。

垂直制御部７０は、第１行目〜第３行目の画素１０からの加算画素信号の読み出し後に、第４行目〜第６行目の画素１０からの加算画素信号の読み出しを行う。なお、第２の制御モードにおいて、画素１０（１，１）の画素信号と画素１０（３，１）の画素信号とを第２の垂直信号線ＶＬ２に読み出して混合し、中央位置の画素１０（２，１）の画素信号を第１の垂直信号線ＶＬ１に読み出してもよい。

なお、図１０に示す画素構成の場合には、制御部４は、各画素の複数の光電変換部からの信号を個別に読み出す処理（第３の制御モード）を行うこともできる。この場合、垂直制御部７０は、加算スイッチ部１８のトランジスタＭ８をオフ状態とし、結合スイッチ部１９のトランジスタもオフ状態とする。第１の光電変換部１１ａで光電変換された電荷は、第１の転送部１２ａによって第１のＦＤ１４ａに転送される。そして、第１のＦＤ１４ａに転送された電荷に応じた画素信号が、第１の増幅部１５ａ及び第１の選択部１６によって第１の垂直信号線ＶＬ１に読み出される。また、第２の光電変換部１１ｂで光電変換された電荷は、第２の転送部１２ｂによって第２のＦＤ１４ｂに転送される。第２のＦＤ１４ｂに転送された電荷に応じた画素信号が、第２の増幅部１５ｂ及び第２の選択部１７によって第２の垂直信号線ＶＬ２に読み出される。

（変形例２）
上述した実施の形態では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。

（変形例３）
上述の実施の形態及び変形例で説明した撮像素子及び撮像装置は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。

（変形例４）
上述した実施の形態および変形例で説明した撮像素子を、複数の基板（例えば、複数の半導体基板）を積層して構成される積層センサ（積層型の撮像素子）に適用してもよい。例えば、複数の画素１０は１層目の基板に配置し、電流源２５・２６と水平混合部４０と演算部５０とＡＤ変換部８０とは２層目の基板に配置し、複数の垂直信号線ＶＬは、１層目の基板と２層目の基板との間に配置する。複数の画素１０と電流源２５・２６と水平混合部４０とは１層目の基板に配置し、演算部５０とＡＤ変換部８０とは２層目の基板に配置してもよい。また、積層センサは３層以上にしてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１７年第６３１９７号（２０１７年３月２８日出願）

１ 撮像装置、３ 撮像素子、４ 制御部、１０ 画素、１１ 光電変換部、１５ 増幅部、１６ 第１の選択部、１７ 第２の選択部、２５ 第１の電流源、２６ 第２の電流源、５０ 演算部、７０ 垂直制御部

Claims (16)

1. 光を光電変換して電荷を生成する光電変換部を有し、前記光電変換部で生成された電荷に基づく信号を出力し、第１方向に配置される複数の画素と、
   複数の前記画素のうちの一部の画素から信号が出力される第１の信号線と、
   複数の前記画素のうちの他の画素から信号が出力される第２の信号線と、
   前記第１の信号線に出力され、前記一部の画素の信号が混合した信号と前記第２の信号線に出力された信号との演算を行う演算部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   一部の前記画素は、前記光電変換部で生成された電荷に基づく信号を前記第１の信号線に出力する第１の出力部を有し、
   前記他の画素は、前記光電変換部で生成された電荷に基づく信号を前記第２の信号線に出力する第２の出力部と、を有する撮像素子。
3. 請求項２に記載の撮像素子において、
   前記第１の出力部は、前記第１の信号線との接続と切断とを切り替え、
   前記第２の出力部は、前記第２の信号線との接続と切断とを切り替える撮像素子。
4. 請求項２または請求項３に記載の撮像素子において、
   前記第１の信号線に接続され、第１の電流を供給する第１の電流源と、
   前記第２の信号線に接続され、第２の電流を供給する第２の電流源と、を備え、
   前記第２の電流の大きさは、前記第１の電流の大きさよりも大きい撮像素子。
5. 請求項２から請求項４までのいずれか一項に記載の撮像素子において、
   前記他の画素は、第１画素を含み、
   前記一部の画素は、前記第１画素を挟んで配置される第２画素及び第３画素を含む撮像素子。
6. 請求項５に記載の撮像素子において、
   前記画素は、前記光電変換部で生成された電荷に基づく信号を生成する生成部を有し、
   前記第１及び第２及び第３画素は、前記第１の出力部をそれぞれ有し、
   前記第１画素は、前記第２の出力部を有する撮像素子。
7. 請求項６に記載の撮像素子において、
   前記第２及び第３画素の前記第１の出力部を接続状態とし、前記第１画素の前記第２の出力部を接続状態とし、前記第２画素の信号と共に前記第３画素の信号を前記第１の信号線に出力させ、前記第１画素の信号を前記第２の信号線に出力させる第１の制御と、前記第１及び第２及び第３画素の前記第１の出力部を順次に接続状態とし、前記第１及び第２及び第３画素の信号を前記第１の信号線に順次出力させる第２の制御とを行う制御部を有する撮像素子。
8. 請求項７に記載の撮像素子において、
   前記制御部は、前記第２及び第３画素のいずれか一方の画素の前記第１の出力部を接続状態とし、前記第１画素の前記第２の出力部を接続状態とし、前記一方の画素の信号を前記第１の信号線に出力させると共に、前記第１画素の信号を前記第２の信号線に出力させる第３の制御を行う撮像素子。
9. 請求項５から請求項８までのいずれか一項に記載の撮像素子において、
   前記一部の画素は、第４画素及び第５画素を含み、
   前記第１及び第２及び第３画素は、前記第４画素と前記第５画素の間に配置される撮像素子。
10. 請求項５から請求項８までのいずれか一項に記載の撮像素子において、
    前記第１方向に配置される複数の前記画素は、第４画素及び第５画素を含み、
    前記第４画素の信号と共に前記第５画素の信号が出力される第３の信号線を備え、
    前記演算部は、前記第１の信号線に出力された信号と前記第２の信号線に出力された信号と前記第３の信号線に出力された信号との演算を行う撮像素子。
11. 請求項１に記載の撮像素子において、
    前記画素は、複数の前記光電変換部と、複数の前記光電変換部で生成された電荷を加算する加算部とを有し、前記加算部で加算された電荷に基づく加算信号を出力し、
    前記演算部は、前記第１の信号線に出力された前記加算信号と、前記第２の信号線に出力された前記加算信号との演算を行う撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記画素は、第１及び第２の光電変換部を有し、
    前記加算信号を出力させる第１の制御と、前記第１の光電変換部で生成された電荷に基づく信号を前記第１の信号線に出力させ、第２の光電変換部で生成された電荷に基づく信号を前記第２の信号線に出力させる第２の制御とを行う制御部を備える撮像素子。
13. 請求項５に記載の撮像素子において、
    前記画素は、前記第１方向である列方向及び第２方向である行方向に複数配置され、
    前記複数の画素は、第１の列に配置される前記第１及び第２及び第３画素と、第２の列に配置される前記第１及び第２及び第３画素とを含み、
    前記第１及び第２の信号線は、前記第１及び第２の列の各々に対して設けられ、
    前記演算部は、前記第１の列に対応する前記第１及び第２の信号線に出力された信号と、前記第２の列に対応する前記第１及び第２の信号線に出力された信号との演算を行う撮像素子。
14. 請求項５に記載の撮像素子において、
    前記画素は、前記第１方向である列方向及び第２方向である行方向に複数配置され、
    前記複数の画素は、第１の列に配置される複数の画素と、第２の列に配置される前記第１及び第２及び第３画素とを含み、
    前記第１及び第２の信号線は、前記第２の列に対して設けられ、
    前記第１の列に対して設けられ、前記第１の列の複数の画素から出力されて信号が混合される第４の信号線を備え、
    前記演算部は、前記第１及び第２及び第４の信号線に出力された信号間の演算を行う撮像素子。
15. 請求項１４に記載の撮像素子において、
    前記複数の画素は、第３の列に配置される複数の画素を含み、
    前記第３の列に対して設けられ、前記第３の列の複数の画素の信号を混合した信号が出力される第５の信号線を備え、
    前記演算部は、前記第１及び第２及び第４及び第５の信号線に出力された信号間の演算を行う撮像素子。
16. 請求項１から請求項１５までのいずれか一項に記載の撮像素子と、
    前記画素の信号に基づいて画像データを生成する画像生成部と、
    を備える電子カメラ。

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