JP5526928B2 - 固体撮像装置および撮像装置 - Google Patents

Description

本発明は、複数の光電変換素子を有する固体撮像装置および撮像装置に関する。

固体撮像装置は、光電変換素子を有する複数の画素回路を有する。
複数の画素回路は、半導体基板の一面に、行列状に二次元配列される。
この複数の画素回路では、一般的に、その配列の各行に行アドレス線が接続され、各列に列信号線が接続される。複数の行アドレス線は、垂直走査部に接続される。
そして、垂直走査部がある１本の行アドレス線を選択すると、当該行アドレス線に接続された複数の画素回路から複数の列信号線へ、当該複数の画素回路の光電変換素子の画素信号が出力される。
また、垂直走査部が１走査期間毎に複数の行アドレス線のすべてを１本ずつ順番に選択するアドレッシング処理を実行することにより、固体撮像装置は、１走査期間毎に１枚分の画像を構成する複数の画素信号を出力する。

ところで、各画素回路は、光電変換素子の他に、その光電変換素子に基づく画素信号を列信号線へ出力する読出回路を有する。読出回路は、複数のトランジスタを有する。
そこで、各光電変換素子に対して読出回路を１対１対応に設けるのではなく、複数の光電変換素子に対して１個の読出回路を共通に設けることが考えられる（特許文献１）。
これにより、固体撮像装置の全体として読出回路のトランジスタ数を減らし、光電変換素子の受光面積を拡大することができる。

特開２００７−１１５９９４号公報

しかしながら、複数の光電変換素子の画素信号を出力する読出回路は、複数の光電変換素子から選択された１個の光電変換素子の画素信号を出力する。
読出回路は、複数の光電変換素子の画素信号を同時に出力することができない。
このため、たとえば１個の読出回路に接続される２個の光電変換素子が同じ行に配列されている場合、以下のような課題が生じる。
すなわち、垂直走査部が１走査期間において各行を順番に選択するアドレッシングを実行しても、読出回路は、同じ行に配列された２個の光電変換素子のうちの一方の画素信号しか出力することができない。
このように同じ行に配列された２個の光電変換素子に１個の読出回路を対応付けた場合、１走査期間では０．５枚分の画像を構成する複数の画素信号しか読み出すことができない。１枚の画像を読み出すためには、２走査周期が必要となる。
また、垂直走査部は、アドレッシング処理の他に、実行する走査周期が１回目なのかあるいは２回目なのかを判断し、その判断結果に応じて同じ行に配列された２個の光電変換素子のいずれから画素信号を出力させるかを選択する処理を実行する必要がある。

このように固体撮像装置では、複数の光電変換素子の画素信号を共通の画素部から出力する場合に、各走査期間において複数の光電変換素子の画素信号を自由に出力可能にすることが求められている。

本発明の第１の観点の固体撮像装置は、行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、前記複数の共通画素部の列に対応し、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、前記複数の列信号線の一方を選択する第１セレクタと、前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される第１カラム部と、前記複数の列信号線の他方を選択する第２セレクタと、前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される第２カラム部とを有し、前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、前記第１セレクタおよび前記第２セレクタは、前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、前記第１カラム部および前記第２カラム部は、複数回の走査周期において、行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する。

第１の観点では、各共通画素部において同じ行に配列された複数個の光電変換素子には、走査部のアドレッシング処理において個別に選択するための複数本の行アドレス線が接続される。
このため、各共通画素部において同じ行に配列された複数個の光電変換素子は、複数の行アドレス線を順番に選択するアドレッシング処理により画素信号を出力することができる。

本発明の第２の観点の撮像装置は、固体撮像装置と、前記固体撮像装置に入射光を導く光学系と、前記固体撮像装置の出力信号を処理する信号処理部とを有し、前記固体撮像装置は、行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、前記複数の共通画素部の列に対応し、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、前記複数の列信号線の一方を選択する第１セレクタと、前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される第１カラム部と、前記複数の列信号線の他方を選択する第２セレクタと、前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される第２カラム部とを有し、前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、前記第１セレクタおよび前記第２セレクタは、前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、前記第１カラム部および前記第２カラム部は、複数回の走査周期において、行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する。

本発明では、複数の光電変換素子の画素信号を共通の画素部から出力する場合に、各走査期間において複数の光電変換素子の画素信号を自由に出力することができる。

図１は、本発明の第１実施形態に係る固体撮像装置のブロック図である。 図２は、図１の画素アレイ部の一部を拡大したレイアウト図である。 図３は、図１の共有画素回路の回路図である。 図４は、図３の共有画素回路の要部断面図である。 図５は、図２の共有画素回路におけるカラーフィルタの説明図である。 図６は、図１の画素アレイ部からの読出し動作の説明図である。 図７は、図６の各ステップの後の第１カラム回路および第２カラム回路の保持データの説明図である。 図８は、アドレッシング処理と左右選択信号とを併用する固体撮像装置（比較例の固体撮像装置）での読出し動作のタイミングチャートである。 図９は、第１実施形態の固体撮像装置の読出し動作のタイミングチャートである。 図１０は、比較例の固体撮像装置の要部のブロック図である。 図１１は、比較例の固体撮像装置での、２行同時のカラム加算動作のタイミングチャートである。 図１２は、第１実施形態の固体撮像装置での、２行同時のカラム加算動作のタイミングチャートである。 図１３は、本発明の第２実施形態に係る撮像装置のブロック図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
説明は以下の順に行う。
１．第１実施形態（固体撮像装置の一例）
２．比較例（固体撮像装置の比較例）
３．第２実施形態（撮像装置の一例）

＜１．第１実施形態＞
［固体撮像装置１の構成］
図１は、本発明の第１実施形態に係る固体撮像装置１のブロック図である。
図１の固体撮像装置１は、センサ制御部１１、垂直走査部１２、第１水平走査部１３、第１カラム処理部１４、画素アレイ部１５、第２カラム処理部１６、第２水平走査部１７、データ処理部１８を有する。
これらの回路は、たとえば半導体基板に図１の配置でレイアウトされる。
また、図１の固体撮像装置１は、複数の垂直信号線ＨＬ、複数の垂直アドレス選択線ＶＬ、２本の水平走査線ＨＯＵＴを有する。

画素アレイ部１５は、半導体基板の一面に行列状に二次元配列された複数の共有画素回路２１を有する。

図２は、図１の画素アレイ部１５の一部を拡大したレイアウト図である。
図２には、２行３列の６個の共有画素回路２１が図示されている。
また、図２には、複数の共有画素回路２１の配列の行に沿って延在する複数の垂直アドレス選択線ＶＬと、複数の共有画素回路２１の配列の列に沿って延在する複数の垂直信号線ＨＬとが図示されている。
図２の共有画素回路２１は、１個のフローティングディフュージョンエリア（ＦＤエリア２２）と、４個の画素エリア２３とを有する。
４個の画素エリア２３は、２行２列に配列される。
ＦＤエリア２２は、４個の画素エリア２３の中央に配置される。
以下、４個の画素エリア２３を区別する場合、図２を基準として左右および上下を使用する。

図３は、図１の共有画素回路２１の回路図である。
図３は、１個の読出回路２６を４個の画素回路２７で共有した４画素共有構造の回路図である。
読出回路２６は、フローティングディフュージョンＦＤ、増幅トランジスタ３１、選択トランジスタ３２、リセットトランジスタ３３を有する。読出回路２６は、たとえば図２のＦＤエリア２２に配置される。
画素回路２７は、フォトダイオード３４と、転送ゲートトランジスタ３５とを有する。４個の画素回路２７は、図２の４個の画素エリア２３に配置される。

フォトダイオード３４は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送ゲートトランジスタ３５は、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
転送ゲートトランジスタ３５のドレインはフォトダイオード３４に接続され、ソースはフローティングディフュージョンＦＤに接続され、ゲートは垂直アドレス選択線ＶＬに接続される。
転送ゲートトランジスタ３５は、オン状態である場合、フォトダイオード３４で生成された電荷をフローティングディフュージョンＦＤへ転送する。

リセットトランジスタ３３は、たとえばＭＯＳトランジスタである。
リセットトランジスタ３３のドレインは電源Ｖｄｄに接続され、ソースはフローティングディフュージョンＦＤに接続され、ゲートは図示しないリセット信号線に接続される。
リセットトランジスタ３３は、オン状態である場合、フローティングディフュージョンＦＤを電源Ｖｄｄの電位にリセットする。

選択トランジスタ３２は、たとえばＭＯＳトランジスタである。
選択トランジスタ３２のドレインは電源Ｖｄｄに接続され、ソースは増幅トランジスタ３１に接続され、ゲートは垂直アドレス選択線ＶＬに接続される。

増幅トランジスタ３１は、たとえばＭＯＳトランジスタである。
増幅トランジスタ３１のドレインは選択トランジスタ３２に接続され、ソースは垂直信号線ＨＬに接続され、ゲートはフローティングディフュージョンＦＤに接続される。増幅トランジスタ３１は、ソースフォロア型のアンプを構成している。
選択トランジスタ３２がオン状態である場合、増幅トランジスタ３１は、フローティングディフュージョンＦＤの電位に応じた画素信号を、垂直信号線ＨＬへ出力する。

そして、図３の共有画素回路２１は、たとえばリセットトランジスタ３３がオンされることにより、フローティングディフュージョンＦＤをリセットする。
その後、垂直アドレス選択線ＶＬにより１個の選択トランジスタ３２がオンされると、フォトダイオード３４の電荷は、フローティングディフュージョンＦＤに転送される。
選択トランジスタ３２がオンされると、増幅トランジスタ３１は、フローティングディフュージョンＦＤに蓄積された電荷に応じた画素信号を垂直信号線ＨＬへ出力する。

このように共有画素回路２１では、フローティングディフュージョンＦＤが複数のフォトダイオード３４に共通に使用される。
よって、共有画素回路２１は、同時に複数のフォトダイオード３４の画素信号を出力することができない。
共有画素回路２１は、複数のフォトダイオード３４の画素信号を１つずつ順番に出力する。

図４は、図３の共有画素回路２１の要部断面図である。
図４の共有画素回路２１は、例えばｐ型のシリコン基板（半導体基板）４１に形成される。
シリコン基板４１の活性領域以外には、例えば酸化シリコンからなる素子分離絶縁膜４２が形成される。基板の活性領域には、単位画素を構成する複数のフォトダイオード３４が形成される。フォトダイオード３４の領域には、ｎ型領域が形成されている。より詳細には、このｎ型領域と周囲のｐ型領域の間のｐｎ接合によりフォトダイオード３４が構成される。
シリコン基板４１は、裏面（第１面）側から光を入射し得るように薄膜化されている。シリコン基板４１の厚さは、固体撮像装置１の種類にもよるが、可視光用の場合には２〜６μｍであり、近赤外用では６〜１０μｍである。
シリコン基板４１の活性領域には、フローティングディフュージョンＦＤや、読出回路２６を構成する各種トランジスタ３１〜３３のソースあるいはドレインが形成されている。

シリコン基板４１の第２面側には、酸化シリコンからなるゲート絶縁膜４３を介して、転送ゲートトランジスタ３５のゲート４４が形成されている。ゲート４４は、例えばポリシリコンにより形成される。
転送ゲートトランジスタ３５および他のトランジスタ３１〜３３上には、配線層４５が形成されている。配線層４５上には、図示しない接着層を介して支持基板４６が設けられている。支持基板４６は、基板の強度を補強するために設けられる。支持基板４６は、例えばシリコン基板４１からなる。
基板の第１面側には、酸化シリコン膜４７が形成されており、酸化シリコン膜４７上には、各フォトダイオード３４を開口する遮光膜４８が形成されている。遮光膜４８は、例えばアルミニウム膜により形成される。また、入射光が基板中で十分吸収される場合は画素部に遮光膜４８を配置しなくてもよい。
酸化シリコン膜４７および遮光膜４８上には、窒化シリコン膜４９が形成されている。窒化シリコン膜４９上には、所定の波長領域の光のみを通過させるカラーフィルタ５０が形成されている。カラーフィルタ５０上には、入射光をフォトダイオード３４へ集光させるオンチップレンズ５１が形成されている。

図５は、図２の共有画素回路２１におけるカラーフィルタ５０の説明図である。
図５の各マスは、フォトダイオード３４が形成される各画素エリア２３に対応する。
図５では、赤Ｒ、緑Ｇ、青Ｂの三色の色成分フィルタが画素エリア２３毎にベイヤー配列されている。
そして、図５において点線枠で示すように、共有画素回路２１の２行２列のフォトダイオード３４には、赤Ｒ、緑Ｇｒ、緑Ｇｂ、青Ｂの４個の色成分フィルタが対応する。
カラーフィルタ５０では、２行２列の赤Ｒ、緑Ｇｒ、緑Ｇｂ、青Ｂの色成分のパターンが、共有画素回路２１毎に繰り返される。
これにより、カラーフィルタ５０は、各共有画素回路２１において２行に分けて配列される２組４個のフォトダイオード３４に対して、行毎に、互いに異なる２種類の色成分毎の光を入射させている。

図１の説明に戻る。
垂直走査部１２は、複数の垂直アドレス選択線ＶＬに接続される。
垂直走査部１２は、複数の垂直アドレス選択線ＶＬを順番に選択する。
垂直走査部１２は、選択した垂直アドレス選択線ＶＬへパルス信号を出力する。
なお、垂直走査部１２は、たとえば２本などの一部の複数の垂直アドレス選択線ＶＬを同時に選択することもできる。

複数の垂直アドレス選択線ＶＬは、図２に示すように、画素アレイ部１５において、複数の共有画素回路２１の行間毎に４本ずつ配置される。
具体的には、各行の複数の共有画素回路２１は、上下２本ずつの合計４本の垂直アドレス選択線ＶＬに接続される。
具体的には、当該４本の垂直アドレス選択線ＶＬうち、図２において上から１番目の垂直アドレス選択線ＶＬ（Ｖ０）は、図２左上の画素エリア２３（Ａ）の転送ゲートトランジスタ３５に接続される。
上から２番目の垂直アドレス選択線ＶＬ（Ｖ１）は、図２右上の画素エリア２３（Ｂ）の転送ゲートトランジスタ３５に接続される。
上から３番目の垂直アドレス選択線ＶＬ（Ｖ２）は、図２左下の画素エリア２３（Ｃ）の転送ゲートトランジスタ３５に接続される。
上から４番目の垂直アドレス選択線ＶＬ（Ｖ３）は、図２右下の画素エリア２３（Ｄ）の転送ゲートトランジスタ３５に接続される。

ここで、各共有画素回路２１において同じ行に配列されたフォトダイオード３４の個数をＮｈ個（Ｎｈは２以上の自然数）とし、画素アレイ部１５における複数のフォトダイオード３４の行数をＮｙ（Ｎｙは２以上の自然数）本とする。
この場合、複数の共有画素回路２１に接続される複数の垂直アドレス選択線ＶＬの本数は、Ｎｙ×Ｎｈ本となる。

よって、垂直走査部１２が複数の垂直アドレス選択線ＶＬを順番に選択することにより、共有画素回路２１の４個のフォトダイオード３４は、フローティングディフュージョンＦＤに順番に接続され、画素信号を垂直信号線ＨＬへ順番に出力する。
また、各垂直アドレス選択線ＶＬは、水平方向（各行）に一列に配列された複数の共有画素回路２１に接続されている。
このため、フローティングディフュージョンＦＤへの電荷転送処理、および垂直信号線ＨＬへの信号伝達処理は、同一の垂直アドレス選択線ＶＬに接続された複数の共有画素回路２１において並列的に同時実行される。

複数の垂直信号線ＨＬは、画素アレイ部１５において、複数の共有画素回路２１の列間毎に２本ずつ配置される。
そして、各列の複数の共有画素回路２１は、左右１本ずつの合計２本の垂直信号線ＨＬに接続される。
具体的には、図２の上段の共有画素回路２１の増幅トランジスタ３１は、共有画素回路２１の列の左側の垂直信号線ＨＬ（たとえばＨ０）に接続される。
また、下段の共有画素回路２１の増幅トランジスタ３１は、共有画素回路２１の列の右側の垂直信号線ＨＬ（たとえばＨ１）に接続される。

第１カラム処理部１４は、複数の第１カラム回路６１と、複数の第１セレクタ６２とを有する。
第１カラム回路６１の個数および第１セレクタ６２の個数は、共有画素回路２１の列数と同数である。
第１カラム回路６１は、第１セレクタ６２に接続される。第１セレクタ６２は、対応する列の１組の垂直信号線ＨＬに接続される。

そして、第１セレクタ６２は、たとえば１走査期間毎に、１組の垂直信号線ＨＬの一方を交互に選択する。
第１カラム回路６１は、ＡＤ（Analog to Digital）コンバータ、カウンタ、ラッチなどを有する。
第１カラム回路６１は、第１セレクタ６２を通じて転送された画素信号の電圧をＡＤ変換し、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理し、保持する。
また、第１カラム回路６１は、演算部を有し、保持しているカウント値と新たにカウントしたカウント値との加算処理を実行し、その加算演算結果を保持することもできる。

第１水平走査部１３は、複数の第１カラム回路６１に接続される。
第１水平走査部１３は、複数の第１カラム回路６１に対して、所定のタイミングで順番に水平走査信号を出力する。
水平走査信号が入力されると、第１カラム回路６１は、保持するカウント値の信号を、図１の上側の水平走査線ＨＯＵＴへ出力する。
これにより、複数の第１カラム回路６１に保持された１行分のカウント値が第１カラム処理部１４からデータ処理部１８へ転送される。
複数の第１カラム回路６１は、第１水平走査部１３により順次選択されることにより、１行分のカウント値（画素信号）をデータ処理部１８へ転送する。

第２カラム処理部１６は、複数の第２カラム回路６３と、複数の第２セレクタ６４とを有する。
第２カラム回路６３の個数および第２セレクタ６４の個数は、共有画素回路２１の列数と同数である。
第２カラム回路６３は、第２セレクタ６４に接続される。
第２セレクタ６４は、対応する列の１組の垂直信号線ＨＬに接続される。

そして、第２セレクタ６４は、たとえば１走査期間毎に、１組の垂直信号線ＨＬの他方を交互に選択する。
第２カラム回路６３は、ＡＤコンバータ、カウンタ、ラッチなどを有する。
第２カラム回路６３は、第２セレクタ６４を通じて転送された画素信号の電圧をＡＤ変換し、ＣＤＳ処理し、保持する。
また、第２カラム回路６３は、演算部を有し、保持するカウント値と、新たにカウントしたカウント値との加算処理を実行し、保持する。

第２水平走査部１７は、複数の第２カラム回路６３に接続される。
第２水平走査部１７は、複数の第２カラム回路６３に対して、所定のタイミングで順番に水平走査信号を出力する。
水平走査信号が入力されると、第２カラム回路６３は、保持するカウント値の信号を、図１の下側の水平走査線ＨＯＵＴへ出力する。
これにより、複数の第２カラム回路６３に保持された１行分のカウント値が第２カラム処理部１６からデータ処理部１８へ転送される。
複数の第２カラム回路６３は、第２水平走査部１７により順次選択されることにより、１行分のカウント値（画素信号）をデータ処理部１８へ転送する。

このように図１の固体撮像装置１は、２本１組の垂直信号線ＨＬに対して各列の複数の共有画素回路２１を交互に接続し、この２本１組の垂直信号線ＨＬを第１カラム回路６１および第２カラム回路６３に交互に切り替えて接続する。
また、第１水平走査部１３は、複数の第１カラム回路６１を水平走査し、第２水平走査部１７は、複数の第２カラム回路６３を水平走査する。
よって、図１の固体撮像装置１では、垂直走査部１２が複数の行信号線のうちの、互いに異なる行の共有画素回路２１に接続された複数本の行信号線を同時に選択することにより、２行のフォトダイオード３４から画素信号を同時に出力させることが可能である。

データ処理部１８は、２本の水平走査線ＨＯＵＴに接続される。
データ処理部１８には、２本の水平走査線ＨＯＵＴを通じて、複数の第１カラム回路６１および複数の第２カラム回路６３から、選択されたフォトダイオード３４のカウント値（画素信号）が入力される。
データ処理部１８は、図示しないソート処理部を有し、たとえば入力された２行のフォトダイオード３４のカウント値を、フォトダイオード３４の配列順にソートする。
データ処理部１８は、ソート後の複数のカウント値（画素信号）を含む信号を、列毎にまとめて固体撮像装置１の外部へ出力する。

センサ制御部１１は、垂直走査部１２、第１水平走査部１３、第１カラム回路６１、第２カラム回路６３、第２水平走査部１７などに接続され、これらの各部を制御する。

［固体撮像装置１の基本的な読出し動作］
たとえばセンサ制御部１１は、走査期間毎に固体撮像装置１から撮像した画像の信号を出力させるように、固体撮像装置１の各部を制御する。
また、各走査期間において、センサ制御部１１は、第１セレクタ６２に一方の垂直信号線ＨＬを選択させ、第２セレクタ６４に他方の垂直信号線ＨＬを選択させる。
この状態でセンサ制御部１１は垂直走査部１２に走査を指示する。
垂直走査部１２は、複数の垂直アドレス選択線ＶＬを順番に選択するアドレッシング処理を実行する。

アドレッシング処理において、たとえば垂直走査部１２は、図１の上から１行目の複数の共有画素回路２１の左上のフォトダイオード３４に接続された垂直アドレス選択線ＶＬを選択する。
この場合、当該１行目の複数の共有画素回路２１は、各々の左上のフォトダイオード３４の画素信号を複数の第２カラム回路６３へ出力する。
複数の第２カラム回路６３は、この画素信号のカウント値を保持する。

この他にも例えば、垂直走査部１２は、図１の上から２行目の複数の共有画素回路２１の左下のフォトダイオード３４に接続された垂直アドレス選択線ＶＬを選択する。
この場合、当該２行目の複数の共有画素回路２１は、各々の左下のフォトダイオード３４の画素信号を複数の第１カラム回路６１へ出力する。
複数の第１カラム回路６１は、この画素信号のカウント値を保持する。

その後、センサ制御部１１は、第１水平走査部１３および／または第２水平走査部１７に水平走査信号を出力させる。
これにより、複数の第１カラム回路６１および／または複数の第２カラム回路６３は、保持している画素信号をデータ処理部１８へ出力する。
データ処理部１８は、複数の第１カラム回路６１および／または複数の第２カラム回路６３から入力されたカウント値（画素信号）を画素アレイ部１５における複数のフォトダイオード３４の配列順にソートする。
データ処理部１８は、ソート処理後の複数のフォトダイオード３４のカウント値（画素信号）を、１行毎にまとまった所定の順番で出力する。

このように図１の固体撮像装置１では、垂直走査部１２が複数の垂直アドレス選択線ＶＬを順番に選択するアドレッシング処理を実行する。
このため、図１の固体撮像装置１は、１走査期間において、画素アレイ部１５に配列されたすべてのフォトダイオード３４のカウント値（画素信号）を、データ処理部１８へ出力することができる。
各走査期間においてデータ処理部１８へカウント値（画素信号）を出力することができないフォトダイオード３４は、存在しない。
すなわち、図１の固体撮像装置１では、走査期間毎に、すべてのフォトダイオード３４の画素信号により構成される画像の信号を出力することができる。

［固体撮像装置１のカラム加算処理動作］
この他にも例えば、センサ制御部１１は、２行のフォトダイオード３４から画素信号を同時に読み出し、複数の第１カラム回路６１および複数の第２カラム回路６３においてカラム演算処理を実行し、その演算処理結果を固体撮像装置１から出力させてもよい。
たとえば、センサ制御部１１は、上下方向（行方向）において１つおきに並ぶ同色隣接のフォトダイオード３４の画素信号同士を加算して得られる画像の信号を固体撮像装置１から出力させることができる。
この場合、第１カラム回路６１または第２カラム回路６３は、１回目の走査期間においてＡＤ変換・ＣＤＳ処理等を行なったカウント値（画素信号）を、次の垂直走査期間まで保持し、次の垂直走査期間のカウント値（画素信号）と加算する。

図６は、図１の画素アレイ部１５からの読出し動作の説明図である。
図６は、図１の固体撮像装置１において、上下方向（行方向）において１つおきに並ぶ同色隣接のフォトダイオード３４の画素信号同士をカラム加算する場合の読出し動作の説明図である。
図６（Ａ）は、加算処理における最初の第１ステップの説明図である。
図６（Ｂ）は、加算処理における２番目の第２ステップの説明図である。

図７は、図６の各ステップ後の第１カラム回路６１および第２カラム回路６３の保持データの説明図である。
図７（Ａ）は、第１ステップ後の保持データの説明図である。
図７（Ｂ）は、第２ステップ後の保持データの説明図である。

図６および図７には、第１共有画素回路２１−１と、第２共有画素回路２１−２とが図示されている。
第２共有画素回路２１−２は、第１共有画素回路２１−１に対して、上下方向（行方向）の下側に隣接する。
第１共有画素回路２１−１および第２共有画素回路２１−２において、４個の画素エリア２３に記されたＲ、Ｇｒ、Ｇｂ、Ｂは、各画素エリア２３のフォトダイオード３４が受光する赤、緑、緑、青の色成分を示す。
また、図６および図７では、第１共有画素回路２１−１および第２共有画素回路２１−２の左側に第１垂直信号線ＨＬ−１が図示され、右側に第２垂直信号線ＨＬ−２が図示されている。

第１ステップでは、図７（Ａ）に示すように、センサ制御部１１から垂直走査部１２へ垂直アドレス０及び垂直アドレス５が出力される。
垂直走査部１２は、これらのアドレスをデコードし、垂直アドレス選択線Ｖ０及びＶ５を選択し、読み出しパルスを出力する。
また、第１セレクタ６２には第１垂直信号線ＨＬ−１が接続され、第２セレクタ６４には第２垂直信号線ＨＬ−２が接続される。

これにより図６（Ａ）に示すように、垂直アドレス選択線Ｖ０に接続された第１共有画素回路２１−１の画素エリア２３（Ｒ）の蓄積電荷は、第１共有画素回路２１−１のフローティングディフュージョンＦＤへ転送される。その後、蓄積電荷は、電圧変換され、第１垂直信号線ＨＬ−１を通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第１共有画素回路２１−１の画素エリア２３（Ｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理を行いカラム回路内に保持する（図７（Ａ）を参照）。

同様に、図６（Ａ）に示すように、垂直アドレス選択線Ｖ５に接続された第２共有画素回路２１−２の画素エリア２３（Ｇｒ）の蓄積電荷は、第２共有画素回路２１−２のフローティングディフュージョンＦＤに転送される。その後、蓄積電荷は、電圧変換され、第２垂直信号線ＨＬ−２を通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第２共有画素回路２１−２の画素エリア２３（Ｇｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理を行いカラム回路内に保持する（図７（Ａ）を参照）。

第２ステップでは、図７（Ｂ）に示すように、センサ制御部１１から垂直走査部１２へ垂直アドレス１及び垂直アドレス４が出力される。
垂直走査部１２は、これらのアドレスをデコードし、垂直アドレス選択線Ｖ１及びＶ４を選択し、読み出しパルスを出力する。
また、第２ステップでは、第１セレクタ６２および第２セレクタ６４が切り替えられる。第１カラム回路６１には第２垂直信号線ＨＬ−２が接続され、第２カラム回路６３には第１垂直信号線ＨＬ−１が接続される。

これにより図６（Ｂ）に示すように、垂直アドレス選択線Ｖ１に接続された第１共有画素回路２１−１の画素エリア２３（Ｇｒ）の蓄積電荷は、第１垂直信号線ＨＬ−１を通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第１共有画素回路２１−１の画素エリア２３（Ｇｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理を行う。
また、第２カラム回路６３は、第１ステップで保持していた緑色成分（Ｇｒ）のカウント値（画素信号）と、第２ステップで新たに生成した緑色成分（Ｇｒ）のカウント値（画素信号）とを加算し、保持する（図７（Ｂ）を参照）。

同様に、図６（Ｂ）に示すように、垂直アドレス選択線Ｖ４に接続された第２共有画素回路２１−２の画素エリア２３（Ｒ）の蓄積電荷は、第２垂直信号線ＨＬ−２を通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第２共有画素回路２１−２の画素エリア２３（Ｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理を行う。
また、第１カラム回路６１は、第１ステップで保持していた赤色成分（Ｒ）のカウント値（画素信号）と、第２ステップで新たに生成した赤色成分（Ｒ）のカウント値（画素信号）とを加算し、保持する（図７（Ｂ）を参照）。

以上のカラム演算処理により、第１カラム回路６１は、第１共有画素回路２１−１の画素エリア２３（Ｒ）のカウント値（画素信号）と、第２共有画素回路２１−２の画素エリア２３（Ｒ）のカウント値（画素信号）とを加算した値を保持する。
同様に、第２カラム回路６３は、第１共有画素回路２１−１の画素エリア２３（Ｇｒ）のカウント値（画素信号）と、第２共有画素回路２１−２の画素エリア２３（Ｇｒ）のカウント値（画素信号）とを加算した値を保持する。

その後、第１水平走査部１３が複数の第１カラム回路６１を走査し、第２水平走査部１７が複数の第２カラム回路６３を走査する。
データ処理部１８には、複数の第１カラム回路６１が保持する画素エリア２３（Ｒ）の加算データと、複数の第２カラム回路６３が保持する画素エリア２３（Ｇｒ）の加算データとが入力される。
データ処理部１８は、これらの加算データをソートし、複数の加算データを、画素アレイ部１５における複数の色成分の画素エリア２３の各行での配列順に並べ替える。
データ処理部１８は、画素アレイ部１５における複数の色成分の画素エリア２３の各行での配列順で、１行分の複数の加算データを出力する。

このようにデータ処理部１８には、複数の第１カラム回路６１および複数の第２カラム回路６３から１行分の複数の加算データが同時に入力される。
このため、データ処理部１８は、たとえば１行分の加算データが揃うまで、入力された加算データを保持する必要が無い。
データ処理部１８は、入力された複数の加算データを直ちに出力することができる。

以上のように、第１実施形態では、垂直走査部１２が、各共有画素回路２１の同じ行に配列された複数個のフォトダイオード３４を、アドレッシング処理において個別に選択する。
このため、第１実施形態では、各共有画素回路２１において複数個のフォトダイオード３４が同じ行に配列されているが、各共有画素回路２１において同じ行に配列された複数個のフォトダイオード３４の画素信号を出力させることが可能である。
よって、第１実施形態の固体撮像装置１は、複数のフォトダイオード３４の画素信号を共有画素回路２１から出力しているにもかかわらず、各走査期間において複数のフォトダイオード３４の画素信号を自由に出力することができる。

また、第１実施形態では、垂直走査部１２は、アドレッシング処理において、互いに異なる行の共有画素回路２１に接続された２本の垂直アドレス選択線ＶＬを同時に選択することができる。
よって、第１実施形態では、垂直走査部１２の１回の選択動作において、複数行のフォトダイオード３４から画素信号を出力させることが可能である。

また、第１実施形態では、垂直走査部１２が複数の垂直アドレス選択線ＶＬを順番に選択するアドレッシング処理を実行する走査期間毎に、第１セレクタ６２および第２セレクタ６４は、各組の２本の列信号線のうちの互いに異なる列信号線を交互に選択する。
また、第１実施形態では、第１カラム回路６１および第２カラム回路６３は、２回の走査周期において、上下方向（行方向）に隣接して互いに異なる列信号線に接続されている２個の共有画素回路２１から出力された同じ列の２個のフォトダイオード３４の画素信号を加算する。
よって、第１実施形態では、第１カラム回路６１および第２カラム回路６３が２回の走査期間毎に同じ列の２個のフォトダイオード３４の画素信号を演算することにより、一行分の加算演算値を得ることができる。

また、第１実施形態では、第１カラム回路６１および第２カラム回路６３は、カラム演算機能により、同じ列の同色隣接の２個のフォトダイオード３４の画素信号を加算することができる。
しかも、第１実施形態では、２回の走査周期を用いて、同色隣接の２個のフォトダイオード３４の画素信号を第１カラム回路６１および第２カラム回路６３へ入力させている。
その結果、第１実施形態では、複数の第１カラム回路６１および複数の第２カラム回路６３による１回のカラム演算処理により、同色隣接の画素信号同士の加算結果を、１行ずつまとめて得ることができる。
よって、第１カラム回路６１および第２カラム回路６３の後段に、１行分の加算演算結果を揃えるためのラインメモリなどを設ける必要がない。

また、第１実施形態では、データ処理部１８には、複数の第１カラム回路６１および複数の第２カラム回路６３から１行分の加算演算結果がまとめて入力される。
このため、データ処理部１８は、複数の第１カラム回路６１および複数の第２カラム回路６３から出力されたカラム加算結果の値を、複数のフォトダイオード３４の配列順にソートするだけで、１行毎のまとまりで出力することができる。

ところで、ＣＭＯＳ固体撮像装置１をローリングシャッタ方式で駆動する場合、センサ制御部１１は、１水平走査期間に、リセット行アドレスと読み出し行アドレスとを垂直走査部１２へ出力する必要がある。
リセット行アドレスとは、電荷リセットを実施する行のアドレスをいう。
読み出し行アドレスとは、電荷の読み出しを実施する行のアドレスをいう。
そして、垂直走査部１２は、リセット行アドレスが入力されると、当該アドレスをラッチし、デコードし、垂直アドレス選択線ＶＬへリセットパルス信号を出力する。
また、垂直走査部１２は、読み出し行アドレスが入力されると、当該アドレスをラッチし、デコードし、垂直アドレス選択線ＶＬへ読出しパルス信号を出力する。

［アドレッシングに左右選択信号を併用する比較例の固体撮像装置との比較（露光周期の相違）］
第１実施形態と異なり、仮に例えば垂直走査部１２と各共有画素回路２１とが１行毎に１本の垂直アドレス選択線ＶＬにより接続されている場合、垂直走査部１２は、各行の共有画素回路２１を順番に選択するアドレッシング処理を実行する。
この場合、各共有画素回路２１において同じ行に配列される２個のフォトダイオード３４は、たとえば走査周期毎に切り替えられる左右選択信号により選択する必要がある。
その結果、アドレッシング処理と左右選択信号とを併用した場合、１水平期間では、複数のフォトダイオード３４を１列おきにしか選択することができない。
また、１水平期間内にセンサ制御部１１が垂直走査部１２へリセット行アドレスと読み出し行アドレスとを指定する場合、これらのアドレスに係るフォトダイオード３４を同じ列から選択しなければならない。
すなわち、リセットされるフォトダイオード３４と、読み出しされるフォトダイオード３４とを同じ列の中から選択しなければならない。
また、すべてのフォトダイオード３４を選択するためには、２水平走査期間が必要になる。
その結果、アドレッシング処理と左右選択信号とを併用する場合、露光時間の制御は、２水平走査期間が最小の単位となる。

図８は、アドレッシング処理と左右選択信号とを併用する比較例の固体撮像装置１での読出し動作のタイミングチャートである。
図８（Ａ）は垂直同期パルスである。図８（Ｂ）はリード垂直アドレスである。図８（Ｃ）はリセット垂直アドレスである。図８（Ｄ）は左右選択信号である。
そして、比較例の固体撮像装置１では、リード垂直アドレスおよびリセット垂直アドレスは、２走査周期毎に切り替わる。
この２走査周期において、左右選択信号は、右選択と左選択との間で切り替わる。
このように、比較例の固体撮像装置１では、リセット動作および読出動作は、２水平走査期間毎に切り替える必要がある。

これに対して、第１実施形態では、共有画素回路２１の同じ行に配列される２個のフォトダイオード３４を個別にアドレッシングすることができる。
第１実施形態では、１走査期間において、複数のフォトダイオード３４を自由に選択することができる。
そのため、第１実施形態では、１水平走査期間においてすべてのフォトダイオード３４を選択することができ、露光時間の制御も１平走査期間が最小の単位となる。
第１実施形態では、１水平走査期間の単位で露光時間を調整することができる。

図９は、第１実施形態の固体撮像装置１の読出し動作のタイミングチャートである。
図９（Ａ）から（Ｃ）は、図８（Ａ）から（Ｃ）と同じ信号である。
そして、第１実施形態の固体撮像装置１では、リード垂直アドレスおよびリセット垂直アドレスは、１走査周期毎に切り替わる。
このように、第１実施形態の固体撮像装置１では、リセット動作および読出動作は、１水平走査期間毎に切り替えることができる。

［アドレッシングに左右選択信号を併用する比較例の固体撮像装置との比較（カラム演算周期の相違）］
また、第１カラム回路６１、第２カラム回路６３などのカラム回路においてカラム加算処理を実行する場合、隣接した共有画素回路２１の同色画素信号を連続して読み出し、同じカラム回路へ転送する必要がある。
そして、アドレッシング処理と左右選択信号とを併用する比較例の固体撮像装置１では、１回の水平走査期間につき１列おきのフォトダイオード３４しか選択できない。
このため、読み出しを高速化するために２アドレス同時アクセスしてカラム加算を行なう場合、データ処理部１８にデータに並べ替えを行うためのデータ保存領域（ラインメモリなど）が２行以上必要になる。

これに対して、第１実施形態では、同じ行に配列される２個のフォトダイオード３４それぞれにアドレスが割り当てられている。
第１実施形態では、リセットされる列と異なる列のフォトダイオード３４を自由に選択することができる。
その結果、第１実施形態では、上述したデータ処理部１８でのデータ保存領域（ラインメモリなど）を削減することができる。
また、例えば２行のフォトダイオード３４の画素信号を加算する場合、第１実施形態の第１カラム回路６１および第２カラム回路６３は、図７の２ステップ（２水平同期期間）において２行のフォトダイオード３４の画素信号を加算する。
そして、データ処理部１８はカラム演算されたデータを即座に出力することができる。

これに対して、アドレッシング処理と左右選択信号とを併用する場合、各水平走査期間では、リセットされる列と同じ列のフォトダイオード３４しか選択することができない。
その結果、４ステップ（４水平同期）で４行のデータを２行ずつカラム加算する必要がある。
また、データ処理部１８は、最初の３ステップによるデータをデータ処理部１８に蓄積保存し、４番目のデータが入力されると、これらのデータを並べ替えて出力する必要がある。

＜２．比較例＞
［比較例の固体撮像装置１の構成およびカラム加算処理動作］
図１０は、比較例の固体撮像装置１の要部のブロック図である。
また、図１０は、アドレッシング処理と左右選択信号とを併用する比較例の固体撮像装置１でのカラム加算処理の説明図である。
図１０（Ａ）は、加算処理の４ステップのうちの最初の第１ステップの説明図である。
図１０（Ｂ）は、２番目の第２ステップの説明図である。

なお、この比較例の説明では、第１実施形態の固体撮像装置１との比較を容易にするために、第１実施形態と同じ機能を奏する構成要素には同一の符号を使用する。
また、図１０では、図７と比較し易くするために、垂直走査部１２と各共有画素回路２１との接続を、実際の配線と異なり、４本の選択線で示している。
たとえば図１０の上側の共有画素回路２１には、共有画素回路２１の左上の画素エリア２３を選択するための第１選択線Ｖ０−Ｌ、右上の画素エリア２３を選択するための第１選択線Ｖ０−Ｒ、左下の画素エリア２３を選択するための第１選択線Ｖ１−Ｌ、右下の画素エリア２３を選択するための第１選択線Ｖ１−Ｒとが図示されている。
実際には、垂直走査部１２と各共有画素回路２１とは、共有画素回路２１毎の垂直アドレス選択線ＶＬと、左右選択信号用の信号線とにより接続されている。

第１ステップでは、図１０（Ａ）に示すように、センサ制御部１１は、垂直アドレス０及び垂直アドレス３と、左の選択信号Ｌとを、垂直走査部１２へ出力する。
この場合、垂直走査部１２は、共有画素回路２１の左列のフォトダイオード３４しか選択することができないので、これらのアドレスをデコードし、信号線Ｖ０−Ｌ及びＶ３−Ｌを選択し、読み出しパルスを出力する。
また、第１セレクタ６２は、左側の垂直信号線ＨＬを選択し、第２セレクタ６４は、右側の垂直信号線ＨＬを選択する。

これにより信号線Ｖ０に接続された第１共有画素回路２１−１の画素エリア２３（Ｒ）の蓄積電荷は、第１共有画素回路２１−１のフローティングディフュージョンＦＤへ転送される。その後、蓄積電荷は、電圧変換され、左側の垂直信号線ＨＬを通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第１共有画素回路２１−１の画素エリア２３（Ｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理し、保持する。

同様に、信号線Ｖ３に接続された第２共有画素回路２１−２の画素エリア２３（Ｇｂ）の蓄積電荷は、第２共有画素回路２１−２のフローティングディフュージョンＦＤに転送される。その後、蓄積電荷は、電圧変換され、右側の垂直信号線ＨＬを通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第２共有画素回路２１−２の画素エリア２３（Ｇｂ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理し、保持する。

第２ステップでは、図１０（Ｂ）に示すように、センサ制御部１１は、垂直アドレス１及び垂直アドレス２と、左の選択信号Ｌとを、垂直走査部１２へ出力する。
この場合、垂直走査部１２は、共有画素回路２１の左列のフォトダイオード３４しか選択することができないので、これらのアドレスをデコードし、信号線Ｖ１−Ｌ及びＶ２−Ｌを選択し、読み出しパルスを出力する。
また、第１セレクタ６２は、右側の垂直信号線ＨＬを選択し、第２セレクタ６４は、左側の垂直信号線ＨＬを選択する。

これにより信号線Ｖ２に接続された第２共有画素回路２１−２の画素エリア２３（Ｒ）の蓄積電荷は、第２共有画素回路２１−２のフローティングディフュージョンＦＤへ転送される。その後、蓄積電荷は、電圧変換され、右側の垂直信号線ＨＬを通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第１共有画素回路２１−１の画素エリア２３（Ｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理する。
また、第１カラム回路６１は、新たに生成した第２共有画素回路２１−２の画素エリア２３（Ｒ）の画素信号と、保持していた第１共有画素回路２１−１の画素エリア２３（Ｒ）の画素信号と加算し、保持する。

同様に、信号線Ｖ１に接続された第１共有画素回路２１−１の画素エリア２３（Ｇｂ）の蓄積電荷が第１共有画素回路２１−１のフローティングディフュージョンＦＤに転送される。その後、蓄積電荷は、電圧変換され、左側の垂直信号線ＨＬを通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第１共有画素回路２１−１の画素エリア２３（Ｇｂ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理する。
また、第２カラム回路６３は、新たに生成した第１共有画素回路２１−１の画素エリア２３（Ｇｂ）の画素信号と、保持していた第２共有画素回路２１−２の画素エリア２３（Ｇｂ）の画素信号と加算し、保持する。
その後、複数の第１カラム回路６１および複数の第２カラム回路６３の加算演算結果のデータは、データ処理部１８へ転送される。
データ処理部１８には、各行の半分のフォトダイオード３４についての加算結果データしか入力されていないので、１行分のデータを揃えるように、転送されたデータをラインメモリなどに保持する。

第３ステップでは、センサ制御部１１は、垂直アドレス０及び垂直アドレス３と、右の選択信号Ｒとを、垂直走査部１２へ出力する。
この場合、垂直走査部１２は、共有画素回路２１の右列のフォトダイオード３４しか選択することができないので、これらのアドレスをデコードし、信号線Ｖ０−Ｒ及びＶ３−Ｒを選択し、読み出しパルスを出力する。
また、第１セレクタ６２は、左側の垂直信号線ＨＬを選択し、第２セレクタ６４は、右側の垂直信号線ＨＬを選択する。

これにより信号線Ｖ０に接続された第１共有画素回路２１−１の画素エリア２３（Ｇｒ）の蓄積電荷は、第１共有画素回路２１−１のフローティングディフュージョンＦＤへ転送される。その後、蓄積電荷は、電圧変換され、左側の垂直信号線ＨＬを通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第１共有画素回路２１−１の画素エリア２３（Ｇｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理し、保持する。

同様に、信号線Ｖ３に接続された第２共有画素回路２１−２の画素エリア２３（Ｂ）の蓄積電荷は、第２共有画素回路２１−２のフローティングディフュージョンＦＤに転送される。その後、蓄積電荷は、電圧変換され、右側の垂直信号線ＨＬを通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第２共有画素回路２１−２の画素エリア２３（Ｂ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理し、保持する。

第４ステップでは、センサ制御部１１は、垂直アドレス１及び垂直アドレス２と、右の選択信号Ｒとを、垂直走査部１２へ出力する。
この場合、垂直走査部１２は、共有画素回路２１の右列のフォトダイオード３４しか選択することができないので、これらのアドレスをデコードし、信号線Ｖ１−Ｒ及びＶ２−Ｒを選択し、読み出しパルスを出力する。
また、第１セレクタ６２は、右側の垂直信号線ＨＬを選択し、第２セレクタ６４は、左側の垂直信号線ＨＬを選択する。

これにより信号線Ｖ２に接続された第２共有画素回路２１−２の画素エリア２３（Ｇｒ）の蓄積電荷は、第２共有画素回路２１−２のフローティングディフュージョンＦＤへ転送される。その後、蓄積電荷は、電圧変換され、右側の垂直信号線ＨＬを通して第１カラム回路６１へ転送される。
第１カラム回路６１は、転送された第２共有画素回路２１−２の画素エリア２３（Ｇｒ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理する。
また、第１カラム回路６１は、新たに生成した第２共有画素回路２１−２の画素エリア２３（Ｇｒ）の画素信号と、保持していた第１共有画素回路２１−１の画素エリア２３（Ｇｒ）の画素信号と加算し、保持する。

同様に、信号線Ｖ１に接続された第１共有画素回路２１−１の画素エリア２３（Ｂ）の蓄積電荷が第１共有画素回路２１−１のフローティングディフュージョンＦＤに転送される。その後、蓄積電荷は、電圧変換され、左側の垂直信号線ＨＬを通して第２カラム回路６３へ転送される。
第２カラム回路６３は、転送された第１共有画素回路２１−１の画素エリア２３（Ｂ）の画素信号の電圧をＡＤ変換、ＣＤＳ処理する。
また、第２カラム回路６３は、新たに生成した第１共有画素回路２１−１の画素エリア２３（Ｂ）の画素信号と、保持していた第２共有画素回路２１−２の画素エリア２３（Ｂ）の画素信号と加算し、保持する。
その後、複数の第１カラム回路６１および複数の第２カラム回路６３の加算演算結果のデータは、データ処理部１８へ転送される。
これにより、データ処理部１８には、フォトダイオード３４の各行の加算結果データが揃う。
データ処理部１８は、これらのデータをソートし、フォトダイオード３４の配列順で１行毎にまとめられた複数の画素信号を出力する。

［比較例の固体撮像装置のカラム加算動作］
図１１は、比較例の固体撮像装置１での、２行同時のカラム加算動作のタイミングチャートである。
図１１（Ａ）は、垂直同期パルスである。図１１（Ｂ）は、左右選択信号である。図１１（Ｃ）は、カラム加算に係る第１リード垂直アドレスの信号である。図１１（Ｄ）は、カラム加算に係る第２リード垂直アドレスの信号である。図１１（Ｅ）は、センサ制御部１１から第１セレクタ６２および第２セレクタ６４へ出力される切替信号である。図１１（Ｆ）は、第１カラム回路６１の保持データである。図１１（Ｇ）は、第２カラム回路６３の保持データである。図１１（Ｈ）は、データ処理部１８の第１ラインメモリの保持データである。図１１（Ｉ）は、データ処理部１８の第２ラインメモリの保持データである。図１１（Ｊ）は、データ処理部１８から出力される画像信号である。

そして、比較例の固体撮像装置１においてカラム加算処理を実行する場合、左右選択信号は基本的に走査周期毎に左右の間で切り替えられ、各走査周期毎に、第１リード垂直アドレスおよび第２リード垂直アドレスが出力される。
また、カラム切替セレクタも、基本的に走査周期毎に左右の間で切り替えられる。
最初の走査周期では、第１カラム回路６１は、第１リード垂直アドレスの画素信号（カウント値）を保持する。第２カラム回路６３は、第２リード垂直アドレスの画素信号（カウント値）を保持する。
２番目の走査周期では、第１カラム回路６１は、保持していた第１リード垂直アドレスの画素信号（カウント値）と、新たに転送された第２リード垂直アドレスの画素信号（カウント値）との加算値を保持する。
また、第２カラム回路６３は、保持していた第２リード垂直アドレスの画素信号（カウント値）と、新たに転送された第１リード垂直アドレスの画素信号（カウント値）との加算値を保持する。
これらの１番目の加算演算値は、水平走査により第１カラム回路６１および第２カラム回路６３からデータ処理部１８へ転送される。
３番目の走査周期では、データ処理部１８は、第１ラインメモリに１番目の加算演算値を保持する。
また、第１カラム回路６１および第２カラム回路６３は、２番目の加算演算値の演算処理を開始する。
この２番目の加算演算値は、図１１の４番目の走査周期において、第１カラム回路６１および第２カラム回路６３からデータ処理部１８へ転送される。

以上の４走査周期に及ぶカラム加算処理により、データ処理部１８には、４組のカラム加算値が保持される。
具体的には、データ処理部１８は、アドレス０ｘ００の第１共有画素回路２１−１の左上のフォトダイオード３４の画素信号と、アドレス０ｘ０２の第２共有画素回路２１−２の左上のフォトダイオード３４の画素信号とのカラム加算値を保持する。
また、データ処理部１８は、アドレス０ｘ０３の第２共有画素回路２１−２の左下のフォトダイオード３４の画素信号と、アドレス０ｘ０１の第１共有画素回路２１−１の左下のフォトダイオード３４の画素信号とのカラム加算値を保持する。
また、データ処理部１８は、アドレス０ｘ００の第１共有画素回路２１−１の右上のフォトダイオード３４の画素信号と、アドレス０ｘ０２の第２共有画素回路２１−２の右上のフォトダイオード３４の画素信号とのカラム加算値を保持する。
また、データ処理部１８は、アドレス０ｘ０３の第２共有画素回路２１−２の右下のフォトダイオード３４の画素信号と、アドレス０ｘ０１の第１共有画素回路２１−１の右下のフォトダイオード３４の画素信号とのカラム加算値を保持する。

このように比較例の固体撮像装置１では、４走査周期に及ぶカラム加算処理により初めて、データ処理部１８には複数のカラム加算値が２行分揃う。
その後、データ処理部１８は、複数のフォトダイオード３４の配列にしたがった１行毎のまとまりで、複数のカラム加算値を出力する。

［第１実施形態の固体撮像装置のカラム加算動作］
図１２は、第１実施形態の固体撮像装置１での、２行同時のカラム加算動作のタイミングチャートである。
図１２（Ａ）は、垂直同期パルスである。図１２（Ｂ）は、カラム加算に係る第１リード垂直アドレスの信号である。図１２（Ｃ）は、カラム加算に係る第２リード垂直アドレスの信号である。図１２（Ｄ）は、センサ制御部１１から第１セレクタ６２および第２セレクタ６４へ出力される切替信号である。図１２（Ｅ）は、第１カラム回路６１の保持データである。図１２（Ｆ）は、第２カラム回路６３の保持データである。図１２（Ｇ）は、データ処理部１８から出力される画像信号である。

そして、第１実施形態の固体撮像装置１においてカラム加算処理を実行する場合、各走査周期毎に、第１リード垂直アドレスおよび第２リード垂直アドレスが出力される。
また、カラム切替セレクタも、基本的に走査周期毎に左右の間で切り替えられる。
最初の走査周期では、第１カラム回路６１は、第１リード垂直アドレスの画素信号（カウント値）を保持する。第２カラム回路６３は、第５リード垂直アドレスの画素信号（カウント値）を保持する。
２番目の走査周期では、第１カラム回路６１は、保持していた第１リード垂直アドレスの画素信号（カウント値）と、新たに転送された第４リード垂直アドレスの画素信号（カウント値）との加算値を保持する。
また、第２カラム回路６３は、保持していた第５リード垂直アドレスの画素信号（カウント値）と、新たに転送された第１リード垂直アドレスの画素信号（カウント値）との加算値を保持する。
これらの１番目の加算演算値は、水平走査により第１カラム回路６１および第２カラム回路６３からデータ処理部１８へ転送される。

このように第１実施形態の固体撮像装置１では、２走査周期に及ぶカラム加算処理により、データ処理部１８に２組のカラム加算値を保持させることができる。
具体的には、データ処理部１８は、アドレス０ｘ０００の第１共有画素回路２１−１の左上のフォトダイオード３４の画素信号と、アドレス０ｘ００４の第２共有画素回路２１−２の左上のフォトダイオード３４の画素信号とのカラム加算値を保持する。
また、データ処理部１８は、アドレス０ｘ００１の第１共有画素回路２１−１の右上のフォトダイオード３４の画素信号と、アドレス０ｘ００５の第２共有画素回路２１−２の右上のフォトダイオード３４の画素信号とのカラム加算値を保持する。

そして、第１実施形態では、２走査周期の処理により、データ処理部１８に１行分の複数のカラム加算値が揃う。
その後、データ処理部１８は、複数のフォトダイオード３４の配列にしたがった１行毎のまとまりで、複数のカラム加算値を出力する。
このため、第１実施形態では、データ処理部１８の第１ラインメモリおよび第２ラインメモリが不要である。

＜３．第２実施形態＞
［撮像装置１０１の構成および動作］
図１３は、本発明の第２実施形態に係る撮像装置１０１のブロック図である。
図１３の撮像装置１０１は、上記した第１実施形態に係る固体撮像装置１と、光学系１０２と、信号処理回路１０３とを有する。
図１３の撮像装置１０１は、例えば、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。

光学系１０２は、被写体からの像光（入射光）を固体撮像装置１に結像させる。
これにより、固体撮像装置１のフォトダイオード３４において、入射光は入射光量に応じた信号電荷に変換され、フォトダイオード３４に一定期間当該信号電荷が蓄積される。

信号処理回路１０３は、固体撮像装置１の出力信号に対して種々の信号処理を施して映像信号として出力する。

そして、図１３の撮像装置１０１において、固体撮像装置１は、走査周期毎に、複数のフォトダイオード３４の配列順で画素信号を出力する。
また、固体撮像装置１は、同じ列の同色隣接の色成分の画素信号をカラム加算処理する場合においても、カラム加算処理後の画像の信号を、複数のフォトダイオード３４の配列順で出力する。

信号処理回路１０３は、固体撮像装置１における複数のフォトダイオード３４の配列順にしたがって、たとえば図１の左上のフォトダイオード３４の画素信号から順番に処理する一定の処理順の処理により、固体撮像装置１から入力される画像の信号を処理する。
すなわち、信号処理回路１０３は、比較例の固体撮像装置１が接続された場合と同様の一定の処理手順により、第１実施形態の固体撮像装置１が出力した画像信号を処理することができる。

以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。

たとえば上記実施形態では、各共有画素回路２１は、２行２列のフォトダイオード３４毎に設けられている。
この他にも例えば、各共有画素回路２１は、１行２列のフォトダイオード３４毎に設けられても、１行３列のフォトダイオード３４毎に設けられてもよい。
このように共有画素回路２１が１行中の複数のフォトダイオード３４に共通化されている場合、当該複数のフォトダイオード３４を個別に選択する複数の垂直アドレス選択線ＶＬにより垂直走査部１２と各共有画素回路２１とを接続すればよい。
これにより、実施形態と同様の効果を得ることができる。

上記実施形態では、第１カラム回路６１および第２カラム回路６３は、カラム演算処理において、先に読み込んだ画素信号と、後から読み込んだ画素信号とを加算している。
この他にも例えば、第１カラム回路６１および第２カラム回路６３は、カラム演算処理において、先に読み込んだ画素信号と、後から読み込んだ画素信号との減算処理を実行してもよい。

上記実施形態では、各列の複数の共有画素回路２１は、１組２本の垂直信号線ＨＬに交互に接続され、この２本の垂直信号線ＨＬと第１カラム回路６１および第２カラム回路６３との接続を第１セレクタ６２および第２セレクタ６４により切り替えている。
この他にも例えば、各列の複数の共有画素回路２１は、１組２本の垂直信号線ＨＬに対して第１セレクタ６２および第２セレクタ６４により接続され、２本の垂直信号線ＨＬは第１カラム回路６１および第２カラム回路６３に固定的に接続されていてもよい。

上記実施形態では、各列の複数の共有画素回路２１は、１組２本の垂直信号線ＨＬに交互に接続されている。
この他にも例えば、各列の複数の共有画素回路２１は、１本の垂直信号線ＨＬにまとめて接続されても、３本以上の垂直信号線ＨＬに順番に接続されてもよい。

上記実施形態では、第１カラム回路６１と第２カラム回路６３とを有する。
この他にも例えば、第１カラム回路６１のみを有してもよい。また、第３のカラム回路を有してもよい。

上記第２実施形態の撮像装置１０１は、ビデオカメラ、デジタルスチルカメラ、電子内視鏡用カメラなどである。
この他にも例えば、撮像装置１０１は、携帯電話機、ＰＤＡ（Personal Data Assistance）、電子ノート装置、コンピュータ装置、携帯プレーヤなどの電子機器に対して、カメラ機能を設ける場合に用いられてもよい。

１…固体撮像装置、１２…垂直走査部（走査部）、３４…フォトダイオード（光電変換素子）、２１…共有画素回路（共通画素部）、５０…カラーフィルタ（色フィルタ）、６１…第１カラム回路（第１カラム部）、６２…第１セレクタ、６３…第２カラム回路（第２カラム部）、６４…第２セレクタ、１０１…撮像装置、１０２…光学系、１０３…信号処理回路（信号処理部）、ＶＬ…垂直アドレス選択線（行アドレス線）、ＨＬ…垂直信号線（列信号線）、ＨＯＵＴ…水平走査線

Claims (10)

1. 行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、
   各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、
   前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、
   前記複数の共通画素部の列に対応し、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、
   前記複数の列信号線の一方を選択する第１セレクタと、
   前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される第１カラム部と、
   前記複数の列信号線の他方を選択する第２セレクタと、
   前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される第２カラム部と
   を有し、
   前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、
   前記第１セレクタおよび前記第２セレクタは、
   前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、
   前記第１カラム部および前記第２カラム部は、
   複数回の走査周期において、行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する、
   固体撮像装置。
2. 前記走査部は、
   前記アドレッシング処理において、互いに異なる行の前記共通画素部に接続された複数本の行アドレス線を同時に選択する、
   請求項１記載の固体撮像装置。
3. 前記固体撮像装置は、
   各前記共通画素部において同じ行に配列された前記複数の光電変換素子に対して、互いに異なる色成分毎の光を入射させる複数の色フィルタを有し、
   前記第１カラム部および前記第２カラム部は、
   前記複数回の走査周期において同色隣接の複数個の光電変換素子の画素信号が入力され、この複数個の同色の画素信号を加算する、
   請求項１または２記載の固体撮像装置。
4. 前記複数の共通画素部に接続される前記複数の行アドレス線の本数は、
   各前記共通画素部において同じ行に配列された前記複数の光電変換素子の個数をＮｈ個（Ｎｈは２以上の自然数）とし、前記複数の共通画素部の配列における前記複数の光電変換素子の行数をＮｙ（Ｎｙは２以上の自然数）本とした場合、Ｎｙ×Ｎｈ本である、
   請求項１から３のいずれか一項記載の固体撮像装置。
5. 行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、
   各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、
   前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、
   前記複数の共通画素部の各列に対応し、列毎に、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、
   各列の前記複数の列信号線の一方を選択する複数の第１セレクタと、
   各前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される複数の第１カラム部と、
   各列の前記複数の列信号線の他方を選択する複数の第２セレクタと、
   各前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される複数の第２カラム部と
   を有し、
   前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、
   各列の前記第１セレクタおよび前記第２セレクタは、
   前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、各列の前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、
   各列の前記第１カラム部および前記第２カラム部は、
   複数回の走査周期において、各列において行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する、
   固体撮像装置。
6. 前記走査部は、
   前記アドレッシング処理において、互いに異なる行の前記共通画素部に接続された複数本の行アドレス線を同時に選択する、
   請求項５記載の固体撮像装置。
7. 前記固体撮像装置は、
   各前記共通画素部において同じ行に配列された前記複数の光電変換素子に対して、互いに異なる色成分毎の光を入射させる複数の色フィルタを有し、
   前記第１カラム部および前記第２カラム部は、
   前記複数回の走査周期において同色隣接の複数個の光電変換素子の画素信号が入力され、この複数個の同色の画素信号を加算する、
   請求項５または６記載の固体撮像装置。
8. 前記複数の共通画素部に接続される前記複数の行アドレス線の本数は、
   各前記共通画素部において同じ行に配列された前記複数の光電変換素子の個数をＮｈ個（Ｎｈは２以上の自然数）とし、前記複数の共通画素部の配列における前記複数の光電変換素子の行数をＮｙ（Ｎｙは２以上の自然数）本とした場合、Ｎｙ×Ｎｈ本である、
   請求項５から７のいずれか一項記載の固体撮像装置。
9. 固体撮像装置と、
   前記固体撮像装置に入射光を導く光学系と、
   前記固体撮像装置の出力信号を処理する信号処理部と
   を有し、
   前記固体撮像装置は、
   行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、
   各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、
   前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、
   前記複数の共通画素部の列に対応し、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、
   前記複数の列信号線の一方を選択する第１セレクタと、
   前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される第１カラム部と、
   前記複数の列信号線の他方を選択する第２セレクタと、
   前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される第２カラム部と
   を有し、
   前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、
   前記第１セレクタおよび前記第２セレクタは、
   前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、
   前記第１カラム部および前記第２カラム部は、
   複数回の走査周期において、行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する、
   撮像装置。
10. 固体撮像装置と、
    前記固体撮像装置に入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理部と
    を有し、
    前記固体撮像装置は、
    行列状に配列され、同じ行に配列された複数個の光電変換素子の画素信号を出力可能な複数の共通画素部と、
    各行の一部の前記光電変換素子を選択するための複数の行アドレス線と、
    前記複数の行アドレス線を順番に選択するアドレッシング処理により前記複数の光電変換素子の画素信号を出力させる走査部と、
    前記複数の共通画素部の各列に対応し、列毎に、当該列の複数の前記共通画素部が交互に接続される複数の列信号線と、
    各列の前記複数の列信号線の一方を選択する複数の第１セレクタと、
    各前記第１セレクタにより選択された前記一方の列信号線から画素信号が入力される複数の第１カラム部と、
    各列の前記複数の列信号線の他方を選択する複数の第２セレクタと、
    各前記第２セレクタにより選択された前記他方の列信号線から画素信号が入力される複数の第２カラム部と
    を有し、
    前記アドレッシング処理において前記走査部が各前記共通画素部において同じ行に配列された前記複数個の光電変換素子を個別に選択できるように、各前記共通画素部において同じ行に配列された前記複数個の光電変換素子に対して複数本の前記行アドレス線が接続され、
    各列の前記第１セレクタおよび前記第２セレクタは、
    前記走査部が前記複数の行アドレス線を順番に選択するアドレッシング処理を実行する走査期間毎に、各列の前記複数の列信号線のうちの互いに異なる列信号線を順番に選択し、
    各列の前記第１カラム部および前記第２カラム部は、
    複数回の走査周期において、各列において行方向に隣接して配列されて互いに異なる列信号線に接続されている２個の共有画素部から出力された複数個の光電変換素子の画素信号について演算を実行する、
    撮像装置。

Images