JP6992877B2 - 撮像素子および撮像装置 - Google Patents

Description

本発明は、撮像素子および撮像装置に関する。

ローリングシャッタ方式でシャッタ動作を行う撮像素子が知られている（例えば特許文献１）。特許文献１には、画像のノイズを抑制するためにダミー画素を設け、ダミー画素のシャッタ動作を行うことが記載されている。しかし、ダミー画素を設けると、撮像素子の面積が大きくなってしまう。

日本国特開２０１４－５７３６７号公報

発明の第１の態様によると、撮像素子は、光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、所定の電圧を供給する供給部と前記蓄積部との接続および切断を切り替える切替部と、前記蓄積部に蓄積された電荷に基づく信号を出力する出力部とをそれぞれ有する複数の画素と、複数の前記画素のうち第１画素の前記蓄積部に蓄積された電荷に基づく信号を前記出力部から出力させている間、複数の前記画素のうち第２画素の前記切替部に前記供給部と前記蓄積部とを接続させる制御をする制御部と、を備える。
発明の第２の態様によると、撮像装置は、第１の態様による撮像素子と、前記出力部から出力された信号に基づいて画像データを生成する生成部と、を備える。

第１の実施の形態に係る撮像装置の構成を示すブロック図である。 第１の実施の形態に係る撮像素子の画素部の構成例を示す図である。 第１の実施の形態に係る撮像素子の構成例を示す図である。 第１の実施の形態に係る撮像素子の画素の構成例を示す図である。 第１の実施の形態に係る画素の動作の一例を示す図である。 第１の実施の形態に係る画素の動作の別の例を示す図である。 第１の実施の形態に係る撮像素子の一部の構成例を示す図である。 第１の実施の形態に係る撮像素子の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の別の動作例を示すタイミングチャートである。 第１の実施の形態に係る撮像素子の動作の一例を示す図である。 第１の実施の形態に係る撮像素子の動作の一例を示す図である。

（第１の実施の形態）
図１は、第１の実施の形態に係る撮像装置の構成を示すブロック図である。図１では、第１の実施の形態に係る撮像装置の一例であるカメラ１の構成例を示す。カメラ１は、撮像光学系（結像光学系）２、撮像素子３、制御部４、メモリ５、表示部６、及び操作部７を備える。撮像光学系２は、焦点調節レンズ（フォーカスレンズ）を含む複数のレンズ及び開口絞りを有し、撮像素子３に被写体像を結像する。なお、撮像光学系２は、カメラ１から着脱可能にしてもよい。

撮像素子３は、例えばＣＭＯＳイメージセンサである。撮像素子３は、撮像光学系２の射出瞳を通過した光束を受光して、被写体像を撮像する。撮像素子３には、光電変換部を有する複数の画素が二次元状（例えば行方向及び列方向）に配置される。光電変換部は、例えばフォトダイオード（ＰＤ）によって構成される。撮像素子３は、受光した光を光電変換して信号を生成し、生成した信号を制御部４に出力する。

撮像素子３は、撮像画素とＡＦ画素（焦点検出画素）とを有する。撮像画素は、画像生成に用いる信号（撮像信号）を出力する。ＡＦ画素は、焦点検出に用いる信号（焦点検出信号）を出力する。後述するが、ＡＦ画素は、撮像画素の一部に置換して配置され、撮像素子３の撮像面のほぼ全面に分散して配置される。なお、以下の説明では、単に画素と称する場合は、撮像画素およびＡＦ画素のいずれか一方または両方を指す。

メモリ５は、例えば、メモリカード等の記録媒体である。メモリ５には、画像データ等が記録される。メモリ５へのデータの書き込みや、メモリ５からのデータの読み出しは、制御部４によって行われる。表示部６は、画像データに基づく画像、シャッター速度や絞り値等の撮影に関する情報、及びメニュー画面等を表示する。操作部７は、レリーズボタン、電源スイッチなどの各種設定スイッチ等を含み、それぞれの操作に応じた操作信号を制御部４へ出力する。

制御部４は、ＣＰＵやＦＰＧＡ、ＡＳＩＣ等のプロセッサ、及びＲＯＭやＲＡＭ等のメモリによって構成され、制御プログラムに基づいてカメラ１の各部を制御する。制御部４は、撮像制御部４ａと、画像データ生成部４ｂと、焦点検出部４ｃとを有する。

撮像制御部４ａは、撮像素子３に制御信号を供給して、撮像素子３の動作を制御する。撮像制御部４ａは、表示部６に被写体のスルー画像（ライブビュー画像）を表示する場合や、動画撮影を行う場合に、撮像素子３に所定周期のフレーム毎に繰り返し被写体像を撮像させて、撮像信号や焦点検出信号を出力させる。例えば、撮像制御部４ａは、撮像素子３の画素を行単位で順次選択して、選択した画素から信号を読み出す、いわゆるローリングシャッタ方式の読み出し制御を行う。

撮像制御部４ａは、撮像素子３を制御して、ＡＦ画素が配置された画素の行（以下、ＡＦ画素行と称する）からの信号の読み出しと、ＡＦ画素が配置されていない画素の行（以下、撮像画素行と称する）からの信号の読み出しとを分けて行う処理を行う。また、撮像制御部４ａは、ＡＦ画素行の信号読み出しと撮像画素行の信号読み出しとを分けて行わずに、画素行を順次選択して、各画素の信号を読み出す処理も行う。

例えば、撮像制御部４ａは、表示部６にスルー画像を表示する場合や動画撮影を行う場合に、ＡＦ画素行の各画素の信号の読み出しと撮像画素行の各画素の信号の読み出しとを分けて行う。また、撮像制御部４ａは、高解像度の静止画撮影を行う場合には、ＡＦ画素行の各画素の信号の読み出しと撮像画素行の各画素の信号の読み出しとを分けて行わずに、画素行を順次選択して信号を読み出す処理を行う。

画像データ生成部４ｂは、撮像素子３から出力される撮像信号に各種の画像処理を行って画像データを生成する。画像処理には、例えば、階調変換処理、色補間処理、輪郭強調処理等の公知の画像処理が含まれる。

焦点検出部４ｃは、公知の位相差検出方式により、撮像光学系２の自動焦点調節（ＡＦ）に必要な焦点検出処理を行う。具体的には、焦点検出部４ｃは、撮像光学系２による像が撮像素子３の撮像面上に合焦するためのフォーカスレンズの合焦位置を検出する。焦点検出部４ｃは、撮像素子３から出力される一対の焦点検出信号に基づき、第１及び第２の像の像ズレ量を検出する。焦点検出部４ｃは、検出した像ズレ量に基づいて、フォーカスレンズの現在の位置と合焦位置とのずれ量（デフォーカス量）を算出する。フォーカスレンズがデフォーカス量に応じて駆動されることにより、焦点調節が自動で行われる。

図２は、第１の実施の形態に係る撮像素子の画素部の構成例を示す図である。撮像素子３は、画素が二次元状（行方向及び列方向）に配置される画素部１００を有する。画素部１００は、有効画素領域９１と、オプティカルブラック（ＯＢ）画素領域９２とを有する。有効画素領域９１は、被写体からの光を受光する撮像画素及び焦点検出画素が配置されている。有効画素領域９１は、外からの光が撮像画素及び焦点検出画素に入射する領域である。ＯＢ画素領域９２は、例えば、撮像画素から読み出される撮像信号の補正に用いられる補正信号を出力する画素が配置される。ＯＢ画素領域９２は、外からの光が配置される画素に入射しない領域である。そのため、ＯＢ画素領域９２は配置される全ての画素を覆うように遮光膜が設けられる。ＯＢ画素領域９２に配置される画素は、外から光が入射しないように遮光された状態の画素（ＯＢ画素）となる。ＯＢ画素領域９２は、光電変換部が有るＯＢ画素が配置されるＰＤ有りＯＢ画素領域９３と、光電変換部が無いＯＢ画素が配置されるＰＤ無しＯＢ画素領域９４とを有する。ＰＤ有りＯＢ画素は、撮像画素から出力される信号の暗電流成分の検出などに用いられる。ＰＤ無しＯＢ画素は、撮像画素から出力される信号のオフセット成分の検出などに用いられる。

制御部４の画像データ生成部４ｂは、有効画素領域９１の撮像画素から読み出される撮像信号に基づいて、画像データを生成する。ＯＢ画素は、暗電流成分とオフセット成分との検出などに用いられる。画像データ生成部４ｂは、撮像信号から暗電流成分とオフセット成分とを減算することによって、撮像信号から暗電流によるノイズ成分を除去する。

図３は、第１の実施の形態に係る撮像素子の構成例を示す図である。撮像素子３は、画素部１００と、垂直制御部３０と、供給部３５と、画素部１００の上下に配置される複数の読み出し部４０（第１の読み出し部４０ａ、第２の読み出し部４０ｂ）とを有する。なお、画素部１００の有効画素領域９１に配置される画素の数及び配置は、図示した例に限られない。有効画素領域９１には、例えば、数百万～数億、又はそれ以上の画素が設けられる。

画素部１００の有効画素領域９１には、複数の撮像画素１０とＡＦ画素１３（１３ａ、１３ｂ）とが配置される。図３においては、左上隅の画素を第１行第１列の撮像画素１０（１，１）とし、右下隅の撮像画素を第１９行第１０列の撮像画素１０（１９，１０）として、撮像画素１０（１，１）から撮像画素１０（１９，１０）までの１９０個の画素を図示している。なお、図３に示した行方向１０画素×列方向１９画素の１９０個の画素は、有効画素領域９１の任意の領域に配置された画素群を表すものであり、図３の第１列～第１０列及び第１行～第１９行の名称も１９０個の画素に対して付したものである。従って、撮像素子３では、図３の第１０列目の画素の右側及び第１９行目の画素の下側は勿論のこと、第１列目の画素の左側及び第１行目の画素の上側にも画素が存在しうる。

撮像画素１０には、例えばＲ（赤）、Ｇ（緑）、Ｂ（青）の異なる分光特性を有する３つのカラーフィルタ（色フィルタ）４１のいずれかが設けられる。Ｒのカラーフィルタ４１は主に赤色の波長域の光を透過し、Ｇのカラーフィルタ４１は主に緑色の波長域の光を透過し、Ｂのカラーフィルタ４１は主に青色の波長域の光を透過する。画素は、配置されたカラーフィルタ４１によって異なる分光特性を有する。これにより、撮像画素１０には、赤（Ｒ）の分光特性を有する画素（以下、Ｒ画素と称する）と、緑（Ｇ）の分光特性を有する画素（以下、Ｇ画素と称する）と、青（Ｂ）の分光特性を有す画素（以下、Ｂ画素と称する）とがある。Ｒ画素とＧ画素とＢ画素とは、ベイヤー配列に従って配置されている。

第１及び第２のＡＦ画素１３ａ、１３ｂは、上述のようにベイヤー配列されたＲ、Ｇ、Ｂの撮像画素１０の一部に置換して配置される。第１及び第２のＡＦ画素１３ａ、１３ｂには、カラーフィルタ４１及び遮光膜４３が設けられる。例えば、第１及び第２のＡＦ画素１３ａ、１３ｂには、カラーフィルタ４１として、Ｇのカラーフィルタが配置される。第１のＡＦ画素１３ａと第２のＡＦ画素１３ｂとは、その遮光部４３の位置が異なる。これにより、第１のＡＦ画素１３ａの光電変換部は、撮像光学系２の射出瞳の第１及び第２の領域のうちの第１の領域を通過した光束を受光する。また、第２のＡＦ画素１３ｂの光電変換部は、撮影光学系２の射出瞳の第１及び第２の領域のうちの第２の領域を通過した光束を受光する。

撮像素子３は、図３に示すように、Ｒ画素１０ｒとＧ画素１０ｇとが左右方向、即ち行方向に交互に配置される第１の撮像画素行４０１と、Ｇ画素１０ｇとＢ画素１０ｂとが行方向に交互に配置される第２の撮像画素行４０２とを有する。また、撮像素子３は、Ｇ画素１０ｇと第１のＡＦ画素１３ａとが行方向に交互に配置される第１のＡＦ画素行４０３ａと、Ｇ画素１０ｇと第２のＡＦ画素１３ｂとが行方向に交互に配置される第２のＡＦ画素行４０３ｂとを有する。

垂直制御部３０は、カメラ１の撮像制御部４ａによって制御され、制御信号を各画素に供給して、各画素の動作を制御する。供給部３５は、撮像制御部４ａによって制御され、各画素に所定の電圧（電位）を供給する。後述するが、供給部３５は、電源電圧ＶＤＤを各画素の切替部および増幅部に供給する。第１の読み出し部４０ａ及び第２の読み出し部４０ｂは、それぞれアナログ／デジタル変換部（ＡＤ変換部）を含んで構成される。

各画素の信号は、その画素に接続された第１の垂直信号線ＶｏｕｔＡまたは第２の垂直信号線ＶｏｕｔＢに出力される。第１の垂直信号線ＶｏｕｔＡに出力された画素の信号は、第１の読み出し部４０ａによりデジタル信号に変換された後に、制御部４に出力される。また、第２の垂直信号線ＶｏｕｔＢに出力された画素の信号は、第２の読み出し部４０ｂによりデジタル信号に変換された後に、制御部４に出力される。

図４は、第１の実施の形態に係る撮像素子の画素の構成例を示す図である。各画素（図４においては画素１０ａ、１０ｂ）は、それぞれ光電変換部１１と転送部１２とを含んで構成される。画素１０ａは、光電変換部１１ａと転送部１２ａを有し、画素１０ｂは、光電変換部１１ｂと転送部１２ｂを有する。光電変換部１１は、フォトダイオードＰＤであり、入射した光を電荷に変換し、光電変換された電荷を蓄積する。

本実施の形態に係る撮像素子３は、図４において破線２０で示すように、隣り合う２つの画素がフローティングディフュージョン（ＦＤ）１５と、切替部１６と、増幅部１７と、第１の選択部１８と、第２の選択部１９とを共有する構成となる。切替部１６は、接続スイッチ部１６ａ及びリセット部１６ｂを有し、電源電圧ＶＤＤを供給する供給部３５とＦＤ１５との接続および切断を切り替える。

画素１０ａの転送部１２ａは、信号ＴＸ０により制御されるトランジスタＭ１から構成される。転送部１２ａは、接続スイッチ部１６ａのトランジスタＭ４ａがオフの場合は、光電変換部１１ａで光電変換された電荷をＦＤ１５に転送する。即ち、転送部１２ａは、光電変換部１１ａ及びＦＤ１５の間に電荷転送路を形成する。接続スイッチ部１６ａのトランジスタＭ４ａがオンの場合には、転送部１２ａは、光電変換部１１ａで光電変換された電荷をＦＤ１５及び領域１６ｃに転送する。

画素１０ｂの転送部１２ｂは、信号ＴＸ１により制御されるトランジスタＭ２から構成される。転送部１２ｂは、接続スイッチ部１６ａのトランジスタＭ４ａがオフの場合は、光電変換部１１ｂで光電変換された電荷をＦＤ１５に転送する。即ち、転送部１２ｂは、光電変換部１１ｂ及びＦＤ１５の間に電荷転送路を形成する。接続スイッチ部１６ａのトランジスタＭ４ａがオンの場合には、転送部１２ｂは、光電変換部１１ｂで光電変換された電荷をＦＤ１５及び領域１６ｃに転送する。トランジスタＭ１、Ｍ２は、それぞれ転送トランジスタである。
ＦＤ１５の容量Ｃは、ＦＤ１５に転送された電荷を蓄積（保持）して、容量値で除算した電圧に変換する。

増幅部１７は、光電変換部１１から転送された電荷による信号を増幅して出力する。増幅部１７は、ドレイン（端子）、及びゲート（端子）がそれぞれ、電源電圧ＶＤＤを供給する供給部３５、ＦＤ１５に接続されるトランジスタＭ５により構成される。また、トランジスタＭ５のソース（端子）は、第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに接続され、第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに接続される。増幅部１７は、後述する電流源（図７の第１の電流源２５ａ、第２の電流源２５ｂ）を負荷電流源として、ソースフォロワ回路の一部として機能する。トランジスタＭ５は、増幅トランジスタである。増幅部１７と第１の選択部１８と第２の選択部１９とは、光電変換部１１により生成された電荷に基づく信号を生成し出力する出力部を構成する。

接続スイッチ部１６ａは、信号ＧＣにより制御されるトランジスタＭ４ａにより構成され、ＦＤ１５と領域１６ｃとを電気的に接続（結合）する。領域１６ｃは、領域１６ｃに接続される各トランジスタの容量（寄生容量）や配線容量の容量を有する。領域１６ｃは、領域１６ｃに転送された電荷を蓄積して、容量値で除算した電圧に変換する。

リセット部１６ｂは、信号ＲＳＴにより制御されるトランジスタＭ４ｂから構成され、領域１６ｃとＦＤ１５に蓄積された電荷を排出し、領域１６ｃとＦＤ１５の電圧をリセットする。トランジスタＭ４ｂは、リセットトランジスタである。換言すると、リセット部１６ｂは、排出部１６ｂであり、領域１６ｃ及びＦＤ１５に蓄積された電荷を供給部３５に排出する。

接続スイッチ部１６ａは、リセット部１６ｂのトランジスタＭ４ｂがオンの場合には、ＦＤ１５に蓄積された電荷を排出し、ＦＤ１５の電圧をリセットするリセット部として機能する。即ち、接続スイッチ部１６ａは、ＦＤ１５に蓄積された電荷を供給部３５に排出する排出部１６ａでもある。

接続スイッチ部１６ａのトランジスタＭ４ａがオンの場合には、ＦＤ１５と領域１６ｃとは電気的に接続される。これにより、光電変換部１１から転送された電荷が、ＦＤ１５及び領域１６ｃに蓄積される。このため、光電変換部１１から電荷が転送される領域の容量が大きくなる。この結果、高輝度な被写体からの光を光電変換することで、光電変換部により生成された大量の電荷を蓄積できる。一方、接続スイッチ部１６ａのトランジスタＭ４ａがオフの場合には、領域１６ｃとＦＤ１５とは電気的に切断される。このため、光電変換部１１から電荷が転送される領域の容量が小さくなる。この結果、電荷を電圧に変換する際の変換ゲインを大きくできる。垂直制御部３０は、信号ＧＣを接続スイッチ部１６ａに供給して、接続スイッチ部１６ａをオンオフ制御することによって、変換ゲインを変更できる。

第１の選択部１８は、信号ＳＥＬＡにより制御されるトランジスタＭ６から構成され、増幅部１７と第１の垂直信号線ＶｏｕｔＡとを電気的に接続又は切断する。第１の選択部１８のトランジスタＭ６は、オン状態の場合に、増幅部１７からの信号を第１の垂直信号線ＶｏｕｔＡに出力する。第２の選択部１９は、信号ＳＥＬＢにより制御されるトランジスタＭ７から構成され、増幅部１７と第２の垂直信号線ＶｏｕｔＢとを電気的に接続又は切断する。第２の選択部１９のトランジスタＭ７は、オン状態の場合に、増幅部１７からの信号を第２の垂直信号線ＶｏｕｔＢに出力する。トランジスタＭ６は、第１の選択トランジスタであり、トランジスタＭ７は、第２の選択トランジスタである。

上述のように、光電変換部１１から転送された電荷に応じた信号（画素信号）が、第１の垂直信号線ＶｏｕｔＡまたは第２の垂直信号線ＶｏｕｔＢに出力される。画素信号は、光電変換部１１によって光電変換された電荷に基づいて生成されるアナログ信号である。撮像画素１０から出力される画素信号は、読み出し部４０による信号処理が施された後に、撮像信号として制御部４に出力される。

なお、本実施の形態にあっては、第１のＡＦ画素１３ａ及び第２のＡＦ画素１３ｂの回路構成は、撮像画素１０の回路構成とそれぞれ同一である。第１のＡＦ画素１３ａ及び第２のＡＦ画素１３ｂから出力される画素信号は、読み出し部４０による信号処理が施された後に、一対の焦点検出信号として制御部４に出力される。

本実施の形態では、垂直制御部３０は、ローリングシャッタ方式の読み出し制御を行う。即ち、撮像素子３の撮像画素行やＡＦ画素行は、垂直制御部３０によって順次選択される。具体的には、撮像素子３では、画素に蓄積された電荷の排出（リセット動作）と画素から信号を読み出す読み出し動作とが、例えば最上行から最下行に向かって１行または複数行毎に走査しながら行われる。

一般的に、ローリングシャッタ方式では、最上行の読み出し動作の開始から最下行の読み出し動作の終了までの読み出し期間の途中で全ての画素行のリセット動作が終了すると、同時刻にリセット動作が行われる画素行の数が変化する。この読み出し期間の途中で画素に蓄積された電荷を排出するための信号の供給が終了することで、電源の負荷が変化することになる。このため、電源電圧が変動し、電源電圧の変動に起因するノイズが画素信号に混入するおそれがある。例えば、読み出し動作中に他の画素行のリセット動作が行われる画素行と、読み出し動作中に他の画素行のリセット動作が行われない画素行とで、画素信号に電源電圧の変動に起因する差異が生じてしまう。この場合、画素信号を用いて生成される画像には、例えば横線状のパターン（電子シャッタ傷）が生じることになる。

そこで、本実施の形態に係る撮像素子３は、読み出し対象となる画素から信号を順次読み出す間に、非読み出し対象の画素、即ち読み出し動作を行わない画素に対してリセット動作を行うことによって、同じタイミングでリセット動作が行われる画素行の数を制御する。本実施の形態では、後述するが、垂直制御部３０は、有効画素領域９１の全画素のうち読み出し対象となる画素行の画素から信号を読み出す間に、有効画素領域９１の全画素のうち読み飛ばし行となる画素行の画素に対してリセット動作を行う。

また、垂直制御部３０は、リセット動作が行われる読み出し対象の画素行の数の変化に応じて、非読み出し対象の画素行に対するリセット動作を行う。これにより、読み出し対象の各画素行の読み出し動作が行われる期間において、リセット動作が行われる画素行の数を一定にできる。このため、電源電圧が変動することを抑制でき、画素信号にノイズが混入することを抑制できる。この結果、画素信号を用いて生成される画像に、電子シャッタ傷が生じることを防ぐことができる。以下では、リセット動作が行われる画素行の数を調整するために行われるリセット動作を、ダミーリセット動作と称する場合がある。

複数の垂直信号線を用いて複数の画素行の信号の同時読み出しを行う場合や、複数の撮像画素行の信号を加算して読み出す加算読み出しを行う場合には、例えば複数行の画素に同時にリセット動作を行った後に読み出し動作を行うため、同時にリセット動作が行われる画素行が増加する。また、撮像画素行に対するリセット動作と、ＡＦ画素行に対するリセット動作とが並行して行われる場合もあり、この場合には同時にリセット動作が行われる画素行が更に増加する。そこで、垂直制御部３０は、同じタイミングでリセット動作が行われる読み出し対象の画素行の最大数を算出し、ダミーリセット動作を行う非読み出し対象の画素行の数を決定する。そして、垂直制御部３０は、各画素行の読み出し動作の期間に、これと並行してリセット動作が行われる画素行の数が一定となるように、非読み出し対象の画素行にダミーリセット動作を行う。このため、画素信号の読み出し方法が変更された場合であっても、電源電圧の変動を抑制して、画素信号にノイズが混入することを防ぐことができる。

また、ＯＢ画素領域９２の画素（ＯＢ画素）にダミーリセット動作を行ってリセット動作が行われる画素行の数を調整することも考えられるが、上述したように同時にリセット動作が行われる行数が大きくなると、ＯＢ画素領域９２の画素行では足りないおそれがある。これに対して、本実施の形態では、有効画素領域９１内の非読み出し対象の画素にダミーリセット動作を行うため、リセット行数を調整するための画素行が足りなくなることを防ぐことができる。また、ダミーリセット動作を行うための画素を別途配置する必要がないので、撮像素子の面積が増大することを防ぐことができる。更に、ダミーリセット動作を行うための画素を別途配置する必要がないので、撮像素子の面積が増大して製造コストが増大することを回避できる。
以下では、本実施の形態に係る画素の制御の一例として、画素１０ａに対するリセット動作と画素１０ａからの信号の読み出し動作について、図５及び図６を参照して説明する。

図５は、第１の実施の形態に係る画素の動作の一例を示す図である。図５に示すタイミングチャートにおいて、横軸は時刻を示しており、撮像素子３の画素に入力される制御信号を示している。また、図５において、制御信号がハイレベル（例えば電源電圧）の場合に制御信号が入力されるトランジスタがオン状態となり、制御信号がローレベル（例えば接地電圧）の場合に制御信号が入力されるトランジスタがオフ状態となる。なお、図５は、高輝度の被写体を撮影するときの画素の動作の一例を示す図でもある。そのため、図５に示す例では、信号ＧＣはハイレベルにされ、ＦＤ１５と領域１６ｃとが電気的に接続されている。

図５に示す時刻ｔ１では、信号ＲＳＴがハイレベルになることで、リセット部１６ｂのトランジスタＭ４ｂがオンになる。信号ＲＳＴ及び信号ＧＣが共にハイレベルであるため、切替部１６は、供給部３５（電源ＶＤＤ）と領域１６ｃ及びＦＤ１５とを電気的に接続する。これにより、ＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。

時刻ｔ２において、信号ＴＸ０がハイレベルになることで、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａとＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ａに蓄積された電荷がＦＤ１５及び領域１６ｃに転送され、光電変換部１１ａ、ＦＤ１５、及び領域１６ｃの電圧が平均化される。即ち、光電変換部１１ａの電荷が排出され、光電変換部１１ａの電圧がリセットされるともいえる。このように、図５の時刻ｔ１から時刻ｔ３までの期間において、ＦＤ１５、領域１６ｃ、及び光電変換部１１ａの電荷を排出するリセット動作が１回行われる。

時刻ｔ４～時刻ｔ６では、時刻ｔ１から時刻ｔ３までの期間における第１回目のリセット動作の場合と同様にして、第２回目のリセット動作が行われる。時刻ｔ７～時刻ｔ９、時刻ｔ１０～時刻ｔ１２、時刻ｔ１３～時刻ｔ１５では、それぞれ、第３回目、第４回目、第５回目のリセット動作が行われる。このように、リセット動作を複数回行うことで、光電変換部１１ａの電荷を確実に排出できる。

時刻ｔ１６では、信号ＲＳＴがハイレベルになることで、リセット部１６ｂのトランジスタＭ４ｂがオンになる。これにより、ＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。また、時刻ｔ１６において、信号ＳＥＬＡがハイレベルになることで、リセット電圧に基づく信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。即ち、ＦＤ１５及び領域１６ｃの電圧をリセット電圧にリセットしたときの信号（ノイズ信号）が、第１の垂直信号線ＶｏｕｔＡに出力される。

時刻ｔ１７では、信号ＴＸ０がハイレベルになることで、転送部１２ａのトランジスタＭ１ａがオンになり、光電変換部１１ａで光電変換された電荷が、ＦＤ１５及び領域１６ｃに転送される。また、時刻ｔ１７では、信号ＳＥＬＡがハイレベルであるため、光電変換部１１ａで生成された電荷に基づく信号が、増幅部１７及び第１の選択部１８によって第１の垂直信号線ＶｏｕｔＡに出力される。

図６は、第１の実施の形態に係る画素の動作の別の例を示す図である。図６に示す例では、信号ＲＳＴはハイレベルとなっており、接続スイッチ部１６ａがリセット部として機能する。

図６に示す時刻ｔ１では、信号ＧＣがハイレベルになることで、接続スイッチ部１６ａのトランジスタＭ４ａがオンになる。信号ＲＳＴ及び信号ＧＣが共にハイレベルであるため、切替部１６は、供給部３５（電源ＶＤＤ）と領域１６ｃとＦＤ１５とを電気的に接続する。これにより、ＦＤ１５の電荷が排出され、ＦＤ１５の電圧がリセット電圧になる。

時刻ｔ２において、信号ＴＸ０がハイレベルになることで、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａとＦＤ１５とが電気的に接続される。これにより、光電変換部１１ａに蓄積された電荷がＦＤ１５に転送され、光電変換部１１ａ及びＦＤ１５の電圧が平均化される。即ち、光電変換部１１ａの電荷が排出され、光電変換部１１ａの電圧がリセットされる。このように、図６の時刻ｔ１から時刻ｔ３までの期間では、ＦＤ１５及び光電変換部１１ａの電荷を排出するリセット動作が１回行われる。
時刻ｔ４～時刻ｔ６では、時刻ｔ７～時刻ｔ９、時刻ｔ１０～時刻ｔ１２、時刻ｔ１３～時刻ｔ１５では、それぞれ、第２回目、第３回目、第４回目、第５回目のリセット動作が行われる。

時刻ｔ１６では、信号ＧＣがハイレベルになることで、接続スイッチ部１６ａのトランジスタＭ４ａがオンになる。これにより、ＦＤ１５の電荷が排出され、ＦＤ１５の電圧がリセット電圧になる。また、時刻ｔ１６において、信号ＳＥＬＡがハイレベルになることで、リセット電圧に基づく信号が、増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。

時刻ｔ１７では、信号ＴＸ０がハイレベルになることで、転送部１２ａのトランジスタＭ１ａがオンになり、光電変換部１１ａで光電変換された電荷が、ＦＤ１５に転送される。また、時刻ｔ１７では、信号ＳＥＬＡがハイレベルであるため、光電変換部１１ａで生成された電荷に基づく信号が、増幅部１７及び第１の選択部１８によって第１の垂直信号線ＶｏｕｔＡに出力される。

なお、上記では、画素１０ａの信号を第１の垂直信号線ＶｏｕｔＡに出力する例について説明したが、第１の選択部１８をオフ状態、第２の選択部１９をオン状態とした場合は、第２の垂直信号線ＶｏｕｔＢに画素１０ａから信号を出力できる。
また、画素１０ａのリセット動作と画素１０ａの信号の読み出し動作について説明したが、図５、図６において転送部１２ａをオン状態とする代わりに、転送部１２ｂをオン状態とした場合は、画素１０ｂのリセット動作や画素１０ｂの信号の読み出し動作が行われる。

図７は、第１の実施の形態に係る撮像素子の一部の構成例を示す図である。図７では、第１方向である列方向（垂直方向）及び第１方向に交差する第２方向である行方向（水平方向）に配置された複数の画素のうち、列方向に配置された複数の画素列の一つの画素列の一部を示している。他の画素列の構成も、図７の画素列の構成と同様である。なお、垂直制御部３０及び供給部３５は、複数の画素列に対して共通に設けられる。

撮像素子３には、列方向、即ち垂直方向に並んだ複数の画素の列である画素列に対して、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢが設けられる。また、第１の垂直信号線ＶｏｕｔＡに対して第１の電流源２５ａ及び第１の読み出し部４０ａが設けられ、第２の垂直信号線ＶｏｕｔＢに対して第２の電流源２５ｂ及び第２の読み出し部４０ｂが設けられる。なお、図７に示す例では、説明を簡略化するために、行方向１画素×列方向６画素のみ図示している。図７では、図３に示す複数の画素のうち、第１行第１列のＧ画素１０ｇ（１，１）と、第２行第１列のＲ画素１０ｒ（２，１）と、第３行第１列のＧ画素１０ｇ（３，１）と、第４行第１列のＲ画素１０ｒ（４，１）と、第５行第１列のＧ画素１０ｇ（５，１）と、第６行第１列のＲ画素１０ｒ（６，１）とを図示している。

第１の電流源２５ａは、第１の垂直信号線ＶｏｕｔＡを介して各画素に接続され、第２の電流源２５ｂは、第２の垂直信号線ＶｏｕｔＢを介して各画素に接続される。第１の電流源２５ａ及び第２の電流源２５ｂは、各画素から信号を読み出すための電流を生成する。第１の電流源２５ａは、生成した電流を第１の垂直信号線ＶｏｕｔＡと各画素の第１の選択部１８及び増幅部１７とに供給する。同様に、第２の電流源２５ｂは、生成した電流を第２の垂直信号線ＶｏｕｔＢと各画素の第２の選択部１９及び増幅部１７とに供給する。

第１の読み出し部４０ａは、ＡＤ変換部を含んで構成され、各画素から第１の垂直信号線ＶｏｕｔＡを介して入力されるアナログ信号をデジタル信号に変換する。第２の読み出し部４０ｂは、ＡＤ変換部を含んで構成され、各画素から第２の垂直信号線ＶｏｕｔＢを介して入力されるアナログ信号をデジタル信号に変換する。

垂直制御部３０は、信号ＴＸ０、信号ＴＸ１、信号ＧＣ、信号ＲＳＴ、信号ＳＥＬＡ、信号ＳＥＬＢを各画素に供給して、各画素の動作を制御する。具体的には、垂直制御部３０は、画素の各トランジスタのゲートに信号を供給して、トランジスタをオン状態（接続状態、導通状態、短絡状態）又はオフ状態（切断状態、非導通状態、開放状態、遮断状態）とする。

垂直制御部３０は、全ての撮像画素行を順次選択して各画素の信号を個別に読み出す処理（第１の読み出し処理）と、全ての撮像画素のうち一部の画素（以下、選択画素）を順次選択して各画素の信号を個別に読み出す処理（第２の読み出し処理）とを行う。また、垂直制御部３０は、複数の撮像画素の信号を加算（混合）して読み出す処理（第３の読み出し処理）も行う。

カメラ１の撮像制御部４ａは、垂直制御部３０を制御して、画素信号の読み出し方法を切り替える。撮像制御部４ａは、撮像画素行（図３の第１の撮像画素行４０１、第２の撮像画素行４０２）から信号の読み出しを行う場合、垂直制御部３０に第１、第２又は第３の読み出し処理を行わせる。また、撮像制御部４ａは、ＡＦ画素行（図３の第１のＡＦ画素行４０３ａ、第２のＡＦ画素行４０３ｂ）から信号の読み出しを行う場合、垂直制御部３０にＡＦ画素行を１行又は複数行ずつ選択して画素信号を読み出す処理を行わせる。
以下では、第１の読み出し処理、第２の読み出し処理、及び第３の読み出し処理について、それぞれ説明する。

第１の読み出し処理は、撮像画素行の１行毎に信号を読み出す１行読み出し方式と、２行同時に信号を読み出す２行同時読み出し方式とを有する。１行読み出し方式では、撮像素子３は、画素の信号を例えば第１の垂直信号線ＶｏｕｔＡに出力する。以下、１行読み出し方式について、図７を参照して説明する。

垂直制御部３０は、第１行目の画素であるＧ画素１０ｇ（１，１）の第１の選択部１８、即ち、第１行目のＧ画素１０ｇ（１，１）及び第２行目のＲ画素１０ｒ（２，１）で共有される第１の選択部１８をオン状態とする。また、垂直制御部３０は、Ｇ画素１０ｇ（１，１）の第２の選択部１９、即ち、Ｇ画素１０ｇ（１，１）及びＲ画素１０ｒ（２，１）で共有される第２の選択部１９をオフ状態とする。垂直制御部３０は、第１行目及び第２行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第１行目のＧ画素１０ｇ（１，１）の光電変換部１１ａで生成された電荷に基づく画素信号は、Ｇ画素１０ｇ（１，１）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。

第１行目の各画素からの画素信号の読み出し後に、垂直制御部３０は、第２行目の画素であるＲ画素１０ｒ（２，１）の第１の選択部１８、即ち、第１行目のＧ画素１０ｇ（１，１）及び第２行目のＲ画素１０ｒ（２，１）で共有される第１の選択部１８をオン状態とする。垂直制御部３０は、Ｒ画素１０ｒ（２，１）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、第１行目及び第２行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第２行目のＲ画素１０ｒ（２，１）の画素信号は、Ｒ画素１０ｒ（２，１）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。

第２行目の各画素からの画素信号の読み出し後に、垂直制御部３０は、第３行目の画素であるＧ画素１０ｇ（３，１）の第１の選択部１８、即ち、第３行目のＧ画素１０ｇ（３，１）及び第４行目のＲ画素１０ｒ（４，１）で共有される第１の選択部１８をオン状態とする。垂直制御部３０は、Ｇ画素１０ｇ（３，１）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、第３行目及び第４行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。これにより、第３行目のＧ画素１０ｇ（３，１）の画素信号は、Ｇ画素１０ｇ（３，１）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。
同様に、第４行目以降も撮像画素行が１行ずつ順次選択され、画素信号の読み出しが行われる。垂直制御部３０は、全ての撮像画素行を順次選択して、全ての撮像画素行の各画素から画素信号を読み出す。

なお、撮像画素の画素信号を第１の垂直信号線ＶｏｕｔＡに出力する例について説明したが、第１の選択部１８をオフ状態、第２の選択部１９をオン状態とした場合は、撮像画素から画素信号を第２の垂直信号線ＶｏｕｔＢに出力できる。

このように、第１の読み出し処理の１行読み出し方式の場合は、撮像素子３では、撮像画素行が１行ずつ選択されて、撮像画素行の各撮像画素から第１の垂直信号線ＶｏｕｔＡ（又は第２の垂直信号線ＶｏｕｔＢ）に画素信号が出力される。次に、２行同時読み出し方式について、図７を参照して説明する。

２行同時読み出し方式は、二つの行の画素について、一方の行の画素からは画素信号を第１の垂直信号線ＶｏｕｔＡに出力し、これと同時に他方の行の画素からは画素信号を第２の垂直信号線ＶｏｕｔＢに出力する。以下では、Ｒ画素１０ｒ（２，１）とＧ画素１０ｇ（３，１）の各々の画素信号を同時に読み出す場合を例にして、２行同時読み出し方式について説明する。

垂直制御部３０は、Ｒ画素１０ｒ（２，１）の第１の選択部１８をオン状態とし、Ｒ画素１０ｒ（２，１）の第２の選択部１９をオフ状態とする。また、垂直制御部３０は、Ｇ画素１０ｇ（３，１）の第２の選択部１９をオン状態とし、Ｇ画素１０ｇ（３，１）の第１の選択部１８をオフ状態とする。更に、垂直制御部３０は、第１行目、第２行目、第３行目、及び第４行目とは異なる他の行の画素の第１の選択部１８及び第２の選択部１９を、それぞれオフ状態とする。

Ｒ画素１０ｒ（２，１）の光電変換部１１ｂで生成された電荷に基づく画素信号は、Ｒ画素１０ｒ（２，１）の第１の選択部１８を介して第１の垂直信号線ＶｏｕｔＡに出力される。また、Ｇ画素１０ｇ（３，１）の光電変換部１１ａで生成された電荷に基づく画素信号は、Ｇ画素１０ｇ（３，１）の第２の選択部１９を介して第２の垂直信号線ＶｏｕｔＢに出力される。このように、一方の行の画素の画素信号を第１の垂直信号線ＶｏｕｔＡに出力し、これと同時に他方の行の画素の画素信号を第２の垂直信号線ＶｏｕｔＢに出力することで、２つの行の各画素の画素信号の読み出しを同時に行うことができる。

なお、互いに隣り合う画素の信号を同時に読み出す例について説明したが、互いに離れた行の画素（例えば第１行目および第３行目の各画素）を同時に読み出す場合も同様に行うことができる。

このように、第１の読み出し処理の２行同時読み出し方式の場合は、撮像素子３では、撮像画素行が２行ずつ選択されて、一方の行の画素から第１の垂直信号線ＶｏｕｔＡに画素信号が出力され、これと同時に他方の行の画素から第２の垂直信号線ＶｏｕｔＢに画素信号が出力さる。このため、撮像素子３に配置された各撮像画素から高速に信号を読み出すことができる。即ち、撮像素子３は、撮像画素の信号の読み出し時間を短縮できる。

また、第１の垂直信号線ＶｏｕｔＡに順次出力される画素信号は、第１の読み出し部４０ａに入力され、第２の垂直信号線ＶｏｕｔＢに順次出力される画素信号は、第２の読み出し部４０ｂに入力される。このため、第１の垂直信号線ＶｏｕｔＡに出力される画素信号と、第２の垂直信号線ＶｏｕｔＢに出力される画素信号とを同時に（並列に）信号処理できる。各撮像画素１０から出力された画素信号は、読み出し部４０によりデジタル信号に変換された後に、撮像信号として制御部４に出力される。

次に、全ての撮像画素のうちの一部の画素である選択画素から画素信号を読み出す第２の読み出し処理について説明する。垂直制御部３０は、全撮像画素の中から、画素信号を読み出すべき画素を指定する。具体的には、垂直制御部３０は、全撮像画素のうちの特定の行や列の画素を間引いて選択画素を選択し、選択画素から画素信号を読み出す。即ち、垂直制御部３０は、間引き読み出しを行うことによって、特定の行や列の画素を読み飛ばし、第１の読み出し処理の場合よりも高速に画素信号を読み出す制御を行う。

また、第２の読み出し処理は、第１の読み出し処理の場合と同様に、１行読み出し方式と２行同時読み出し方式とを有する。１行読み出し方式では、垂直制御部３０は、選択画素を１行毎に選択して、選択画素の信号を第１の垂直信号線ＶｏｕｔＡまたは第２の垂直信号線ＶｏｕｔＢに出力する。２行読み出し方式では、選択画素が２行毎に選択されて、一方の行の選択画素から第１の垂直信号線ＶｏｕｔＡに画素信号が出力されると共に、他方の行の選択画素から第２の垂直信号線ＶｏｕｔＢに画素信号が出力される。

次に、複数の撮像画素の信号を加算（混合）して読み出す第３の読み出し処理について説明する。例えば、垂直制御部３０は、全撮像画素のうちから選択画素を決定し、同一列内の同色のカラーフィルタ４１が配置された２つの選択画素の各々の画素信号を加算する。即ち、垂直制御部３０は、列方向の２画素ずつ、同色画素の信号を加算して読み出す。図７に示す例では、撮像素子３は、例えば第１行目のＧ画素１０ｇ（１，１）及び第３行目のＧ画素１０ｇ（３，１）を選択画素として選択して各々の画素信号を加算し、この加算された画素信号を制御部４に出力する。以下、画素信号の加算処理の一例について説明する。

垂直制御部３０は、第１行目及び第３行目のＧ画素１０ｇ（１，１）、（３，１）の、第１の選択部１８をオン状態とし、第２の選択部１９をオフ状態とする。Ｇ画素１０ｇ（１，１）及びＧ画素１０ｇ（３，１）の各々の第１の選択部１８がオン状態となることで、Ｇ画素１０ｇ（１，１）及びＧ画素１０ｇ（３，１）の各々の増幅部１７のソース端子が、第１の垂直信号線ＶｏｕｔＡに電気的に接続される。第１の垂直信号線ＶｏｕｔＡに接続された第１の電流源２５ａの電流は、Ｇ画素１０ｇ（１，１）とＧ画素１０ｇ（３，１）とに分流（分配）される。第１の垂直信号線ＶｏｕｔＡでは、Ｇ画素１０ｇ（１，１）の画素信号及びＧ画素１０ｇ（３，１）の画素信号が加算され、加算画素信号となる。

Ｇ画素１０ｇ（１，１）とＧ画素１０ｇ（３，１）の各々のＦＤ１５の電圧の差が小さい場合には、第１の電流源２５ａは、Ｇ画素１０ｇ（１，１）とＧ画素１０ｇ（３，１）とに略同じ大きさの電流を供給する。これにより、第１の垂直信号線ＶｏｕｔＡに出力される加算画素信号は、Ｇ画素１０ｇ（１，１）及びＧ画素１０ｇ（３，１）の各々のＦＤ１５の電圧の平均（値）に対応する信号レベル（電圧）の信号となる。

上述した読み出し方法によって、第１行目及び第３行目の２行分の選択画素からの加算画素信号の読み出しが行われる。垂直制御部７０は、第１行目及び第３行目の選択画素からの加算画素信号の読み出し後に、次の２行分の選択画素（例えば第４行目及び第６行目の選択画素）からの加算画素信号の読み出しを行う。このように、第３の読み出し処理では、複数行毎に加算画素信号の読み出しが順次行われる。列方向の複数の選択画素の信号が加算された加算画素信号は、読み出し部４０によって信号処理が施された後に、制御部４に出力される。制御部４の画像データ生成部４ｂは、撮像素子３から出力された加算画素信号を用いて、画像データ（例えば動画像データ）を生成する。なお、列方向の２つの画素の画素信号を加算処理する例について説明したが、加算対象となる画素の数は任意の数としてよい。

図８は、第１の実施の形態に係る撮像素子３のリセット動作の一例を示すタイミングチャートである。図８に示すタイミングチャートにおいて、横軸は時刻を示しており、図７の撮像素子３の各部に入力される制御信号を示している。なお、図８に示す例では、信号ＧＣ＜０＞、ＧＣ＜１＞、ＧＣ＜２＞はハイレベルにされ、ＦＤ１５と領域１６ｃとが電気的に接続されている。

図８に示す時刻ｔ１では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、第１行目のＧ画素１０ｇ（１，１）及び第２行目のＲ画素１０ｒ（２，１）で共有されるリセット部１６ｂのトランジスタＭ４ｂがオンになる。これにより、Ｇ画素１０ｇ（１，１）及びＲ画素１０ｒ（２，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、第３行目のＧ画素１０ｇ（３，１）及び第４行目のＲ画素１０ｒ（４，１）で共有されるリセット部１６ｂのトランジスタＭ４ｂがオンになる。これにより、Ｇ画素１０ｇ（３，１）及びＲ画素１０ｒ（４，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。

時刻ｔ２では、信号ＴＸ１＜０＞及び信号ＴＸ０＜１＞がハイレベルになる。信号ＴＸ１＜０＞がハイレベルになることで、Ｒ画素１０ｒ（２，１）において、転送部１２ｂのトランジスタＭ２がオンになり、光電変換部１１ｂとＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ｂの電荷が排出され、光電変換部１１ｂの電圧がリセットされる。
また、信号ＴＸ０＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）において、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａとＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ａの電荷が排出され、光電変換部１１ａの電圧がリセットされる。
このように、第２行目及び第３行目の画素において、ＦＤ１５、領域１６ｃ、及び光電変換部１１の電荷を排出するリセット動作が１回行われる。

時刻ｔ３において、信号ＲＳＴ＜１＞及び信号ＲＳＴ＜２＞がハイレベルになる。信号ＲＳＴ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）及びＲ画素１０ｒ（４，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。
また、信号ＲＳＴ＜２＞がハイレベルになることで、Ｇ画素１０ｇ（５，１）及びＲ画素１０ｒ（６，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。

時刻ｔ４では、信号ＴＸ１＜１＞及び信号ＴＸ０＜２＞がハイレベルになる。信号ＴＸ１＜１＞がハイレベルになることで、Ｒ画素１０ｒ（４，１）において、転送部１２ｂのトランジスタＭ２がオンになり、光電変換部１１ｂとＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ｂの電荷が排出され、光電変換部１１ｂの電圧がリセットされる。
また、信号ＴＸ０＜２＞がハイレベルになることで、Ｇ画素１０ｇ（５，１）において、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａとＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ａの電荷が排出され、光電変換部１１ａの電圧がリセットされる。
このように、第４行目及び第５行目の画素において、ＦＤ１５、領域１６ｃ、及び光電変換部１１の電荷を排出するリセット動作が１回行われる。

次に、読み出し動作の一例について、図７及び図９を参照して説明する。図９は、第１の実施の形態に係る撮像素子３の読み出し動作の一例を示すタイミングチャートである。

図９に示す時刻ｔ１１では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，１）及びＲ画素１０ｒ（２，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）及びＲ画素１０ｒ（４，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。

また、時刻ｔ１１では、信号ＳＥＬＡ＜０＞及び信号ＳＥＬＢ＜１＞がハイレベルになる。信号ＳＥＬＡ＜０＞がハイレベルになることで、Ｒ画素１０ｒ（２，１）のリセット電圧に基づく信号が、Ｒ画素１０ｒ（２，１）の増幅部１７及び第１の選択部１８により第１の垂直信号線ＶｏｕｔＡに出力される。即ち、Ｒ画素１０ｒ（２，１）のＦＤ１５の電荷を排出した後の信号（リセット信号）が、第１の垂直信号線ＶｏｕｔＡに出力される。
また、信号ＳＥＬＢ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）のリセット信号が、Ｇ画素１０ｇ（３，１）の増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。

このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第２行目のＲ画素１０ｒ（２，１）、第３行目のＧ画素１０ｇ（３，１）からリセット信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力されたリセット信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。

時刻ｔ１２では、信号ＴＸ１＜０＞及び信号ＴＸ０＜１＞がハイレベルになる。信号ＴＸ１＜０＞がハイレベルになることで、Ｒ画素１０ｒ（２，１）において、転送部１２ｂのトランジスタＭ２がオンになり、光電変換部１１ｂで光電変換された電荷がＦＤ１５に転送される。また、信号ＴＸ０＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）において、転送部１２ａのトランジスタＭ１がオンになり、光電変換部１１ａで光電変換された電荷がＦＤ１５に転送される。

また、時刻ｔ１２では、信号ＳＥＬＡ＜０＞がハイレベルであるため、Ｒ画素１０ｒ（２，１）の光電変換部１１ｂで生成された電荷に基づく画素信号が、増幅部１７及び第１の選択部１８によって第１の垂直信号線ＶｏｕｔＡに出力される。また、信号ＳＥＬＢ＜１＞がハイレベルであるため、Ｇ画素１０ｇ（３，１）の画素信号が、増幅部１７及び第２の選択部１９により第２の垂直信号線ＶｏｕｔＢに出力される。

このようにして、第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢには、それぞれ第２行目のＲ画素１０ｒ（２，１）、第３行目のＧ画素１０ｇ（３，１）から画素信号が同時に出力される。第１の垂直信号線ＶｏｕｔＡ及び第２の垂直信号線ＶｏｕｔＢにそれぞれ出力された画素信号は、それぞれ第１の読み出し部４０ａ、第２の読み出し部４０ｂに入力されてデジタル信号に変換される。デジタル信号に変換されたリセット信号と画素信号とは、不図示の信号処理部に入力される。信号処理部は、リセット信号と画素信号との差分処理を行う相関二重サンプリング等の信号処理を行った後に、処理後の画素信号を制御部４に出力する。

なお、時刻ｔ１３から時刻ｔ１５までの期間では、時刻ｔ１１から時刻ｔ１３までの期間の場合と同様に、図７においては第４行目の画素が選択されて、リセット信号の読み出しと、画素信号の読み出しとが行われる。

次に、ダミーリセット動作の一例について、図７及び図１０を参照して説明する。図１０は、第１の実施の形態に係る撮像素子３のダミーリセット動作の一例を示すタイミングチャートである。以下では、Ｒ画素１０ｒ（２，１）、Ｇ画素１０ｇ（３，１）、Ｒ画素１０ｒ（４，１）に対してダミーリセット動作を行う場合を例にして、ダミーリセット動作について説明する。なお、図１０に示す例では、信号ＧＣはハイレベルにされ、ＦＤ１５と領域１６ｃとが電気的に接続されている。

図１０に示す時刻ｔ２１では、信号ＲＳＴ＜０＞及び信号ＲＳＴ＜１＞がハイレベルになる。信号ＲＳＴ＜０＞がハイレベルになることで、Ｇ画素１０ｇ（１，１）及びＲ画素１０ｒ（２，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。
また、信号ＲＳＴ＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）及びＲ画素１０ｒ（４，１）で共有されるＦＤ１５及び領域１６ｃの電荷が排出され、ＦＤ１５及び領域１６ｃの電圧がリセット電圧になる。

時刻ｔ２２では、信号ＴＸ１＜０＞、信号ＴＸ０＜１＞、及び信号ＴＸ１＜１＞がハイレベルになる。信号ＴＸ１＜０＞がハイレベルになることで、Ｒ画素１０ｒ（２，１）において、光電変換部１１ｂの電荷が排出され、光電変換部１１ｂの電圧がリセットされる。
また、信号ＴＸ０＜１＞及び信号ＴＸ１＜１＞がハイレベルになることで、Ｇ画素１０ｇ（３，１）の光電変換部１１ａと、Ｒ画素１０ｒ（４，１）の光電変換部１１ｂと、ＦＤ１５及び領域１６ｃとが電気的に接続される。これにより、光電変換部１１ａ、１１ｂの電荷が排出され、光電変換部１１ａ、１１ｂの電圧がリセットされる。
このように、第２行目、第３行目、及び第４行目の画素において、ＦＤ１５、領域１６ｃ、及び光電変換部１１の電荷を排出するダミーリセット動作が１回行われる。

なお、時刻ｔ２３から時刻ｔ２５では、時刻ｔ２１から時刻ｔ２３までの期間における第１回目のダミーリセット動作の場合と同様にして、第２行目、第３行目、及び第４行目の画素において、第２回目のダミーリセット動作が行われる。

図１１は、第１の実施の形態に係る撮像素子による画素信号の読み出し処理とダミーリセット処理を模式的に示す図である。図１１では、撮像画素行から読み出される加算画素信号と、ＡＦ画素行から読み出される画素信号とを模式的に示している。

垂直制御部３０は、全ての撮像画素１０のうち、例えば図１１に太線で囲まれた撮像画素１０、即ち第４行目、第６行目、第７行目、第９行目、第１０行目、第１２行目、第１３行目、第１５行目、第１６行目、及び第１８行目の撮像画素１０を、選択画素として決定する。垂直制御部３０は、撮像画素行から信号の読み出しを行う場合に、上述した第３の読み出し処理を行って、列方向に配置された２つの同色の選択画素の信号を加算して読み出す。

第１列目においては、例えば、Ｒ画素１０ｒ（４，１）とＲ画素１０ｒ（６，１）の２つのＲ画素の画素信号が加算されて加算画素信号が生成され、Ｇ画素１０ｇ（７，１）とＧ画素１０ｇ（９，１）の２つのＧ画素の画素信号が加算されて加算画素信号が生成される。また、第２列目においては、例えば、Ｇ画素１０ｇ（４，２）とＧ画素１０ｇ（６，２）の２つのＧ画素の画素信号が加算されて加算画素信号が生成され、Ｂ画素１０ｂ（７，２）とＢ画素１０ｂ（９，２）の２つのＢ画素の画素信号が加算されて加算画素信号が生成される。

同様に、第１０行目及び第１２行目、第１３行目及び第１５行目、第１６行目及び第１８行目においても、列方向の２つの同色画素の画素信号が加算されて加算画素信号が生成される。このように選択画素の信号を加算することにより、生成される加算画素信号もベイヤー配列に対応する信号となる。

垂直制御部３０は、ＡＦ画素行から信号の読み出しを行う場合には、第５行目の第１のＡＦ画素行４０３ａ、第１７行目の第２のＡＦ画素行４０３ｂを選択して、画素信号を読み出す。

図１１に示す例の場合、第８行目、第１１行目、第１４行目の撮像画素行は、撮像画素行からの信号の読み出し及びＡＦ画素行からの信号の読み出しのいずれの場合にも、画素信号を出力しない画素の行、即ち、読み飛ばし行となる。上述したように、垂直制御部３０は、読み出し対象となる各画素行を順次選択して画素信号の読み出しを行うとともに、各画素行の読み出し動作の間に、読み飛ばし行となる画素行のうちの任意の画素行に対してダミーリセット動作を行う。これにより、リセット動作が行われる画素行の数が変動することを抑制し、電源電圧の変動に起因するノイズが画素信号に混入することを防ぐことができる。

図１２は、第１の実施の形態に係る撮像素子の動作例を示す図であり、図１１に示すように第３の読み出し処理を行って撮像画素行から信号を読み出す場合の動作例を示している。縦軸は、画素行を示し、横軸は、各画素行のリセット動作及び読み出し動作が行われるタイミング（時刻ｔ）を示す。図１２では、リセット動作及び読み出し動作が行われる画素行の遷移を模式的に示している。また、図１２に示す例では、読み出し対象の画素（選択画素）に対して５回のリセット動作が行われた後に、画素から画素信号が読み出される。

第４行目、第６行目、第７行目、及び第９行目の画素行では、時刻ｔ１から時刻ｔ２までの期間、時刻ｔ３から時刻ｔ４までの期間、時刻ｔ５から時刻ｔ６までの期間、時刻ｔ７から時刻ｔ８までの期間、時刻ｔ９から時刻ｔ１０までの期間において、それぞれ第１回目、第２回目、第３回目、第４回目、第５回目のリセット動作Ｒ１～Ｒ５が行われる。
第１０行目、第１２行目、第１３行目、及び第１５行目の画素行では、時刻ｔ２から時刻ｔ３までの期間、時刻ｔ４から時刻ｔ５までの期間、時刻ｔ６から時刻ｔ７までの期間、時刻ｔ８から時刻ｔ９までの期間、時刻ｔ１０から時刻ｔ１１までの期間において、それぞれ第１回目、第２回目、第３回目、第４回目、第５回目のリセット動作Ｒ１～Ｒ５が行われる。
第１６行目、第１８行目、第１９行目、及び第２１行目の画素行では、時刻ｔ３から時刻ｔ４までの期間、時刻ｔ５から時刻ｔ６までの期間、時刻ｔ７から時刻ｔ８までの期間、時刻ｔ９から時刻ｔ１０までの期間、時刻ｔ１１から時刻ｔ１２までの期間において、それぞれ第１回目、第２回目、第３回目、第４回目、第５回目のリセット動作Ｒ１～Ｒ５が行われる。

時刻ｔ２０から時刻ｔ２１までの期間では、垂直制御部３０は、読み出し対象となる第４行目、第６行目、第７行目、第９行目の読み出し動作Ｔ１を行うと共に、読み飛ばし行のうちの一部の画素行に対してダミーリセット動作を行う。
第４行目及び第６行目の各撮像画素の信号を加算した加算画素信号は、例えばこれらの撮像画素に接続された第１の垂直信号線ＶｏｕｔＡに出力され、第７行目及び第９行目の各撮像画素の信号を加算した加算画素信号は、これらの撮像画素に接続された第２の垂直信号線ＶｏｕｔＢに出力される。

時刻ｔ２１から時刻ｔ２２までの期間において、垂直制御部３０は、読み出し対象となる第１０行目、第１２行目、第１３行目、第１５行目の読み出し動作Ｔ２を行うと共に、読み飛ばし行のうちの一部の画素行に対してダミーリセット動作を行う。
第１０行目及び第１２行目の各撮像画素の信号を加算した加算画素信号は、例えばこれらの撮像画素に接続された第１の垂直信号線ＶｏｕｔＡに出力され、第１３行目及び第１５行目の各撮像画素の信号を加算した加算画素信号は、これらの撮像画素に接続された第２の垂直信号線ＶｏｕｔＢに出力される。

時刻ｔ２２から時刻ｔ２３までの期間では、垂直制御部３０は、読み出し対象となる第１６行目、第１８行目、第１９行目、第２１行目の読み出し動作Ｔ３を行うと共に、読み飛ばし行のうちの一部の画素行に対してダミーリセット動作を行う。
第１６行目及び第１８行目の各撮像画素の信号を加算した加算画素信号は、例えばこれらの撮像画素に接続された第１の垂直信号線ＶｏｕｔＡに出力され、第１９行目及び第２１行目の各撮像画素の信号を加算した加算画素信号は、これらの撮像画素に接続された第２の垂直信号線ＶｏｕｔＢに出力される。

時刻ｔ２０からｔ２１の期間、時刻ｔ２１からｔ２２の期間、及び時刻ｔ２２からｔ２３の期間のそれぞれにおいてダミーリセット動作が行われる読み飛ばし行の数は、最初の行の読み出し動作の開始から最終行の読み出し動作の終了までの読み出し期間において、同時にリセット動作が行われる最大行数に基づいて決定される。これにより、各画素行の読み出し動作の期間において、同じタイミングでリセット動作が実施される行数が同数となる。このため、電源電圧が変動することを抑制し、画素信号にノイズが混入することを防ぐことができる。

上記では、電源電圧の変動を抑制するために、リセット動作が行われる画素行の数を同数とする例について説明した。しかし、同時刻に読み出し動作が行われる画素行の数が変化した場合にも、電源の負荷が変化して、電源電圧の変動が生じ得る。そこで、読み出し動作が行われる画素行の数に基づいて、ダミーリセット動作を行うようにしてもよい。この場合、垂直制御部３０は、例えば、画素信号の読み出し期間において、読み出し動作が行われる画素行の数と、ダミーリセット動作が行われる画素行の数とが同数となるように、非読み出し対象の画素行にダミーリセット動作を行うようにする。

上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光を光電変換して電荷を生成する光電変換部１１と、光電変換部１１で生成された電荷を蓄積する蓄積部（ＦＤ１５）と、所定の電圧を供給する供給部３５と蓄積部との接続および切断を切り替える切替部１６と、蓄積部に蓄積された電荷に基づく信号を出力する出力部（増幅部１７、第１の選択部１８、第２の選択部１９）とをそれぞれ有する複数の画素と、複数の画素のうち第１画素の出力部から信号を出力させ、複数の画素のうち第２画素の出力部から信号を出力させず、第２画素の切替部１６に供給部３５と蓄積部とを接続させる制御をする制御部（垂直制御部３０）と、を備える。本実施の形態では、垂直制御部３０は、読み出し対象の画素の出力部から画素信号を読み出すとともに、非読み出し対象の画素のダミーリセット動作を行って、非読み出し対象の画素の切替部１６に供給部３５とＦＤ１５とを接続させる。このため、画素信号の読み出しを行う期間において、リセット動作が行われる画素数を制御でき、電源電圧の変動を抑制できる。この結果、ダミー画素を別途配置する必要がないので、撮像素子の面積が増大することを防ぐことができる。画素信号にノイズが混入することを抑制し、画素信号を用いて生成される画像の画質の低下を抑制できる。

（２）撮像素子３は、光を光電変換して電荷を生成する光電変換部１１と、光電変換部１１で生成された電荷を蓄積する蓄積部（ＦＤ１５）と、所定の電圧を供給する供給部３５と蓄積部との接続と切断とを切り替える切替部１６と、蓄積部に蓄積された電荷に基づく信号を出力する出力部（増幅部１７、第１の選択部１８、第２の選択部１９）とをそれぞれ有する複数の画素と、複数の画素のうち第１画素の出力部から信号を出力させ、複数の画素のうち第２画素の切替部１６に供給部３５と蓄積部とを接続させ、第２画素の数を変える制御部（垂直制御部３０）と、を備える。本実施の形態では、垂直制御部３０は、読み出し対象の画素から画素信号の読み出しを行うとともに、ダミーリセット動作を行う非読み出し対象の画素の数を制御する。このため、同じタイミングでリセット動作が行われる画素数を調整でき、電源電圧の変動を抑制できる。この結果、画像の画質の低下を抑制できる。

次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。

（変形例１）
上述した実施の形態では、垂直信号線は、第１の垂直信号線ＶｏｕｔＡと第２の垂直信号線ＶｏｕｔＢとを配置する例について説明したが、これに限定されない。例えば、垂直信号線は３本以上配置してもよい。垂直信号線が３本以上になれば、３本以上の垂直信号線を用いて３行以上の画素行の信号の同時読み出しや、複数の撮像画素行の信号を加算して読み出す加算読み出しが可能になる。その場合、３行以上の画素に同時にリセット動作を行った後に読み出し動作を行うため、同時にリセット動作が行われる画素行が更に増加する。しかし、本実施の形態では、非読み出し対象の画素にダミーリセット動作を行うため、リセット行数を調整するための画素行が足りなくなることを防ぐことができる。また、ダミーリセット動作を行うための画素を別途配置する必要がないので、撮像素子の更なる面積の増大、製造コストの更なる増大を防ぐことができる。

（変形例２）
上述した第１の実施の形態では、隣り合う２つの画素がＦＤ１５等を共有する構成とする例について説明したが、画素の構成はこれに限らない。例えば、撮像素子３に設けられる複数の画素の各々が、ＦＤ１５、切替部１６、増幅部１７、第１の選択部１８、及び第２の選択部１９を有する構成としてもよい。

（変形例３）
上述した実施の形態では、ＡＦ画素１３には、Ｇのカラーフィルタ４１を配置する例について説明したが、これに限定されない。例えば、ＡＦ画素１３には、カラーフィルタ４１として、Ｗ（白）のカラーフィルタを配置してもよいし、Ｂのカラーフィルタを配置してもよい。

（変形例４）
上述した実施の形態では、撮像素子３に、原色系（ＲＧＢ）のカラーフィルタを用いる場合について説明したが、補色系（ＣＭＹ）のカラーフィルタを用いるようにしてもよい。

（変形例５）
上述した実施の形態および変形例では、光電変換部としてフォトダイオードを用いる例について説明した。しかし、光電変換部として光電変換膜を用いるようにしてもよい。

（変形例６）
上述の実施の形態および変形例で説明した撮像素子３は、カメラ、スマートフォン、タブレット、ＰＣに内蔵のカメラ、車載カメラ、無人航空機（ドローン、ラジコン機等）に搭載されるカメラ等に適用されてもよい。

（変形例７）
上述した実施の形態および変形例で説明した撮像素子を、複数の基板（例えば、複数の半導体基板）を積層して構成される積層センサ（積層型の撮像素子）に適用してもよい。例えば、画素部１００は１層目の基板に配置し、垂直制御部３０と読み出し部４０とは２層目の基板に配置し、垂直信号線Ｖｏｕｔは、１層目の基板と２層目の基板との間に配置する。画素部１００と垂直制御部３０とは１層目の基板に配置し、読み出し部４０は２層目の基板に配置してもよい。また、積層センサは３層以上にしてもよい。

上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願２０１８年第７００１２号（２０１８年３月３０日出願）

３ 撮像素子、４ 制御部、４ａ 撮像制御部、４ｂ 画像データ生成部、４ｃ 焦点検出部、１０ 撮像画素、１１ 光電変換部、１３ａ 第１のＡＦ画素、１３ｂ 第２のＡＦ画素、１５ ＦＤ、１７ 増幅部、１８ 第１の選択部、１９ 第２の選択部、３０ 垂直制御部、３５ 供給部

Claims (18)

1. 光を光電変換して電荷を生成する光電変換部と、前記光電変換部で生成された電荷を蓄積する蓄積部と、所定の電圧を供給する供給部と前記蓄積部との接続および切断を切り替える切替部と、前記蓄積部に蓄積された電荷に基づく信号を出力する出力部とをそれぞれ有する複数の画素と、
   複数の前記画素のうち第１画素の前記蓄積部に蓄積された電荷に基づく信号を前記出力部から出力させている間、複数の前記画素のうち第２画素の前記切替部に前記供給部と前記蓄積部とを接続させる制御をする制御部と、
   を備える撮像素子。
2. 請求項１に記載の撮像素子において、
   前記制御部は、前記第１画素の前記出力部から信号を出力させている間、前記第２画素の前記出力部から信号を出力させず、前記第２画素の前記切替部に前記供給部と前記蓄積部とを接続させる制御をする撮像素子。
3. 請求項１または請求項２に記載の撮像素子において、
   前記制御部は、前記第１画素の前記出力部から信号を出力させている間、前記供給部と前記蓄積部とを接続させる前記第２画素の数を変える撮像素子。
4. 請求項１から請求項３のいずれか一項に記載の撮像素子において、
   前記第１画素と前記第２画素とは第１方向に複数設けられ、
   前記制御部は、前記第１方向へ順に、複数の前記第１画素の前記出力部から信号をそれぞれ出力させ、前記出力部から信号を出力させる前記第１画素の数に基づいて、前記供給部と前記蓄積部とを接続させる前記第２画素の数を変える撮像素子。
5. 請求項１から請求項４のいずれか一項に記載の撮像素子において、
   前記制御部は、前記出力部から信号を出力する前記第１画素の数に基づいて、前記供給部と前記蓄積部とを接続させる前記第２画素の数を変える撮像素子。
6. 請求項１から請求項５のいずれか一項に記載の撮像素子において、
   前記制御部は、前記出力部から信号を出力する前記第１画素の数が変わると、前記供給部と前記蓄積部とを接続させる前記第２画素の数を変える撮像素子。
7. 請求項１から請求項６のいずれか一項に記載の撮像素子において、
   前記制御部は、前記出力部から信号を出力させている前記第１画素の数が減ると、前記切替部に前記供給部と前記蓄積部とを接続させる前記第２画素の数を増やす撮像素子。
8. 請求項１から請求項７のいずれか一項に記載の撮像素子において、
   前記制御部は、前記出力部から信号を出力させる前記第１画素と、前記供給部と前記蓄積部とを接続させる前記第２画素との総数が一定になるよう、前記第２画素の数を変える撮像素子。
9. 請求項１から請求項８のいずれか一項に記載の撮像素子において、
   前記制御部は、前記第１画素の出力部から画像生成に用いる信号を出力させ、前記第２画素の出力部から画像生成に用いる信号を出力させない撮像素子。
10. 請求項１から請求項９のいずれか一項に記載の撮像素子において、
    前記制御部は、複数の前記第１画素の前記出力部から信号を同時に出力させるとき、前記第２画素の前記切替部に前記供給部と前記蓄積部とを接続させる撮像素子。
11. 請求項１から請求項１０のいずれか一項に記載の撮像素子において、
    前記制御部は、前記第１画素の前記出力部から信号を出力させる前に、前記第１画素の前記切替部に前記供給部と前記蓄積部とを接続させ、前記供給部と前記蓄積部とを接続させる前記第１画素の数に基づいて、前記供給部と前記蓄積部とを接続させる前記第２画素の数を変える撮像素子。
12. 請求項１１に記載の撮像素子において、
    前記制御部は、前記供給部と前記蓄積部とが接続される前記第１画素の数が変わると、前記供給部と前記蓄積部とを接続させる前記第１画素の数を変える撮像素子。
13. 請求項１１または請求項１２に記載の撮像素子において、
    前記制御部は、前記供給部と前記蓄積部とを接続させる前記第１画素と前記第２画素との総数が一定になるよう、前記第２画素の数を変える撮像素子。
14. 請求項１から請求項１３のいずれか一項に記載の撮像素子において、
    前記制御部は、複数の前記画素のうち一部の前記画素の前記出力部に画像生成に用いる信号を出力させる第１制御と、複数の前記画素の出力部に画像生成に用いる信号を出力させる第２制御を行い、
    前記第１画素は、前記第１制御において、前記出力部から画像生成に用いる信号を出力する画素であり、
    前記第２画素は、前記第１制御において、前記出力部から画像生成に用いる信号を出力しない画素である撮像素子。
15. 請求項１から請求項１４のいずれか一項に記載の撮像素子において、
    前記制御部は、複数の前記第１画素の前記出力部から信号を同時に出力させる第３制御と、複数の前記第１画素の前記出力部から信号を順に出力させる第４制御を行い、
    前記制御部は、前記第３制御において、前記第２画素の前記切替部に前記供給部と前記蓄積部とを接続させる撮像素子。
16. 請求項１から請求項１５のいずれか一項に記載の撮像素子において、
    前記第１画素と前記第２画素とは、外から光が入射する領域にある撮像素子。
17. 請求項１から請求項１６のいずれか一項に記載の撮像素子において、
    前記切替部は、前記蓄積部に蓄積された電荷を前記供給部に排出する排出部である撮像素子。
18. 請求項１から請求項１７のいずれか一項に記載の撮像素子と、
    前記出力部から出力された信号に基づいて画像データを生成する生成部と、
    を備える撮像装置。

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