JP2012231397A - 撮像装置 - Google Patents

Abstract

【課題】 撮影画像の画質の劣化を抑制する。
【解決手段】 撮像装置は、入射光に応じた信号電荷を生成して蓄積する光電変換部を有する画素が２次元行列状に配置された画素アレイと、光電変換部のリセットを選択行毎に実施し、画素の信号の読み出しを選択行毎に実施する垂直走査回路とを有している。垂直走査回路は、読み出しを実施する読み出し期間では、光電変換部のリセットが実施される行数が各行の読み出し期間で一定になるように、露光前の光電変換部に対するリセットが実施される行数の変化に応じて、読み出しが終了した任意の行の光電変換部に対してリセットを実施する。
【選択図】 図４

Description

本発明は、撮像装置に関する。

近年、ＣＭＯＳ型の撮像装置を用いたビデオカメラやデジタルカメラが広く一般に普及している。ＣＭＯＳ型の撮像装置は、複数の画素が二次元行列状に配置された画素アレイを有している。ＣＭＯＳ型の撮像装置に対する電子シャッタ方式として、一画面同時にシャッタ動作を行うグローバルシャッタ方式と、選択された行毎にシャッタ動作を行うローリングシャッタ方式とがある。一般に、ＣＭＯＳ型の撮像装置では、ローリングシャッタ方式が用いられる場合が多い（例えば、特許文献１）。

特開２００８−２８８９０４号公報

ローリングシャッタ方式では、例えば、露光前の画素をリセットするリセット処理と露光後の画素から信号を読み出す読み出し動作とを含むシャッタ動作が、選択された行毎に順次実施される。このため、例えば、最初の行の読み出し動作の開始から最後の行の読み出し動作の終了までの読み出し期間の途中に、最後の行に対するリセット処理が終了する。すなわち、読み出し期間の途中に、全ての行のリセット処理が終了する。

全ての行のリセット処理の終了に伴い、リセット処理のためのパルスの供給が終了するため、電源電圧が変動する。すなわち、ローリングシャッタ方式では、読み出し期間の途中に、電源電圧が変動する。なお、同じタイミングで実施されるリセット処理の行数が変化したときにも、同じタイミングで変化するパルスの数が変動するため、電源電圧が変動するおそれがある。電源電圧変動により、ノイズが発生し、画質が劣化する。例えば、電源電圧変動により発生するノイズは、撮影画面に横線状のパターン（電子シャッタ傷）を発生させる。

本発明の目的は、ローリングシャッタ方式が用いられる撮像装置において、撮影画像の画質の劣化を抑制することである。

撮像装置は、入射光に応じた信号電荷を生成して蓄積する光電変換部を有する画素が２次元行列状に配置された画素アレイと、光電変換部のリセットを選択行毎に実施し、画素の信号の読み出しを選択行毎に実施する垂直走査回路とを有している。垂直走査回路は、読み出しを実施する読み出し期間では、光電変換部のリセットが実施される行数が各行の読み出し期間で一定になるように、露光前の光電変換部に対するリセットが実施される行数の変化に応じて、読み出しが終了した任意の行の光電変換部に対してリセットを実施する。

本発明によれば、ローリングシャッタ方式が用いられる撮像装置において、撮影画像の画質の劣化を抑制できる。

一実施形態における撮像装置の概要を示す図である。 図１に示した画素の一例を示す図である。 図１に示した画素の駆動タイミングの一例を示す図である。 図１に示した撮像装置の動作の一例を示す図である。 図１に示した撮像装置の動作の別の例を示す図である。 図１に示した撮像装置を用いて構成されたカメラの一例を示す図である。 別の実施形態における撮像装置の画素の一例を示す図である。 図７に示した画素を用いた撮像装置の動作の一例を示す図である。 図７に示した画素を用いた撮像装置の動作の別の例を示す図である。 図１に示した垂直走査回路の別の例を示す図である。 図１０に示した垂直走査回路を有する撮像装置の駆動タイミングの一例を示している。

以下、本発明の実施形態を図面を用いて説明する。

図１は、本発明の一実施形態を示している。この実施形態の撮像装置１０は、例えば、ローリングシャッタ方式により被写体像を撮影するＣＭＯＳ型の撮像装置であり、デジタルカメラに搭載される。撮像装置１０は、例えば、画素アレイ２０、垂直信号線２２、垂直走査回路３０、タイミングジェネレータ４０および読み出し回路５０を有している。

画素アレイ２０は、ｎ行ｍ列の２次元行列状に配置された複数の画素ＰＸを有している。例えば、画素アレイ２０の撮像面には、赤色、緑色、青色のカラーフィルタ（図示せず）がベイヤー配列で配置されている。各画素ＰＸは、カラーフィルタを介して入射される光の量に応じた電気信号を生成する。

なお、画素アレイ２０の縁部（例えば、上側、下側、右側および左側の縁部）は、例えば、黒レベルを算出するために遮光されたオプティカルブラック領域である。したがって、画素アレイ２０の縁部の画素ＰＸは、オプティカルブラック領域に配置されている。列方向（図の縦方向）に配置された複数の画素ＰＸは、列毎に設けられた垂直信号線２２に接続されている。また、各垂直信号線２２には、各画素ＰＸからの信号を読み出すために、定電流源（図示せず）が接続されている。

垂直走査回路３０は、駆動クロックＶＣＫおよびアドレス信号ＡＤＲをタイミングジェネレータ４０から受け、画素アレイ２０の画素ＰＸを制御するための制御信号ＳＥＬ、ＲＳＴ、ＴＸを生成する。アドレス信号ＡＤＲは、例えば、駆動対象の行を示す信号である。例えば、垂直走査回路３０は、デコーダＤＥＣおよびバッファＢＵＦを有している。デコーダＤＥＣは、例えば、タイミングジェネレータ４０から受けたアドレス信号ＡＤＲに基づいて、駆動する行を選択する。

デコーダＤＥＣにより選択された駆動対象の行を示す情報は、バッファＢＵＦに一時的に記憶される。そして、垂直走査回路３０は、バッファＢＵＦに記憶された情報が示す駆動対象の行の制御信号ＳＥＬ、ＲＳＴ、ＴＸを、タイミングジェネレータ４０から受けた駆動クロックＶＣＫに同期して、画素アレイ２０に出力する。

また、複数の行を同時に駆動するとき、デコーダＤＥＣは、例えば、駆動クロックＶＣＫの周期内に、アドレス信号ＡＤＲを順次受け、駆動対象の行を順次選択する。そして、バッファＢＵＦは、デコーダＤＥＣにより選択された駆動対象の行を示す情報を順次記憶する。これにより、バッファＢＵＦには、複数の行（駆動対象の行）を示す情報が記憶される。そして、垂直走査回路３０は、駆動クロックＶＣＫの周期内にバッファＢＵＦに記憶された情報が示す複数の行（駆動対象の行）の制御信号ＳＥＬ、ＲＳＴ、ＴＸを、駆動クロックＶＣＫに同期して画素アレイ２０に出力する。

ここで、制御信号ＳＥＬは、画素ＰＸの信号を垂直信号線２２に出力するための選択信号である。制御信号ＲＳＴは、画素ＰＸ内の光電変換部（例えば、図２に示すフォトダイオードＰＤ）やフローティングディフュージョン領域（例えば、図２に示すフローティングディフュージョンＦＤ）をリセットするためのリセット信号である。制御信号ＴＸは、光電変換部の電荷をフローティングディフュージョン領域に転送するための転送信号である。

すなわち、垂直走査回路３０は、制御信号ＳＥＬ、ＲＳＴ、ＴＸを用いて、画素アレイ２０の画素ＰＸを行毎に制御する。例えば、垂直走査回路３０は、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）を用いて、１行目の画素ＰＸを制御する。なお、以下、制御信号ＳＥＬを選択信号ＳＥＬとも称し、制御信号ＲＳＴをリセット信号ＲＳＴとも称し、制御信号ＴＸを転送信号ＴＸとも称する。

タイミングジェネレータ４０は、垂直走査回路３０および読み出し回路５０の動作を制御する。例えば、タイミングジェネレータ４０は、駆動対象の行を示すアドレス信号ＡＤＲを生成し、生成したアドレス信号ＡＤＲを垂直走査回路３０に出力する。なお、タイミングジェネレータ４０は、画素アレイ２０および垂直走査回路３０等の周辺回路が形成される基板上に一体に形成されてもよいし、画素アレイ２０等が形成される基板とは別の基板等に設けられてもよい。

読み出し回路５０は、例えば、タイミングジェネレータ４０から受けた制御信号ＨＣＮＴに基づいて、撮影画像の信号ＳＯＵＴを出力する。例えば、読み出し回路５０は、垂直走査回路３０により選択された行の画素ＰＸの信号を列毎に順次出力する。

図２は、図１に示した画素ＰＸの一例を示している。画素ＰＸは、光電変換部としてのフォトダイオードＰＤ、転送トランジスタＭＴＲ、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤ（フローティングディフュージョン領域）を有している。なお、この実施形態では、画素ＰＸ内に形成されるトランジスタＭＴＲ、ＭＡＭ、ＭＳＥ、ＭＲＳは、例えば、全てｎＭＯＳトランジスタである。また、フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送される電荷を蓄積する蓄積容量が形成される領域（トランジスタＭＴＲのドレイン領域、トランジスタＭＴＲ、ＭＡＭ間の配線領域、トランジスタＭＡＭのゲート領域、リセットトランジスタＭＲＳのソース領域等）である。

フォトダイオードＰＤは、入射光に応じた信号電荷を生成して蓄積する光電変換部であり、アノードが接地され、カソードが転送トランジスタＭＴＲのソースに接続されている。

転送トランジスタＭＴＲは、ゲートに印加される転送信号ＴＸが高レベルの期間にオンし、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。

増幅トランジスタＭＡＭは、ソースが画素選択トランジスタＭＳＥのドレインに接続され、ドレインが電源ＶＤＤに接続され、ゲートが転送トランジスタＭＴＲのドレインに接続されている。すなわち、フローティングディフュージョンＦＤに転送された信号電荷に応じた電圧は、増幅トランジスタＭＡＭのゲートに入力される。そして、増幅トランジスタＭＡＭは、例えば、ゲートの電圧から増幅トランジスタＭＡＭの閾値電圧分降下した電圧を、ソースから出力する。このように、増幅トランジスタＭＡＭは、フローティングディフュージョンＦＤに転送された信号電荷に応じた信号を生成する。

画素選択トランジスタＭＳＥは、ゲートに印加される選択信号ＳＥＬが高レベルの期間にオンし、ソースに接続された垂直信号線２２と増幅トランジスタＭＡＭのソースとの間を導通させる。したがって、画素選択トランジスタＭＳＥがオンの期間では、増幅トランジスタＭＡＭと、画素選択トランジスタＭＳＥと、垂直信号線２２に接続された定電流源とにより、ソースフォロア回路が構成される。これにより、画素選択トランジスタＭＳＥにより選択された画素ＰＸの信号が、垂直信号線２２に出力される。

リセットトランジスタＭＲＳは、ソースが増幅トランジスタＭＡＭのゲートに接続され、ドレインが電源ＶＤＤに接続されている。そして、リセットトランジスタＭＲＳは、ゲートに印加されるリセット信号ＲＳＴが高レベルの期間にオンし、フローティングディフュージョンＦＤの電荷をリセットする。

図３は、図１に示した画素ＰＸの駆動タイミングの一例を示している。なお、図３は、画素ＰＸのフォトダイオードＰＤを露光前に３回リセットするときの画素ＰＸの駆動タイミングの一例を示している。図中の星印は、フォトダイオードＰＤをリセットするための制御信号ＳＥＬ、ＲＳＴ、ＴＸが生成されることを示し、三角形は、画素ＰＸから信号を読み出すための制御信号ＳＥＬ、ＲＳＴ、ＴＸが生成されることを示している。すなわち、図中の星印は、フォトダイオードＰＤがリセットされることを示し、三角形は、画素ＰＸから信号が読み出されることを示している。また、期間ＴＨ（ＴＨ１−ＴＨ１０）は、互いに同じ長さであり、例えば、１行分の信号ＳＯＵＴを画素ＰＸから順次読み出すための水平期間と同じ長さである。以下、期間ＴＨを、水平期間ＴＨとも称する。

水平期間ＴＨ１では、先ず、リセット信号ＲＳＴ（１）が低レベルから高レベルに変化する。これにより、１行目の画素ＰＸでは、リセットトランジスタＭＲＳがオンし、フローティングディフュージョンＦＤの電圧がリセットされる。そして、一定期間経過後に、リセット信号ＲＳＴ（１）が高レベルから低レベルに変化する。リセット信号ＲＳＴ（１）が高レベルから低レベルに変化した後、転送信号ＴＸ（１）が低レベルから高レベルに変化する。そして、一定期間経過後に、転送信号ＴＸ（１）が高レベルから低レベルに変化する。これにより、１行目の画素ＰＸでは、転送トランジスタＭＴＲが一定期間オンし、フォトダイオードＰＤに蓄積されている信号電荷がフローティングディフュージョンＦＤに転送される。

これにより、水平期間ＴＨ１では、１行目の画素ＰＸのフォトダイオードＰＤがリセットされる。なお、水平期間ＴＨ１では、選択信号ＳＥＬ（１）が低レベルに維持されているため、フローティングディフュージョンＦＤに転送された電荷は、垂直信号線２２に読み出されない。以下、フォトダイオードＰＤのリセットを画素リセットとも称する。

水平期間ＴＨ２では、１行目および２行目の画素ＰＸに対する画素リセットが実施される。例えば、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）、ＳＥＬ（２）、ＲＳＴ（２）、ＴＸ（２）は、水平期間ＴＨ１の制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）と同じように制御される。これにより、１行目の画素ＰＸのフォトダイオードＰＤに対する２回目のリセットが実施され、２行目の画素ＰＸのフォトダイオードＰＤに対する１回目のリセットが実施される。

水平期間ＴＨ３では、１行目、２行目および３行目の画素ＰＸに対する画素リセットが実施される。例えば、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）、ＳＥＬ（２）、ＲＳＴ（２）、ＴＸ（２）、ＳＥＬ（３）、ＲＳＴ（３）、ＴＸ（３）は、水平期間ＴＨ１の制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）と同じように制御される。これにより、１行目、２行目および３行目の画素ＰＸのフォトダイオードＰＤに対して、３回目、２回目および１回目のリセットがそれぞれ実施される。なお、１行目の画素ＰＸでは、フォトダイオードＰＤのリセットが３回実施された後、フォトダイオードＰＤに対する露光が始まる。

水平期間ＴＨ４では、２行目、３行目および４行目の画素ＰＸに対する画素リセットが実施される。なお、水平期間ＴＨ４では、制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）が低レベルに維持されているため、１行目の画素ＰＸのフォトダイオードＰＤは、露光されている。また、２行目の画素ＰＸでは、フォトダイオードＰＤのリセットが３回実施された後、フォトダイオードＰＤに対する露光が始まる。このように、露光前の画素ＰＸをリセットする画素リセットが行毎に順次実施される。例えば、画素リセットが実施される行は、最終行（例えば、図１に示したｎ行目）の画素ＰＸに３回目の画素リセットが実施されるまで、水平期間ＴＨ毎に順次シフトする。

水平期間ＴＨ５では、３行目、４行目および５行目の画素ＰＸに対する画素リセットが実施される。そして、３行目の画素ＰＸのフォトダイオードＰＤに対する露光が始まる。

水平期間ＴＨ６では、４行目、５行目および６行目の画素ＰＸに対する画素リセットが実施される。そして、４行目の画素ＰＸのフォトダイオードＰＤに対する露光が始まる。また、水平期間ＴＨ６では、所定時間（露光時間ＴＳ）露光された１行目の画素ＰＸから信号が読み出される。例えば、水平期間ＴＨ６では、選択信号ＳＥＬ（１）は、高レベルに維持される。これにより、フローティングディフュージョンＦＤの電圧に対応する信号が、垂直信号線２２に読み出される。なお、信号が読み出される１行目の画素ＰＸでは、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する前に、フローティングディフュージョンＦＤをリセットする。

したがって、水平期間ＴＨ６では、先ず、リセット信号ＲＳＴ（１）が低レベルから高レベルに変化する。これにより、１行目の画素ＰＸでは、リセットトランジスタＭＲＳがオンし、フローティングディフュージョンＦＤの電圧がリセットされる。そして、一定期間経過後に、リセット信号ＲＳＴ（１）が高レベルから低レベルに変化する。

リセット信号ＲＳＴ（１）が高レベルから低レベルに変化した後、転送信号ＴＸ（１）が低レベルから高レベルに変化する。そして、一定期間経過後に、転送信号ＴＸ（１）が高レベルから低レベルに変化する。これにより、１行目の画素ＰＸでは、転送トランジスタＭＴＲが一定期間オンし、露光によりフォトダイオードＰＤに蓄積された信号電荷がフローティングディフュージョンＦＤに転送される。すなわち、入射光に応じた信号電荷がフォトダイオードＰＤからフローティングディフュージョンＦＤに転送される。

なお、水平期間ＴＨ６では、選択信号ＳＥＬ（１）が高レベルに維持されているため、フローティングディフュージョンＦＤに転送された電荷に対応する信号は、増幅トランジスタＭＡＭおよび画素選択トランジスタＭＳＥを介して垂直信号線２２に読み出される。以下、画素ＰＸから信号を読み出すための制御を読み出し動作とも称する。例えば、この実施形態では、読み出し動作の制御信号は、選択信号ＳＥＬが高レベルであることを除いて、画素リセットの制御信号と同じである。

水平期間ＴＨ７では、５行目、６行目および７行目の画素ＰＸに対する画素リセットが実施される。そして、２行目の画素ＰＸに対する読み出し動作が実施される。例えば、制御信号ＳＥＬ（２）、ＲＳＴ（２）、ＴＸ（２）は、水平期間ＴＨ６の制御信号ＳＥＬ（１）、ＲＳＴ（１）、ＴＸ（１）と同じように制御される。これにより、２行目の画素ＰＸから信号が読み出される。

このように、この実施形態では、露光後の画素ＰＸから信号を読み出す読み出し動作（図３の三角形）と３行の画素ＰＸに対する画素リセット（図３の星印）とを同じ水平期間ＴＨに実施する。なお、露光後の画素ＰＸから信号を読み出す読み出し動作は、行毎に順次実施される。例えば、読み出し動作が実施される行は、最終行（例えば、図１に示したｎ行目）の画素ＰＸから信号を読み出すまで、水平期間ＴＨ毎に順次シフトする。

図４は、図１に示した撮像装置１０の動作の一例を示している。なお、図４は、画素アレイ２０の各行の画素リセットおよび読み出し動作が実施されるタイミングの概要を示している。図の垂直方向ＤＶは、例えば、画素アレイ２０の１行目からｎ行目に対応する。図の網掛けは、画素ＰＸに対して画素リセットが実施されることを示している。なお、相対的に薄い網掛けは、露光前の画素ＰＸに対する画素リセットを示し、相対的に濃い網掛けは、ダミーリセットを示している。

先ず、時刻ｔ１０から時刻ｔ３０までの期間に、画素リセットが、例えば、１行目から順にｎ行目まで実施される。例えば、図４に示した動作では、画素ＰＸを確実にリセットするために、３回の画素リセットが露光前の画素ＰＸに対して実施される。なお、図のリセット期間ＴＲＳは、３回の画素リセットが実施される期間を示している。例えば、１行目のリセット期間ＴＲＳは、図３に示した水平期間ＴＨ１、ＴＨ２、ＴＨ３に対応している。また、例えば、２行目のリセット期間ＴＲＳは、水平期間ＴＨ２、ＴＨ３、ＴＨ４に対応している。

１行目の画素ＰＸがリセットされてから露光時間経過後の時刻ｔ２０に、１行目の画素ＰＸの信号が読み出される。例えば、時刻ｔ２０から時刻ｔ５０までの読み出し期間ＴＲＤに、読み出し動作は、１行目から順にｎ行目まで実施される。これにより、１回目の撮影の画像が読み出される。そして、時刻ｔ４０から時刻ｔ６０までの期間に、２回目の撮影のための画素リセットが、例えば、１行目から順にｎ行目まで実施される。

また、読み出し期間ＴＲＤの途中の時刻ｔ２２から時刻ｔ４１までの期間に、読み出し動作が終了した任意の行の画素ＰＸに対して、ダミーリセットが実施される。ダミーリセットは、例えば、画素リセットである。例えば、ダミーリセットは、画素リセットが実施される行数を各行の読み出し動作の期間で一定にするために、読み出し動作が終了したオプティカルブラック領域ＯＢの行に実施される。

ダミーリセットについては、時刻ｔ２１から時刻ｔ３１までの拡大図を用いて説明する。なお、拡大図では、図を見やすくするために、読み出し動作の記載を省略している。例えば、行毎に順次実施される読み出し動作により、画素アレイ２０の全ての画素ＰＸから信号が読み出される。また、拡大図のリセット期間ＴＲＳ（ｎ−２）は、“ｎ−２”行目のリセット期間ＴＲＳを示している。

露光前の画素ＰＸに対して画素リセットが３回実施されるため、例えば、“ｎ−２”行目の画素ＰＸに対する３回目の画素リセットが実施されるまで（時刻ｔ２２より前まで）、露光前の画素ＰＸに対する画素リセットは、３行単位で実施される。すなわち、ｎ行目の画素ＰＸに対する１回目の画素リセットが実施されるまで（時刻ｔ２２より前まで）、露光前の画素ＰＸに対する画素リセットは、３行単位で実施される。なお、露光前の画素ＰＸに対する画素リセットは、１行置きの３行により構成される３行単位で順次実施されてもよい。この場合、例えば、ベイヤー配列では、画素リセットは、赤色を含む行と青色を含む行とで交互に実施される。

ｎ行目の画素ＰＸに対する２回目の画素リセットが実施されるとき（時刻ｔ２２から時刻ｔ２３までの期間）、“ｎ−２”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、ｎ行目と“ｎ−１”行目の２行に実施される。このため、読み出し動作が終了した１行目の画素ＰＸに対して、ダミーリセット（画素リセット）が実施される。これにより、時刻ｔ２２から時刻ｔ２３までの期間では、３行（１行目、“ｎ−１”行目、ｎ行目）の画素ＰＸに対して画素リセットが実施される。

ｎ行目の画素ＰＸに対する３回目の画素リセットが実施されるとき（時刻ｔ２３から時刻ｔ３０までの期間）、“ｎ−１”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、ｎ行目のみに実施される。このため、読み出し動作が終了した１行目および２行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２３から時刻ｔ３０までの期間では、３行（１行目、２行目、ｎ行目）の画素ＰＸに対して画素リセットが実施される。

そして、例えば、時刻ｔ３０から時刻ｔ３１までの期間では、露光前の画素ＰＸに対する画素リセットが全ての行で終了しているため、読み出し動作が終了した１行目、２行目および３行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ３０から時刻ｔ３１までの期間では、３行（１行目、２行目、３行目）の画素ＰＸに対して画素リセットが実施される。このように、露光前の画素ＰＸに対する画素リセットが実施される行数の減少に伴い、ダミーリセットが実施される行数が増加する。

時刻ｔ３１以降では、２回目の撮影のための画素リセットが実施される時刻ｔ４０まで、１行目、２行目および３行目の画素ＰＸに対して、ダミーリセットが実施される。時刻ｔ４０から時刻ｔ４１までの期間では、露光前の画素ＰＸに対する画素リセットが実施される行数の増加に伴い、ダミーリセットが実施される行数が減少する。

例えば、２回目の撮影の画素リセットが１行目の画素ＰＸに対して実施されるとき、２行（２行目、３行目）の画素ＰＸに対してダミーリセットが実施される。そして、１行目および２行目の画素ＰＸに対して画素リセットが実施されるとき、１行（３行目）の画素ＰＸに対してダミーリセットが実施される。これにより、この実施形態では、各行の読み出し動作の期間（例えば、図３に示した水平期間ＴＨ６以降の各水平期間ＴＨ）に実施される画素リセット（ダミーリセットを含む画素リセット）の行数を、一定（例えば、３行）にできる。

ここで、２回目の撮影では、ダミーリセットを含む画素リセットが１行目、２行目および３行目の画素ＰＸに対して、４回以上実施される。図４に示した動作では、３回の画素リセットにより画素ＰＸが確実にリセットされるため、３回以上の画素リセットが実施されていれば、画素リセットの回数の違いによる画質の差は、発生しない。さらに、この実施形態では、オプティカルブラック領域ＯＢの画素ＰＸに対してダミーリセットが実施されるため、画素リセットの回数の違いによる画質の差が発生することを確実に防止できる。

２回目の撮影が連続して実施されないときには、時刻ｔ３０から読み出し動作が終了する時刻ｔ５０まで、３行（１行目、２行目、３行目）の画素ＰＸに対してダミーリセットを実施してもよい。これにより、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、３行）にできる。

すなわち、この実施形態では、例えば、ダミーリセットは、画素リセットが実施される行数を読み出し動作が実施される全ての期間（図３に示した水平期間ＴＨ）で一定にするために、露光前の画素ＰＸに対する画素リセットが実施される行数の変化に応じて、読み出し動作が終了した任意の行の画素ＰＸに実施される。これにより、読み出し動作が実施される各期間（各水平期間ＴＨ）では、ダミーリセットおよび露光前の画素ＰＸに対する画素リセットのいずれかが実施される行数は、例えば、常に３行になる。

したがって、この実施形態では、例えば、最初の行の読み出し動作の開始から最後の行の読み出し動作の終了までの読み出し期間ＴＲＤの途中に、画素リセットが実施される行数が変動することを防止できる。これにより、この実施形態では、電源電圧が読み出し期間ＴＲＤの途中に変動することを防止でき、電源電圧変動によるノイズの発生を防止できる。ここで、例えば、電源電圧変動により発生するノイズは、撮影画面に横線状のパターン（電子シャッタ傷）を発生させる。なお、この実施形態では、電源電圧変動によるノイズの発生を防止できるため、電子シャッタ傷を抑制できる。すなわち、この実施形態では、撮影画像の画質の劣化を抑制できる。

図５は、図１に示した撮像装置１０の動作の別の例を示している。なお、図５は、１／３間引き読み出しが実施されるときの画素リセットの概要を示している。また、図５は、図４に示した時刻ｔ２１から時刻ｔ３１までの拡大図に対応し、図を見やすくするために、読み出し動作の記載を省略している。例えば、１／３間引き読み出しでは、“３×ｉ−１”行目（ｉ＝１、２、３、…）の画素ＰＸから信号が読み出される。図の相対的に薄い網掛けは、露光前の画素ＰＸに対する画素リセットを示し、相対的に濃い網掛けは、ダミーリセットを示している。また、太い線で囲んだ薄い網掛け領域内の中央の行は、読み出し対象の行に対応している。この実施形態では、読み出し対象の行に隣接する行に対しても、画素リセットが実施される。これにより、この実施形態では、読み飛ばされる行の画素ＰＸの電荷が読み出される行の画素に漏れ込むこと（ブルーミング現象）を防止できる。

図５に示した動作では、画素ＰＸを確実にリセットするために、例えば、３回の画素リセットが露光前の画素ＰＸに対して実施される。したがって、露光前の画素ＰＸに対する画素リセットは、読み出し対象の３行および読み飛ばされる６行に実施される。例えば、読み出し期間（図４に示した読み出し期間ＴＲＤ）のうち、“ｎ−８”行目の画素ＰＸに対する３回目の画素リセットが実施されるまで（時刻ｔ２２より前まで）、露光前の画素ＰＸに対する画素リセットは、９行単位で実施される。そして、露光前の画素ＰＸに対する画素リセットの対象行は、３行単位で順次シフトする。なお、露光前の画素ＰＸに対する画素リセットは、１行置きの９行により構成される９行単位で順次実施されてもよい。

“ｎ−１”行目の画素ＰＸに対する２回目の画素リセットが実施されるとき（時刻ｔ２２から時刻ｔ２３までの期間）、“ｎ−８”行目から“ｎ−６”行目までの画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−５”行目からｎ行目までの６行に実施される。このため、読み出し動作が終了した１行目から３行目までの画素ＰＸに対して、ダミーリセット（画素リセット）が実施される。これにより、時刻ｔ２２から時刻ｔ２３までの期間では、９行（１行目から３行目、“ｎ−５”行目からｎ行目）の画素ＰＸに対して画素リセットが実施される。

“ｎ−１”行目の画素ＰＸに対する３回目の画素リセットが実施されるとき（時刻ｔ２３から時刻ｔ３０までの期間）、“ｎ−５”行目から“ｎ−３”行目までの画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−２”行目からｎ行目までの３行に実施される。このため、読み出し動作が終了した１行目から６行目までの画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２３から時刻ｔ３０までの期間では、３行（１行目から６行目、“ｎ−２”行目からｎ行目）の画素ＰＸに対して画素リセットが実施される。

そして、例えば、時刻ｔ３０から時刻ｔ３１までの期間では、露光前の画素ＰＸに対する画素リセットが全ての行で終了しているため、読み出し動作が終了した１行目から９行目までの画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ３０から時刻ｔ３１までの期間では、９行（１行目から９行目）の画素ＰＸに対して画素リセットが実施される。このように、露光前の画素ＰＸに対する画素リセットが実施される行数の減少に伴い、ダミーリセットが実施される行数が増加する。

時刻ｔ３１以降では、２回目の撮影のための画素リセットが実施される時刻（例えば、図４の時刻ｔ４０）まで、１行目から９行目までの画素ＰＸに対して、ダミーリセットが実施される。２回目の撮影のための画素リセットが実施される時刻以降では、露光前の画素ＰＸに対する画素リセットが実施される行数の増加に伴い、ダミーリセットが実施される行数が減少する。

例えば、２回目の撮影の画素リセットが１行目から３行目までの画素ＰＸに対して実施されるとき、６行（４行目から９行目）の画素ＰＸに対してダミーリセットが実施される。そして、１行目から６行目までの画素ＰＸに対して画素リセットが実施されるとき、３行（６行目から９行目）の画素ＰＸに対してダミーリセットが実施される。これにより、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。

なお、２回目の撮影が連続して実施されないときには、時刻ｔ３０から読み出し動作が終了する時刻（例えば、図４に示した時刻ｔ５０）まで、９行（１行目から９行目）の画素ＰＸに対してダミーリセットを実施してもよい。これにより、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。

すなわち、この実施形態では、間引き読み出しが実施されるときにも、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。なお、垂直方向の３画素ＰＸを混合して画像信号を生成するとき（垂直３画素混合）にも、ダミーリセットの制御および露光前の画素ＰＸに対する画素リセットの制御は、図５と同じである。また、１／３間引き読み出し以外の間引き読み出し等が実施されるときにも、ダミーリセットの制御および露光前の画素ＰＸに対する画素リセットの制御は、同時に実施される画素リセットの行数を除いて、図５と基本的に同じである。なお、間引き読み出しでは、画素リセットは、読み出し対象の行および読み出し対象の行に隣接する行のみに実施されてもよいし、全ての行に実施されてもよい。

図６は、図１に示した撮像装置１０を用いて構成されたカメラの一例を示している。カメラ１００は、例えば、デジタルカメラであり、撮像装置１０、撮影レンズ１１０、メモリ１２０、制御部１３０、記憶媒体１４０、モニタ１５０および操作部１６０を有している。撮影レンズ１１０は、被写体の像を撮像装置１０の受光面に結像する。

メモリ１２０は、例えば、ＤＲＡＭ（Dynamic RAM）やＳＲＡＭ（Static RAM）等で形成された内蔵メモリであり、撮像装置１０により撮影された画像の画像データ等を一時的に記憶する。制御部１３０は、例えば、マイクロプロセッサであり、図示しないプログラムに基づいて、撮像装置１０の動作や撮影レンズ１１０等の動作を制御する。

記憶媒体１４０は、撮影された画像の画像データ等を記憶する。モニタ１５０は、例えば、液晶ディスプレイであり、撮影された画像、メモリ１２０に記憶された画像、記憶媒体１４０に記憶された画像およびメニュー画面等を表示する。操作部１６０は、レリーズボタンおよびその他の各種スイッチを有し、カメラ１００を動作させるために、ユーザにより操作される。

以上、この実施形態では、露光前の画素ＰＸに対する画素リセットの行数の増減に応じて、読み出し動作が終了した任意の行に対してダミーリセットを実施し、各行の読み出し動作の期間に実施される画素リセットの行数を一定にする。これにより、この実施形態では、読み出し期間ＴＲＤの途中に、画素リセットが実施される行数が変動することを防止できる。すなわち、この実施形態では、電源電圧が読み出し期間ＴＲＤの途中に変動することを防止でき、電源電圧変動によるノイズの発生を防止できる。この結果、この実施形態では、電源電圧変動によるノイズの発生を防止でき、電子シャッタ傷を抑制できる。すなわち、この実施形態では、撮影画像の画質の劣化を抑制できる。

図７は、別の実施形態における撮像装置１０の画素ＰＸの一例を示している。図１−図６で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の画素ＰＸは、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤが２つの画素ＰＸａ、ＰＸｂで共用されている点を除いて、上述した図２と同じである。また、この実施形態の撮像装置１０は、フローティングディフュージョンＦＤ等が２つの画素ＰＸａ、ＰＸｂで共用されている点を除いて、上述した実施形態と同じである。

画素群ＰＸＧは、例えば、列方向（図７の縦方向）に隣接する２つの画素ＰＸａ、ＰＸｂを有している。画素ＰＸａは、フォトダイオードＰＤａ、転送トランジスタＭＴＲａ、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤを有している。また、画素ＰＸｂは、フォトダイオードＰＤｂ、転送トランジスタＭＴＲｂ、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤを有している。

なお、フォトダイオードＰＤ（ＰＤａ、ＰＤｂ）および転送トランジスタＭＴＲ（ＭＴＲａ、ＭＴＲｂ）は、画素群ＰＸＧを構成する画素ＰＸ（ＰＸａ、ＰＸｂ）毎に設けられている。そして、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤは、画素群ＰＸＧを構成する２つの画素ＰＸ（ＰＸａ、ＰＸｂ）で共用されている。例えば、転送トランジスタＭＴＲａ、ＭＴＲｂのドレインは、増幅トランジスタＭＡＭのゲートに共通に接続されている。

各画素ＰＸに対する画素リセットや読み出し動作は、図３に示した動作と基本的に同じである。例えば、リセット信号ＲＳＴは、画素ＰＸａ、ＰＸｂのいずれかをリセットするとき、高レベルに一定期間維持される。また、選択信号ＳＥＬは、例えば、画素ＰＸａ、ＰＸｂのいずれかから信号を読み出すとき、高レベルに維持される。なお、画素群ＰＸＧの構成は、この例に限定されない。例えば、画素群ＰＸＧは、増幅トランジスタＭＡＭ、画素選択トランジスタＭＳＥ、リセットトランジスタＭＲＳおよびフローティングディフュージョンＦＤを３つ以上の画素ＰＸで共用して構成されてもよい。

図８は、図７に示した画素ＰＸを用いた撮像装置１０の動作の一例を示している。なお、図８は、全ての行の画素ＰＸから信号が読み出されるときの画素リセットの概要を示している。また、図８は、図４に示した時刻ｔ２１から時刻ｔ３１までの拡大図に対応し、図を見やすくするために、読み出し動作の記載を省略している。例えば、図４に示した読み出し期間ＴＲＤに、読み出し動作は、１行目から順にｎ行目まで実施される。図の相対的に薄い網掛けは、露光前の画素ＰＸに対する画素リセットを示し、相対的に濃い網掛けは、ダミーリセットを示している。

図８に示した動作では、画素ＰＸを確実にリセットするために、例えば、３回の画素リセットが露光前の画素ＰＸに対して実施される。したがって、読み出し期間（図４に示した読み出し期間ＴＲＤ）のうち、時刻ｔ２２より前まで（例えば、ｎ行目の画素ＰＸに対する１回目の画素リセットが実施されるまで）、露光前の画素ＰＸに対する画素リセットは、３行単位で実施される。なお、この実施形態では、フローティングディフュージョンＦＤ等が２つの画素ＰＸａ、ＰＸｂで共用されているため、１行置きの３行に画素リセットが実施される。

時刻ｔ２２から時刻ｔ２３までの期間では、“ｎ−４”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−３”行目と“ｎ−１”行目の２行に実施される。このため、例えば、読み出し動作が終了した１行目の画素ＰＸに対して、ダミーリセット（画素リセット）が実施される。これにより、時刻ｔ２２から時刻ｔ２３までの期間では、３行（１行目、“ｎ−３”行目、“ｎ−１”行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２３から時刻ｔ２４までの期間では、“ｎ−３”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−２”行目とｎ行目の２行に実施される。このため、例えば、読み出し動作が終了した１行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２３から時刻ｔ２４までの期間では、３行（１行目、“ｎ−２”行目、ｎ行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２４から時刻ｔ２５までの期間では、“ｎ−２”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−１”行目のみに実施される。このため、例えば、読み出し動作が終了した１行目および３行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２４から時刻ｔ２５までの期間では、３行（１行目、３行目、“ｎ−１”行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２５から時刻ｔ３０までの期間では、“ｎ−１”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、ｎ行目のみに実施される。このため、例えば、読み出し動作が終了した１行目および３行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２４から時刻ｔ２５までの期間では、３行（１行目、３行目、ｎ行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ３０から時刻ｔ３１までの期間では、露光前の画素ＰＸに対する画素リセットが全ての行で終了しているため、例えば、読み出し動作が終了した１行目、３行目および５行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ３０から時刻ｔ３１までの期間では３行（１行目、３行目、５行目）の画素ＰＸに対して画素リセットが実施される。このように、露光前の画素ＰＸに対する画素リセットが実施される行数の減少に伴い、ダミーリセットが実施される行数が増加する。

時刻ｔ３１以降では、２回目の撮影のための画素リセットが実施される時刻（例えば、図４の時刻ｔ４０）まで、１行目、３行目および５行目の画素ＰＸに対して、ダミーリセットが実施される。２回目の撮影のための画素リセットが実施される時刻以降では、露光前の画素ＰＸに対する画素リセットが実施される行数の増加に伴い、ダミーリセットが実施される行数が減少する。

例えば、２回目の撮影の画素リセットが１行目の画素ＰＸに対して実施されるとき、２行（３行目、５行目）の画素ＰＸに対してダミーリセットが実施される。また、２行目の画素ＰＸに対して画素リセットが実施されるとき、２行（４行目、６行目）の画素ＰＸに対してダミーリセットが実施される。そして、１行目および３行目の画素ＰＸに対して画素リセットが実施されるとき、１行（５行目）の画素ＰＸに対してダミーリセットが実施される。また、２行目および４行目の画素ＰＸに対して画素リセットが実施されるとき、１行（６行目）の画素ＰＸに対してダミーリセットが実施される。

なお、２回目の撮影が連続して実施されないときには、時刻ｔ３０から読み出し動作が終了する時刻（例えば、図４に示した時刻ｔ５０）まで、３行（１行目、３行目、５行目）の画素ＰＸに対して画素リセットを実施してもよい。

このように、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、３行）にできる。したがって、この実施形態では、例えば、電源電圧が図４に示した読み出し期間ＴＲＤの途中に変動することを防止でき、電源電圧変動によるノイズの発生を防止できる。すなわち、この実施形態では、電子シャッタ傷を抑制でき、撮影画像の画質の劣化を抑制できる。なお、撮像装置１０の動作は、この例に限定されない。例えば、ダミーリセットは、露光前の画素ＰＸに対する画素リセットに合わせて、偶数行目と奇数行目とで交互に実施されてもよい。

図９は、図７に示した画素ＰＸを用いた撮像装置１０の動作の別の例を示している。なお、図９は、１／３間引き読み出しが実施されるときの画素リセットの概要を示している。また、図９は、図４に示した時刻ｔ２１から時刻ｔ３１までの拡大図に対応し、図を見やすくするために、読み出し動作の記載を省略している。例えば、１／３間引き読み出しでは、“３×ｉ−１”行目（ｉ＝１、２、３、…）の画素ＰＸから信号が読み出される。図の相対的に薄い網掛けは、露光前の画素ＰＸに対する画素リセットを示し、相対的に濃い網掛けは、ダミーリセットを示している。この実施形態では、読み出し対象の行に隣接する行に対しても、画素リセットが実施される。これにより、この実施形態では、読み飛ばされる行の画素ＰＸの電荷が読み出される行の画素に漏れ込むこと（ブルーミング現象）を防止できる。

図９に示した動作では、画素ＰＸを確実にリセットするために、例えば、３回の画素リセットが露光前の画素ＰＸに対して実施される。したがって、露光前の画素ＰＸに対する画素リセットは、読み出し対象の３行および読み飛ばされる６行に実施される。例えば、読み出し期間（図４に示した読み出し期間ＴＲＤ）のうち、時刻ｔ２２より前まで（例えば、ｎ行目の画素ＰＸに対する１回目の画素リセットが実施されるまで）、露光前の画素ＰＸに対する画素リセットは、９行単位で実施される。なお、この実施形態では、フローティングディフュージョンＦＤ等が２つの画素ＰＸａ、ＰＸｂで共用されているため、１行置きの９行に画素リセットが実施される。そして、露光前の画素ＰＸに対する画素リセットの対象行は、３行単位で順次シフトする。

時刻ｔ２２から時刻ｔ２３までの期間では、“ｎ−１５”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−１３”行目から“ｎ−１”行目までの１行置きの７行に実施される。このため、例えば、読み出し動作が終了した１行目および３行目の画素ＰＸに対して、ダミーリセット（画素リセット）が実施される。これにより、時刻ｔ２２から時刻ｔ２３までの期間では、９行（１行目、３行目、“ｎ−ｊ”行目（ｊ＝１、３、５、７、９、１１、１３））の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２３から時刻ｔ２４までの期間では、“ｎ−１２”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−１０”行目からｎ行目までの１行置きの６行に実施される。このため、例えば、読み出し動作が終了した１行目、３行目および５行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２３から時刻ｔ２４までの期間では、９行（１行目、３行目、５行目、“ｎ−ｊ”行目（ｊ＝０、２、４、６、８、１０））の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２４から時刻ｔ２５までの期間では、“ｎ−９”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−７”行目、“ｎ−５”行目、“ｎ−３”行目、“ｎ−１”行目の４行に実施される。このため、例えば、読み出し動作が終了した１行目、３行目、５行目、７行目および９行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２４から時刻ｔ２５までの期間では、９行（１行目、３行目、５行目、７行目、９行目、“ｎ−ｊ”行目（ｊ＝１、３、５、７））の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２５から時刻ｔ２６までの期間では、“ｎ−６”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−４”行目、“ｎ−２”行目、ｎ行目の３行に実施される。このため、例えば、読み出し動作が終了した１行目、３行目、５行目、７行目、９行目および１１行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２４から時刻ｔ２５までの期間では、９行（１行目、３行目、５行目、７行目、９行目、１１行目、“ｎ−４”行目、“ｎ−２”行目、ｎ行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ２６から時刻ｔ３０までの期間では、“ｎ−３”行目の画素ＰＸに対する画素リセットが終了しているため、露光前の画素ＰＸに対する画素リセットは、“ｎ−１”行目のみに実施される。このため、例えば、読み出し動作が終了した１行目、３行目、５行目、７行目、９行目、１１行目、１３行目および１５行目の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ２４から時刻ｔ２５までの期間では、９行（１行目、３行目、５行目、７行目、９行目、１１行目、１３行目、１５行目、“ｎ−１”行目）の画素ＰＸに対して画素リセットが実施される。

時刻ｔ３０から時刻ｔ３１までの期間では、露光前の画素ＰＸに対する画素リセットが全ての行で終了しているため、読み出し動作が終了した１行目から１７行目までの１行置きの９行の画素ＰＸに対して、ダミーリセットが実施される。これにより、時刻ｔ３０から時刻ｔ３１までの期間では、９行（１行目、３行目、５行目、７行目、９行目、１１行目、１３行目、１５行目、１７行目）の画素ＰＸに対して画素リセットが実施される。このように、露光前の画素ＰＸに対する画素リセットが実施される行数の減少に伴い、ダミーリセットが実施される行数が増加する。

時刻ｔ３１以降では、２回目の撮影のための画素リセットが実施される時刻（例えば、図４の時刻ｔ４０）まで、時刻ｔ３０から時刻ｔ３１までの期間と同じ９行の画素ＰＸに対して、ダミーリセットが実施される。２回目の撮影のための画素リセットが実施される時刻以降では、露光前の画素ＰＸに対する画素リセットが実施される行数の増加に伴い、ダミーリセットが実施される行数が減少する。これにより、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。

例えば、２回目の撮影の画素リセットが１行目、３行目および５行目の画素ＰＸに対して実施されるとき、６行（７行目から１７行目までの奇数行）の画素ＰＸに対してダミーリセットが実施される。そして、２行目、４行目および６行目の画素ＰＸに対して画素リセットが実施されるとき、６行（８行目から１８行目までの偶数行）の画素ＰＸに対してダミーリセットが実施される。

なお、２回目の撮影が連続して実施されないときには、時刻ｔ３０から読み出し動作が終了する時刻（例えば、図４に示した時刻ｔ５０）まで、９行（時刻ｔ３０から時刻ｔ３１までの期間と同じ９行）の画素ＰＸに対して画素リセットを実施してもよい。これにより、この実施形態では、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。

すなわち、この実施形態では、間引き読み出しが実施されるときにも、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、９行）にできる。なお、撮像装置１０の動作は、この例に限定されない。例えば、ダミーリセットは、露光前の画素ＰＸに対する画素リセットに合わせて、偶数行目と奇数行目とで交互に実施されてもよい。

ここで、垂直３画素混合のときのダミーリセットの制御および露光前の画素ＰＸに対する画素リセットの制御も、図９と同じである。また、１／３間引き読み出し以外の間引き読み出し等が実施されるときにも、ダミーリセットの制御および露光前の画素ＰＸに対する画素リセットの制御は、同時に実施される画素リセットの行数を除いて、図９と基本的に同じである。なお、間引き読み出しでは、画素リセットは、読み出し対象の行および読み出し対象の行に隣接する行のみに実施されてもよいし、全ての行に実施されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

なお、上述した実施形態では、露光前の画素ＰＸに対する画素リセットが３回実施される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、露光前の画素ＰＸに対する画素リセットは、４回以上実施されてもよい。あるいは、露光前の画素ＰＸに実施される画素リセットの回数は、１回でもよいし、２回でもよい。すなわち、露光前の画素ＰＸに実施される画素リセットの回数は、画素ＰＸのフォトダイオードＰＤの容量等に応じて設定されればよい。この場合にも、上述した実施形態と同様の効果を得ることができる。

上述した実施形態では、オプティカルブラック領域ＯＢの画素ＰＸに対してダミーリセットが実施される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、ダミーリセットは、読み出し動作が終了した行に対して実施されていればよく、オプティカルブラック領域ＯＢ以外の行に対して実施されてもよい。また、例えば、ダミーリセットが実施される行は、信号が最初に読み出される行から順次選択されてもよいし、信号の読み出しが最初でない中間の行から選択されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。

上述した実施形態では、画素リセット等の駆動対象の行をデコーダＤＥＣで選択する垂直走査回路３０の例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、垂直走査回路３０は、シフトレジスタを用いて、画素リセット等の駆動対象の行を選択してもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。

図１０は、図１に示した垂直走査回路３０の別の例を示している。なお、図１０は、シフトレジスタを含んで構成される垂直走査回路３０ａの一例を示している。垂直走査回路３０ａは、例えば、垂直シフトレジスタ３２、垂直駆動回路３４および設定部３８を有し、垂直シフトレジスタ３２を用いて、画素リセットおよび読み出し動作の対象行を選択する。なお、垂直走査回路３０ａが受ける駆動クロックＶＣＫ、垂直スタート信号ＳＴＶ、制御信号ＤＣＮＴ、制御信号ＳＥＬｏｄ、ＳＥＬｅｖ、ＲＳＴＳ、ＴＸＳは、例えば、図１に示したタイミングジェネレータ４０により生成される。

垂直シフトレジスタ３２は、縦続接続されたｎ段のフリップフロップ回路ＦＦを有している。フリップフロップ回路ＦＦは、例えば、スタティック型のＤ型フリップフロップ回路であり、クロック入力部ＣＫに入力される駆動クロックＶＣＫにより駆動される。なお、フリップフロップ回路ＦＦは、２つ以上のクロック入力部ＣＫを有してもよい。また、フリップフロップ回路ＦＦは、ダイナミック型のＤ型フリップフロップ回路でもよいし、Ｄ型フリップフロップ回路以外の回路でもよい。

１段目のフリップフロップ回路ＦＦのデータ入力部ＩＮには、垂直スタート信号ＳＴＶが入力される。２段目以降のフリップフロップ回路ＦＦのデータ入力部ＩＮは、前段のフリップフロップ回路ＦＦのデータ出力部ＯＵＴに接続される。さらに、各段のフリップフロップ回路ＦＦのデータ出力部ＯＵＴから出力される信号は、画素アレイ２０の各行に対応する垂直シフトパルスＳＶとして、垂直駆動回路３４に入力される。したがって、垂直シフトパルスＳＶのレベルは、例えば、駆動クロックＶＣＫの立ち上がり毎に、後段にシフトする。

垂直駆動回路３４は、画素アレイ２０の行毎に設けられたｎ個の単位回路３５（３５ａ、３５ｂ）と、ダミーリセットに対応した行毎に設けられたｋ個の単位回路３６とを有している。なお、単位回路３５ａは、ダミーリセットが実施されない行に対応する単位回路３５であり、単位回路３５ｂは、ダミーリセットに対応した行に対応する単位回路３５である。

各単位回路３５ａは、選択信号ＳＥＬｏｄ、ＳＥＬｅｖの一方、リセット信号ＲＳＴＳ、転送信号ＴＸＳおよび垂直シフトパルスＳＶを受け、垂直シフトパルスＳＶに対応する行の画素ＰＸに、選択信号ＳＥＬ、リセット信号ＲＳＴおよび転送信号ＴＸを出力する。なお、選択信号ＳＥＬｏｄは、奇数行目に対応する単位回路３５に入力され、選択信号ＳＥＬｅｖは、偶数行目に対応する単位回路３５に入力される。例えば、各単位回路３５ａは、ＡＮＤ回路Ａ１、ＮＡＮＤ回路ＮＡ１およびＡＮＤ回路Ａ２を有している。

ＡＮＤ回路Ａ１は、垂直シフトパルスＳＶおよび転送信号ＴＸＳを受ける。そして、ＡＮＤ回路Ａ１は、垂直シフトパルスＳＶと転送信号ＴＸＳとの論理積結果を、転送信号ＴＸとして画素ＰＸに出力する。ＮＡＮＤ回路ＮＡ１は、垂直シフトパルスＳＶおよびリセット信号ＲＳＴＳを受ける。そして、ＮＡＮＤ回路ＮＡ１は、垂直シフトパルスＳＶとリセット信号ＲＳＴＳとの否定論理積結果を、リセット信号ＲＳＴとして画素ＰＸに出力する。

ＡＮＤ回路Ａ２は、選択信号ＳＥＬｏｄ、ＳＥＬｅｖの一方および垂直シフトパルスＳＶを受ける。そして、例えば、奇数行目に対応する単位回路３５のＡＮＤ回路Ａ２は、垂直シフトパルスＳＶと選択信号ＳＥＬｏｄとの論理積結果を、選択信号ＳＥＬとして画素ＰＸに出力する。なお、偶数行目に対応する単位回路３５のＡＮＤ回路Ａ２は、垂直シフトパルスＳＶと選択信号ＳＥＬｅｖとの論理積結果を、選択信号ＳＥＬとして画素ＰＸに出力する。

各単位回路３５ｂは、選択信号ＳＥＬｏｄ、ＳＥＬｅｖの一方、リセット信号ＲＳＴＳ、転送信号ＴＸＳ、垂直シフトパルスＳＶおよび単位回路３６の出力を受ける。そして、各単位回路３５ｂは、垂直シフトパルスＳＶに対応する行および単位回路３６により選択された行の画素ＰＸに、選択信号ＳＥＬ、リセット信号ＲＳＴおよび転送信号ＴＸを出力する。なお、単位回路３５ｂの構成は、ＡＮＤ回路Ａ１、Ａ２およびＮＡＮＤ回路ＮＡ１に入力される信号を除いて、単位回路３５ａと同じである。例えば、ＡＮＤ回路Ａ１、Ａ２およびＮＡＮＤ回路ＮＡ１は、垂直シフトパルスＳＶの代わりに、単位回路３６の出力を受ける。

各単位回路３６は、選択信号ＳＥＬｏｄ、ＳＥＬｅｖの一方、垂直シフトパルスＳＶおよび制御信号ＤＳを受け、垂直シフトパルスＳＶの代わりのパルスを各単位回路３５ｂに出力する。なお、選択信号ＳＥＬｏｄは、偶数行目に対応する単位回路３６に入力され、選択信号ＳＥＬｅｖは、奇数行目に対応する単位回路３６に入力される。また、各制御信号ＤＳは、例えば、ダミーリセットが実施されるときに、高レベルに設定される。例えば、単位回路３６は、ダミーリセットが実施されるとき、あるいは、垂直シフトパルスＳＶが高レベルのときに、高レベルを出力する。

各単位回路３６は、例えば、ＡＮＤ回路Ａ３およびＯＲ回路ＯＲ１を有している。ＡＮＤ回路Ａ３は、選択信号ＳＥＬｏｄ、ＳＥＬｅｖの一方および制御信号ＤＳを受ける。そして、例えば、奇数行目に対応する単位回路３６のＡＮＤ回路Ａ３は、制御信号ＤＳと選択信号ＳＥＬｅｖとの論理積結果を、ＯＲ回路ＯＲ１に出力する。なお、偶数行目に対応する単位回路３５のＡＮＤ回路Ａ３は、制御信号ＤＳと選択信号ＳＥＬｏｄとの論理積結果を、ＯＲ回路ＯＲ１に出力する。これにより、例えば、ダミーリセットが実施されるときに、選択信号ＳＥＬが高レベルになることが防止される。

ＯＲ回路ＯＲ１は、ＡＮＤ回路Ａ３の出力および垂直シフトパルスＳＶを受ける。そして、ＯＲ回路ＯＲ１は、ＡＮＤ回路Ａ３の出力と垂直シフトパルスＳＶとの論理和結果を、単位回路３５ｂ（より詳細には、ＡＮＤ回路Ａ１、Ａ２およびＮＡＮＤ回路ＮＡ１）に出力する。これにより、例えば、ダミーリセットが実施されていないときには、単位回路３６は、垂直シフトパルスＳＶを単位回路３５に出力する。また、例えば、奇数行目の画素ＰＸにダミーリセットが実施されるときには、ダミーリセットが実施される奇数行目の単位回路３６は、高レベルの信号を単位回路３５に出力する。同様に、例えば、偶数行目の画素ＰＸにダミーリセットが実施されるときには、ダミーリセットが実施される偶数行目の単位回路３６は、高レベルの信号を単位回路３５に出力する。

設定部３８は、制御信号ＤＣＮＴを受け、ダミーリセットが実施される行数に応じて、制御信号ＤＳを各単位回路３６に出力する。制御信号ＤＣＮＴは、例えば、ダミーリセットが実施される行数を示す信号である。例えば、ダミーリセットが実施される行数が１行の場合、設定部３８は、制御信号ＤＳ（１）、ＤＳ（２）を高レベルにする。この構成では、ダミーリセットが奇数行目と偶数行目とで交互に実施されるため、１行のダミーリセットに対して、２つの制御信号ＤＳが選択される。

このように、垂直駆動回路３４は、垂直シフトパルスＳＶと、制御信号ＤＳと、制御信号ＳＥＬｏｄ、ＳＥＬｅｖ、ＲＳＴＳ、ＴＸＳとに基づいて、画素リセット等の駆動対象の行を制御するための制御信号ＳＥＬ、ＲＳＴ、ＴＸを生成する。なお、シフトレジスタを含んで構成される垂直走査回路３０ａの構成は、この例に限定されない。例えば、垂直走査回路３０ａは、制御信号ＴＸ等を適切な電圧レベルに変換するレベルシフト回路を有してもよい。あるいは、例えば、垂直走査回路３０ａは、単位回路３６に相当する回路を単位回路３５ｂの出力側に有し、ダミーリセットに対応するように構成されてもよい。

図１１は、図１０に示した垂直走査回路３０ａを有する撮像装置１０の駆動タイミングの一例を示している。なお、図１１は、画素ＰＸのフォトダイオードＰＤを露光前に３回リセットするときの画素ＰＸの駆動タイミングの一例を示している。図中の星印および三角形の意味は、図３と同じである。すなわち、図中の星印は、フォトダイオードＰＤがリセットされることを示し、三角形は、画素ＰＸから信号が読み出されることを示している。

垂直スタート信号ＳＴＶは、例えば、フォトダイオードＰＤのリセットのタイミングを制御するためのリセットタイミングパルスＳＴＶ１０と、画素ＰＸから信号を読み出すタイミングを制御するための読み出しタイミングパルスＳＴＶ２０である。駆動クロックＶＣＫの周期は、例えば、水平期間ＴＨと同じである。選択信号ＳＥＬｅｖは、選択信号ＳＥＬｏｄの反転信号である。例えば、選択信号ＳＥＬｅｖ、ＳＥＬｏｄのレベルは、駆動クロックＶＣＫの立ち上がりに同期して変化する。また、例えば、垂直駆動回路３４は、高レベルの転送信号ＴＸＳを、水平期間ＴＨ毎に受ける。なお、図１１には図示していないが、リセット信号ＲＳＴＳおよび制御信号ＤＳは、高レベルおよび低レベルにそれぞれ維持されている。

先ず、垂直シフトレジスタ３２は、最初のリセットタイミングパルスＳＴＶ１０を受ける。なお、リセットタイミングパルスＳＴＶ１０は、リセットタイミングパルスＳＴＶ１０から生成される垂直シフトパルスＳＶ（１）と選択信号ＳＥＬｏｄとが互いに逆のレベルになるように出力される。

水平期間ＴＨ１では、垂直シフトレジスタ３２は、駆動クロックＶＣＫの立ち上がりで、垂直シフトパルスＳＶ（１）を低レベルから高レベルに変化させる。すなわち、水平期間ＴＨ１では、リセットタイミングパルスＳＴＶ１０を１段シフトした垂直シフトパルスＳＶ（１）が、駆動クロックＶＣＫの立ち上がりで、垂直シフトレジスタ３２から垂直駆動回路３４に出力される。なお、垂直シフトパルスＳＶ（１）は、駆動クロックＶＣＫが再度立ち上がるまで、高レベルに維持される。

選択信号ＳＥＬ（１）は、選択信号ＳＥＬｏｄが低レベルであるため、低レベルに維持される。また、リセット信号ＲＳＴ（１）は、リセット信号ＲＳＴＳおよび垂直シフトパルスＳＶ（１）の両方が高レベルであるため、低レベルに変化する。そして、リセット信号ＲＳＴ（１）は、垂直シフトパルスＳＶ（１）が低レベルになるまで、低レベルに維持される。また、転送信号ＴＸ（１）は、垂直シフトパルスＳＶ（１）が高レベルであるため、高レベルの転送信号ＴＸＳが垂直駆動回路３４に入力されたとき、高レベルに変化する。そして、転送信号ＴＸ（１）は、転送信号ＴＸＳおよび垂直シフトパルスＳＶ（１）の両方が高レベルである期間、高レベルに維持される。

したがって、１行目の画素ＰＸでは、図２に示した転送トランジスタＭＴＲは、転送信号ＴＸ（１）が高レベルの期間にオンし、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。これにより、フォトダイオードＰＤは、リセットされる。なお、選択信号ＳＥＬ（１）が低レベルであるため、フローティングディフュージョンＦＤに転送された電荷は、垂直信号線２２に読み出されない。フローティングディフュージョンＦＤの電荷は、リセット信号ＲＳＴ（１）が高レベルの期間にリセットされる。

このように、水平期間ＴＨ１では、１行目の画素ＰＸのフォトダイオードＰＤがリセットされる。なお、水平期間ＴＨ１では、垂直シフトパルスＳＶ（１）以外の垂直シフトパルスＳＶが低レベルであるため、１行目以外の制御信号ＳＥＬ、ＲＳＴ、ＴＸは、低レベル、高レベルおよび低レベルにそれぞれ維持されている。このため、１行目以外の画素ＰＸでは、フローティングディフュージョンＦＤは、リセットされるが、フォトダイオードＰＤは、リセットされない。

このように、垂直駆動回路３４は、フォトダイオードＰＤをリセットするために、選択信号ＳＥＬおよびリセット信号ＲＳＴを低レベルに設定し、高レベルの転送信号ＴＸＳを画素ＰＸに出力する。

水平期間ＴＨ２では、垂直スタート信号ＳＴＶは、例えば、少なくとも駆動クロックＶＣＫが立ち上がるまで、低レベルに維持されている。このため、垂直シフトレジスタ３２は、駆動クロックＶＣＫの立ち上がりで、垂直シフトパルスＳＶ（１）を高レベルから低レベルに変化させ、垂直シフトパルスＳＶ（２）を低レベルから高レベルに変化させる。すなわち、水平期間ＴＨ２では、リセットタイミングパルスＳＴＶ１０を２段シフトした垂直シフトパルスＳＶ（２）が、駆動クロックＶＣＫの立ち上がりで、垂直シフトレジスタ３２から垂直駆動回路３４に出力される。

選択信号ＳＥＬ（２）は、選択信号ＳＥＬｅｖが低レベルであるため、低レベルに維持される。なお、選択信号ＳＥＬｅｖは、駆動クロックＶＣＫの立ち上がりで、高レベルから低レベルに変化している。また、リセット信号ＲＳＴ（２）は、リセット信号ＲＳＴＳおよび垂直シフトパルスＳＶ（２）の両方が高レベルであるため、低レベルに変化する。そして、リセット信号ＲＳＴ（２）は、垂直シフトパルスＳＶ（２）が低レベルになるまで、低レベルに維持される。

また、転送信号ＴＸ（２）は、垂直シフトパルスＳＶ（２）が高レベルであるため、高レベルの転送信号ＴＸＳが垂直駆動回路３４に入力されたとき、高レベルに変化する。そして、転送信号ＴＸ（２）は、転送信号ＴＸＳおよび垂直シフトパルスＳＶ（２）の両方が高レベルである期間、高レベルに維持される。したがって、水平期間ＴＨ２では、２行目の画素ＰＸのフォトダイオードＰＤがリセットされる。なお、水平期間ＴＨ２では、垂直シフトパルスＳＶ（２）以外の垂直シフトパルスＳＶが低レベルであるため、２行目以外の画素ＰＸでは、フォトダイオードＰＤは、リセットされない。

水平期間ＴＨ２の後半では、垂直シフトレジスタ３２は、２つ目のリセットタイミングパルスＳＴＶ１０を受ける。これにより、垂直シフトパルスＳＶ（１）は、水平期間ＴＨ３に高レベルに変化する。

水平期間ＴＨ３では、駆動クロックＶＣＫの立ち上がりで、垂直シフトパルスＳＶ（１）、ＳＶ（３）は、低レベルから高レベルに変化し、垂直シフトパルスＳＶ（２）は、高レベルから低レベルに変化する。すなわち、水平期間ＴＨ３では、垂直シフトレジスタ３２は、最初のリセットタイミングパルスＳＴＶ１０を３段シフトした垂直シフトパルスＳＶ（３）と、２つ目のリセットタイミングパルスＳＴＶ１０を１段シフトした垂直シフトパルスＳＶ（１）とを、垂直駆動回路３４に出力する。選択信号ＳＥＬ（１）、ＳＥＬ（３）は、選択信号ＳＥＬｏｄが低レベルであるため、低レベルに維持される。これにより、水平期間ＴＨ３では、１行目の画素ＰＸのフォトダイオードＰＤに２回目のリセットが実施され、３行目の画素ＰＸのフォトダイオードＰＤに１回目のリセットが実施される。

水平期間ＴＨ４では、垂直スタート信号ＳＴＶは、例えば、少なくとも駆動クロックＶＣＫが立ち上がるまで、低レベルに維持されている。このため、水平期間ＴＨ４では、垂直シフトレジスタ３２は、最初のリセットタイミングパルスＳＴＶ１０を４段シフトした垂直シフトパルスＳＶ（４）と、２つ目のリセットタイミングパルスＳＴＶ１０を２段シフトした垂直シフトパルスＳＶ（２）とを、垂直駆動回路３４に出力する。

これにより、水平期間ＴＨ４では、２行目の画素ＰＸのフォトダイオードＰＤに２回目のリセットが実施され、４行目の画素ＰＸのフォトダイオードＰＤに１回目のリセットが実施される。なお、水平期間ＴＨ４の後半では、垂直シフトレジスタ３２は、３つ目のリセットタイミングパルスＳＴＶ１０を受ける。これにより、垂直シフトパルスＳＶ（１）は、水平期間ＴＨ５に高レベルに変化する。

水平期間ＴＨ５では、垂直シフトレジスタ３２は、高レベルの垂直シフトパルスＳＶ（１）、ＳＶ（３）と、図１１に図示していない高レベルの垂直シフトパルスＳＶ（５）とを、垂直駆動回路３４に出力する。これにより、水平期間ＴＨ５では、１行目の画素ＰＸのフォトダイオードＰＤに３回目のリセットが実施され、３行目の画素ＰＸのフォトダイオードＰＤに２回目のリセットが実施され、５行目の画素ＰＸのフォトダイオードＰＤに１回目のリセットが実施される。

なお、水平期間ＴＨ５の垂直シフトパルスＳＶ（１）は、３つ目のリセットタイミングパルスＳＴＶ１０を１段シフトした信号である。また、水平期間ＴＨ５の垂直シフトパルスＳＶ（３）、ＳＶ（５）は、水平期間ＴＨ４の垂直シフトパルスＳＶ（２）、ＳＶ（４）をそれぞれ１段シフトした信号である。すなわち、水平期間ＴＨ５の垂直シフトパルスＳＶ（５）は、最初のリセットタイミングパルスＳＴＶ１０を５段シフトした信号であり、水平期間ＴＨ５の垂直シフトパルスＳＶ（３）は、２つ目のリセットタイミングパルスＳＴＶ１０を３段シフトした信号である。

このように、３つのリセットタイミングパルスＳＴＶ１０は、垂直シフトレジスタ３２の最終段の単位回路３３に伝達されるまで、水平期間ＴＨ毎に順次シフトする。これにより、全ての行の画素ＰＸのフォトダイオードＰＤは、３回リセットされる。３つ目のリセットタイミングパルスＳＴＶ１０が出力されてから露光時間ＴＳ後（図では、水平期間ＴＨ７の後半）に、垂直シフトレジスタ３２は、読み出しタイミングパルスＳＴＶ２０を受ける。なお、読み出しタイミングパルスＳＴＶ２０は、露光時間ＴＳが奇数回分の水平期間ＴＨになるように、出力される。この条件を満たしていれば、露光時間ＴＳは、３水平期間ＴＨでなくてもよい。

水平期間ＴＨ８では、垂直シフトレジスタ３２は、駆動クロックＶＣＫの立ち上がりで、垂直シフトパルスＳＶ（１）を低レベルから高レベルに変化させる。すなわち、水平期間ＴＨ８では、読み出しタイミングパルスＳＴＶ２０を１段シフトした垂直シフトパルスＳＶ（１）が、駆動クロックＶＣＫの立ち上がりで、垂直シフトレジスタ３２から垂直駆動回路３４に出力される。

また、水平期間ＴＨ８では、垂直シフトレジスタ３２は、高レベルの垂直シフトパルスＳＶ（４）と、図１１に図示していない高レベルの垂直シフトパルスＳＶ（６）、ＳＶ（８）とを、垂直駆動回路３４に出力する。なお、垂直シフトパルスＳＶ（４）、ＳＶ（６）、ＳＶ（８）は、３つのリセットタイミングパルスＳＴＶ１０がそれぞれシフトした信号である。

選択信号ＳＥＬ（１）は、選択信号ＳＥＬｏｄが高レベルであるため、低レベルから高レベルに変化する。また、リセット信号ＲＳＴ（１）は、リセット信号ＲＳＴＳおよび垂直シフトパルスＳＶ（１）の両方が高レベルであるため、低レベルに変化する。これにより、１行目の画素ＰＸでは、図２に示した画素選択トランジスタＭＳＥがオンする。なお、選択信号ＳＥＬ（１）は、垂直シフトパルスＳＶ（１）および選択信号ＳＥＬｏｄの一方が低レベルになるまで、高レベルに維持される。

転送信号ＴＸ（１）は、垂直シフトパルスＳＶ（１）が高レベルであるため、高レベルの転送信号ＴＸＳが垂直駆動回路３４に入力されたとき、高レベルに変化する。これにより、１行目の画素ＰＸでは、転送トランジスタＭＴＲは、転送信号ＴＸ（１）が高レベルの期間にオンし、フォトダイオードＰＤに蓄積されている信号電荷をフローティングディフュージョンＦＤに転送する。

選択信号ＳＥＬ（１）が高レベルであるため、フローティングディフュージョンＦＤに転送された電荷に対応する信号が、画素ＰＸから垂直信号線２２に読み出される。このように、垂直駆動回路３４は、画素ＰＸから信号を読み出すために、選択信号ＳＥＬおよびリセット信号ＲＳＴを高レベルおよび低レベルにそれぞれ設定し、高レベルの転送信号ＴＸを画素ＰＸに出力する。すなわち、読み出し動作の制御信号は、選択信号ＳＥＬが高レベルであることを除いて、画素リセットの制御信号と同じである。

また、選択信号ＳＥＬ（４）と、図１１に図示していない選択信号ＳＥＬ（６）、ＳＥＬ（８）とは、選択信号ＳＥＬｅｖが低レベルであるため、低レベルに維持される。すなわち、垂直駆動回路３４は、フォトダイオードＰＤをリセットするための制御信号として、低レベルの選択信号ＳＥＬと、低レベルのリセット信号ＲＳＴと、高レベルの転送信号ＴＸとを、４行目、６行目および８行目の画素ＰＸに出力する。

このように、水平期間ＴＨ８では、１行目の画素ＰＸの信号が垂直信号線２２に読み出され、４行目、６行目および８行目の画素ＰＸのフォトダイオードＰＤがリセットされる。すなわち、最初の行の読み出し動作の開始から最後の行の読み出し動作の終了までの読み出し期間のうち、例えば、ｎ行目の画素ＰＸに対する１回目の画素リセットが実施されるまで、露光前の画素ＰＸに対する画素リセットは、１行置きの３行単位で実施される。

したがって、例えば、露光前の画素ＰＸに対する画素リセットが実施される行数が１つ減ったときに、図１０に示した制御信号ＤＳ（１）、ＤＳ（２）が高レベルに維持され、１行目および２行目のいずれかに、ダミーリセットが実施される。例えば、画素リセットが奇数行目に実施されているときには、１行目にダミーリセットが実施され、画素リセットが偶数行目に実施されているときには、２行目にダミーリセットが実施される。そして、露光前の画素ＰＸに対する画素リセットが実施される行数の減少に伴い、ダミーリセットが実施される行数が増加する。

なお、読み出し期間の途中に次の撮影のための画素リセットが実施される場合、例えば、６行目の画素リセットが実施されるまで、１行目から６行目にそれぞれ対応する制御信号ＤＳを高レベルに維持すればよい。これにより、読み出し期間の途中に次の撮影のための画素リセットが実施されるときにも、各行の読み出し動作の期間に実施される画素リセットの行数を、一定（例えば、３行）にできる。したがって、図１０に示した構成でも、上述した実施形態と同様の効果を得ることができる。

以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

撮像装置に利用できる。

１０‥撮像装置；２０‥画素アレイ；２２‥垂直信号線；３０‥垂直走査回路；３２‥垂直シフトレジスタ；３４‥垂直駆動回路；４０‥タイミングジェネレータ；５０‥読み出し回路；ＢＵＦ‥バッファ；ＤＥＣ‥デコーダ；ＦＤ‥フローティングディフュージョン；ＭＡＭ‥増幅トランジスタ；ＭＲＳ‥リセットトランジスタ；ＭＳＥ‥画素選択トランジスタ；ＭＴＲ‥転送トランジスタ；ＰＤ‥フォトダイオード；ＰＸ‥画素；ＰＸＧ‥画素群

Claims (3)

1. 入射光に応じた信号電荷を生成して蓄積する光電変換部を有する画素が２次元行列状に配置された画素アレイと、
   前記光電変換部のリセットを選択行毎に実施し、前記画素の信号の読み出しを選択行毎に実施し、前記読み出しを実施する読み出し期間では、前記光電変換部のリセットが実施される行数が各行の前記読み出し期間で一定になるように、露光前の前記光電変換部に対するリセットが実施される行数の変化に応じて、前記読み出しが終了した任意の行の前記光電変換部に対してリセットを実施する垂直走査回路とを備えていることを特徴とする撮像装置。
2. 請求項１記載の撮像装置において、
   前記任意の行は、オプティカルブラック領域の行であることを特徴とする撮像装置。
3. 請求項２記載の撮像装置において、
   前記任意の行は、前記信号が最初に読み出される行から順次選択されることを特徴とする撮像装置。

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