JP2011120148A - 撮像素子 - Google Patents
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Abstract
【課題】 画素に伝達される制御信号の伝搬遅延を小さくする。
【解決手段】 撮像素子は、画素が2次元行列状に配置された画素アレイと、画素アレイの行方向に延在する第1信号線と、第2信号線と、第3信号線と、第1接続部と、第2接続部とを有している。第2信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第3信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第1接続部は、第1信号線と第2信号線とを並列接続する。第2接続部は、第1信号線と第2信号線とが並列接続されていない状態で、第1信号線と第3信号線とを並列接続する。
【選択図】 図1
【解決手段】 撮像素子は、画素が2次元行列状に配置された画素アレイと、画素アレイの行方向に延在する第1信号線と、第2信号線と、第3信号線と、第1接続部と、第2接続部とを有している。第2信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第3信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第1接続部は、第1信号線と第2信号線とを並列接続する。第2接続部は、第1信号線と第2信号線とが並列接続されていない状態で、第1信号線と第3信号線とを並列接続する。
【選択図】 図1
Description
本発明は、撮像素子に関する。
一般に、デジタルカメラ等の撮像装置には、CCD型やCMOS型の撮像素子が使用されている。CMOS型の撮像素子は、光電変換部を有する画素が2次元行列状に配置された画素アレイ、垂直走査回路および水平走査回路等を有している。例えば、垂直走査回路は、画素アレイの一方側に配置され、行毎に設けられた制御信号線に接続されている。そして、垂直走査回路は、画素を駆動するための制御信号を、制御信号線を介して画素に出力する。なお、制御信号線は、行方向に配置される複数の画素に接続されている。
近年、垂直走査回路が画素アレイの両側に配置される構成が提案されている(例えば、特許文献1)。また、垂直走査回路が画素アレイの両側に配置される構成において、1つの制御信号に対して複数の制御信号線が配線される構成が提案されている(例えば、特許文献2)。
垂直走査回路が画素アレイの一方側に配置される場合、画素アレイの他方側の画素では、画素と垂直走査回路との間の制御信号線の配線抵抗が大きくなり、制御信号の伝搬遅延が大きくなる。このため、動画撮影やライブビュー画像(以下、スルー画像とも称する)を表示する際のフレームレートを高くすることが困難になる。なお、特許文献1や特許文献2の構成では、垂直走査回路が画素アレイの両側に配置されるため、撮像素子のレイアウト面積が増加する。
本発明の目的は、レイアウト面積の増加を抑制しつつ、画素に伝達される制御信号の伝搬遅延を小さくすることである。
撮像素子は、画素が2次元行列状に配置された画素アレイと、画素アレイの行方向に延在する第1信号線と、第2信号線と、第3信号線と、第1接続部と、第2接続部とを有している。第2信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第3信号線は、第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される。第1接続部は、第1信号線と第2信号線とを並列接続する。第2接続部は、第1信号線と第2信号線とが並列接続されていない状態で、第1信号線と第3信号線とを並列接続する。
本発明によれば、レイアウト面積の増加を抑制しつつ、画素に伝達される制御信号の伝搬遅延を小さくできる。
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明の一実施形態を示している。この実施形態の撮像素子10は、例えば、CMOS型の撮像素子であり、画素アレイ20、垂直走査回路30、水平走査回路40、スイッチ制御部50、定電流源60、スイッチSW1、SW2、SW3、制御信号線SL、RL、TL、共有線CLおよび垂直信号線VLを有している。
画素アレイ20は、n行m列の2次元行列状に配置された複数の画素PXを有している。例えば、画素アレイ20の撮像面には、赤色、緑色、青色のカラーフィルタ(図示せず)がベイヤー配列で配置されている。各画素PXは、カラーフィルタを介して入射される光の量に応じた電気信号を生成する。なお、列方向(図の縦方向)に配置された複数の画素PXは、列毎に設けられた垂直信号線VLにより、互いに接続されている。ここで、垂直信号線VLは、画素アレイ20の列方向(図の縦方向)に延在している。また、各垂直信号線VLには、各画素PXからの信号を読み出すために、定電流源60が接続されている。
垂直走査回路30は、制御信号SEL、RST、TXを用いて、画素アレイ20の画素PXを行毎に制御する。例えば、垂直走査回路30は、制御信号SEL(1)、RST(1)、TX(1)を制御し、1行目の画素PXを制御する。また、例えば、垂直走査回路30は、制御信号SEL(n)、RST(n)、TX(n)を制御し、n行目の画素PXを制御する。以下、制御信号SEL、RST、TXを選択信号SEL、リセット信号RST、転送信号TXともそれぞれ称する。なお、例えば、垂直走査回路30は、画素アレイ20の一方側(図では、左側)に配置される。このため、この実施形態では、垂直走査回路30が画素アレイ20の両側に配置される構成に比べて、レイアウト面積を小さくできる。
共有線CLは、画素アレイ20の行方向(図の横方向)に延在し、行毎に設けられている。例えば、2行目からn行目に対応する共有線CLは、列方向に配置された画素PXの光電変換部(後述する図2に示すフォトダイオードPD)間に配置される。そして、共有線CLは、スイッチSW1、SW2、SW3をそれぞれ介して、制御信号線TL、RL、SLにそれぞれ接続される。例えば、スイッチSW1がオンの場合、垂直走査回路30は、制御信号線TLおよび共有線CLを介して、転送信号TXを画素PXに出力する。このように、例えば、共有線CLは、画素アレイ20の行方向に延在する第1信号線として機能する。
制御信号線SL、RL、TLは、行毎に設けられ、制御信号SEL、RST、TXを垂直走査回路30から画素PXにそれぞれ伝達する。例えば、制御信号線SL、RL、TLは、共有線CLに並列して延在し、行方向に配置された複数の画素PXに接続される。以下、制御信号線SL、RL、TLを選択信号線SL、リセット信号線RL、転送信号線TLともそれぞれ称する。
このように、例えば、第1信号線(共有線CL)に並列して延在するとともに、行方向に配置された複数の画素PXに接続される第2信号線として、転送信号線TLは機能する。また、例えば、第1信号線に並列して延在するとともに、行方向に配置された複数の画素PXに接続される第3信号線として、リセット信号線RLは機能する。そして、例えば、第1信号線に並列して延在するとともに、行方向に配置された複数の画素PXに接続される第4信号線として、選択信号線SLは機能する。
なお、例えば、スイッチSW1、SW2、SW3は、各共有線CLの両側に配置される。すなわち、スイッチSW1、SW2、SW3は、画素アレイ20の両脇に配置される。このように、例えば、スイッチSW1は、第1信号線(共有線CL)と第2信号線(転送信号線TL)とを並列接続する第1接続部として機能する。また、例えば、スイッチSW2は、第1信号線と第3信号線(リセット信号線RL)とを並列接続する第2接続部として機能する。そして、例えば、スイッチSW3は、第1信号線と第4信号線(選択信号線SL)とを並列接続する第3接続部として機能する。
これにより、この実施形態では、画素アレイ20の両側から画素PXを駆動できる。したがって、この実施形態では、垂直走査回路30に遠い側の画素PX(例えば、m列目の画素PX)への制御信号SEL、RST、TXの伝搬遅延と、垂直走査回路30に近い側の画素PX(例えば、1列目の画素PX)への制御信号SEL、RST、TXの伝搬遅延との差を小さくできる。これにより、この実施形態では、画素アレイ20の両側の画素PXの駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。
水平走査回路40は、垂直走査回路30により選択された行の画素PXの信号OUTS、OUTNを蓄積し、蓄積した信号OUTS、OUTNを列毎に順次出力する。ここで、信号OUTNは、例えば、画素PXのリセットノイズ成分等を含む固定ノイズ成分を示すノイズ信号である。また、信号OUTSは、画素PXのリセットノイズ成分等の固定ノイズ成分と、画素PX内の光電変換部で生成された電荷に応じた信号成分とを含む画素信号である。
接続制御部としてのスイッチ制御部50は、制御信号CTL1、CTL2、CTL3を用いて、スイッチSW1、SW2、SW3のオン/オフを制御する。例えば、スイッチ制御部50は、制御信号SEL、RST、TXが変化するタイミングに合わせて、制御信号CTL1、CTL2、CTL3をそれぞれ制御する。すなわち、スイッチSW1、SW2、SW3は、制御信号SEL、RST、TXが変化するタイミングに合わせて、それぞれオンする。なお、制御信号CTL1、CTL2、CTL3を変化させるタイミングは、後述する図3で説明する。ここで、制御信号CTL1、CTL2、CTL3は、スイッチ制御線SWL1、SWL2、SWL3を介して、スイッチSW1、SW2、SW3に伝達される。
図2は、図1に示した画素PXおよびスイッチSW1、SW2、SW3の回路構成の一例を示している。なお、図のドライバDR1、DR2、DR3は、垂直走査回路30に設けられたドライバを示している。例えば、制御信号TX、RST、SELは、ドライバDR1、DR2、DR3から画素PXにそれぞれ出力される。
画素PXは、光電変換部としてのフォトダイオードPD、転送トランジスタMTX、増幅トランジスタMAM、画素選択トランジスタMSE、リセットトランジスタMRSおよびフローティングディフュージョンFD(フローティングディフュージョン領域)を有している。なお、画素PX内に形成されるトランジスタMTX、MAM、MSE、MRSは、全てnMOSトランジスタである。
フォトダイオードPDは、入射光を光電変換して電荷を生成する光電変換部であり、アノードが接地され、カソードが転送トランジスタMTXのソースに接続されている。例えば、フォトダイオードPDは、入射光に応じた電荷を生成し蓄積する。転送トランジスタMTXは、ゲートに印加される転送信号TXが高レベルの期間にオンし、フォトダイオードPDに蓄積されている信号電荷をフローティングディフュージョンFDに転送する。このように、転送トランジスタMTXは、光電変換部(フォトダイオードPD)で蓄積された電荷を読み出す電荷転送部として機能する。なお、第2信号線(転送信号線TL)は、電荷転送部(転送トランジスタMTX)に接続されている。
フローティングディフュージョンFDは、フォトダイオードPDから転送される電荷を蓄積する寄生容量が形成される領域(トランジスタMTXのドレイン領域、トランジスタMTX、MAM間の配線領域、トランジスタMAMのゲート領域、リセットトランジスタMRSのソース領域等)である。したがって、フォトダイオードPDから転送された信号電荷は、フローティングディフュージョンFDに蓄積される。
増幅トランジスタMAMは、ソースが画素選択トランジスタMSEのドレインに接続され、ドレインが電源VDDに接続され、ゲートが転送トランジスタMTXのドレインに接続されている。すなわち、フローティングディフュージョンFDの電圧は、増幅トランジスタMAMのゲートに入力される。そして、増幅トランジスタMAMは、例えば、ゲートの電圧から増幅トランジスタMAMの閾値電圧分降下した電圧を、ソースから出力する。このように、増幅トランジスタMAMは、フローティングディフュージョンFDに転送された信号電荷に応じた信号を生成する。
画素選択トランジスタMSEは、ゲートに印加される選択信号SELが高レベルの期間にオンし、ソースに接続された垂直信号線VLと増幅トランジスタMAMのソースとの間を導通させる。したがって、画素選択トランジスタMSEがオンの期間では、増幅トランジスタMAMと、画素選択トランジスタMSEと、垂直信号線VLに接続された定電流源60とにより、ソースフォロア回路が構成される。これにより、画素選択トランジスタMSEにより選択された画素PXの信号が、垂直信号線VLに出力される。
このように、画素選択トランジスタMSEは、フォトダイオードPDから読み出された電荷に応じた信号(画素信号)を垂直信号線VLに出力する。すなわち、画素選択トランジスタMSEは、電荷転送部(転送トランジスタMTX)により読み出された電荷に応じた信号を画素信号として画素アレイ20の列方向に延在する垂直信号線VLに読み出す画素選択部として機能する。なお、第4信号線(選択信号線SL)は、画素選択部(画素選択トランジスタMSE)に接続されている。
リセットトランジスタMRSは、ソースが増幅トランジスタMAMのゲートに接続され、ドレインが電源VDDに接続されている。そして、リセットトランジスタMRSは、ゲートに印加されるリセット信号RSTが高レベルの期間にオンし、フローティングディフュージョンFDの電荷を初期状態にリセットする。このように、リセットトランジスタMRSは、電荷転送部(転送トランジスタMTX)により読み出される電荷が蓄積される領域(フローティングディフュージョンFD)をリセットするリセット部として機能する。なお、第3信号線(リセット信号線RL)は、リセット部(リセットトランジスタMRS)に接続されている。
スイッチSW1、SW2、SW3は、例えば、nMOSトランジスタである。以下、スイッチSW1、SW2、SW3を、トランジスタSW1、SW2、SW3とも称する。トランジスタSW1は、ソースおよびドレインの一方が転送信号線TLに接続され、ソースおよびドレインの他方が共有線CLに接続され、ゲートで制御信号CTL1を受けている。すなわち、トランジスタSW1は、制御信号CTL1が高レベルの期間にオンし、転送信号線TLと共有線CLとを接続する。
トランジスタSW2は、ソースおよびドレインの一方がリセット信号線RLに接続され、ソースおよびドレインの他方が共有線CLに接続され、ゲートで制御信号CTL2を受けている。すなわち、トランジスタSW2は、制御信号CTL2が高レベルの期間にオンし、リセット信号線RLと共有線CLとを接続する。トランジスタSW3は、ソースおよびドレインの一方が選択信号線SLに接続され、ソースおよびドレインの他方が共有線CLに接続され、ゲートで制御信号CTL3を受けている。すなわち、トランジスタSW3は、制御信号CTL3が高レベルの期間にオンし、選択信号線SLと共有線CLとを接続する。
図3は、図1に示した撮像素子10の動作の一例を示している。なお、図3は、図1に示した画素アレイ20の1行目および2行目の各画素PXから画素信号OUTSおよびノイズ信号OUTNをそれぞれ読み出すときの撮像素子10の動作を示している。例えば、期間TH(1)は、1行目の画素PXの信号を読み出すための期間を示し、期間TH(2)は、2行目の画素PXの信号を読み出すための期間を示している。
なお、期間T10は、各画素PXのノイズ信号OUTNを水平走査回路40に蓄積するための期間であり、期間T20は、各画素PXの画素信号OUTSを水平走査回路40に蓄積するための期間である。また、期間T20の後の期間は、水平走査回路40にそれぞれ蓄積された画素信号OUTSおよびノイズ信号OUTNを順次出力するための水平走査期間である。以下、1行目の各画素PXの図2に示した要素を、符号の末尾に(1)を追加して称する場合もある。例えば、1行目の各画素PXの増幅トランジスタMAMを、増幅トランジスタMAM(1)とも称する。
先ず、期間TH(1)に移る前に、制御信号CTL3が低レベルから高レベルに変化する(図3(a0))。これにより、スイッチSW3がオンし、選択信号線SLは、共有線CLに接続される。なお、制御信号CTL3が高レベルの期間では、制御信号CTL1、CTL2が低レベルに維持されているため、スイッチSW1、SW2は、オフしている。
期間TH(1)では、先ず、選択信号SEL(1)が低レベルから高レベルに変化し(図3(b1))、画素選択トランジスタMSE(1)がオンする。これにより、増幅トランジスタMAM(1)のソースから垂直信号線VLに信号が出力される。なお、選択信号SEL(1)が低レベルから高レベルに変化する前に、選択信号線SLが共有線CLに接続されているため、垂直走査回路30のドライバDR3の抵抗負荷を小さくできる。例えば、選択信号線SLと共有線CLの配線幅が同じ場合、上述した図2に示したm列目の画素PXとドライバDR3との間の配線抵抗を、選択信号線SLのみを使用する場合の約半分に減らすことができる。これにより、選択信号SELの伝搬遅延を小さくできる。
選択信号SEL(1)が低レベルから高レベルに変化した後に、制御信号CTL3が高レベルから低レベルに変化し(図3(c1))、スイッチSW3がオフする。その後、制御信号CTL2が低レベルから高レベルに変化する(図3(d1))。これにより、スイッチSW2がオンし、リセット信号線RLは、共有線CLに接続される。
そして、リセット信号RST(1)が低レベルから高レベルに変化し(図3(e1))、リセットトランジスタMRS(1)がオンする。これにより、フローティングディフュージョンFD(1)は、リセットされる。その後、リセット信号RST(1)が高レベルから低レベルに変化し(図3(f1))、リセットトランジスタMRS(1)がオフする。フローティングディフュージョンFD(1)の電圧は、フォトダイオードPD(1)から信号電荷が転送されるまで、リセット状態に維持される。
したがって、期間T10では、増幅トランジスタMAM(1)は、フローティングディフュージョンFD(1)がリセットされたときの電圧(ノイズ信号OUTNに対応する電圧)を、画素選択トランジスタMSE(1)を介して垂直信号線VLに出力する。なお、垂直信号線VLに出力された電圧は、水平走査回路40内で保持される。
リセット信号RST(1)が高レベルから低レベルに変化した後に、制御信号CTL2が高レベルから低レベルに変化し(図3(g1))、スイッチSW2がオフする。このように、この実施形態では、リセット信号線RLが共有線CLに接続されているときに、リセット信号RSTが変化するため、垂直走査回路30のドライバDR2の抵抗負荷を小さくできる。制御信号CTL2が高レベルから低レベルに変化した後に、制御信号CTL1が低レベルから高レベルに変化する(図3(h1))。これにより、スイッチSW1がオンし、転送信号線TLは、共有線CLに接続される。
制御信号CTL1が低レベルから高レベルに変化した後に、転送信号TX(1)が低レベルから高レベルに変化する(図3(i1))。そして、一定期間経過後に、転送信号TX(1)が高レベルから低レベルに変化する(図3(j1))。これにより、転送トランジスタMTX(1)が一定期間オンし、フォトダイオードPD(1)で生成された信号電荷が、転送トランジスタMTX(1)を介して、フォトダイオードPD(1)からフローティングディフュージョンFD(1)に転送される。
そして、フローティングディフュージョンFD(1)に転送された信号電荷に応じた電圧(画素信号OUTSに対応する電圧)が、増幅トランジスタMAM(1)から画素選択トランジスタMSE(1)を介して垂直信号線VLに出力される。なお、垂直信号線VLに出力された電圧は、水平走査回路40内で保持される。
転送信号TX(1)が高レベルから低レベルに変化した後に、制御信号CTL1が高レベルから低レベルに変化し(図3(k1))、スイッチSW1がオフする。このように、この実施形態では、転送信号線TLが共有線CLに接続されているときに、転送信号TXが変化するため、垂直走査回路30のドライバDR1の抵抗負荷を小さくできる。また、この実施形態では、スイッチSW1、SW2、SW3を互いに異なるタイミングでオンさせるため、共有線CLを制御信号線SL、RL、TLで共有できる。
例えば、スイッチSW3は、スイッチSW1、SW2がオフしているときにオンし、スイッチSW2は、スイッチSW1、SW3がオフしているときにオンする。すなわち、スイッチSW3は、共有線CLが転送信号線TLおよびリセット信号線RLのいずれとも並列接続されていない状態で、共有線CLと選択信号線SLとを並列接続する。また、スイッチSW2は、共有線CLが転送信号線TLおよび選択信号線SLのいずれとも並列接続されていない状態で、共有線CLとリセット信号線RLとを並列接続する。
1行目の各画素PXの画素信号OUTSが水平走査回路40に蓄積された後(期間T20の後)に、画素信号OUTSおよびノイズ信号OUTNは、列毎に順次出力される。そして、選択信号SEL(1)が高レベルから低レベルに変化する前に、制御信号CTL3が低レベルから高レベルに変化する(図3(a1))。これにより、スイッチSW3がオンし、選択信号線SLは、共有線CLに接続される。そして、選択信号SEL(1)が高レベルから低レベルに変化し(図3(l1))、画素選択トランジスタMSE(1)がオフする。これにより、1行目の画素PXの画素信号OUTSおよびノイズ信号OUTNの読み出し動作が終了する。
なお、制御信号CTL3は、選択信号SEL(2)が低レベルから高レベルに変化するまで、高レベルに維持される(図3(b2、c2))。このように、選択信号線SLが共有線CLに接続されているときに、選択信号SELが変化する。2行目以降では、期間TH(1)の動作と同様の動作が繰り返される。上述したように、この実施形態では、制御信号TX、RST、SELを変化させるときのドライバDR1、DR2、DR3の抵抗負荷を小さくできるため、制御信号SEL、RST、TXの伝搬遅延を小さくできる。この結果、この実施形態では、動画撮影やライブビュー画像(スルー画像)を表示する際のフレームレートを高くできる。
図4は、制御信号線SL、RL、TLおよび共有線CLのレイアウトの一例を示している。なお、図4は、制御信号線SL、RL、TLおよび共有線CLが同じ配線層に形成された場合のレイアウトの一例を示している。例えば、制御信号線SL、RL、TLおよび共有線CLの配線幅W10、W12、W14、W16が互いに同じ場合、制御信号線SL、RL、TLおよび共有線CLのレイアウト幅(列方向)W30は、配線幅W10の4倍と、配線間のスペースW20の3倍との和(4×W10+3×W20)である。
これに対し、共有線CLが配置されない構成(制御信号線SL、RL、TLのみを使用する構成)では、m列目の画素PXとドライバDR1、DR2、DR3との間の配線抵抗を、撮像素子10(共有線CLを使用する構成)と同等にする場合、制御信号線SL、RL、TLの各配線幅を配線幅W10の約2倍にする必要がある。したがって、共有線CLが配置されない構成では、制御信号線SL、RL、TLのレイアウト幅(列方向)は、配線幅W10の6倍と、配線間のスペースW20の2倍との和(6×W10+2×W20)である。
例えば、配線間のスペースW20が配線幅W10に比べて非常に小さい場合、制御信号線SL、RL、TLおよび共有線CLのレイアウト幅W30は、共有線CLが配置されない構成のレイアウト幅の約3分の2になる。すなわち、フレームレートを共有線CLが配置されない構成と同等にする場合、制御信号線SL、RL、TLおよび共有線CLのレイアウト幅W30を、共有線CLが配置されない構成のレイアウト幅の約3分の2に減らすことができる。
このように、この実施形態では、配線に遮蔽されない領域を大きくでき、画素PXの開口率を大きくできる。あるいは、画素PXの開口率を共有線CLが配置されない構成と同等にする場合、列方向の画素PXの間隔を小さくできる。この場合、画素数を増やすことができる。なお、共有線CLは、制御信号線SL、RL、TLと異なる配線層に形成されてもよい。
図5は、図1に示した撮像素子10を用いて構成された撮像装置100の一例を示している。撮像装置100は、例えば、デジタルカメラであり、撮像素子10、撮影レンズ110、メモリ120、制御部130、タイミングジェネレータ140、記憶媒体150、モニタ160および操作部170を有している。撮影レンズ110は、被写体の像を撮像素子10の受光面に結像する。
メモリ120は、例えば、DRAM(Dynamic RAM)やSRAM(Static RAM)等で形成された内蔵メモリであり、撮像素子10により撮影された画像の画像データ等を一時的に記憶する。制御部130は、例えば、マイクロプロセッサであり、図示しないプログラムに基づいて、撮像素子10の動作や撮影レンズ110等の動作を制御する。例えば、制御部130は、オートフォーカス制御、絞り制御、撮像素子10への露光制御および画像データの記録等を実施する。
タイミングジェネレータ140は、制御部130により制御され、撮像素子10に駆動クロック等を供給する。例えば、タイミングジェネレータ140は、上述した図1に示した垂直走査回路30、水平走査回路40およびスイッチ制御部50の駆動クロック等を、撮像素子10に供給する。なお、タイミングジェネレータ140は、制御部130内に設けられてもよいし、撮像素子10内に設けられてもよい。また、タイミングジェネレータ140は、図1に示したスイッチ制御部50の機能を有してもよい。すなわち、スイッチ制御部50は、撮像素子10の外部に設けられてもよい。
記憶媒体150は、撮影された画像の画像データ等を記憶する。モニタ160は、例えば、液晶ディスプレイであり、撮影された画像、メモリ120に記憶された画像、記憶媒体150に記憶された画像およびメニュー画面等を表示する。操作部170は、レリーズボタンおよびその他の各種スイッチを有し、撮像装置10を動作させるために、ユーザにより操作される。
以上、この実施形態では、撮像素子10は、制御信号線SL、RL、TLに互いに異なるタイミングで接続される共有線CLを有している。共有線CLは、制御信号線SL、RL、TLに伝達される制御信号SEL、RST、TXが変化するタイミングに合わせて、制御信号線SL、RL、TLに順次接続される。これにより、この実施形態では、制御信号TX、RST、SELを変化させるときの垂直走査回路30のドライバDR1、DR2、DR3の抵抗負荷を小さくでき、制御信号TX、RST、SELの伝搬遅延を小さくできる。この結果、この実施形態では、フレームレートを高くできる。あるいは、フレームレートを共有線CLが配置されない構成と同等にする場合、画素PXの開口率を大きくできる。また、画素PXの開口率およびフレームレートを共有線CLが配置されない構成と同等にする場合、列方向の画素PXの間隔を小さくでき、画素数を増やすことができる。
さらに、この実施形態では、共有線CLと制御信号線TL、RL、SLとを接続するためのスイッチSW1、SW2、SW3は、画素アレイ20の両脇に配置される。これにより、この実施形態では、画素アレイ20の両側の画素PXの駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。なお、この実施形態では、垂直走査回路30が画素アレイ20の一方側に配置されるため、レイアウト面積の増加を抑制できる。
図6は、別の実施形態における撮像素子10の概要を示している。なお、図6では、図を見やすくするために、上述した図1に示した水平走査回路40および定電流源60の記載を省略している。この実施形態の撮像素子10は、上述した図1に示した画素アレイ20およびスイッチ制御部50の代わりに、画素アレイ22およびスイッチ制御部52がそれぞれ設けられている。また、共有線CLを共有する制御信号線TL、RL、SLの組み合わせが、上述した図1−図5で説明した実施形態と相違する。その他の構成は、図1−図5で説明した実施形態と同じである。図1−図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
画素アレイ22は、2次元行列状に配置された複数の画素群PXGを有している。画素群PXGは、列方向(図の縦方向)に配置された2つの画素により構成されている。したがって、この実施形態でも、画素アレイ22は、例えば、n行m列の2次元行列状に配置された複数の画素を有している。なお、画素群PXGは、フォトダイオードPDa、PDb、転送トランジスタMTXa、MTXb、増幅トランジスタMAM、画素選択トランジスタMSE、リセットトランジスタMRSおよびフローティングディフュージョンFDを有している。
フォトダイオードPDおよび転送トランジスタMTXは、画素毎に設けられる。例えば、フォトダイオードPDaおよび転送トランジスタMTXaは、奇数行目の画素のフォトダイオードPDおよび転送トランジスタMTXに対応している。また、フォトダイオードPDbおよび転送トランジスタMTXbは、偶数行目の画素のフォトダイオードPDおよび転送トランジスタMTXに対応している。
増幅トランジスタMAM、画素選択トランジスタMSE、リセットトランジスタMRSおよびフローティングディフュージョンFDは、画素群PXG毎に設けられ、画素群PXGを構成する2つの画素に共有される。例えば、2つの転送トランジスタMTXのドレインは、増幅トランジスタMAMのゲートに共通に接続されている。
ここで、制御信号SEL(1)、RST(1)、TXa(1)、TXb(1)の括弧内の数字は、画素群PXGにより構成される行の行番号を示している。したがって、例えば、制御信号TXa(1)は、1行目の画素の転送トランジスタMTXを制御する転送信号TXであり、制御信号TXb(1)は、2行目の画素の転送トランジスタMTXを制御する転送信号TXである。なお、制御信号線TLa、TLbは、転送信号TXa、TXbがそれぞれ伝達される転送信号線TLである。
転送信号線TLおよび共有線CLは、行毎に設けられ、選択信号線SLおよびリセット信号線RLは、2行毎(画素群PXGにより構成される行毎)に設けられる。すなわち、画素群PXGは、2つの共有線CLを使用できる。2つの共有線CLの一方は、スイッチSW1a、SW2をそれぞれ介して、制御信号線TLa、RLにそれぞれ接続される。そして、2つの共有線CLの他方は、スイッチSW1b、SW3をそれぞれ介して、制御信号線TLb、SLにそれぞれ接続される。
なお、例えば、トランジスタSW1a(スイッチSW1a)は、共有線CLの両側に配置され、トランジスタSW1aのゲートは、スイッチ制御線SWL1aを介して、スイッチ制御部52に接続される。また、例えば、トランジスタSW1b(スイッチSW1b)は、共有線CLの両側に配置され、トランジスタSW1bのゲートは、スイッチ制御線SWL1bを介して、スイッチ制御部52に接続される。したがって、この実施形態においても、画素アレイ22の両側の画素の駆動タイミングの差を小さくでき、撮影画像の左右の画質の差を小さくできる。
接続制御部としてのスイッチ制御部52は、上述した図3で説明したように、制御信号SEL、RST、TXが変化するタイミングに合わせて、制御信号CTL1(CTL1a、CTLb)、CTL2、CTL3をそれぞれ制御する。制御信号CTL1a、CTL1b、CTL2、CTL3を変化させるタイミングは、図3の動作と基本的に同じである。すなわち、この実施形態においても、制御信号TX、RST、SELを変化させるときの垂直走査回路30のドライバDR1、DR2、DR3の抵抗負荷を小さくでき、制御信号TX、RST、SELの伝搬遅延を小さくできる。
なお、スイッチSW1a、SW1bは、共通の制御信号CTL1により制御されてもよい。この場合、トランジスタSW1a、SW1bのゲートは、共通のスイッチ制御線SWL1(SWL1a、SWL1bの一方)を介して、スイッチ制御部52に接続される。したがって、スイッチSW1a、SW1bが共通の制御信号CTL1により制御される場合、スイッチ制御部52の代わりに、スイッチ制御部50が設けられてもよい。
また、制御信号線SL、RLが互いに異なる共有線CLに接続されるため、スイッチSW2、SW3は、共通の制御信号(例えば、制御信号CTL1、CTL2の論理和)により制御されてもよい。この場合、スイッチ制御線SWLの数を減らすことができる。以上、この実施形態においても、上述した図1−図5で説明した実施形態と同様の効果を得ることができる。
なお、上述した実施形態では、共有線CLが互いに同じ行の制御信号線SL、RL、TLに共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図7に示すように、共有線CLは、互いに異なる行の制御信号線TL、RLに共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
図7は、図1に示した撮像素子10の変形例を示している。なお、図7では、図を見やすくするために、図1に示した水平走査回路40および定電流源60の記載を省略している。図7に示した撮像素子10は、共有線CLの数が上述した図1−図5で説明した実施形態と相違する。このため、共有線CLを共有する制御信号線TL、RL、SLの組み合わせも、上述した図1−図5で説明した実施形態と相違する。その他の構成は、図1−図5で説明した実施形態と同じである。図1−図5で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
共有線CLは、列方向に配置された画素PXの光電変換部(図2に示したフォトダイオードPD)間と、画素アレイ20の上下とに配置される。列方向に配置された画素PXの光電変換部間に配置された共有線CLは、スイッチSW1、SW2をそれぞれ介して、互いに異なる行の制御信号線TL、RLにそれぞれ接続される。なお、制御信号線SLは、同じ行の制御信号線RLが接続される共有線CLに、スイッチSW3を介して接続される。例えば、1行目と2行目の間に配置された共有線CLは、スイッチSW1、SW2、SW3をそれぞれ介して、1行目の転送信号線TL、2行目のリセット信号線RLおよび選択信号線SLにそれぞれ接続される。
また、画素アレイ20の上側に配置された共有線CLは、スイッチSW2、SW3をそれぞれ介して、1行目のリセット信号線RLおよび選択信号線SLにそれぞれ接続される。さらに、画素アレイ20の下側に配置された共有線CLは、スイッチSW1を介して、n行目の転送信号線TLに接続される。この場合も、撮像素子10の動作は、上述した図3と同じである。すなわち、画素PXの行間に配置された共有線CLは、スイッチSW1、SW2がそれぞれオンしたときに、互いに異なる行の制御信号線TL、RLにそれぞれ接続される。なお、画素アレイ20の下側に配置された共有線CLとn行目の転送信号線TLとを接続するスイッチSW1は、常にオン状態に設定されてもよい。
上述した実施形態では、共有線CLが制御信号線SL、RL、TLに共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、選択信号SELの変化タイミングとリセット信号RSTの変化タイミングとが互いに近い場合、共有線CLは、制御信号線TL、RLのみに共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
さらに、共有線CLは、互いに隣接する行の画素PXの転送信号線TLに共有されてもよい。すなわち、共有線CLは、互いに異なるタイミングで変化する制御信号をそれぞれ伝達する複数の制御信号線に、共有される。互いに隣接する行の画素PXの転送信号線TLのみが共有線CLを共有する場合、共有線CLは、2行毎に設けられる。この場合にも、転送信号TXの伝搬遅延を小さくできるため、上述した実施形態と同様の効果を得ることができる。なお、上述した図6に示した撮像素子10においても、共有線CLを2行毎に設けてもよい。この場合、各画素群PXGの転送信号線TLa、TLb、リセット信号線RLおよび選択信号線SLは、共通の共有線CLにスイッチSW1a、SW1b、SW2、SW3をそれぞれ介して接続される。この場合にも、上述した実施形態と同様の効果を得ることができる。
上述した実施形態では、制御信号線SL、RL、TLが共有線CLを共有する例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、図8に示すように、制御信号線SL、RL、TLは、共有線CLおよびドライバDR4を共有してもよいもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。図8に示した撮像素子10は、上述した図2に示した撮像素子10にドライバDR4が追加されて構成されている。その他の構成は、図1−図5で説明した実施形態と同じである。
例えば、ドライバDR4は、共有線CL毎に設けられ、画素アレイ20の左側に配置されたスイッチSW1、SW2、SW3と画素アレイ20の右側に配置されたスイッチSW1、SW2、SW3との間に配置される。この場合、ドライバDR4の入力端子は、垂直走査回路30側に配置されたスイッチSW1、SW2、SW3に接続され、ドライバDR4の出力端子は、垂直走査回路30から遠い側に配置されたスイッチSW1、SW2、SW3に接続される。この場合にも、各制御信号線SL、RL、TLの左右にドライバを配置する構成に比べて、レイアウト面積の増加を抑制できる。なお、ドライバDR4は、画素アレイ20の右側に配置されてもよいし、左側に配置されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
上述した図6で説明した実施形態では、フローティングディフュージュンョFDが2つの画素で共有される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、フローティングディフュージュンョFDは、列方向に配置される3つ以上の画素に共有されてもよい。この場合にも、上述した実施形態と同様の効果を得ることができる。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
撮像素子に利用できる。
10‥撮像素子;20、22‥画素アレイ;30‥垂直走査回路;40‥水平走査回路;50、52‥スイッチ制御部;60‥定電流源;100‥撮像装置;110‥撮影レンズ;120‥メモリ;130‥制御部;140‥タイミングジェネレータ;150‥記憶媒体;160‥モニタ;170‥操作部;CL‥共有線;FD‥フローティングディフュージョン;MAM‥増幅トランジスタ;MRS‥リセットトランジスタ;MSE‥画素選択トランジスタ;MTX‥転送トランジスタ;PD‥フォトダイオード;PX‥画素;PXG‥画素群;RL、SL、TL‥制御信号線;SW1、SW2、SW3‥スイッチ;SWL1、SWL2、SWL3‥スイッチ制御線;VL‥垂直信号線
Claims (8)
- 画素が2次元行列状に配置された画素アレイと、
前記画素アレイの行方向に延在する第1信号線と、
前記第1信号線に並列して延在するとともに、行方向に配置された複数の画素に接続される第2信号線と、
前記第1信号線に並列して延在するとともに、前記複数の画素に接続される第3信号線と、
前記第1信号線と前記第2信号線とを並列接続する第1接続部と、
前記第1信号線と前記第2信号線とが並列接続されていない状態で、前記第1信号線と前記第3信号線とを並列接続する第2接続部とを備えていることを特徴とする撮像素子。 - 請求項1記載の撮像素子において、
前記第1信号線、前記第2信号線および前記第3信号線は、行毎に設けられていることを特徴とする撮像素子。 - 請求項2記載の撮像素子において、
前記第1信号線は、前記第1接続部および前記第2接続部を介して、互いに異なる行に延在する前記第2信号線および前記第3信号線にそれぞれ並列接続されることを特徴とする撮像素子。 - 請求項1から請求項3のいずれか1項に記載の撮像素子において、
前記第1接続部および前記第2接続部を制御する接続制御部を備えていることを特徴とする撮像素子。 - 請求項1から請求項4のいずれか1項に記載の撮像素子において、
前記画素は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記光電変換部で蓄積された電荷を読み出す電荷転送部とを備え、
前記第2信号線は前記電荷転送部に接続されることを特徴とする撮像素子。 - 請求項5に記載の撮像素子において、
前記画素は、前記電荷転送部により読み出される電荷が蓄積される領域をリセットするリセット部をさらに備え、
前記第3信号線は前記リセット部に接続されることを特徴とする撮像素子。 - 請求項1から請求項6のいずれか1項に記載の撮像素子において、
前記第1信号線に並列して延在するとともに、前記複数の画素に接続される第4信号線と、
前記第1信号線が前記第2信号線および前記第3信号線のいずれとも並列接続されていない状態で、前記第1信号線と前記第4信号線とを並列接続する第3接続部とを備えていることを特徴とする撮像素子。 - 請求項7に記載の撮像素子において、
前記画素は、入射光に応じた電荷を生成し蓄積する光電変換部と、前記光電変換部で蓄積された電荷を読み出す電荷転送部と、前記電荷転送部により読み出された電荷に応じた信号を画素信号として前記画素アレイの列方向に延在する垂直信号線に読み出す画素選択部と、前記電荷転送部により読み出される電荷が蓄積される領域をリセットするリセット部とを備え、
前記第2信号線は前記電荷転送部に接続され、前記第3信号線は前記リセット部に接続され、前記第4信号線は前記画素選択部に接続されることを特徴とする撮像素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009277589A JP2011120148A (ja) | 2009-12-07 | 2009-12-07 | 撮像素子 |
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JP2009277589A Withdrawn JP2011120148A (ja) | 2009-12-07 | 2009-12-07 | 撮像素子 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2018164170A (ja) * | 2017-03-24 | 2018-10-18 | キヤノン株式会社 | 撮像装置および移動体 |
-
2009
- 2009-12-07 JP JP2009277589A patent/JP2011120148A/ja not_active Withdrawn
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