JP6412347B2 - 画素回路およびこれを搭載した撮像装置 - Google Patents

Description

本発明は、ＣＭＯＳ型の撮像素子の各画素に信号電荷を蓄積して読み出す画素回路およびこれを搭載した撮像装置に関し、特に、電源周波数が５０Ｈｚ圏において、強度変化が１００Ｈｚとなる照明下において、フレーム周波数が１２０Ｈｚの撮像を行う際に生じるフリッカを低減したＣＭＯＳ型の撮像装置に用いられる画素回路およびこれを搭載した撮像装置に関するものである。

近年、ビデオカメラや電子スチルカメラなどにＣＭＯＳ型固体撮像装置を用いたものが広く使用されている。

このようなＣＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）では、二次元のマトリクス状に配列された各画素で生成、蓄積された信号電荷を、行毎に順次読み出す方式が採用されている。この読み出し方式において、各画素回路の光電変換部における露光の期間は、信号電荷の読み出しの開始と終了によって決まり、露光のタイミングは行毎に異なる。この読み出し方式を「ローリングシャッタ」と称する。このため、このようなＣＭＯＳ型固体撮像装置を用いて速い動きの被写体を撮像すると、被写体が歪んで撮像されてしまうことがある。

この被写体像の歪みをなくすための撮像手法として、全ての画素を同じタイミングで露光させることによって、全ての画素についての信号電荷を同時に生成して蓄積する同時撮像機能（以下、「グローバルシャッタ機能」と称する）を備えたものが知られている。

ところで、このようなグローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、各画素で生成された信号電荷を、全ての画素で同時に、各蓄積容量部に転送して一旦蓄積しておき、蓄積容量部に蓄積された信号電荷を、所定の読み出しタイミングで順次画素信号に変換するようにしている。

このようなグローバルシャッタ機能を有する画素回路（等価回路）としては、蓄積容量部を２段のアンプ部の間に配置したタイプのものが知られている。すなわち、例えば、図７に示すように、第１ソースフォロアアンプ部ＳＦ１と第２ソースフォロアアンプ部ＳＦ２との間に、一旦、電圧を保持する容量を設けて構成される（図７に示すタイプの回路についての詳細な説明は、例えば下記特許文献１および下記非特許文献１に記載されており、ここではその詳細な説明を省略する）。

また、図７に示す画素回路のように、２画素共有タイプのものとすることで、受光部の開口面積率を上げ、ある程度、画素の微細化を図るようにしたものも知られている（下記特許文献１、下記非特許文献１を参照）。

特開2013-98858号公報

3.5 μm global shutter pixel with transistor sharing and correlated double sampling Fig.1 （www.panorama-project.eu/docs/Bogaerts-IISW2013.pdf B. Wolfs, J. Bogaerts, G. Meynants）

しかしながら、電圧保持容量を２段のアンプ部の間に配置したタイプのものは、回路構成上、受光部の開口率をさらに上げることが難しい。すなわち、図７に示すように、このタイプのものにおけるトランジスタとしては、２つのフォトダイオード（PD）から各浮遊拡散容量（FD）へ電荷を転送する２つの電荷転送トランジスタ（TX）と、FDをリセットするための浮遊拡散容量リセットトランジスタ（RFD）と、FDの電荷量に応じて電圧を次段に設定するソースフォロアアンプ１（SF1）と、SF1にバイアス電流を設定するカレントソース（CS）と、メモリ（MEM）をリセットする２つのメモリリセットトランジスタ（RM）と、SF1の出力電圧をMEMに設定する２つのサンプルトランジスタ（SAM）と、MEMの電圧に応じて電圧を出力する２つのソースフォロアアンプ２（SF）と、画素を選択する２つの選択トランジスタ（SEL）とが必要となり、この結果、総トランジスタ数としては、２画素あたりトランジスタ１３個が最小限必要となる。
このように、トランジスタの数が多くなり過ぎると、受光部の開口率がトランジスタの面積によって大幅に低減し、画素の微細化を図ることが難しくなる、という問題があった。

本発明は、上記事情に鑑みてなされたものであり、従来から知られている画素回路に比べて、受光部の開口率をさらに上げることができ、より画素の微細化を図ることのできる画素回路およびこれを搭載した撮像装置を提供することを目的とするものである。

本発明の画素回路は、
複数の画素がＸＹマトリクス状に配置して形成され、画像フレーム読出し部により各画素の読出し走査が行われる画素アレイにおいて、前記画素に係る電荷を蓄積する信号蓄積部と、該信号蓄積部に蓄積された電荷を読み出す信号読出し部を備えた画素回路であって、
前記画素の読出し走査は、非プログレッシブ方式により行われ、
前記信号蓄積部は、光照射に応じた電荷を発生する電荷生成部と、該電荷生成部で生成された信号電荷を一旦蓄積する中間電荷蓄積手段と、前記電荷生成部で発生した信号電荷を、該信号電荷を蓄積する電荷蓄積時間の終了時に、前記中間電荷蓄積手段に転送するグローバルシャッタ用トランジスタと、該中間電荷蓄積手段に蓄積された信号電荷を前記信号読出し部に転送する読出選択用トランジスタとを備え、
前記信号読出し部は、前記中間電荷蓄積手段から転送された信号電荷量を蓄積する信号読出し用電荷蓄積手段と、前記電荷蓄積時間毎に、前記中間電荷蓄積手段からの信号電荷が転送される前に、該信号読出し用電荷蓄積手段に蓄積されていた電荷を排出するリセット用トランジスタと、前記信号読出し用電荷蓄積手段に蓄積されていた電荷に応じた信号を出力する増幅用トランジスタと、画素選択を行う画素選択トランジスタとを備え、
１つの前記画素回路につき、前記信号蓄積部は画素毎に設けられるとともに、前記信号読出し部は画素共有されるように構成されてなり、
前記グローバルシャッタ用トランジスタの動作によって前記電荷蓄積時間を終了するタイミングは、前記非プログレッシブ方式における飛越し走査の各グループ毎に同時にされるように構成され、
前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
前記画像フレーム読出し部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記画素アレイにおける各画素の電荷蓄積時間を１０ミリ秒に設定することを特徴とするものである。

ここで、上記「ＸＹマトリクス状」とは、撮像素子の素子面上で交差する２軸の一方をＸ軸、他方をＹ軸としたとき、これら両方向に配列された状態をいう。

また、上記「非プログレッシブ方式」とは、撮像素子の１方向から順番に走査される方式であるプログレッシブ方式とは異なる、いわゆる飛越し走査方式を指称するものであり、インターレース方式のみならず、２以上のラインごとに飛越し走査を行う方式や、見かけ上列方向（Ｙ方向）に走査され、その走査が飛越し走査であるような場合における走査方式も含まれるものとする。すなわち、上位概念的には、前記複数の画素を、Ｎ行またはＭ列ごとに選択してＮ個の行群またはＭ個の列群のグループそれぞれに対して順番に、信号蓄積動作および信号読出し動作を繰り返し行わせる方式である。

また、一般的には、上記「画像フレーム」に、飛越し走査により形成されたライン群、例えば奇数行のみによるフレーム（奇数フレーム：概念的にはＮＴＳＣによる第１フィールドに対応）あるいは偶数行のみによるフレーム（偶数フレーム：概念的にはＮＴＳＣによる第２フィールドに対応）も含まれ、奇数フレーム同士あるいは偶数フレーム同士のみならず、奇数フレームと偶数フレームの間隔も画像フレーム間隔と称されることが多い。
しかしながら、本願明細書においてそのようにすると、発明の本質的部分において紛らわしくなる可能性があるので、奇数フレーム同士、あるいは偶数フレーム同士の間隔は画像フレーム間隔と称するが、奇数フレームと偶数フレームの間隔は、便宜的に、分割画像フレーム間隔と称することとする。

また、前記信号蓄積部は、前記電荷生成部で生成された電荷を排出する電荷生成部リセット用トランジスタを備えていることが好ましい。

また、前記画像フレーム読出し部は、各画素の電荷蓄積時間が画像フレーム間隔に対して６／１０となるように制御するように構成されていることが好ましい。
また、前記非プログレッシブ方式がインターレース方式であることが好ましい。

また、本発明の撮像装置は、
上述したいずれかに記載の画素回路と、
この画素回路に対応する複数の画素がＸＹマトリクス状に配置されてなる画素アレイと、
該画素アレイに対して、Ｙ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む前記画像フレーム読出し部とを有することを特徴とするものである。

本発明の画素回路および撮像装置においては、画素回路構成が、画素の共有化を図り得る構成とされるとともに、フォトダイオードと浮遊拡散容量（信号読出し用電荷蓄積手段）の間に中間電荷保持容量を配置した構成とされている。このような回路構成とした場合、従来から知られている、電圧保持容量をアンプ２段の間に配置した回路構成の場合と比べて、トランジスタ数を大幅に減少させることができ、画素の微細化を向上させることができる。

例えば、一例として示した図７に示す従来技術の場合（電圧保持容量をアンプ２段の間に配置した回路構成）は、トランジスタ数が２画素で13個になり、１画素あたり6.5個のトランジスタを用いていることになる。すなわち、このようなタイプの回路構成においては、フォトダイオード（PD）から浮遊拡散容量（FD）へ電荷を転送する２つの電荷転送トランジスタ（TX）と、FDをリセットするための浮遊拡散容量リセットトランジスタ（RFD）と、FDの電荷量に応じて電圧を次段に設定するソースフォロアアンプ１（SF1）と、SF1にバイアス電流を設定するカレントソース（CS）と、メモリ（MEM）をリセットする２つのメモリリセットトランジスタ（RM）と、SF1の出力電圧をMEMに設定する２つのサンプルトランジスタ（SAM）と、MEMの電圧に応じて電圧を出力する２つのソースフォロアアンプ２（SF2）と、画素を選択する２つの選択トランジスタ（SEL）とが最低限必要となり、１画素あたり6.5個のトランジスタを用いることが必要とされる。

これに対し、図１に示す、本発明の実施形態の画素回路の場合（電荷保持容量をフォトダイオードと浮遊拡散容量の間に配置した回路構成）は、トランジスタ数が２画素で９個になり、１画素あたり4.5個のトランジスタを用いていることになる。すなわち、本発明の回路は、フォトダイオード（PD11A,B）をリセットする２つのフォトダイオードリセットトランジスタ（RPD21A,B）と、PDからSDへ電荷を全画素一斉に転送する２つのグローバルシャッタトランジスタ（GS22A,B）と、電荷保持容量（SD23A,B）から浮遊拡散容量（FD13）へ選択した画素の電荷を順次転送する２つの転送トランジスタ（TX12A,B）と、FDをリセットする浮遊拡散容量リセットトランジスタ（RFD14）と、FDの電荷を電圧に変換して出力するソースフォロアアンプ（SF15）と、画素を選択する選択トランジスタ（SEL16）とにより構成され、１画素あたり4.5個のトランジスタにより形成することができる。

このように、本発明の画素回路においては、従来技術に比べてトランジスタ数を大幅に減少させることができ、画素の微細化を向上させることができる。

本発明の実施形態に係る２画素共有タイプであって、グローバルシャッタ機能を有する、１画素あたり４．５トランジスタ使用の画素回路の等価回路を示す回路図である。 図１に示す画素回路を配列された画素アレイおよび画像フレーム読出し回路を備えた撮像装置を示すブロック図である。 図１に示す画素回路を用いて信号読出しを行った場合における画素回路への入力信号のタイムチャートである。 撮像素子においてインターレース方式を用いて信号読出しを行った場合の奇数行（実線）と偶数行（破線）を示す概略図である。 １００Ｈｚの照明強度変化と、１２０Ｈｚインターレース走査の奇数行と偶数行における蓄積時間との時系列的な関係の一例を示すタイムチャートである。 １２０Ｈｚインターレース走査の奇数行と偶数行からの映像の時系列的な関係を示すタイムチャートである。 従来技術に係る画素回路の等価回路を示す回路図である。

以下、本発明の実施形態について、上記図面を参照しながら説明する。

＜実施形態＞
本発明の実施形態に係る画素回路の主要構成を、グローバルシャッタ機能を搭載した画素回路の等価回路図である図１を用いて説明する。この画素回路は、２画素共有タイプであって、１画素あたり４．５個のトランジスタを使用したものである。なおこの等価回路図に示す画素回路１０は、列方向（Ｙ方向）に並列した２画素に対応して設けられる。

図１に示すように、この画素回路１０は、２画素共有タイプであって、２つのフォトダイオード（ＰＤ）１１Ａ，Ｂと、２つのフォトダイオードリセットトランジスタ（ＲＰＤ）２１Ａ，Ｂと、２つのグローバルシャッタトランジスタ（ＧＳ）２２Ａ，Ｂと、２つの中間電荷保持容量（ＳＤ）２３Ａ，Ｂと、２つの電荷転送トランジスタ（ＴＸ）１２Ａ，Ｂと、浮遊拡散容量（ＦＤ）１３と、浮遊拡散容量リセットトランジスタ（ＲＦＤ）１４と、ソースフォロアアンプ（ＳＦ）１５と、選択トランジスタ（ＳＥＬ）１６と、画素電源部（ＶＤＤ）１７と、画素出力部（ＯＵＴ）１８とから構成される。

ＰＤ１１Ａ，Ｂと、ＲＰＤ２１Ａ，Ｂと、ＧＳ２２Ａ，Ｂと、ＳＤ２３Ａ，Ｂと、ＴＸ１２Ａ，Ｂとは２画素に１つずつ設けられており、ＦＤ１３と、ＲＦＤ１４と、ＳＦ１５と、ＳＥＬ１６とは２画素共有の構成とされている。なお、ＰＤ１１Ａと、ＲＰＤ２１Ａと、ＧＳ２２Ａと、ＳＤ２３Ａと、ＴＸ１２Ａとにより第１の蓄積部１１０が構成され、ＰＤ１１Ｂと、ＲＰＤ２１Ｂと、ＧＳ２２Ｂと、ＳＤ２３Ｂと、ＴＸ１２Ｂとにより第２の蓄積部１２０が構成される。

また、ＦＤ１３と、ＲＦＤ１４と、ＳＦ１５と、ＳＥＬ１６とにより信号読出し部が構成される。
このように、２画素分を９つのトランジスタで構成しているから、１画素あたり4.5個のトランジスタで構成することができることとなり、後述のグローバルシャッタ機能を有しつつも、１画素あたりのトランジスタの個数を、最小限とすることができる。

また、本実施形態においては、グローバルシャッタトランジスタ（ＧＳ）２２Ａ，Ｂを設けているので、全画素同時（実際には奇数フレーム画素間で同時および偶数フレーム画素間で同時）にシャッタ動作を行うことができる。これにより、特に、動きが高速である被写体については像の歪みを阻止することができる。

また、この画素回路１０に対応する画素は、Ｘ方向（行方向）およびＹ方向（列方向）に多数個配列されて画素アレイ５０１（図２参照）を構成している。
図２に示すように、画素アレイ５０１は、Ｙ方向走査部（垂直方向走査部：以下同じ）５０２、Ｘ方向走査部（水平方向走査部：以下同じ）５０３、タイミングジェネレータ５０４および出力回路５０５とともに撮像装置（イメージセンサ）５５０を構成している。なお、撮像装置５５０のうち、Ｙ方向走査部５０２、Ｘ方向走査部５０３、タイミングジェネレータ５０４および出力回路５０５は、画像フレーム読出し部を構成する。なお、第１の蓄積部１１０と第２の蓄積部１２０は、同一構成とされているので、説明の便宜のため、纏めて説明する。

各画素回路１０において、ＰＤ１１Ａ，Ｂは、入射光の強度に応じた量の負電荷を蓄積する。このＰＤ１１Ａ，Ｂのアノードは接地され、カソードは、ＲＰＤ２１Ａ，Ｂを介してＶＤＤ１７に接続されるとともに、ＧＳ２２Ａ，Ｂのソース/ドレイン部の一方に接続される。なお、ＲＰＤ２１Ａ，Ｂのゲートは、Ｙ方向走査部５０２からの信号線Ｌ_RP1，Ｌ_RP2に接続され、各々リセット信号が入力される。また、ＧＳ２２Ａ，Ｂのゲートは、Ｙ方向走査部５０２からの信号線Ｌ_G1，Ｌ_G2に接続され、各々転送信号が入力される。

ＧＳ２２Ａ，Ｂのソース/ドレイン部の他方は、中間的に電荷を保持するＳＤ２３Ａ，ＢおよびＴＸ１２Ａ，Ｂのソース/ドレイン部の一方に接続される。また、ＴＸ１２Ａ，Ｂのソース/ドレイン部の他方は、ＳＦ１５のゲートに接続される。なお、ＴＸ１２Ａ，Ｂのゲートは、Ｙ方向走査部５０２からの信号線Ｌ_T1，Ｌ_T2に接続され、各々転送信号が入力される。

ＳＦ１５およびＳＥＬ１６は、ＶＤＤ１７と出力部１８との間に直列接続される。ＳＥＬ１６のゲートは、Ｙ方向走査部５０２からの信号線Ｌ_Sに接続され、画素選択用の選択信号が入力される。ＲＦＤ１４は、ＶＤＤ１７とＳＦ１５のゲートとの間に接続される。ＲＦＤ１４のゲートは、Ｙ方向走査部５０２からの信号線Ｌ_Rに接続され、リセット信号を入力される。
また、ＦＤ１３は、ＴＸ１２Ａ，Ｂのソース/ドレイン部の他方およびＳＦ１５のゲートに接続される。

ＰＤ１１Ａ，Ｂをリセットするためには、ＲＰＤ２１Ａ，Ｂのゲートに、信号線Ｌ_RP1，Ｌ_RP2からのリセット信号を入力してＲＰＤ２１Ａ，Ｂをオン状態とする。これにより、ＰＤ１１Ａ，Ｂに蓄積されていた負電荷がＲＰＤ２１Ａ，Ｂを介して、ＶＤＤ１７に放出され、リセット動作が終了する。

ＰＤ１１Ａ，Ｂのリセット動作終了時から入射光による電荷の蓄積が開始する。すなわち、ＲＰＤ２１Ａ，Ｂのゲートへのリセット信号入力およびＧＳ２２Ａ，Ｂのゲートへの転送信号入力が「Ｌ」レベルとなりＲＰＤ２１Ａ，ＢおよびＧＳ２２Ａ，Ｂがオフ状態となると、入射光の強度に応じた量の電荷がＰＤ１１Ａ，Ｂに蓄えられ、電荷蓄積時間が開始する。

一方、蓄積時間の終了は以下のように行われる。すなわち、ＧＳ２２Ａ，Ｂのゲートへの転送信号を所定時間だけ「Ｈ」レベルにしてＧＳ２２Ａ，Ｂをオン状態とすることでＰＤ１１Ａ，Ｂの蓄積電荷がＳＤ２３Ａ，Ｂに移動され、ＧＳ２２Ａ，Ｂのゲートへの転送信号入力が「Ｌ」レベルとなりＧＳ２２Ａ，Ｂをオフ状態となった時点でＰＤ１１Ａ，Ｂの蓄積時間が終了する。

また、信号電荷の読出時には、まず、ＲＦＤ１４のゲートに、信号線Ｌ_Rからのリセット信号を「Ｈ」レベルの状態で入力してＲＦＤ１４をオン状態とする。これにより、ＦＤ（フローティングディフュージョン部：以下同じ）１３に蓄積されていた電荷がＲＦＤ１４を介して、ＶＤＤ１７に放出され、リセット動作が終了する。次いで、ＴＸ１２Ａ，Ｂのゲートへの転送信号を所定時間だけ「Ｈ」レベル状態にしてＴＸ１２Ａ，Ｂをオン状態とすることで、一旦ＳＤ２３Ａ，Ｂに蓄積されていた電荷がＦＤ１３に移動し、この電荷量が検出されることになる。
すなわち、このＦＤ１３はＳＦ１５のゲートに接続されており、ＳＦ１５はＦＤ１３の電荷量を読み出すソースフォロワーの入力部として機能する。

また、図２に示すタイミングジェネレータ５０４は、Ｙ方向走査部５０２に行選択アドレス信号および駆動制御信号を送出するとともに、Ｘ方向走査部５０３に列選択アドレス信号および読出し制御信号を送出する。Ｙ方向走査部５０２は、Ｙ方向走査回路および電圧レベルシフト回路の機能を有しており、入力された行選択アドレス信号および駆動制御信号に応じて、画素アレイ５０１の所定の複数行を順次選択し（奇数行グループと偶数行グループ毎に）、選択した行の信号線Ｌ_RP1，Ｌ_RP2、Ｌ_G1，Ｌ_G2、Ｌ_T1，Ｌ_T2、Ｌ_R、Ｌ_Sを介して、その行の各画素回路１０に転送信号、リセット信号および選択信号を送出する。

また、Ｘ方向走査部５０３は、Ｘ方向走査回路およびカラム回路の機能を有しており、Ｙ方向走査部５０２によって選択された所定の行の複数の画素回路１０から複数のＹ方向信号線Ｌ_Vに出力された電流を複数の所定の信号に変換する。
さらに、出力回路５０５は、Ｘ方向走査部５０３で生成された複数の画素信号を外部に出力する。

図３は、図１に示す画素回路１０を用いて信号読出しを行った場合における各トランジスタの入力信号を表すタイムチャートである。なお、本実施形態においては、画像フレームレートが１２０Ｈｚで、インターレース走査を採用している。また、ＳＥＬ、ＲＦＤ、ＴＸへの入力信号波形において、ＳＥＬ、ＲＦＤ、ＴＸに続くかっこ内の数字は画素の行を示している。１，２や３，４など、２つの数字が記載されている場合は、画素の共有がなされていることを示す。なお、各行の蓄積時間を黒帯で示す。また、本実施形態において、ｎは４３２０（行）に設定されている。

この画素回路１０では、まず、奇数行（１、３、・・、ｎ-１）について、ＰＤ１１Ａをリセットするために、ＲＰＤ２１Ａがオン状態（図３でＲＰＤ（１、３、・・、ｎ-１）が「Ｈ」レベル）とされ、しかる後にオフ状態（図３でＲＰＤ（１、３、・・、ｎ-１）が「Ｌ」レベル）とされる。これにより、リセット終了時から、ＰＤ１１Ａにおいて電荷の蓄積が開始される（図３で矢印Ａを参照）。

この後、所定の蓄積時間経過後、ＧＳ２２Ａがオン状態（ＧＳ（１、３、・・、ｎ-１）が「Ｈ」レベル）とされることで、ＰＤ１１ＡからＳＤ２３Ａへ電荷が移動し、この後ＧＳ２２Ａがオフ状態（ＧＳ（１、３、・・、ｎ-１）が「Ｌ」レベル）とされることで蓄積時間が終了する（図３で矢印Ｂを参照）。また、１分割画像フレーム間隔ずれて偶数行（２、４・・、ｎ）についても同様にして信号電荷の蓄積が行われる。すなわち、このＧＳ２２Ａ，Ｂへの信号Ｌ_G1，Ｌ_G2の入力は奇数行および偶数行の各々毎に同時に行われるので、奇数行全画素の蓄積時間が同時に終了し、１分割画像フレーム間隔だけずれて、偶数行全画素の蓄積時間が同時に終了することになる。

一方、奇数行（１、３、・・、ｎ-１）において、ＰＤ１１Ａの読み出しが開始されると、ＳＥＬ１６がオン状態（ＳＥＬ（１、２）が「Ｈ」レベル）となり、読み出すべき画素が選択され、当該画素において、ＲＦＤ１４がオン状態（ＲＦＤ（１、２）が「Ｈ」レベル）となることでＦＤ１３がリセットされ、この後ＲＦＤ１４がオフ状態（ＲＦＤ（１、２）が「Ｌ」レベル）となってから、ＴＸ１２Ａがオン状態（ＴＸ（１）が「Ｈ」レベル）となることでＳＤ２３Ａに蓄積されていた電荷がＦＤ１３に移動する。これにより蓄積時間において、ＰＤ１１Ａに蓄積されていた信号電荷がＳＦ１５を介して読みだされる。この蓄積時間は（１/１００）秒（＝１０ミリ秒）に設定されている。なお、１分割画像フレーム間隔だけずれた状態で、偶数行（２、４・・、ｎ）についても同様にして信号電荷の読み出しが行われる。

このように構成された画素回路では、ＳＤ２３Ａ，ＢをＰＤ１１Ａ，ＢとＦＤ１３の間に配置した回路構成とされている。このように構成した場合、従来から知られている、電圧保持容量をアンプ２段の間に配置した回路構成の場合と比べて、トランジスタ数を大幅に減少させることができ、画素の微細化を向上させることができる。

また、本実施形態における画素回路および撮像装置においては、インターレース走査により読出し操作を行っているので、まず、１行目、３行目、・・ｎ−１行目を順次選択して信号を読み出して全奇数行の信号を読み出し、奇数行の各画素に蓄積された画像信号を出力する。続いて、２行目、４行目、・・ｎ行目を順次選択して全偶数行の信号を読み出し、偶数行の各画素に蓄積された画像信号を出力する。奇数行からなるフレーム（奇数フレーム）と偶数行からなるフレーム（偶数フレーム）の時間間隔（分割画像フレーム間隔）は（１/１２０）秒＝８．３３３ミリ秒に設定される。

また、第１行目と第２行目の分割画像フレーム間隔は上述したように８．３３３ミリ秒となり、一方が電荷を蓄積しているときに他方が信号を読み出すように構成されている。このことは、第３行目と第４行目の関係や第ｎ-１行目と第ｎ行目の関係も同様である。また、奇数行目と、それに続く偶数行目の蓄積時間同士が一部重複するように設定しているのは、各蓄積時間を１０ミリ秒に設定しながら、奇数フレーム同士あるいは偶数フレーム同士の間隔（画像フレーム間隔）を１６．６６７ミリ秒（６０Ｈｚ）に設定するためである。

以下、上述した本実施形態における切替タイミングについて図４〜６を用いて説明する。
上述したように、本実施形態においては、画素アレイ５０１の画素読出し走査をインターレース方式を用いて行っている。すなわち、図４に示すように画素アレイ５０１の全行について、奇数行（図４では実線で表される）のみの画素読出しを行う操作と、偶数行（図４では破線で表される）のみの画素読出しを行う操作を交互に行うものである。このインターレース方式は、ＮＴＳＣ方式等において使用されているもので、飛越し走査等とも称される。

本実施形態によれば、図５および図６に示すように、照明機器等が１００Ｈｚ（電源周波数が５０Ｈｚ圏）の照明下において、インターレース方式を採用することにより、イメージセンサ（撮像装置）５５０の画素（フォトダイオード）の電荷蓄積時間を１０ミリ秒に設定するとともに、撮像フレーム周波数を１２０Ｈｚとしてスーパーハイビジョンに適合させつつ、フリッカの発生を阻止するようにしている。

すなわち、フリッカの発生を阻止するために、電子シャッター速度を１０ミリ秒に設定した場合には、撮像フレーム間隔（分割画像フレーム間隔）が（１／１２０）秒＝８．３３３ミリ秒であるため、撮像フレーム間隔に対する電子シャッター期間が１より大きい６／５に設定されることになる。

そこで、本実施形態においては、電子シャッター速度を１０ミリ秒とし、撮像フレーム間隔を（１/１２０）秒＝８．３３３ミリ秒としたとしても、インターレース方式を採用したことにより、画像フレーム間隔（奇数フレーム同士あるいは偶数フレーム同士）に対する電子シャッター期間を１より小さい値（本実施形態ではインターレース方式を採用しているので６／１０）に設定することができるので、電源周波数５０Ｈｚ圏の１００Ｈｚの照明強度変化下において１２０Ｈｚの撮像を行うにあたり、生じるフリッカの発生を阻止することができる。

なお、上記実施形態においては、画像フレーム間隔を、１／１２０秒＝８．３３３ミリ秒としているが、これに替えて、１／１２０秒×１００１／１０００＝８．３４２ミリ秒としても、上記実施形態のものと略同様の効果を奏することができる。また、上記実施形態においては、フレーム周波数を１２０Ｈｚとしているが、これに替えて、１２０×１０００／１００１＝１１９．８８Ｈｚとしても、上記実施形態のものと略同様の効果を奏することができる。

なお、上述した実施形態に係る撮像装置は、撮像部の裏面から光を照射するタイプの裏面照射型とすることも可能である。

さらに、本発明の画素回路および撮像装置としては、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態においては、Ｙ軸方向に並ぶ２つの画素に共有の２画素共有タイプの素子の例を挙げているが、それ以外の種々の、複数画素に共有の素子を用いて信号読出しを行うことができる。例えば、Ｙ軸方向に並ぶ３画素（行）以上に共有のタイプのもの、あるいはＸ軸方向に並ぶ複数の画素（列）に共有のタイプのもの、とすることもできる。

また、画素回路自体の構成としても種々のタイプのものに変更可能である。要は、複数画素共有の画素回路であって、中間電荷保持容量をフォトダイオードと浮遊拡散容量（信号読出し用保持容量）との間に配置するように構成した種々のタイプのものに変更可能である。

２１０ 画素回路
１１Ａ，Ｂ フォトダイオード（ＰＤ）
１２Ａ，Ｂ 電荷転送トランジスタ（ＴＸ）
１３ 浮遊拡散容量（ＦＤ）
１４ 浮遊拡散容量リセットトランジスタ（ＲＦＤ）
１５ ソースフォロアアンプ（ＳＦ）
１６ 選択トランジスタ（ＳＥＬ）
１７ 画素電源部（ＶＤＤ）
１８ 画素出力部（ＯＵＴ）
２１Ａ，Ｂ フォトダイオードリセットトランジスタ（ＲＰＤ）
２２Ａ，Ｂ グローバルシャッタトランジスタ（ＧＳ）
２３Ａ，Ｂ 電荷保持容量（ＳＤ）
１１０ 第１の蓄積部
１２０ 第２の蓄積部
１３０ 信号読出し部

Claims (5)

1. 複数の画素がＸＹマトリクス状に配置して形成され、画像フレーム読出し部により各画素の読出し走査が行われる画素アレイにおいて、前記画素に係る電荷を蓄積する信号蓄積部と、該信号蓄積部に蓄積された電荷を読み出す信号読出し部を備えた画素回路であって、
   前記画素の読出し走査は、非プログレッシブ方式により行われ、
   前記信号蓄積部は、光照射に応じた電荷を発生する電荷生成部と、該電荷生成部で生成された信号電荷を一旦蓄積する中間電荷蓄積手段と、前記電荷生成部で発生した信号電荷を、該信号電荷を蓄積する電荷蓄積時間の終了時に、前記中間電荷蓄積手段に転送するグローバルシャッタ用トランジスタと、該中間電荷蓄積手段に蓄積された信号電荷を前記信号読出し部に転送する読出選択用トランジスタとを備え、
   前記信号読出し部は、前記中間電荷蓄積手段から転送された信号電荷量を蓄積する信号読出し用電荷蓄積手段と、前記電荷蓄積時間毎に、前記中間電荷蓄積手段からの信号電荷が転送される前に、該信号読出し用電荷蓄積手段に蓄積されていた電荷を排出するリセット用トランジスタと、前記信号読出し用電荷蓄積手段に蓄積されていた電荷に応じた信号を出力する増幅用トランジスタと、画素選択を行う画素選択トランジスタとを備え、
   １つの前記画素回路につき、前記信号蓄積部は画素毎に設けられるとともに、前記信号読出し部は画素共有されるように構成されてなり、
   前記グローバルシャッタ用トランジスタの動作によって前記電荷蓄積時間を終了するタイミングは、前記非プログレッシブ方式における飛越し走査の各グループ毎に同時にされるように構成され、
   前記複数の画素は、Ｘ方向に７６８０画素でＹ方向に４３２０画素、またはＸ方向に３８４０画素でＹ方向に２１６０画素のいずれかに設定され、
   前記画像フレーム読出し部は、非プログレッシブ方式を用い、分割画像フレーム間隔を８．３３３ミリ秒または８．３４２ミリ秒のいずれかに設定するとともに、前記画素アレイにおける各画素の電荷蓄積時間を１０ミリ秒に設定することを特徴とする画素回路。
2. 前記信号蓄積部は、前記電荷生成部で生成された電荷を排出する電荷生成部リセット用トランジスタを備えていることを特徴とする請求項１に記載の画素回路。
3. 前記画像フレーム読出し部は、各画素の電荷蓄積時間が各画像フレーム間隔に対して６／１０となるように制御するように構成されていることを特徴とする請求項１または２に記載の画素回路。
4. 前記非プログレッシブ方式がインターレース方式であることを特徴とする請求項１〜３のうちいずれか１項記載の画素回路。
5. 請求項１〜４のうちいずれかに記載の画素回路と、
   この画素回路に対応する複数の画素がＸＹマトリクス状に配置されてなる画素アレイと、
   該画素アレイに対してＹ行のアドレスを選択して駆動する行選択回路部、およびＸ列ごとに信号を読み出す列並列読み出し回路部を含む画像フレーム読出し部とを有することを特徴とする撮像装置。

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