JP5400428B2 - 撮像装置、撮像素子およびその駆動方法 - Google Patents

Description

本発明は水平方向および垂直方向にマトリクス状に配置された複数の画素で蓄積した画素信号を、高速に読み出す技術に関する。

近年撮像素子の多画素化が進んでいるが、それに伴い読み出し時間を高速化することが求められている。

しかしながら、画素信号を蓄積部に転送するため、垂直転送においても信号の安定までの時間は最低必要であり、一方で水平転送の動作周波数を上げるのもまた困難である。特にデジタル一眼レフカメラで使用するチップ面積が非常に大きな撮像素子において高速動作は非常に困難なものであった。

このような問題を解決するために、例えば特許文献１には、垂直出力線と蓄積部を遮断する手段を設けることで、複数の信号電荷を蓄積部へ転送する時間と、蓄積部から読み出す時間とを任意の時間間隔に設定できるようにする技術が開示されている。これにより、シフトレジスタに繰り出すクロック周波数を無理に高速化することなく多画素のセンサの読み出しに対応することが出来る。

特開２００１−０４５３７８号公報

しかしながら、上記の特許文献１に記載の技術には以下のような問題がある。

すなわち、特許文献１では、異なる行の画素出力が時間差を持って出力されるため、後段の信号処理が困難であり、信号遅延を補償するためにＦＩＦＯ（First In First Out）メモリ等が必要となる。そのため、後段のシステムの回路負荷が非常に大きなものとなってしまう。

またａ行の転送と、ｂ行の転送の時間とは独立に必要であるため、１水平走査期間に対してそれぞれの転送時間が支配的になってくると、それ以上の高速化が困難であった。

従って、本発明は上述した課題に鑑みてなされたものであり、その目的は、回路規模を増大させること無く、撮像素子からの画素信号を高速に読み出せるようにすることである。

上述した課題を解決し、目的を達成するために、本発明に係わる撮像素子は、二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線と、前記垂直出力線と前記水平出力線の間に設けられ、前記画素信号を増幅するアンプとを備え、前記複数の画素から前記垂直出力線に出力される各行の画素信号は、前記第１信号保持部、前記第２信号保持部、および前記アンプを経由して前記水平出力線に転送されるとともに、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする。

また、本発明に係わる撮像素子は、二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第３信号保持部と、前記第３信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線とを備え、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする。

また、本発明に係わる撮像素子の駆動方法は、二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線と、前記垂直出力線と前記水平出力線の間に設けられ、前記画素信号を増幅するアンプとを備える撮像素子を駆動する方法であって、前記複数の画素から前記垂直出力線に出力される各行の画素信号は、前記第１信号保持部、前記第２信号保持部、および前記アンプを経由して前記水平出力線に転送されるとともに、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする。

また、本発明に係わる撮像素子の駆動方法は、二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第３信号保持部と、前記第３信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線とを備える撮像素子を駆動する方法であって、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする。

本発明によれば、回路規模を増大させること無く、撮像素子からの画素信号を高速に読み出すことが可能となる。

本発明の第１の実施形態に係わる撮像装置の撮像部の構成を示す図である。 本発明の第１の実施形態における撮像素子の回路図である。 本発明の第１の実施形態における撮像素子の動作タイミング図である。 本発明の第１の実施形態における撮像素子の動作タイミング図である。 本発明の第１の実施形態における撮像素子の動作タイミング比較図である。 本発明の第１の実施形態における撮像素子の動作タイミング比較図である。 本発明の第２の実施形態における撮像素子の回路図である。 本発明の第２の実施形態における撮像素子の動作タイミング図である。 本発明の第２の実施形態における撮像素子の動作タイミング図である。

以下、本発明の好適な実施形態について、図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる撮像装置の撮像部の構成を示す図である。

図１に示す撮像素子３０は、二次元的に配置された複数の画素を備えている。また、二次元的に配置された複数の画素のうちの有効画素領域３０ａの各列に対応したＯＢ領域３０ｂを備えている。このＯＢ領域３０ｂは、フォトダイオード１（図２参照）も形成されたうえで遮光部材で遮光されている。またその行数もチップサイズに影響するほどの極端に大きなものではない。また３０ｃは水平走査回路１６で駆動される第２信号蓄積部２０の信号を増幅して出力するためのアンプであり、３０ｄは出力端子である。

また、この撮像素子３０を駆動するための制御信号を生成するＴＧ（タイミングジェネレータ）３２が用意され、信号処理装置３３からの制御に基づき、撮像素子３０の制御を行うとともに、信号処理装置３３へ基準クロックを供給する。撮像素子３０の出力は、ＡＤ変換器３１によりデジタル化され、信号処理装置３３へ転送される。

信号処理装置３３は外付けのメモリ３４を有しており、このメモリを使用して信号処理を行う。処理結果は記録メディア３５に書き込まれたり、あるいは表示部３６へ静止画像、あるいは動画像として出力されたり、あるいはビデオ信号に変換された上でビデオ出力端子３７から出力される。

図２は本発明の第１の実施形態の撮像素子を示す図である。

図２において、画素１９内にはフォトダイオード１、転送スイッチ２、リセットスイッチ３、画素アンプ１０、行選択スイッチ６が設けられている。転送スイッチ２のゲートは垂直走査回路１４からの制御信号ΦＴＸ（ｎ），ΦＴＸ（ｎ＋１）に接続され、リセットスイッチ３のゲートは垂直走査回路１４からの制御信号ΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）に接続されている。また、行選択スイッチ６のゲートは垂直走査回路１４からの制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋１）に接続されている。行選択スイッチは連続する２行を同時に選択するものとし、ここでは第ｎ行と、第ｎ＋１行が同時に選択されているものとする。

光電変換はフォトダイオード１で行われ、光電荷の蓄積期間中は転送スイッチ２はオフ状態であり、画素アンプ１０を構成するソースフォロアのゲート１１にはこのフォトダイオード１で光電変換された電荷は転送されない。画素アンプ１０を構成するソースフォロアのゲート１１の寄生容量９は、蓄積開始前にリセットスイッチ３がオンすることにより、適当な電圧に初期化されており、これがダークレベルとなる。

次に、又は同時に行選択スイッチ６がオンになると、負荷電流源７と画素アンプ１０で構成されるソース・フォロア回路が動作状態になる。ここで転送スイッチ２をオンさせることでフォトダイオード１に蓄積されていた電荷は、画素アンプ１０を構成するソースフォロアのゲート１１に転送される。なお、４はリセット電源、５は画素アンプ１０のソースフォロアを駆動する電源である。この転送動作により、選択行の出力が各列の垂直出力線１３Ａ，１３Ｂおよび１３Ａ’，１３Ｂ’上に発生する。ここでは垂直出力線は各列あたり２本配置されており、行毎に交互に画素と接続される。なお、垂直出力線は各列あたり３本以上配置してもよく、その場合は、垂直出力線の本数に対応する所定行ごとに画素と接続される。

したがって第ｎ行は垂直出力線１３Ａおよび１３Ａ’に接続され、第ｎ＋１行は垂直出力線１３Ｂおよび１３Ｂ’に接続され、他の行もこれに従い、交互に接続される。ここでは偶数行が垂直出力線１３Ａ，１３Ａ’に、奇数行が垂直出力線１３Ｂ，１３Ｂ’に接続されているものとして説明を進める。

この出力は転送ゲート１５ａ，１５ｂ，１５ｃ，１５ｄおよび１５ａ’，１５ｂ’，１５ｃ’，１５ｄを介して、第１信号蓄積部１５に蓄積される。第１信号蓄積部１５は保持容量で構成されている。第１信号蓄積部１５に一時記憶された出力は、順次第２信号蓄積部２０に転送される。第２信号蓄積部２０はバッファアンプ、出力保持容量２０ｂ、出力転送スイッチ２０ａからなるサンプル／ホールド回路で構成されており、制御信号ΦＴ２（２０ｃ）によって、その出力が保持容量２０ｂにホールドされる。第２信号蓄積部２０にホールドされた出力は水平走査回路１６から出力される制御信号１６ａ〜１６ｈによって水平出力線（水平転送部）に接続され、順次出力アンプ３０ｃへ読み出される。なおここでは説明を簡略化するために画素数を２×２画素として説明しているが、一般に画素領域はさらに大きく、それぞれの回路、制御信号等もそれに対応するものとする。なお一部領域には、ＯＢ画素領域として遮光した画素が設けられている。

図３は図２のＣＭＯＳ型エリアセンサの動作タイミング図である。

全画素リセット期間であるＴ１〜Ｔ２のタイミングで、ΦＴＸ（ｎ）がアクティブになる。ここでは第ｎ行の制御信号しか示していないが、この期間の間すべての行のΦＴＸがアクティブとなり、全画素のフォトダイオード１の電荷は、転送スイッチ２を介してソースフォロア１０のゲートに転送され、フォトダイオード１はリセットされる。

このあと、時刻Ｔ３で、対象画像の光量を導光する不図示のメカシャッター（１８）が開いて、全画素同時に蓄積を開始する。メカシャッター（１８）はＴ４の時刻に閉じて、このＴ３〜Ｔ４の間の時間がフォトダイオード１の蓄積期間となる。この状態ではフォトダイオード１に信号電荷が蓄積されている。

次に、各ライン毎に読み出し動作がスタートする。以降第ｎ行と第ｎ＋１行の動作について説明する。

時刻Ｔ５に制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋１）がアクティブになり、行選択スイッチ６がオンし、第ｎ行、および第ｎ＋１行目に繋がっている全ての画素の画素アンプ１０で構成されるソース・フォロア回路が動作状態になる。ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ６にΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がアクティブになることにより、リセットスイッチ３がオンとなり、初期化される。即ち、垂直出力線１３Ａ，１３Ｂ、および１３Ａ’，１３Ｂ’にはこのリセット直後のダークレベルの信号が出力される。

時刻Ｔ７でΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がネゲートされた後、時刻Ｔ８にΦＴＮ（ｎ）（１７ａ）がアクティブになる。これにより、転送ゲート１５ｂ，１５ｄ，１５ｂ’，１５ｄ’がオンし、第１信号蓄積部１５にダークレベル出力が保持される。この動作は、第ｎ行および第ｎ＋１行に接続されるすべての画素に対して同時に並列して実行される。

ダークレベルの第１信号蓄積部１５への転送が終了した時刻Ｔ９のあと、時刻Ｔ１０に、ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）をアクティブとすることで、転送スイッチ２をオンとする。これにより、フォトダイオード１に蓄積されていた信号電荷を画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が充分に終了した時刻Ｔ１１にて、ΦＴＸをネゲートしたのち、時刻Ｔ１２にΦＴＳ（１７ｂ）がアクティブになる。これにより、転送ゲート１５ａ，１５ｃ，１５ａ’，１５ｃ’がオンし、信号レベルが第１信号蓄積部１５に保持される。この動作は、第ｎ行および第ｎ＋１行に繋がっている全ての画素に対して同時に並列して実行される。ここで、第１信号蓄積部１５は、第ｎ行および第ｎ＋１行に繋がっている全ての画素のダークレベルと信号レベルを保持していることとなる。

次に時刻Ｔ１５にて、第２信号蓄積部２０の転送スイッチ制御信号ΦＴ２（２０ｃ）をオンし、転送動作を実行する。これにより第１信号蓄積部１５に保持されていた信号は、第２信号蓄積部２０に転送される。

十分信号が安定する時間を待って、時刻Ｔ１６でΦＴ２をオフし転送動作を終える。この動作は、第１信号蓄積部１５に保持されている第ｎ行および第ｎ＋１行に繋がっている全ての画素信号に対して同時に並列して実行される。

以降２行毎に行われる時刻Ｔ４からＴ１５までを垂直転送期間（ＨＢＬＫ１）と称し、同じく２行毎に行われるＴ１５からＴ１６までを蓄積部間転送期間（ＨＢＬＫ２）と称するものとする。ここではＨＢＬＫ２はＨＢＬＫ１と独立にタイミングを設けているが、ＨＢＬＫ２をＨＢＬＫ１の中に組み込んでも構わないし、ΦＴ２をＳ信号側（信号レベル）、Ｎ信号側（ダークレベル）に分離し、それぞれ独立に制御しても構わない。これにより、第２信号蓄積部２０は、第ｎ行および第ｎ＋１行に繋がっている全ての画素のダークレベルと信号レベルを保持していることとなる。

本実施形態では、水平出力線および出力アンプは１系統しか有していないので、同時に転送されてきた第ｎ行と、第ｎ＋１行の出力を同時に読み出すことはしない。そして、第２信号蓄積部２０に保持された第ｎ行および第ｎ＋１行に繋がっている全ての画素のダークレベルと信号レベルの中からまず第ｎ行（同一行）の画素のダークレベルと信号レベルを第１列から順に最終列まで読み出す。引き続き第ｎ＋１行（同一行）の画素のダークレベルと信号レベルを第１列から順に最終列まで読み出す。

すなわち水平走査回路１６は、最初に保持容量２０ｂのうちの第ｎ行の信号を、まずは制御信号１６ａ，１６ｂをオンにして第０列の信号を水平出力線に接続することにより、出力アンプ３０ｃに送る。次に制御信号１６ｅ，１６ｆをオンにし、第１列の信号を水平出力線に接続する。以降これを順に最終列まで繰り返す。これにより出力アンプ３０ｃからは、第ｎ行の画素出力が順次送られ、信号レベルからダークレベルを減算し所定ゲインを乗じた信号が出力される。

次に水平走査回路１６は、保持容量２０ｂのうち、第ｎ＋１行の信号を順次水平出力線に接続し、出力アンプ３０ｃに送る。すなわち、制御信号１６ｃ，１６ｄをオンして、第０列の信号を水平出力線に接続し、出力アンプ３０ｃに送る。次に制御信号１６ｇ，１６ｈをオンして、第１列の信号を水平出力線に接続し出力アンプ３０ｃに送る。以降これを最終列まで繰り返す。これにより出力アンプ３０ｃからは、第ｎ＋１行の画素出力が順次送られ、信号レベルからダークレベルを減算して所定ゲインを乗じた信号が出力されることとなる。

出力アンプ３０ｃでは、各画素間でのダークレベルと信号レベルの差を取ることでソース・フォロアのスレッシュホールド電圧Ｖｔｈのバラツキによる固定パターンノイズ（ＦＰＮ）やリセットスイッチ３のリセット時に発生するＫＴＣノイズをキャンセルする。これにより、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。以上で第ｎ行および第ｎ＋１行の２行分の信号の読み出しを終えたこととなる。

ここまで説明してきたように、水平転送動作は第２信号蓄積部２０の出力を水平出力線に順次接続していく動作であり、動作に必要な回路は第２信号蓄積部２０の保持容量２０ｂのみである。第２信号蓄積部２０の転送スイッチ２０ａ以前の回路は、転送スイッチ２０ａをオフにしていれば、水平転送動作とは無関係である。

したがって水平転送動作中に、次の行（第ｎ＋２行および第ｎ＋３行）の垂直転送動作を同時に行うことが可能である。このタイミングおよび先に説明した水平転送動作のタイミングを水平同期信号ＨＤを含めて図４に示す。

まず読み出し動作に切り替わった後、最初の水平同期信号ＨＤが現れたとする。この第１ＨＤ期間と次の第２ＨＤ期間の２ＨＤ期間で、先頭行である第０行と、次行の第１行の画素信号を第１信号蓄積部１５まで転送する垂直転送動作、および第２信号蓄積部２０まで転送する蓄積部間転送動作を行う。この動作は２ＨＤ期間の時間内で完了すれば良い。

一方、この第１ＨＤ期間は偶数行の水平転送動作を行う期間であるが、この時点では第２信号蓄積部２０には有効な信号が転送されていないので、読み出し動作は実行しなくても良いし、実行しても出力を無視すれば良い。また、第２ＨＤ期間は同様に奇数行の水平転送動作を行う期間であるが、この時点では第２信号蓄積部２０には有効な信号が転送されていないので、読み出し動作は実行しなくても良いし、実行しても出力を無視すれば良い。図４の水平走査回路１６の出力の波形を点線で表記する。

第３ＨＤ期間になって、やっと第１および第２ＨＤ期間に第２信号蓄積部２０まで転送した画素信号のうち偶数行（第０行）の読み出し動作が実行できる。さらに第４ＨＤ期間に奇数行（第１行）の読み出し動作が実行できる。このときの水平走査回路の出力の波形として先頭２列のタイミングを記載する。同時に第３ＨＤ期間、および第４ＨＤ期間には、並行して第２行および第３行の画素信号を第１信号蓄積部１５まで転送する垂直転送動作、および第２信号蓄積部２０まで転送する蓄積部間転送動作（それぞれ時間ＨＢＬＫ１，ＨＢＬＫ２を要する）を行う。このような動作を最終行まで繰り返すことで全画素信号の読み出しが完了する。

本実施形態では、第１信号蓄積部１５と、第２信号蓄積部２０を持ち、第１信号蓄積部１５の出力変化が、第２信号蓄積部２０の出力に影響しないような回路構成としている。そのため、画素信号を第１蓄積部１５まで転送する垂直転送動作と、水平転送動作を同時に行うことが可能となる。なお、蓄積部間転送動作期間中は、出力が確定していないので同時に水平転送を行うことが不可能であるため、水平転送動作はこの時間を避けて行う必要がある。

しかしながら、蓄積部間転送動作時間（ＨＢＬＫ２）は垂直転送動作時間（ＨＢＬＫ１）や、水平転送時間に比べるとはるかに短い時間で完了する。そのため、蓄積部間動作時間（ＨＢＬＫ２）が独立に増えることのデメリットは少なく、結果として読み出し時間の大幅な短縮が可能となる。

また本実施形態によれば、出力が行毎に順次出力されるため、異なる行の画素出力が同時、あるいは時間差を持って出力されるようなシステムに比べて、信号遅延を補償するためにＦＩＦＯ（First In First Out）メモリ等が不要である。そのため、後段のシステムの回路負荷が軽い特徴がある。

なお、本実施形態において、水平出力線および出力アンプをもう一系統増やし、第ｎ行と、第ｎ＋１行の出力を同時に読み出すようにするには、第２信号蓄積部２０の第ｎ＋１行に対応する出力を新たな水平出力線に接続するよう配線を変更する。そして、水平走査回路出力の、例えば１６ｃ，１６ｄを１６ａ，１６ｂと同じタイミングでオンし、また１６ｇ，１６ｈを１６ｅ，１６ｆと同じタイミングでオンするよう変更するだけでよく、容易に適応可能である。

このような回路構成にすると、さきに述べたように後段にＦＩＦＯメモリ等が必要になるが、２行の同時読み出しが可能となるため、さらに読み出し速度の改善が可能である。この様子を図５に示す。

まず水平転送時間が垂直転送時間に比べて十分長い場合を考えると、２行を同時に読み出す方が単純に２倍読み出し時間が短縮できる。

一方で、水平転送時間が垂直転送時間に比べて短くなってくると、その影響は両者により異なってくる。２行同時読み出し方式の場合には、水平転送時間が垂直転送時間より短くなったところで、最短ＨＤ周期は、垂直転送時間と蓄積部間転送時間の和で制限される。そのため、これより短いＨＤ周期は設定できなくなり、読み出し時間としてもこれが最短時間となる。ただしこのＨＤ期間に２行の読み出しを行っている。

本実施形態の回路では、水平転送時間が垂直転送時間に比べて短くなってくるとそれに合わせて最短ＨＤ周期を短くしていくことが可能である。各ＨＤ周期を等間隔に設定した場合には、最終的に水平転送時間が、
（垂直転送時間（ＨＢＬＫ１）−蓄積部間転送時間（ＨＢＬＫ２））／２
になったところで最短ＨＤ期間は、
（垂直転送時間（ＨＢＬＫ１）＋蓄積部間転送時間（ＨＢＬＫ２））／２
で制限されることとなる。

またこの場合の最短ＨＤ周期の２行分は、先の２行同時読み出し時の最短ＨＤ周期と同じになっていることがわかる。この様子を図６に示す。

すなわち、撮像素子の水平方向画素において、画素の加算や間引き、あるいは水平走査のスキップ等の動作を行い、通常の読み出し方式に比較して大幅に水平転送時間が短くなる読み出し方を行う場合でも本実施形態の方法は有効である。本実施形態では、このような読み出しを行い、かつそのときの読み出し時間をさらに短くしたい場合には、水平出力線や出力アンプ、さらには後段のＦＩＦＯメモリ等のリソースの増大を招くことなく、非常に高速な読み出しが出来る効果があることがわかる。

（第２の実施形態）
図７は本発明の第２の実施形態の撮像素子を示す図である。図７において画素構成、垂直出力線、第１信号蓄積部１５までの構成は、図２に示す第１の実施形態の回路構成と同等である。第１信号蓄積部１５への垂直転送までの動作も同じである。

第１信号蓄積部１５に一時記憶された出力は、順次第３信号蓄積部２１に転送される。第３信号蓄積部２１はバッファアンプ、出力保持容量２１ｂ、出力転送スイッチ２１ａからなるサンプル／ホールド回路で構成されている。制御信号ΦＴ３（２１ｃ）によって、その出力は保持容量２１ｂにホールドされる。第３信号蓄積部２１の保持容量２１ｂは、水平出力線に転送する際に、容量が分割されてしまうので大きな容量であるべき第２信号蓄積部の保持容量に比較すると、はるかに小さい容量で動作可能である。そのため、そのチップ上の面積も非常に小さいもので良い。

第３信号蓄積部２１に一次記憶された出力はさらに第２信号蓄積部２０’に転送される。第２信号蓄積部２０’はバッファアンプ、出力保持容量２０ｂ’、出力転送スイッチ２０ａ’からなるサンプル／ホールド回路で構成されているが、第１の実施形態の場合と異なり、画素の各列に対して、１対の保持容量しか有していない。そのため、制御信号ΦＴ２ｅ（２０ｄ）によって、偶数列の出力が保持容量２０ｂ’にホールドされ、制御信号ΦＴ２ｏ（２０ｅ）によって、奇数列の出力が保持容量２０ｂ’にホールドされる構成となっている。水平走査回路１６から出力される制御信号１６ａ〜１６ｆによって水平出力線に接続され、順次出力アンプ３０ｃへ読み出される。

なお、ここでは説明を簡略化するために画素数を２×２画素として説明しているが、一般に画素領域はさらに大きく、それぞれの回路、制御信号等もそれに対応するものとする。また、一部領域はＯＢ画素領域として遮光した画素が設けられている。。

図８は、図７のＣＭＯＳ型エリアセンサの動作タイミング図である。

全画素リセット期間であるＴ１〜Ｔ２のタイミングで、ΦＴＸ（ｎ）がアクティブになる。ここでは第ｎ行の制御信号しか示していないが、この期間すべての行のΦＴＸがアクティブとなり、全画素のフォトダイオード１の電荷は、転送スイッチ２を介してソースフォロア１０のゲートに転送され、フォトダイオード１はリセットされる。

このあと、時刻Ｔ３で、対象画像の光量を導光する不図示のメカシャッター（１８）が開いて、全画素同時に蓄積を開始する。メカシャッター（１８）はＴ４の時刻に閉じて、このＴ３〜Ｔ４の間の時間がフォトダイオード１の蓄積期間となる。この状態ではフォトダイオード１に信号電荷が蓄積されている。

次に、各ライン毎に読み出し動作がスタートする。以降第ｎ行と第ｎ＋１行の動作について説明する。

時刻Ｔ５に制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋１）がアクティブになり、行選択スイッチ６がオンし、第ｎ行、および第ｎ＋１行目に繋がっている全ての画素の画素アンプ１０で構成されるソース・フォロア回路が動作状態になる。ここで、画素アンプ１０で構成されるソース・フォロアのゲート１１は時刻Ｔ６にΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がアクティブになることにより、リセットスイッチ３がオンとなり、初期化される。即ち、垂直出力線１３Ａ，１３Ｂ、および１３Ａ’，１３Ｂ’にはこのリセット直後のダークレベルの信号が出力される。

時刻Ｔ７でΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がネゲートされた後、時刻Ｔ８にΦＴＮ（ｎ）（１７ａ）がアクティブになる。これにより、転送ゲート１５ｂ，１５ｄ，１５ｂ’，１５ｄ’がオンし、第１信号蓄積部１５にダークレベル出力が保持される。この動作は、第ｎ行および第ｎ＋１行に接続されるすべての画素に対して同時に並列して実行される。

ダークレベルの第１信号蓄積部１５への転送が終了した時刻Ｔ９のあと、時刻Ｔ１０に、ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）をアクティブとすることで、転送スイッチ２をオンとする。これにより、フォトダイオード１に蓄積されていた信号電荷を画素アンプ１０で構成されるソース・フォロアのゲート１１に転送する。このとき、画素アンプ１０で構成されるソース・フォロアのゲート１１は転送されてきた信号電荷に見合う分だけリセットレベルから電位が変動し信号レベルが確定する。

転送が充分に終了した時刻Ｔ１１にて、ΦＴＸをネゲートしたのち、時刻Ｔ１２にΦＴＳ（１７ｂ）がアクティブになる。これにより、転送ゲート１５ａ，１５ｃ，１５ａ’，１５ｃ’がオンし、信号レベルが第１信号蓄積部１５に保持される。この動作は、第ｎ行および第ｎ＋１行に繋がっている全ての画素に対して同時に並列して実行される。ここで、第１信号蓄積部１５は、第ｎ行および第ｎ＋１行に繋がっている全ての画素のダークレベルと信号レベルを保持していることとなる。

次に時刻Ｔ１５にて、第３信号蓄積部２１の転送スイッチ制御信号ΦＴ３（２１ｃ）をオンし、転送動作を実行する。これにより第１信号蓄積部１５に保持されていた信号は、第３信号蓄積部２１に転送される。十分信号が安定する時間を待って、時刻Ｔ１６でΦＴ３をオフし転送動作を終える。この動作は、第１信号蓄積部１５に保持されている第ｎ行および第ｎ＋１行に繋がっている全ての画素信号に対して同時に並列して実行される。

以降２行毎に行われる時刻Ｔ４からＴ１５までを垂直転送期間（ＨＢＬＫ１）と称し、同じく２行毎に行われるＴ１５からＴ１６までを第１蓄積部間転送期間（ＨＢＬＫ３）と称するものとする。

ここではＨＢＬＫ３はＨＢＬＫ１と独立にタイミングを設けているが、ＨＢＬＫ３をＨＢＬＫ１の中に組み込んでも構わないし、ΦＴ３をＳ信号側（信号レベル）、Ｎ信号側（ダークレベル）に分離し、それぞれ独立に制御しても構わない。

次に第３信号蓄積部２１に蓄積された信号の内、第ｎ行の信号を第２信号蓄積部２０’に転送する。時刻Ｔ１７においてΦＴ２ｅがアクティブとなることで、第３信号蓄積部２１の信号の内の第ｎ行の信号のみが第２信号蓄積部２０’に転送される。これにより第２信号蓄積部２０’は、第ｎ行に繋がっている全ての画素のダークレベルと信号レベルを保持していることとなる。

次に第ｎ行の信号に対して時刻Ｔ１８からＴ１９の間に水平転送動作を行う。ここでは、第２信号蓄積部２０’に保持された第ｎ行の全ての画素のダークレベルと信号レベルを第１列から順に最終列まで読み出す動作を行う。すなわち水平走査回路１６は、最初に保持容量２０ｂ’のうち、第ｎ行の信号をまずは制御信号１６ａ，１６ｂをオンにして第０列の信号を水平出力線に接続することにより、出力アンプ３０ｃに送る。次に制御信号１６ｅ，１６ｆをオンにし、第１列の信号を水平出力線に接続する。以降これを順に最終列まで繰り返す。これにより出力アンプ３０ｃからは、第ｎ行の画素出力が順次送られ、信号レベルからダークレベルを減算して所定ゲインを乗じた信号が出力される。

出力アンプ３０ｃでは、各画素間でのダークレベルと信号レベルの差を取ることでソース・フォロアのスレッシュホールド電圧Ｖｔｈのバラツキによる固定パターンノイズ（ＦＰＮ）やリセットスイッチ３のリセット時に発生するＫＴＣノイズをキャンセルする。これにより、Ｓ／Ｎの高いノイズ成分を除去された信号が得られる。

第ｎ行の水平転送が終わったところで、次に第３信号蓄積部２１に蓄積された信号の内の、第ｎ＋１行の信号を第２信号蓄積部２０’に転送する。時刻Ｔ１９においてΦＴ２ｏがアクティブとなることで、第３信号蓄積部２１の信号の内の第ｎ＋１行の信号のみが第２信号蓄積部２０’に転送される。これにより第２信号蓄積部２０’は、第ｎ＋１行に繋がっている全ての画素のダークレベルと信号レベルを保持していることとなる。

次に第ｎ＋１行の信号に対して時刻Ｔ１９以降水平転送動作を行う。ここでは、第２信号蓄積部２０’に保持された第ｎ＋１行の全ての画素のダークレベルと信号レベルを第１列から順に最終列まで読み出す動作を行う。すなわち水平走査回路１６は、最初に保持容量２０ｂ’のうちの第ｎ＋１行の信号を、まずは制御信号１６ａ，１６ｂをオンにすることにより、第０列の信号を水平出力線に接続して、出力アンプ３０ｃに送る。次に制御信号１６ｅ，１６ｆをオンにし、第１列の信号を水平出力線に接続する。以降これを順に最終列まで繰り返す。これにより出力アンプからは、第ｎ＋１行の画素出力が順次送られ、信号レベルからダークレベルを減算して所定ゲインを乗じた信号が出力される。以上で第ｎ行および第ｎ＋１行の２行分の信号の読み出しを終えたこととなる。

ここで各行毎に行われるＴ１７からＴ１８まで、あるいはＴ１９からＴ２０までを第２蓄積部間転送（ＨＢＬＫ２）と称するものとする。便宜上偶数行の信号を転送する場合（Ｔ１７からＴ１８）をＨＢＬＫ２ｅ、奇数行の信号を転送する場合（Ｔ１９〜Ｔ２０）をＨＢＬＫ２ｏと称するものとする。

ここまで説明してきたように、水平転送動作は第２信号蓄積部２０’の出力を水平出力線に順次接続していく動作であり、第ｎ行および第ｎ＋１行の水平転送動作に必要な回路は第３信号蓄積部２１の保持容量２１ｂと、第２信号蓄積部２０’の回路である。すなわち、第３信号蓄積部２１の転送スイッチ２１ａ以前の回路は、転送スイッチ２１ａをオフにしていれば、水平転送動作とは無関係である。また、第３信号蓄積部２１への転送動作（ＨＢＬＫ３）も、第２信号蓄積部２０’の転送スイッチ２０ａ’がオフになっていれば水平転送動作とは無関係であり、同時動作が可能である。

したがって水平転送動作中に、次の行（第ｎ＋２行および第ｎ＋３行）の垂直転送動作の同時実行、あるいは／および水平転送動作中の第３信号蓄積部２１への転送動作の同時実行が可能である。このタイミングを水平同期信号ＨＤを含めて図９に示す。

まず読み出し動作に切り替わった後、最初の水平同期信号ＨＤが現れたとする。この第１ＨＤ期間と次の第２ＨＤ期間の２ＨＤ期間で、先頭行である第０行と、次行の第１行の画素信号を第１信号蓄積部１５まで転送する垂直転送動作（ＨＢＬＫ１）、および第３信号蓄積部２１まで転送する第１蓄積部間転送動作（ＨＢＬＫ３）を行う。この動作は２ＨＤ期間の時間内で完了すれば良い。

なお、この第１ＨＤ期間は偶数行の信号を第２信号蓄積部２０’へ転送した後、水平転送動作を行う期間であるが、この時点では第２信号蓄積部２０’には有効な信号が転送されていないので、読み出し動作は実行しなくても良い。また、実行しても出力を無視すれば良い。また、第２ＨＤ期間は同様に奇数行の信号を第２信号蓄積部２０’へ転送した後、水平転送動作を行う期間であるが、この時点では第２信号蓄積部２０’には有効な信号が転送されていないので、読み出し動作は実行しなくても良い。また、実行しても出力を無視すれば良い。図９の水平走査回路の出力の波形を点線で表記する。

第３ＨＤ期間になって、やっと第１および第２ＨＤ期間に第３信号蓄積部２１まで転送した画素信号のうち偶数行の信号を第２信号蓄積部２０’へ転送した後に偶数行（第０行）の読み出し動作が実行できる。さらに第４ＨＤ期間に奇数行の信号を第２信号蓄積部２０’へ転送した後、奇数行（第１行）の読み出し動作が実行できる。このときの水平走査回路の出力の波形として先頭２列のタイミングを記載する。同時に第３ＨＤ期間、および第４ＨＤ期間には、並行して第２行および第３行の画素信号を第１信号蓄積部１５まで転送する垂直転送動作、および第３信号蓄積部２１まで転送する蓄積部間転送動作（それぞれ時間ＨＢＬＫ１，ＨＢＬＫ３を要する）を行う。このような動作を最終行まで繰り返すことで全画素信号の読み出しが完了する。

本実施形態では、第１信号蓄積部と、第２信号蓄積部を持ち、第１信号蓄積部の出力変化が、第２信号蓄積部の出力に影響しないような回路構成とした。そのため、画素信号を第１蓄積部まで転送する垂直転送動作と、水平転送動作を同時に行うことが可能となる。なお、第２信号蓄積部への転送動作期間中は、出力が確定していないので同時に水平転送を行うことが不可能であるため、水平転送動作はこの時間を避けて行う必要がある。

しかしながら、蓄積部間転送動作時間（ＨＢＬＫ２ｅ、ＨＢＬＫ２ｏ）やＨＢＬＫ３は垂直転送動作時間（ＨＢＬＫ１）や、水平転送時間に比べるとはるかに短い時間で完了する。そのため、蓄積部間動作時間（ＨＢＬＫ２ｏ，ＨＢＬＫ２ｅ、ＨＢＬＫ３）が独立に増えることのデメリットは少なく、結果として読み出し時間の大幅な短縮が可能となる。

また本実施形態によれば、出力が行毎に順次出力されるため、異なる行の画素出力が同時、あるいは時間差を持って出力されるようなシステムに比べて、信号遅延を補償するためにＦＩＦＯ（FirstInFirstOut）メモリ等が不要である。そのため、後段のシステムの回路負荷が軽い特徴がある。

また本実施形態においては、第２信号蓄積部の保持容量を、各画素列あたり１対としたことで、第１の実施形態のように各列あたり２対の保持容量を配置しなければならない場合に比べて、チップ面積的に余裕がある。そのため、より大きな容量を確保することが可能であり、水平転送動作を行う際に水平出力線との間で信号成分が容量分割比で低下する割合を小さくすることが可能となるためＳ／Ｎの良い高品位な信号を出力することが可能となる。

さらに第１の実施形態の回路に比較し、水平走査回路の制御信号の削減等の回路規模削減の効果もある。また高速化に対しても、本実施形態の回路では、水平転送時間が垂直転送時間に比べて短くなってくるとそれに合わせて最短ＨＤ周期を短くしていくことが可能である。

最終的に垂直転送時間と第２信号蓄積部２０’への転送時間（ＨＢＬＫ２）の和が、水平転送時間と第３信号蓄積部２１への転送時間（ＨＢＬＫ３）の和より短くなったところで最短ＨＤ期間は、
（垂直転送時間（ＨＢＬＫ１）＋蓄積部間転送時間（ＨＢＬＫ３））／２
で制限されることとなる。

これは第１の実施形態におけるＨＢＬＫ２と本実施形態におけるＨＢＬＫ３がほぼ同程度の時間であれば、水平転送時間が短くなってきた場合には、ほぼ同じ読み出し時間を達成することが可能であることを示している。

またその場合は、この最短ＨＤ周期の２行分は、先の２行同時読み出し時の最短ＨＤ周期と同じになっていることがわかる。

すなわち、撮像素子の水平方向画素において、画素の加算や間引き、あるいは水平走査のスキップ等の動作を行い、通常の読み出し方式に比較して大幅に水平転送時間が短くなる読み出し方を行う場合でも本実施形態の方法は有効である。本実施形態では、このような読み出しを行い、かつそのときの読み出し時間をさらに短くしたい場合には、水平出力線や出力アンプ、さらには後段のＦＩＦＯメモリ等のリソースの増大を招くことなく、非常に高速な読み出しが出来る効果があることがわかる。

なお本実施形態において、第３信号蓄積部はすべての垂直出力線に配置しているが、一番最初に読み出す行に対応する垂直出力線に対応する第３信号蓄積部は本実施形態の動作を行うにあたって必須ではない。これは第３信号蓄積部への転送動作（ＨＢＬＫ３）実行時に、最初に読み出す行の画素信号は、同時に第２信号蓄積部まで転送すれば実現可能である。

また第１および第２の実施形態において、各列の画素に接続される垂直出力線は２本に限定されるものではなく、これ以上の本数であっても、本実施形態の考え方を適応することが可能である。

Claims (7)

1. 二次元的に配置された複数の画素と、
   前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、
   前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、
   前記第１信号保持部から転送される画素信号を保持する第２信号保持部と、
   前記第２信号保持部に保持された画素信号を水平転送する水平出力線と、
   前記垂直出力線と前記水平出力線の間に設けられ、前記画素信号を増幅するアンプとを備え、
   前記複数の画素から前記垂直出力線に出力される各行の画素信号は、前記第１信号保持部、前記第２信号保持部、および前記アンプを経由して前記水平出力線に転送されるとともに、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする撮像素子。
2. 二次元的に配置された複数の画素と、
   前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、
   前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、
   前記第１信号保持部から転送される画素信号を保持する第３信号保持部と、
   前記第３信号保持部から転送される画素信号を保持する第２信号保持部と、
   前記第２信号保持部に保持された画素信号を水平転送する水平出力線とを備え、
   前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする撮像素子。
3. 前記第３信号保持部から前記第２信号保持部への画素信号の転送動作は、同一行の画素に接続された垂直出力線に対応する画素信号ごとに行われることを特徴とする請求項２に記載の撮像素子。
4. 前記第３信号保持部における画素信号の保持容量は前記第２信号保持部における画素信号の保持容量よりも小さいことを特徴とする請求項２または３に記載の撮像素子。
5. 請求項１ないし４のいずれか１項に記載の撮像素子を有することを特徴とする撮像装置。
6. 二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線と、前記垂直出力線と前記水平出力線の間に設けられ、前記画素信号を増幅するアンプとを備える撮像素子を駆動する方法であって、
   前記複数の画素から前記垂直出力線に出力される各行の画素信号は、前記第１信号保持部、前記第２信号保持部、および前記アンプを経由して前記水平出力線に転送されるとともに、前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする撮像素子の駆動方法。
7. 二次元的に配置された複数の画素と、前記複数の画素の各列における所定行おきに配置された複数の画素がそれぞれ接続された複数の垂直出力線と、前記複数の垂直出力線により前記画素から転送されてきた画素信号を保持する第１信号保持部と、前記第１信号保持部から転送される画素信号を保持する第３信号保持部と、前記第３信号保持部から転送される画素信号を保持する第２信号保持部と、前記第２信号保持部に保持された画素信号を水平転送する水平出力線とを備える撮像素子を駆動する方法であって、
   前記複数の垂直出力線により画素信号を前記画素から前記第１信号保持部に転送している間に、前記第２信号保持部にすでに保持されている画素信号を前記水平出力線により水平転送することを特徴とする撮像素子の駆動方法。

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