JP4597171B2 - 光電変換装置、ｘ線撮像装置、及び該装置を有するシステム - Google Patents

Description

本発明は、光電変換装置及び該装置を有する光電変換システムに関し、更に詳しくは、医療や内部検査などの非破壊検査のためのＸ線検出器やディジタル複写機、電子黒板、ファクシミリ等の事務機器などの画像入力部として適用することができる光電変換装置及び該装置を有する光電変換システムに関する。

現在、医療診断用に用いられるＸ線撮像装置では、Ｘ線を人体に曝射させ、人体を透過したＸ線を可視光に変換させる蛍光体に照射させ、その蛍光をフィルムに露光させるいわゆるフィルム方式が主流になっている。

しかしながら、高齢化社会をむかえつつある日本はもとより 世界的にも病院内での診断効率の向上や、より精度の高い医療機器が強く望まれている。そういった状況の中、従来のフィルム方式でのＸ線撮像装置においては、患者のＸ線画像を医師が得るまでには、途中にフィルムの現像処理工程があるために長い時間を必要とし、時としてはＸ線撮影中に患者が動いてしまった場合や露出があわない場合などに、再度撮影のやり直しが余儀なくされる。これらは病院内での診療の効率向上を妨げる要因であり、また患者の負担が大きく、今後の新しい医療社会を目指していくとき大きな障害となってくる。

近年、医療業界において”Ｘ線画像情報のディジタル化”の要求が高まりつつある。ディジタル化が達成されれば、医師がリアルタイムに最適なアングルでの患者のＸ線画像情報を知ることができ、得られたＸ線画像情報は光磁気ディスクのような媒体を用いて記録、管理することができる。またファクシミリや他の通信方式等を利用すれば、患者のＸ線画像情報は世界中どこの病院にへも短時間に送ることが可能となる。

また、建物の躯体などの物体内部の検査に代表される非破壊検査などにおいても、Ｘ線撮影のための各種機器の設置や必要とする部位の撮影を何度もやり直せるものでもない。しかしながら、フィルム方式の場合、このような検査においても、現像が終了するまで必要部位の撮影が完了したかどうかについてはわからない。また、専門家の判断もフィルム現像が終了したものを見てからになるので必要に応じてその場で別の角度からの撮影の指示や処置の指示を行なうことができない。

したがって、このような分野においてもリアルタイムな所望部位のＸ線画像情報に対する要求は高い。

そこで、最近では”Ｘ線画像情報のディジタル化”の要求に答えるべくＣＣＤ固体撮像素子やアモルファスシリコン光電変換素子をフィルムの代わりに用いたＸ線撮像装置が提案されてきている。

図１は、このようなＸ線撮像装置に適用可能な２次元光電変換装置の一例の等価回路図である。図１では説明を簡単化するため３×３の２次元光電変換装置を表しているが、実際の光電変換装置は、装置の目的にもよるが、更に多数ビットで構成される。

図１において、Ｔ_1-1 ，Ｔ_1-2 ，Ｔ_1-3 ，Ｔ_2-1 ，…，Ｔ_3-3 は夫々スイッチング素子、Ｓ_1-1 ，Ｓ_1-2 ，Ｓ_1-3 ，Ｓ_2-1 ，…，Ｓ_3-3 は夫々光電変換素子、ＳＲ１はシフトレジスタ、ＳＲ２はシフトレジスタ、Ｇ１，Ｇ２，Ｇ３は夫々ゲート駆動配線、Ｍ１，Ｍ２，Ｍは夫々信号配線、Ｃ１，Ｃ２，Ｃ３は夫々読み出し容量、ＲＥＳ１，ＲＥＳ２，ＲＥＳ３は夫々リセットスイッチ、ＣＲＥＳはリセット用の電圧パルス入力部、ＯＰはオペアンプ、Ｃａは蓄積容量（例えば配線に付加される等価的な付加容量）、Ｕ１，Ｕ２，Ｕ３は夫々読出し用のスイッチング素子、Ｎ１，Ｎ２，Ｎ３は夫々スイッチング素子Ｕ１〜Ｕ３のためのゲート駆動用配線、１は光電変換回路部、２は読出し用回路部である。

図１において、光電変換素子Ｓ1-1〜Ｓ3-3に入射した光ｈνは、光電変換素子Ｓ_1-1〜Ｓ_3-3 により光電変換され、光電変換信号電荷として、それぞれの光電変換素子Ｓ_1-1〜Ｓ_3-3 の電極間容量に蓄積される。これらの光電変換信号は、転送用スイッチＴ1-1〜Ｔ3-3及び信号配線Ｍ１〜Ｍ３を通って、並列の電圧出力となる。さらに、読み出し用スイッチ回路部により直列信号となり、外部に取り出される。

図１の光電変換装置の構成例においては、総画素数９ビットの光電変換素子を３ビットずつまとめて３行に分割してある。上述の各動作は、順次この行単位で行われる。

図２は図１に示される光電変換装置の動作の一例を示すタイミングチャートである。

第１行の光電変換素子Ｓ_1-1〜Ｓ_3-3 に入射した光情報（ｈν）は、光電変換され、信号電荷として、Ｓ1-1〜Ｓ1-3それぞれの光電変換素子内の電極間容量に蓄積される。一定の蓄積時間を経過した後、シフトレジスタＳＲ１よりゲート駆動用配線Ｇ1に転送用の第１の電圧パルスをＴ1時間与え、転送用スイッチ素子Ｔ1-1〜Ｔ1-3をオン状態に切り替える。これにより、光電変換素子Ｓ1-1〜Ｓ1-3内の電極間容量（Ｓ1-1〜Ｓ1-3）にそれぞれ蓄えられていた信号電荷が、それぞれ信号配線Ｍ1〜Ｍ3を通って、負荷コンデンサＣ１〜Ｃ3に転送され、各負荷コンデンサＣ１〜Ｃ3の電位Ｖ1〜Ｖ3は、信号の電荷量分だけ高くなる（転送動作）。

続いて、ゲート駆動用配線Ｎ1〜Ｎ3にシフトレジスタＳＲ２より電圧パルスを順次与え、読み出し用スイッチＵ1〜Ｕ3を順次オン状態に切り替えることにより、負荷コンデンサＣ1〜Ｃ3に転送されていた第１行の信号を直列信号に変換し、電圧ホロワ型のオペアンプＯＰによりインピーダンス変換後に３画素分の信号（Ｖout）を、Ｔ3時間の間で光電変換素装置の外部へ出力する（読出動作）。

その後、リセット用スイッチＲＥＳ１〜ＲＥＳ３にリセット用の電圧パルスＣRESをＴ2時間印可して負荷コンデンサＣ1〜Ｃ3をリセットし、次行の読み出し動作に備える（リセット動作）。

以下、シフトレジスタＳＲ２よりゲート駆動用配線Ｇ2、Ｇ3を順次駆動することにより、光電変換素子Ｓ2-1〜Ｓ3-3の全画素のデータを時系列的に出力する。

一般に、エリアタイプ（２次元に光センサが配列されているタイプ）の光電変換装置では、上述のように各行単位で、転送〜読み出し〜リセットの各動作が順次行われるため、光電変換装置からの画像信号は、図２中Ｖoutに示されるように間欠的に出力される。すなわち、１行を読みとるために必要な時間はＴ1＋Ｔ3＋Ｔ2となり、全ビットを読みとるためには図１に示した３×３の２次元光電変換装置の場合、その３倍の時間が必要となる。例えば医療用のＸ線撮像装置の光電変換装置部の大きさは、肺部の部分を撮影するＸ線撮像装置を例にとると、４０ｃｍ×４０ｃｍ程度必要と言われており、仮に１００μｍの画素ピッチで形成するとなると、総画素数としては４０００×４０００で１６００万画素と膨大な画素数になる。単純に図１に示される構成で読み取り動作を行うとすると４０００×（Ｔ1＋Ｔ2＋Ｔ3）の時間が必要となる。実際にはＴ3に必要な時間が大きくなるために、読み出し用回路部を複数個（Ｎ個）設け、Ｎ個並列に読み取り走査をすることにより４０００×｛（Ｔ1＋Ｔ2＋Ｔ3）／Ｎ｝の時間で全画素を読みとる構成が一般的である。

しかしながら、そういった構成にしたとしても、１行の画素（＝４０００／Ｎ個）の読み取りを行うために必要な時間は、転送〜読み出し〜リセットの各動作が順次行われる従来の光電変換装置では、転送時間Ｔ1とリセット時間Ｔ2が各行の画素を読みとる際に毎回必要となるために、特に多画素数の光電変換装置の走査時間は予想以上にかかる場合があるという問題点を有していた。特に、転送用スイッチング素子（Ｔ1-1〜Ｔ3-3）をコスト的効果の高いアモルファスシリコン（以下、「ａ−Ｓｉ」と称する）ＴＦＴ（Thin Film Transistor）で構成する場合、そのスイッチング性能が単結晶シリコンを材料にしたスイッチ素子に比べて充分でないために、光電変換装置のより一層の高速読み取り化という点で改善し得る課題を有している。

負荷コンデンサは図１中に読出容量Ｃ1〜Ｃ3と容量素子として表記されているが、実際上は、別途素子を設けなくともよく、スイッチング素子Ｔ1-1〜Ｔ3-3のゲート電極と信号配線Ｍ1〜Ｍ3側の電極とで形成される電極間容量（Ｃgs）で構成される。例えば、負荷コンデンサ（読出容量）Ｃ1の容量は、第１行のＳ1-1の信号電荷を転送する場合、信号配線Ｍ1に寄生するスイッチング素子Ｔ1-1、Ｔ2-1とＴ3-1のＣgsの和になる。同様に、例えば第２行のＳ2-2の信号電荷を転送する場合、Ｃ２の容量値は信号配線Ｍ1に寄生するスイッチング素子Ｔ1-2、Ｔ2-2とＴ3-2のＣgsの和になる。言うなれば、どの光電変換素子の信号電荷を転送するにしても、負荷容量値（Ｃ１〜Ｃ３）はスイッチング素子のＣgsの３個分の容量が付加されることになる。

同様にして、４０００×４０００画素の２次元光電変換装置を構成する場合、マトリクス内の各信号線の負荷容量は、Ｃgs×４０００の容量を有することになる。一方、読み出し用回路部におけるスイッチング素子ＲＥＳ１〜ＲＥＳ３により、負荷容量の信号電荷を直列変換する際にアナログ演算増幅器（オペアンプ）ＯＰの入力に寄生される入力容量（図１内のＣａ）に事実上転送されることになる。転送用スイッチング素子をａ−Ｓｉで形成する場合、Ｃgs×４０００の負荷容量＞＞Ｃａであるために負荷容量の信号電位はほとんど低減することなくインピーダンス変換される。

また、シフトレジスタＳＲ２により制御されるスイッチング素子（Ｕ１〜Ｕ３）を介して負荷容量（Ｃ１〜Ｃ３）からオペアンプＯＰ側へ転送動作を行う際に、スイッチング素子内のキャリアの熱的擾乱により発生する熱雑音によって光電変換装置としてのＳ／Ｎを低下させる場合があるという問題点が生ずることがある。この熱雑音電圧の実効値Ｖｊは、一般に、Ｖｊ＝（４ＫＴＲＢ）^1/2 （Ｖｒｍｓ）で与えられる。ここで、Ｋはボルツマン定数１.３８×１０^-23（Ｊ／Ｋ）で、Ｔは絶対温度（Ｋ）、Ｂは系の周波数帯域幅（Ｈｚ）である。また、Ｒは抵抗で発生する熱雑音であればその抵抗値（Ω）である。この系の場合は、スイッチング素子のオン抵抗値（Ω）と考えてよい。

また、マトリクス側の容量（Ｃgs×４０００）をＣL、オペアンプＯＰ側の入力容量をＣａとすれば、熱雑音電圧Ｖｊ＝（４ＫＴＲＢ）^1/2（Ｖｒｍｓ）において、周波数帯域幅Ｂ＝１／（４Ｒ（ＣL‖Ｃａ））で近似され、Ｖｊ＝（４ＫＴＲ／（４Ｒ（ＣL‖Ｃａ）））^1/2＝（ＫＴ／（ＣL‖Ｃａ））^1/2となる。ここで、ＣL‖ＣａはＣLとＣａの直列合成容量である。

因みに、電荷量で表せば、Ｑｊ＝ＣＶ＝（ＫＴ／（ＣL‖Ｃａ））^1/2（Ｖｒｍｓ）となる。すなわち、こういった系において発生する熱雑音電圧Ｖｊは、ボルツマン定数Ｋ、温度Ｔ、容量Ｃ（＝ＣL‖Ｃａ）でのみにより決定され、一般的にＫＴＣノイズと呼ばれている。以後、断りのないかぎり熱雑音電圧を「ＫＴＣノイズ」と称することにする。このＫＴＣノイズは、単純化すれば（ＫＴ／（ＣL‖Ｃa））^1/2（Ｖｒｍｓ）で与えられる。ＣL＞＞Ｃaであるため、ＫＴＣノイズは、ほぼ（ｋＴ／Ｃa）^1/2で決定される。この種のノイズを低減させるためには、Ｃaを大きくすればよいが、集積回路（ＩＣ）内で形成される容量を大きくするにも限界がある。

同様に、負荷容量をリセット用スイッチＲＥＳ１〜ＲＥＳ３によりリセット電位にリセットする際においてもＫＴＣノイズが発生し、光電変換装置としてのＳ／Ｎを低下させる問題点を有する。このリセット時におけるＫＴＣノイズは（ＫＴ／ＣL）^1/2（Ｖ）で与えられる。転送時に発生するＫＴＣノイズ及びリセット時に発生するＫＴＣノイズは、光電変換装置のランダムノイズとして現れる。特に、医療用のＸ線撮像装置のように、高精細、高階調情報を得ようとした場合は、複写機や電子黒板等の事務機にくらべＳ／Ｎ比の高い光電変換装置が必要であり、ＫＴＣノイズが大きな問題となる場合がある。

光電変換回路部において、光電変換素子１個の電極間容量値をＣS、マトリクス信号配線での負荷容量値をＣL、光電変換素子で光電変換された蓄積信号電荷総量をＱとすると、転送用スイッチング素子で転送された後のマトリクス信号配線上の負荷容量ＣLの信号電位ＶはＶ＝Ｑ／（ＣS＋ＣL）で与えられる。１個の電極間容量ＣSは４０００個の電極間容量Ｃgsで形成される負荷容量ＣLに比べて非常に小さいため、実際はＶ＝Ｑ／ＣLで近似される。電極間容量Ｃgsを持つスイッチング素子をａ−Ｓｉ半導体薄膜で構成する場合、薄膜の製造上における膜厚がばらつくことにより、装置ごとに負荷容量ＣLの容量値に個体差が生じて、出力の大きい装置や出力の小さい装置が生産されるといった問題点が生じることがある。これに対処するために、システムを構成する際、汎用のオペアンプを付加しゲインを調整するといった処置が行われるが、上述の例では、汎用アンプがＮ個必要となり、調整行程をあわせて考慮すると装置のコストアップにもなる。

また、Ｎ個の読み取り用回路部（ＩＣ）は、医療機器などのように、特に高Ｓ／Ｎ比が要求される医療機器においては、耐ノイズ性の観点からも信号配線を長く引き延ばすのは好ましくなく、光電変換回路部の近傍に必要な回路が実装されるのが望ましい。しかし、多数（Ｎ個）のＩＣを設けた場合、その発熱が光電変換回路部の温度を上昇させる場合がある。特にスイッチング素子がアモルファスシリコンＴＦＴである場合、ＯＦＦ時の暗電流が大きくなると言われており、ＩＣの発熱が光電変換装置としての固定パターンノイズを増加させるといった問題点が発生する場合もある。

例えば医療用Ｘ線撮像装置の光電変換装置部を固体撮像装置で構成する場合、光電変換素子を含む装置全体に求められるノイズ量は、仮にフィルム方式以上の画質を得ようとするならば、信号のダイナミックレンジに対して１／１００００以下と言われている。すなわち”Ｘ線画像情報のディジタル化”を達成しうるために必要なＡ／Ｄ変換器の性能も１４ビット以上の分解能が要求される。最近では１６ビットのＡ／Ｄ変換器も市販されているが、ビット数増大に伴い変換スピードも低下しているのが現状で、上述したような４０００×４０００画素の光電変換装置を持つＸ線撮像装置に実用的に、現実的に用いられる高速のＡ／Ｄ変換器は１４ビット以上のものは現在のところ存在していない。

本発明は読み出し走査時間を短縮可能にし、高速読取り可能な光電変換装置及び該装置を有する光電変換システムを提供することを目的とする。

また本発明は熱的なノイズ（ＫＴＣノイズ）の発生の少ない、高Ｓ／Ｎの信号読出しを行なうことのできる光電変換装置及び該装置を有する光電変換システムを提供することを目的とする。

上記各種の問題点を解決するため、たとえば、本発明の光電変換装置は、光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、前記読み出し用回路部が複数設けられ、各読み出し用回路部は１行の画素のうち互いに異なる複数の画素からの並列信号に対する前記サンプルホールドと前記読み出しとを並列に行い、複数の前記読み出し用回路部が所定行の前記読み出しを並列に行っている時間内に、前記駆動用回路部は前記所定行と異なる行の前記スイッチ素子を導通させて前記並列信号を複数の前記アナログ演算増幅器で増幅させることを特徴とする。また、光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、前記読み出し用回路部が所定行の前記読み出しを行っている時間内に、前記所定行と異なる行の前記スイッチ素子を導通させて前記並列信号を複数の前記アナログ演算増幅器で増幅させることを特徴とする。

また、たとえば、本発明の光電変換装置は、光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、前記読み出し用回路部が複数設けられ、各読み出し用回路部は１行の複数の画素のうち互いに異なる複数の画素からの並列信号に対する前記サンプルホールドと前記読み出しとを並列に行い、前記転送スイッチ及び容量が所定行の増幅された電気信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の増幅された電気信号のサンプルホールドを開始するまでの間に、複数の前記読み出し用回路部による所定行の並列な前記読み出しと、前記所定行と異なる行の前記スイッチ素子の導通による前記異なる行の複数の画素からの並列信号の増幅と、が時間的に重ねて行われることを特徴とする。また、光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、前記転送スイッチ及び容量が所定行の増幅された電気信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の増幅された電気信号のサンプルホールドを開始するまでの間に、前記読み出し用回路部による所定行の前記読み出しと、前記所定行と異なる行の前記スイッチ素子の導通による前記異なる行の複数の画素からの並列信号の増幅と、が時間的に重ねて行われることを特徴とする。

また、前記読み出し用回路部において、アナログ演算増幅器と転送スイッチとの間で、且つ、前記アナログ演算増幅器の出力端に直列に接続された容量素子と、前記容量素子の端子のうち前記アナログ演算増幅器の出力に接続された端子と反対側の端子に接続されたリセットスイッチと、前記容量素子と前記リセットスイッチとの間に設けられた抵抗素子と、を更に有することは好ましい。

また、前記読み出し用回路部において、前記アナログ演算増幅器と前記サンプルホールド部との間にローパスフィルタ回路を更に有することは好ましい。

本発明によれば、各行の読み出し走査において、転送〜読み出し〜リセットを一つの組とする場合の動作時間に比べ、ほぼ読み出し時間のみで行走査が可能となり、光電変換装置の読み取りにおいて大幅な高速化を可能にする。

さらに、前記光電変換回路部における光電変換素子およびスイッチング素子が、アモルファスシリコン半導体を材料に形成することにより、大面積な光電変換装置を安価に提供することができる。

また、前記読み出し用回路部において、アナログ演算増幅器と転送スイッチとの間で、且つ、前記アナログ演算増幅器の出力端に直列に接続された容量素子と、前記容量素子の端子のうち前記アナログ演算増幅器の出力に接続された端子と反対側の端子に接続されたリセットスイッチと、前記容量素子と前記リセットスイッチとの間に設けられた抵抗素子と、を更に有することにより、前記アナログ演算増幅器のランダムノイズを低減でき、Ｓ／Ｎを大きくすることができる。

また、前記読み出し用回路部において、前記アナログ演算増幅器と前記サンプルホールド部との間にローパスフィルタ回路を更に有することにより、前記アナログ演算増幅器のランダムノイズを低減でき、Ｓ／Ｎを大きくすることができる。

本発明によれば、１行分の読み出し走査時間が、従来のものに比べ大幅に短縮されることになり、高速読み取り可能な光電変換装置及び該装置を用いた光電変換システムを達成することができる。

また前記アナログ演算増幅器の出力端子に交流成分のみを通過させる容量素子を直列接続し、その容量素子を直流再生するためのリセットスイッチを配置させることにより、光電変換回路部のリセット時に発生するＫＴＣノイズによるＳ／Ｎの低下を抑止でき、Ｓ／Ｎの高い光電変換装置及びそのシステムを提供でき、ざらつきのない高品位の画像を得ることができる。

さらに、前記光電変換回路部における光電変換素子およびスイッチング素子をアモルファスシリコン半導体を材料に用いることにより、容易なプロセスで大面積の光電変換装置が安価に提供することができる。

以上述べてきたように、本発明の光電変換装置はスピード、Ｓ／Ｎ、階調性、コストの点において極めて優れており、近年の医療業界や産業界において強く望まれている”Ｘ線画像情報のディジタル化”の要求に答え、高齢化社会をむかえつつある日本はもちろんのこと、全世界中の病院内での診断効率を向上し、また建築物やその他各種部材の非破壊検査等の検査効率とその後の対処効率を向上させることを可能にする。

以下、図面を参照しつつ本発明の内容を各実施形態として詳細に説明する。

（実施形態１）
図３は本発明の第１の実施形態を示す光電変換装置の回路図である。説明を簡単化するために、図においては３×３の合計９画素で構成している。また、図１と同じ部材については同様の記号を用いている。Ｓ1-1〜Ｓ3-3は可視光を受光し電気信号に変換するための光電変換素子であり、Ｔ1-1〜Ｔ3-3は光電変換素子Ｓ1-1〜Ｓ3-3で光電変換された信号電荷を、マトリクス信号配線Ｍ１〜Ｍ３側へ転送するためのスイッチ素子である。Ｇ１〜Ｇ３はシフトレジスタ（ＳＲ１）に接続され且つスイッチ素子Ｔ1-1〜Ｔ3-3に接続されたスイッチのゲート駆動用配線である。マトリクス信号配線Ｍ１には、前述したように、スイッチ素子の電極間容量（Ｃgs）の３個分の容量が転送時において付加されており、図１内では容量素子としての表記をしていない。他のマトリクス信号配線Ｍ２、Ｍ３についても同様である。

光電変換素子Ｓ1-1〜Ｓ3-3とスイッチング素子Ｔ1-1〜Ｔ3-3とゲート駆動配線Ｇ１〜Ｇ３とマトリクス信号配線Ｍ１〜Ｍ３が図中光電変換回路部１０１内に表示されており、図示されていないが、それぞれ１つの絶縁基板上に配置されている。１０２はスイッチ素子Ｔ1-1〜Ｔ3-3を開閉するためのシフトレジスタ（ＳＲ１）で構成される駆動用回路部である。Ａ１〜Ａ３は、マトリクス信号配線Ｍ１〜Ｍ３の信号電荷を増幅し、インピーダンス変換するためのオペアンプであり、図中においては電圧ホロワ回路を構成したバッファアンプとしてのみ記載してある。Ｓｎ１からＳｎ３はオペアンプＡ１〜Ａ３の出力すなわち各マトリクス信号配線Ｍ１〜Ｍ３の出力を読み出し、読み出しコンデンサＣL1〜ＣL3へ転送する転送スイッチである。

読み出しコンデンサＣL1〜ＣL3は、電圧ホロワ回路を構成したバッファアンプＢ１〜Ｂ３を介して読み出し用スイッチＳr1〜Ｓr3により読み出される。１０３は読み出し用スイッチＳr1〜Ｓr3を切り替えるためのシフトレジスタ（ＳＲ２）である。ＣL1〜 ＣL3の並列信号は、Ｓr1〜Ｓr3とシフトレジスタ（ＳＲ２）１０３により直列変換され、最終段の電圧ホロワ回路を構成したオペアンプ１０４に入力され、さらにＡ／Ｄ変換回路部１０５でディジタル化される。ＲＥＳ１〜ＲＥＳ３はマトリクス信号配線Ｍ１〜Ｍ３に付加された容量（３個分のＣgs）に蓄えられた信号成分をリセットするためのリセット用スイッチであり、ＣＲＥＳ端子からのパルスによりあるリセット電位にリセット（図中ではＧＮＤ電位にリセット）される。

また、１０６は光電変換素子Ｓ1-1〜Ｓ3-3にバイアスを与えるための電源である。読み出し用回路部１０７は、バッファアンプＡ１〜Ａ３、転送スイッチＳｎ１〜Ｓｎ３、読み出しコンデンサＣL1〜 ＣL3、バッファアンプＢ１〜Ｂ３、読み出し用スイッチＳr1〜Ｓr3、シフトレジスタＳＲ２、最終段のオペアンプ１０４、リセット用スイッチＲＥＳ１〜ＲＥＳ３で構成されている。

図４は、図３に示される光電変換装置の動作を示すタイミングチャートである。図４を用いて、動作の詳細を説明する。光電変換素子Ｓ1-1〜Ｓ3-3で光電変換された信号電荷は、光電変換素子内で形成されている容量成分に一定の期間だけ蓄積される。第１行の光電変換素子Ｓ1-1〜Ｓ1-3に蓄積されていた信号電荷は、シフトレジスタ（ＳＲ１）１０２のゲートパルス信号Ｇ１によりスイッチング素子Ｔ1-1〜Ｔ1-3がｔ１時間だけ”ＯＮ”し、マトリクス信号配線Ｍ１〜Ｍ３の各配線に形成される容量成分（スイッチング素子Ｔ1-1〜Ｔ3-3のＣgs３個分の容量）に転送される。図４中、Ｍ１〜Ｍ３はその転送の様子を示しており、各光電変換素子内に蓄えられた信号量が異なった場合を示している。すなわち、第１行の光電変換素子（Ｓ1-1からＳ1-3）においては、その出力レベルがＳ1-2＞Ｓ1-1＞Ｓ1-3である。マトリクス信号配線Ｍ１〜Ｍ３の信号出力は、それぞれオペアンプＡ１〜Ａ３によりインピーダンス変換される。

その後、読み出し用回路部内のスッチイング素子Ｓｎ１〜Ｓｎ３が、図４中に示されるＳＭＰＬパルスによりｔ２時間だけ”ＯＮ”し、読み出しコンデンサＣL1〜ＣL3にそれぞれ転送される。読み出しコンデンサＣL1〜ＣL3の信号は、それぞれバッファアンプＢ１〜Ｂ３によりインピーダンス変換される。その後読み出し用スイッチＳr1〜Ｓr3がシフトレジスタ（ＳＲ２）１０３からのシフトパルスＳｐ１〜Ｓｐ３により順次”ＯＮ”することにより、、読み出し用コンデンサＣL1〜ＣL3に転送されていた並列の信号電荷が、直列変換され読み出される。Ｓｐ１、Ｓｐ２、Ｓｐ３のシフトパルスのパルス幅をＳｐ１＝Ｓｐ２＝Ｓｐ３＝ｔ３とすると、この直列変換読み出しに必要な時間はｔ３×３となる。直列変換された信号は最終段のオペアンプ１０４から出力され、さらにＡ／Ｄ変換回路部１０５によりディジタル化される。

図４中に示されたＶｏｕｔはＡ／Ｄ変換回路部に入力される前のアナログ信号を示している。図４に示しているように、第１行のＳ1-1〜Ｓ1-3の並列信号すなわちマトリクス信号配線Ｍ１〜Ｍ３の信号電位の並列信号が、それらの信号の第小に比例してＶｏｕｔ信号上で、直列変換されている。最後に、マトリクス信号配線Ｍ１〜Ｍ３の信号電位はＣＲＥＳパルスがｔ４時間だけ”ＯＮ”することによりリセット用スイッチ素ＲＥＳ１〜ＲＥＳ３を介して一定のリセット電位（ＧＮＤ電位）にリセットされ、次の光電変換素子Ｓ2-1〜Ｓ2-3の第２行の信号電荷の転送に備える。以下同様に第２行、第３行の光電変換された信号が繰り返し読み出される。

ここで、図４から判るように、本発明では、第１行のＣL1〜ＣL3の信号電荷の読み出し動作に必要なｔ３×３の時間範囲内に、第１行のマトリクス信号配線Ｍ１〜Ｍ３の容量のリセット動作と、第２行の光電変換素子Ｓ2-1〜Ｓ2-3のゲートパルスＧ２による転送動作との、二つの動作を行うことができる。すなわち１行の読み出しに必要とされる時間はｔ４＋ｔ１＋ｔ２であり、この時間はほぼ（ｔ３×３）＋ｔ２に等しくすることができる。マトリクス信号配線Ｍ１〜Ｍ３の１本に形成されている容量は、図あにおいては、光電変換素子Ｓ2-1〜Ｓ2-3に接続されたスイッチング素子の電極間容量Ｃgsのたかだか３個分である。

しかしながら、前述したように、実際の光電変換素子を構成する場合、１列で数百から数千のビットとなるため、読み出し用コンデンサＣLに比べれば、容量値として非常に大きくなる。そうなるとＳＭＰＬパルスによる転送に必要な時間ｔ２は、ほぼ読み出し用コンデンサＣLの容量値とスイッチ素子Ｓｎｘ（ｘ：１〜３）のオン抵抗値の積で決定される時定数の数倍の時間で十分となる。読み出し用回路部１０７を通常の結晶シリコンを基板材料にした集積回路（ＩＣ）で構成すれば、ｔ２の時間はｔ１、ｔ３、あるいはｔ３×３の各時間に比べ十分短い時間で動作させることができる。

すなわち、１行の光電変換素子の信号電荷を読みとるのに必要な時間は、ほぼｔ４＋ｔ１＝ｔ３×３に設定することができる。このことは、前述した例の場合は、１行の読み出しには、（光電変換素子からマトリクス信号配線への転送に必要な時間ｔ１）＋（マトリクス信号配線の信号を読み出すのに必要な時間ｔ３×３）＋（マトリクス信号配線の容量成分をリセットするのに必要な時間ｔ４）の時間が必要であったのに対し、本実施形態においては、（マトリクス信号配線の信号を読み出すのに必要な時間ｔ３×３）の時間で１行を読み出すことが可能であり、光電変換装置としての読み取りスピードが大幅に短縮されることになる。

図５（ａ）は、光電変換素子及びスイッチング素子をアモルファスシリコン半導体薄膜を用いて構成した時の光電変換回路部の概略的上面図である、図５（ｂ）は、図５（ａ）中Ａ−Ｂにおける概略的断面構成図である。光電変換素子３０１及びスイッチング素子３０２（アモルファスシリコンＴＦＴ、以下単にＴＦＴと記す）は、同一基板３０３上に形成されており、光電変換素子３０１の下部電極は、ＴＦＴ３０２の下部電極（ゲート電極）と同一の第１の金属薄膜層３０４で共有されており、光電変換素子３０１の上部電極は、ＴＦＴ３０２の上部電極（ソース電極、ドレイン電極）と同一の第２の金属薄膜層３０５で共有されている。また、第１、第２の金属薄膜層は、光電変換回路部内の、ゲート駆動用配線３０６、マトリクス信号配線３０７も共有している。図５（ａ）においては、画素数として２×２の計４画素分が記載されている。図５（ａ）中、ハッチング部は、光電変換素子の受光面である。３０９は光電変換素子にバイアスを与える電源ラインである。また、３１０は光電変換素子３０１とＴＦＴ３０２を接続するためのコンタクトホールである。

ここで、本実施形態における光電変換回路部の形成方法を説明する。まず、絶縁基板３０３上にスパッタ法や抵抗加熱法によりクロム（Ｃｒ）を第１の金属薄膜層３０４を約５００オングストローム蒸着し、フォトリソグラフィーによりパターニングし、不必要なエリアをエッチングする。この第１の金属薄膜層３０４は光電変換素子３０１の下部電極及びスイッチング素子３０２のゲート電極となる。次に、ＣＶＤ法により、同一真空内でａーＳｉＮｘ（３１１）、ａ−Ｓｉ：Ｈ（３１２）、Ｎ⁺層（３１３）をそれぞれ、３０００、５０００、１０００オングストロームづつ順次積層させる。これらの各層は、光電変換素子３０１の絶縁層／光電変換半導体層／ホール注入阻止層であり、そしてスイッチング素子３０２（ＴＦＴ）のゲート絶縁膜／半導体層／オーミックコンタクト層となる。

また、第１の金属薄膜層３０４と第２の金属薄膜層３０５とのクロス部（図５（ａ）３１４）の絶縁層としても利用される。各層の膜厚は上記厚さに限らず光電変換装置として使用する電圧、電荷、光電変換素子受光面の入射光量等により最適に設計される。少なくとも、ａ−ＳｉＮｘは、エレクトロンとホールが通過できず、また、ＴＦＴ３０２のゲート絶縁膜として十分機能できる５００オングストローム以上が望ましい。各層を堆積した後、コンタクトホール（図５（ａ）３１０参照）となるエリアをＲＩＥまたはＣＤＥ等でドライエッチングし、その後、第２の金属薄膜層３０５としてアルミニウム（Ａｌ）をスパッタ法や抵抗加熱法で約１００００オングストローム堆積させる。さらにフォトリソグラフィーによりパターニングし、不必要なエリアをエッチングする。

第２の金属薄膜層は光電変換素子３０１の上部電極、スイッチングＴＦＴ３０２のソース、ドレイン電極、その他の配線等となる。また第２の金属薄膜層３０５の成膜と同時にコンタクトホール部３１０で上下の金属薄膜層が接続される。更に、ＴＦＴ３０２のチャネル部を形成するために、ソース電極、ドレイン電極間の一部をＲＩＥ法でエッチングし、その後、不必要なａーＳｉＮｘ層、ａ−Ｓｉ：Ｈ層、Ｎ⁺層をＲＩＥ法でエッチングし各素子が分離される。これで、光電変換素子３０１、スイッチングＴＦＴ３０２、他の配線類（３０６、３０７、３０９）、コンタクトホール部３１０が形成される。図５（ｂ）の概略的断面図においては２画素分のみしか図示されていないが、多数の画素が同時に絶縁基板３０３上に形成されることは言うまでもない。

最後に、耐湿性向上の目的として、各素子、配線類をＳｉＮｘのパッシベーション膜（保護膜）３１５で被覆する。以上の説明の通り、光電変換素子、スイッチングＴＦＴ、配線類が同時に堆積された共通の第１の金属薄膜層、ａーＳｉＮｘ、ａ−Ｓｉ：Ｈ、Ｎ⁺層、および第２の金属薄膜層と各層のエッチングのみで形成される。

以上述べたようなアモルファスシリコン半導体を主たる材料にしたプロセスを用いれば、光電変換素子、スイッチング素子、ゲート駆動用配線、マトリクス信号配線を、同一基板上に同時に作製することができ、大面積の光電変換回路部が容易に、しかも安価に提供することができる。

一般にアモルファスシリコンＴＦＴは、結晶シリコンのスイッチ素子にくらべ、その材料としての電子の移動度が低いために、ＯＮ抵抗が著しく大きくなる。例えば、上記プロセスにより作製したチャネルサイズ（Ｗ／Ｌ）：５０μｍ／１０μｍのＴＦＴのＯＮ抵抗は、１２Ｖのバイアス（Ｖｇｓ）の印加により８メガオームと非常に大きい値になる。このＴＦＴを用い図５（ａ）、図５（ｂ）に示されるような光電変換回路部を画素ピッチ１００μｍで構成すると、光電変換素子内で形成される容量成分は２〜３（ｐＦ）となり、光電変換素子からマトリクス信号配線への転送に必要な時間は、時定数τとしておおよそ２０（μｓｅｃ）必要となる。転送を十分に行うためには、その時定数の数倍の時間が必要となる。仮に４τの時間を設けるとすると、ＴＦＴの駆動用ゲートパルスのパルス幅は８０（μｓｅｃ）となる。

上記ＴＦＴの１個のＣgsは０.０５（ｐＦ）程度であり、１行の画素数を４０００個に設定した場合、マトリクス信号配線１本に形成される容量成分は、４０００×Ｃgs＝２００ （ｐＦ）である。図３で示される読み出し用回路部内のリセット用スイッチ素子（ＲＥＳ１〜ＲＥＳ３）のＯＮ抵抗は、読み出し用回路部がＩＣ（結晶シリコン）であれば数百オームから数キロオーム程度には容易に作製でき、そのリセットに必要な時定数τ_Rは、 配線の抵抗成分を無視できれば、１（μＳＥＣ）にも満たない。しかしながら、そのリセット動作におけるリセット電流の通過経路はＴＦＴのＣｇｓを介しゲート駆動配線（第３図でいえばＧ１、Ｇ２、Ｇ３）を流れることになる。ゲート駆動配線の材料としてクロムを用い、図５（ａ）、図５（ｂ）に示されるような構成で光電変換回路部を構成すれば、その配線による抵抗値は高くなることが予想される。

抵抗値を低減するために配線幅を太くすれば、１００（μｍ）×１００（μｍ）の画素領域に対する光電変換素子の受光面の占有面積が低下し信号量が確保できなり、また配線膜厚を厚くすれば保護膜３１５のカバレッジ性が低下し信頼性が懸念される。従って、おおよそ配線幅１０（μｍ）、配線膜厚１０００（Ａ）程度が設計上妥当なところである。

ゲート駆動配線にクロムを用いた場合そのシート抵抗はおよそ２オーム／□であり、そして配線長は、上述の例では４０００（画素）×１００（μｍ）でおおよそ４０（ｃｍ）以上になり、配線の抵抗としては８０（キロオーム）にもなる。そうなるとマトリクス信号配線に形成された約２００（ｐＦ）の容量をリセットするのに必要な時間は、τ_R＝１（μｓｅｃ）では足りなくなる。実際のリセット動作では、２次元的な分布定数回路になり、単純にＣＲ時定数では表すことはできないが、十分にリセットするためには２００（ｐＦ）×８０（ｋΩ）＝１６（μｓｅｃ）の数倍の時間が必要とされ、駆動用ゲートパルス幅８０（μｓｅｃ）とほぼ同等の時間が必要となる。

また、４０００画素分のマトリクス信号配線が接続される読み取り用回路部（ＩＣ）は１個のＩＣで構成した場合、ＩＣのサイズが非常に大きくなりＩＣ自身の歩留まりが低下する。また、１個のＩＣでは１行＝４０００画素分のデータを直列読み出しするために非常に時間がかかりすぎる。従って、読み出し用回路部は、適当な数：Ｎ個に分割され、Ｎ個同時に動作される。例えば、Ｎは光電変換素子からマトリクス信号配線への転送時間（ｔ１）とマトリクス信号配線のリセット時間（ｔ４）の和の時間（ｔ１＋ｔ４）で直列変換され得るように設定される。上述の例でいえば、転送時間ｔ１：８０（μｓｅｃ）＋リセット時間ｔ４：８０（μｓｅｃ）＝１６０（μｓｅｃ）、直列変換する変換レート（シフトレジスタ２のＳｐのパルス幅：ｔ３）を１.６（μｓｅｃ）にすれば、１００画素分を入力できる読み出し用回路部をＮ＝４０個用意することになる。

この例でいえば、１行の読み取りに必要な時間がｔ１＋ｔ４＋（ｔ３×１００）＝３２０（μｓｅｃ）であったのに対し、本発明においては、１行の読み取りに必要な時間は、ｔ３×１００＝１６０（μｓｅｃ）と実質上２倍の高速化が図れることになる。

また、光電変換装置の使用上、高速化を必要としない場合、従来と同じ読み取り速度でも、転送時間ｔ１やリセット時間ｔ４を長く設定できるため、より十分な転送、リセットが可能になる。

また、読み出し用回路部におけるｔ３は、結晶シリコンの通常のＩＣであれば、上述の例であるｔ３＝１.６（μｓｅｃ）よりも更に短くすることは容易である。この場合、１行の読み出しに必要な時間はｔｓ＋ｔ４で決定されるため読み出しスピードの点では変化ないが、読み出し用回路部のＩＣの数（Ｎ）は少なくできるため、より安価に光電変換装置を提供できる。

以上述べてきたように、本発明によれば、各行の読み出し走査において、従来の技術で必要不可欠な転送＋読み出し＋リセットの動作時間に比べ、実質上読み出しのみの時間で各行の読み出し走査が可能となり、光電変換装置の読み取りにおいて大幅な高速化が図れる。

（実施形態２）
図６は本発明の第２の実施形態を示す光電変換装置の回路図であり、光電変換回路部が３×３＝９画素で構成されている例である。実施形態１で示された図３と同一の構成部材については同じ符号が記載されており、説明は省略する。図６が、図３と異なるところは、読み取り回路部において各マトリクス信号配線に接続されたバッファアンプＬ１〜Ｌ３が、抵抗Ｒ１、Ｒ２で決定される増幅率Ｇを持った非反転増幅器に変更されている点にある。そして、図６中では表していないがバッファアンプＬ１〜Ｌ３のオペアンプは、他のアンプに比べて非常に低ノイズ性能に関して優れている。増幅率は１＋（Ｒ２／Ｒ１）になる。

一般に、オペアンプはランダムな電圧性のノイズを発生させ、それは内部で構成されるトランジスタ、特に初段のトランジスタで発生するノイズが支配的となる。例えば初段部がバイポーラトランジスタで構成した場合、そのベース抵抗に発生する熱雑音がオペアンプのノイズ量を決定すると言われている。そのノイズ量は、一般に単位帯域幅に対して表され、その単位は（Ｖｏｌｔ／（Ｈｚ）^1/2）となる。図６で示されるようにオペアンプを非反転増幅器として用いる場合、動作させる周波数帯域に応じてノイズ量も、１＋（Ｒ２／Ｒ１）倍される。以下、オペアンプで発生するノイズを、増幅率倍する前のノイズ値すなわち入力換算雑音電圧として考え、Ｖｎ（Ｖ／（Ｈｚ）^1/2）で表すことにする。

本実施形態においては、図６で示されるオペアンプ（Ｌ１〜Ｌ３）のＶｎをある一定値以下に設定する。ある一定値とは、光電変換回路部１０１内でスイッチング素子Ｔ1ー1〜Ｔ3ー3を介した転送動作時に発生するいわゆるＫＴＣノイズによるノイズ値である。すなわち、読み取り用回路部の初段のオペアンプ部（Ｌ１〜Ｌ３）で発生するノイズ量は、光電変換回路部１０１内で発生するＫＴＣノイズ量以下に設定してある。どちらのノイズも、原理上発生し得る真性ノイズであり、設計上”零”にすることはできない。

次に、第１の実施形態でも説明した４０００×４０００＝１６００万画素数を有する光電変換装置を例にとり、それぞれのノイズを概算する。ａ−ＳｉＮｘ、ａ−Ｓｉ、Ｎ⁺の各層をそれぞれ３０００、５０００、１０００オングストローム積層し、画素ピッチを１００μｍで構成した場合、光電変換素子Ｓ1ー1〜Ｓ3ー3内の容量（Ｃ１）は約３ｐＦ、マトリクス信号配線Ｍ１〜Ｍ３の１本の読み出し容量（Ｃ２）はＣｇｓ×４０００で２００ｐＦである。スイッチング素子（ＴＦＴ）Ｔ1ー1〜Ｔ3ー3で転送動作を行った際に発生するＫＴＣノイズ（Ｔｎ）は、マトリクス信号配線Ｍ１〜Ｍ３の容量Ｃ２上の電圧ノイズとして求めると、Ｔｎ＝（Ｋ×Ｔ×（Ｃ１‖Ｃ２））^1/2／（Ｃ１＋Ｃ２）である。但し、Ｋ：ボルツマン定数（１.３８×１０^-23(Ｊ／Ｋ)）、Ｔは絶対温度、Ｃ１‖Ｃ２はＣ１とＣ２の直列合成容量である。

このノイズＴｎは統計確率学的にガウス分布を示し、実効ノイズ電圧値（Ｖｒｍｓ）で表される。室温（３００Ｋ）におけるＴｎを計算するとＴｎ＝０.５５（μＶｒｍｓ）である。一方、オペアンプＬ１〜Ｌ３で発生するノイズは、扱う周波数帯域Ｂにより異なる。第１の実施形態で説明したように、転送時間を８０（μｓ）＋リセット時間を８０（μｓ）とすれば、オペアンプには、（１／１６０（μｓ））＝６.２５（ｋＨｚ）の信号が入力されたことになる。仮に、その４倍の２５（ｋＨｚ）の周波数帯域Ｂでオペアンプを動作させることにより、転送された光電変換信号およびを光電変換回路部内で発生したＫＴＣノイズが十分に（Ｇ倍）に増幅される。

加えて、動作周波数帯域で発生するオペアンプ入力部の実効ノイズＡｎ（＝Ｖｎ×Ｂ^1/2）もＧ倍に増幅されることになる。オペアンプで発生するノイズＡｎと光電変換回路部１０１内におけるＫＴＣノイズＴｎは互いに独立したノイズであり、双方のノイズをあわせたアンプ入力部における実効ノイズＪｎはＪｎ＝（Ａｎ²＋Ｔｎ²）^1/2で表され、アンプ出力端子における実効全ノイズは、Ｊｎ×Ｇとなる。

ここで、Ａｎ＞＞Ｔｎになると、ＪｎはＡｎで決定されることになり光電変換装置としてのＳ／Ｎが不利になる。従ってＡｎ＝ＴｎまたはＡｎ＜Ｔｎが望ましい。前述の例で周波数帯域Ｂ＝２５（ｋＨｚ）とした場合、オペアンプの入力換算雑音電圧Ｖｎは、Ｔｎ≧（Ｖｎ×Ｂ^1/2）（＝Ａｎ）から、３.５（ｎＶ／（Ｈｚ）^1/2）以下が望ましい。Ｖｎ＝３.５（ｎＶ／√Ｈｚ）とした場合、アンプの実効ノイズがＫＴＣノイズＴｎと等しくなり、アンプ入力部における両者あわせた実効ノイズＪｎは、Ｊｎ＝（Ｖｎ²＋Ｔｎ²）^1/2より、Ｔｎの√２倍になる。すなわち、上述の例においては、Ｊｎ＝０.５５×２^1/2＝０.７８（μＶｒｍｓ）となる。

本実施形態における光電変換装置をＸ線撮像装置に用いて、従来のフィルム方式に匹敵する画像を得る場合、装置として求められるＳ／Ｎ比は非常に高く、一般にＳ／Ｎ＝１００００倍以上が必要であるといわれている。ここで、２次元状に光電変換素子が配列された光電変換装置をＸ線撮像装置に用いる一例について、まず説明する。

図７は、２次元の光電変換装置を用いて構成された医療用のＸ線検出装置の概略断面図である。Ｘ線源１５０１を出射したＸ線は人体などの検体１５０２（患者の患部や物体の検査箇所）に照射され、肺部、骨部、病巣といった体内情報、あるいは構造体、内容空間といった内部情報に対応したＸ線が、グリッド板１５０３に向かう。グリッド板１５０３は検体内での散乱Ｘ線を蛍光体１５０４や光電変換装置１５０６に照射されるのを防ぐ目的で配置されており、鉛のようなＸ線を吸収する吸収物質１５０７とアルミニウムのようなＸ線を透過する透過物質１５０８とで構成されている。グリッドを通過したＸ線は、波長変換体であるＸ線可視変換蛍光体１５０４に照射され、そこで可視光など光電変換素子の感度を有する範囲の波長に変換される。Ｘ線可視変換蛍光体１５０４からの蛍光は、光電変換装置１５０６で光電変換される。なお、図７中、１５０９は光電変換素子、１５１０はスイッチング素子であり、１５１１は光電変換素子１５０９、スイッチング素子１５１０を保護する保護膜である。１５１２は光電変換素子１５０９、スイッチング素子１５１０を配置する絶縁基板である。

ところで、図７で示されるように、Ｘ線可視変換蛍光体１５０４を光電変換装置１５０６に密着させた場合、光電変換素子１５０９の受光面で得られる照度は最大となり、その時の照度は、用いる蛍光体やＸ線源の線量にも依存するが、数（Ｌｘ）程度の照度を確保できる。１（Ｌｘ）の光で光電変換素子１５０９に流れる光電流は、前述した４０００×４０００の光電変換装置の例であれば１個の光電変換素子で約５（ｐＡ）であり、その光電流を５００（ｍｓｅｃ）の期間、光電変換素子内の３（ｐＦ）の容量Ｃ１に蓄積すれば、スイッチングＴＦＴを介した転送後のマトリクス信号配線の２００（ｐＦ）の容量Ｃ２における信号出力Ｓは、５ｐＦ×５００ｍｓｅｃ／（３ｐＡ＋２００ｐＡ）＝１２.３（ｍＶ）となる。マトリクス信号配線の２００（ｐＦ）の容量Ｃ２におけるノイズ値ＪｎはＪｎ＝０.７８（μＶｒｍｓ）であり、実効ノイズＪｎをＮとし、Ｓ／Ｎ比は１２．３（ｍＶ）／０.７８（μＶ）＝１５８００となる。すなわち、Ｘ線撮像装置の光電変換部として十分に機能させることが可能となる。

オペアンプ部のノイズはＶｎのみではなく、例えばＲ１、Ｒ２の抵抗で発生する熱雑音もある。それは、その抵抗値を小さくすることによりＶｎによるノイズに比べ十分に小さくすることが容易である。また、オペアンプには入力部における電流性のノイズ成分（Ｉｎ）が存在する。これはオペアンプの初段のトランジスタを電界効果トランジスタにすることにより、Ｖｎに起因するノイズに対し十分に小さくすることが可能である。つまり、オペアンプの持つ入力換算雑音電圧Ｖｎが、光電変換装置としてのＳ／Ｎを大きく左右するために、本発明ではオペアンプのＶｎを規定している。

（実施形態３）
図８は本発明の第３の実施形態を示した光電変換装置の回路図であり、光電変換回路部が３×３＝９画素で構成されている例である。第２の実施形態で示された図６と同一の構成部材については同じ符号が記載されており、説明は省略する。図８が、図６と異なるところは、読み取り回路部においてオペアンプＬ１〜Ｌ３の出力部端子からの出力配線の途中に交流成分のみを通過させる容量素子ＣC1〜ＣC3を接続し、その容量素子を直流再生するためのリセットスイッチＤ１〜Ｄ３を配置した点である。また容量素子ＣC1〜ＣC3にはインピーダンス変換用のバッファアンプＡ１〜Ａ３が接続されている。

また、図９は図８における動作を示したタイミングチャートであり、容量素子ＣC1〜ＣC3、リセットスイッチＤ１〜Ｄ３に関係する動作について特に記載し、他の動作は図４と同様である。図８及び図９を用いて本実施形態の動作について以下に説明する。

ＣＲＥＳは、マトリクス信号配線Ｍ１〜Ｍ３に形成される容量ＣL（図８中で図示していないがＴＦＴＴ1ー1〜Ｔ3-3のＣｇｓ３個分）をリセット電位（ＧＮＤ）にリセットするためのスイッチＲＥＳ１〜ＲＥＳ３のコントロール信号である。Ｐ１はマトリクス信号配線のノード（例えば、図８上Ｐ１と付記）の電位の変化の様子を示している。本来ノードＰ１は、ＣＲＥＳ信号”Ｈｉ”により、リセット電位であるＧＮＤにリセットされなければならない。しかしながら、マトリクス信号配線の容量Ｃ２をリセットする場合、スイッチＲＥＳ２のオン抵抗による熱雑音がいわゆるＫＴＣノイズとして確率的に発生する。そのノイズ量Ｒｎ＝（ＫＴ／Ｃ２）^1/2（Ｖｒｍｓ）である。Ｃ２＝２００ｐＦの前述の例では、Ｒｎ＝４.５５（μＶｒｍｓ）にもなり、前述のＪｎ＝０.７８（μＶｒｍｓ）を上回り光電変換装置のノイズの主因となる。

このノイズ量Ｒｎが、マトリクス信号配線の容量Ｃ２に重畳された状態で読み出しを行えば、当然のことながら光電変換装置としてのＳ／Ｎが低下する。図９の波形Ｐ１において、ＣＲＥＳ”ＯＦＦ”後のリセット電位ＧＮＤからのずれ量（図９で”エラー”と付記）はこのリセット時に発生したＫＴＣノイズによるものである。このノイズもまた、オペアンプＬ１〜Ｌ３により増幅率Ｇ＝１＋（Ｒ２／Ｒ１）倍される。図８中図示していないが、オペアンプＬ１〜Ｌ３の出力には波形Ｐ１のＧ倍の出力が常に現れている。図９におけるＰ２は、アンプＬ２の出力に直列接続された容量素子の対向電極の波形である。すなわち図８に示したノードＰ２の波形を表している。

ここで、ノードＰ２にはリセットスイッチＤ２が接続されており、コントロール信号ＤＲＥＳにより制御される。ＤＲＥＳはＣＲＥＳとほぼ同時に”ＯＮ”し、ＣＲＥＳの”ＯＦＦ”後わずかに遅れてＤＲＥＳが”ＯＦＦ”する。ＤＲＥＳが”ＯＮ”している期間は、ノードＰ２にはリセット電位ＧＮＤが与えられる。ＤＲＥＳが”ＯＦＦ”し、スイッチ素子Ｄ２がハイインピーダンスの状態においてもノードＰ２はＧＮＤ電位にホールドされる。その状態で、例えば転送用ＴＦＴのゲート（Ｇ２）が”ＯＮ”すると光電変換素子Ｓ2-2の容量に蓄えられていた信号電荷がマトリクス信号配線の容量Ｃ２に転送される。

図９の波形Ｐ１にその様子が示されているが、予めＣＲＥＳ終了後にホールドされたリセット時のＫＴＣノイズＲｎが転送動作時においても重畳されている。しかしながら、この転送動作過程でのノードＰ２の波形は、オペアンプＬ１〜Ｌ３でＧ倍されたＲｎの直流成分が容量素子ＣC2によって遮断されるため、光電変換素子の信号によるＣ２の電位の変化分だけがＧ倍されて現れる。すなわち、リセット時のＫＴＣノイズがキャンセルされる結果となる。その後、Ｐ２の出力はＳＭＰＬパルスにより容量素子ＣL2に転送し、ＳＲ２により直列変換されオペアンプ１０４から出力される。この部分の動作は実施形態１で説明した動作と同じである。

以上説明したように、本発明では、読み出し回路部１０７において、オペアンプＬ１〜Ｌ３の出力部端子からの出力配線の途中に交流成分のみを通過させる容量素子ＣC1か〜ＣC3を接続し、その容量素子を直流再生するためのリセットスイッチ１〜Ｄ３を配置させることにより、各マトリクス信号配線に形成される容量のリセット時に発生するＫＴＣノイズを除去することができるため光電変換装置の高Ｓ／Ｎ化が図れ、画質のよい画像が得られる。

（実施形態４）
図１０は本発明の第４の実施形態を示した光電変換装置の回路図であり、光電変換回路部が３×３＝９画素で構成されている例である。第３の実施形態で示された図８と同一の構成部材については同じ符号が記載されており、説明は省略する。図１０が、図８と異なるところは、読み出し用回路部１０７において、外部からの信号によりその増幅率が可変制御できる機能を有するオペアンプＫ１〜Ｋ３が付加されている点である。図１０では外部から増幅率を制御する信号線が４本Ａ１〜Ａ４設けてあり、４通りの増幅率が選択される。図１１は、図１０における増幅率可変のオペアンプＫ１〜Ｋ３の内部の概略的回路図を示している。以下簡単にその機能を説明する。

端子Ａ１，Ａ２，Ａ３，Ａ４は外部から増幅率を選択するための信号を入力するため端子であり、４端子中１端子のみが”Ｈｉ”になることとする。端子Ａ１，Ａ２，Ａ３，Ａ４のいずれかに”Ｈｉ”の信号が入力されることにより、それぞれの端子Ａ１，Ａ２，Ａ３，Ａ４に結線されたスイッチ素子Ｓ１、Ｓ２、Ｓ３、Ｓ４はオンする。どれか一つのスイッチがオンすることにより、オペアンプＫ１〜Ｋ３は非反転増幅器として動作される。例えば、抵抗Ｒ３〜Ｒ７の抵抗値を各スイッチ素子のオン抵抗よりも十分に大きくとり、すべて同じ値Ｒ（Ω）にした場合、Ｓ１がオンすることにより増幅率は１＋１／４＝１.２５倍となり、Ｓ２がオンすることにより増幅率は１＋２／３＝１.６６倍となり、Ｓ３がオンすることにより増幅率は１＋３／２＝２.５倍となり、Ｓ４がオンすることにより増幅率は１＋４／１＝５倍となる。抵抗Ｒ３〜Ｒ７の抵抗値を適当に選択すれば、他の４通りの所望の増幅率を得ることができる。

本実施形態では、４本の制御信号により４通りの増幅率を切り替える例を示したが、何も４本に限定するものではなく、所望の本数の制御信号により増幅率を切り替えてもよい。また、制御端子にマルチプレクサ回路を接続すれば、Ｎ本の外部制御信号により、２^N 通りの切り替えも可能となる。

前述したようなａ−Ｓｉ半導体薄膜の製造上のばらつきによる光電変換出力の個体差が生ずるといった問題点に対して、本発明の光電変換装置は、読み出し用回路部内に外部からの信号によりその増幅率が制御できるるため、容易に出力ばらつきを補うことができ、装置としてのコストが結果として安くなる長所を有する。

（実施形態５）
図１２は本発明の第５の実施形態による光電変換装置の読み取り回路部内で構成されているオペアンプ１個の回路図の例である。この図において本発明の特徴としているところは、端子ＰＳからの信号により制御されるスイッチ素子ＳＷｐが設けられている点である。このスイッチ素子ＳＷｐの機能に関する動作の説明を以下に記載する。

端子Ｖｄｄ、Ｖｓｓはオペアンプの電源端子であり、Ｖｄｄ＞Ｖｓｓの電源が投入されている。通常、光電変換装置の系のＧＮＤをゼロ電位とすれば、それぞれＶｄｄに＋電圧、Ｖｓｓに−電圧が印加されている。ＰＳ端子からの制御信号がスイッチ素子ＳＷｐに入力されていない場合すなわちＳＷｐが”ＯＦＦ”の場合、抵抗Ｒ９、ダイオードＤ１、ダイオードＤ２に電流が流れ、トランジスタＱ７のベース電位が、Ｄ１、Ｄ２の順方向閾値電圧で与えられる電位にバイアスされる。すると、トランジスタＱ７は、”オン”状態になり、トランジスタＱ６、Ｑ７のコレクタ電流ＩがＶｄｄ端子から抵抗Ｒ８へと流れることになる。

また、Ｑ６とＱ５、およびＱ６とＱ８はカレントミラー構成の関係にあるため、Ｑ５、Ｑ６、Ｑ８のトランジスタの性能を同一にすることにより、Ｑ５、Ｑ８のコレクタには、Ｑ６のコレクタ電流Ｉに等しい電流が流れる。Ｑ５は、オペアンプとして機能させるための定電流源となる。バイポーラトランジスタＱ１、Ｑ２は入力段のトランジスタであり、入力端子ＶIN（＋）、ＶIN（−）の入力差電圧に応じた電流がトランジスタＱ９のベースに流入（または流出）し、トランジスタＱ８、Ｑ９、Ｑ１０により構成された出力段で増幅され、端子Ｖｏｕｔから出力される。トランジスタＱ３、Ｑ４はカレントミラーを構成し、入力段トランジスタＱ１、Ｑ２の能動負荷として機能する。実際の使用にあたっては、入力端子ＶIN（−）端子には、出力端子Ｖｏｕｔから負帰還がかけられる負帰還回路、非反転増幅回路、またはインピーダンス変換回路、電圧ホロワ回路等として使用されている。また、反転増幅回路として使用される場合も多い。

さて、一般的には、オペアンプを図１２で示されているように、バイポーラトランジスタを用いて構成した場合、電源電流としては使用される抵抗値にも依存するが、常識的にも１００μＡを越える場合が多い。図３、図６、図８、図１０で示されるように、マトリクス信号配線１本に数個のオペアンプが接続された場合、１画素を読み出すのに１ｍＡの消費電流を必要とすると、４０００×４０００画素の光電変換装置を読み取る場合、１ｍＡ×４０００（列）＝４（Ａ）の電源電流が流れることになる。Ｖｄｄ、Ｖｓｓの電源電圧をそれぞれ＋５（Ｖ）、−５（Ｖ）とすると、読み出し用回路部において、４０（Ｗ）の消費電力を要することになる。この電力は、図３、図６、図８、図１０においてＳＲ１、ＳＲ２、あるいは他のスイッチ等が動作していない状態すなわち読み取りを行わない状態においても、各オペアンプに電源が投入されていれば、常時、消費されることになる。これは、読み出し用回路部（ＩＣ）で熱に変換され、その熱が周囲に放射される。

図１２に示されるスイッチ素子ＳＷｐは、読み取り時以外において、上記消費電力を低減させることを目的としている。その動作について以下に示す。読み取り時以外において、端子ＰＳからの制御信号により、スイッチ素子ＳＷｐを”オン”状態にさせ、Ｄ１、Ｄ２のダイオードに電流を流ない状態にする。そうするとトランジスタＱ６、Ｑ７が”オフ”することにより、電流は流れない。同時にトランジスタＱ５、Ｑ８のコレクタ電流も遮断されることになる。すなわち、端子ＰＳからの制御信号により、オペアンプ内の定電流源が遮断され、消費電流を大幅に軽減させることが可能になる。スイッチング素子ＳＷｐとしては、例えば、０（Ｖ）／５（Ｖ）の電圧信号で開閉させるならば、ＭＯＳトランジスタで構成させればよい。

このように読み出し用回路部内のオペアンプに図１２に示されるような消費電流を低減させるためのスイッチを設けることにより、読み出し用回路部（ＩＣ）の発熱が、その周囲に配置された光電変換回路部の温度を上昇させることなく、スイッチング素子であるＴＦＴの”ＯＦＦ時”の暗電流の上昇を低減させ、光電変換装置としての固定パターンノイズを小さくすることができる。また、読み取り時以外において、読み取り回路部（ＩＣ）の消費電力を低減させれば、言うまでもなく、経済的である。

（実施形態６）
図１３は、本発明の第６の実施形態を説明するための、光電変換装置のＡ／Ｄ変換回路部の概略的回路図である。本実施形態のＡ／Ｄ変換回路部は、オペアンプ３個、Ａ／Ｄ変換器３個、セレクタ回路２個、及びビット変換回路１個で主に構成されている。以下、その動作について説明する。

読み出し用回路部で直列変換されたアナログの信号Ｖａは、Ａ／Ｄ変換回路部内の３個のオペアンプに入力される。その３個のオペアンプをアンプ１、アンプ２、アンプ３とし,それらの増幅率Ｇ１、Ｇ２、Ｇ３は１：２：４の比に設定される。それぞれの増幅率はオペアンプに接続される抵抗値により決定される。本実施形態では、説明上、アンプ１、アンプ２、アンプ３の増幅率Ｇ１、Ｇ２、Ｇ３はそれぞれ１倍、２倍、４倍とする。また、読み出し用回路部からの信号Ｖａは、０（Ｖ）から１（Ｖ）の範囲で出力されることとする。すなわち、１（Ｖ）を越える信号またはマイナス電圧の信号が、Ａ／Ｄ変換回路部に入力されることはない。

読み出し用回路部からの信号Ｖａは、アンプ１、アンプ２、アンプ３により増幅され、各アンプの出力はＡ／Ｄ変換器ＡＤ１、ＡＤ２，ＡＤ３に入力される。Ａ／Ｄ変換器ＡＤ１、ＡＤ２，ＡＤ３には２つのリファレンス電圧を端子ＲＥＦ＋、端子ＲＥＦーに入力し、そのリファレンス端子の差電圧に対してアナログ入力信号をディジタル化する。本実施形態では１２ビットのＡ／Ｄ変換器を用いている。すなわち２¹²＝４０９６段階にディジタル化される。Ａ／Ｄ変換器の２つのリファレンス電圧は０（Ｖ）と４（Ｖ）に設定されている。

また、ＡＤ３は、４倍のゲインをもつオペアンプに接続しているためＶａが０（Ｖ）以上、０.２５（Ｖ）以下の場合にＡ／Ｄ変換される。信号Ｖａが０.２５（Ｖ）を越えた場合オーバーフロー端子ＯＦから、”Ｈｉ”のロジック信号が出力される。ＡＤ２は、２倍のゲインをもつオペアンプに接続しているためＶａが０（Ｖ）以上、０.５（Ｖ）以下の場合にＡ／Ｄ変換される。Ｖａが０.５（Ｖ）を越えた場合オーバーフロー端子ＯＦから、”Ｈｉ”のロジック信号が出力される。ＡＤ１は、１倍のゲインをもつオペアンプに接続しているためＶａが０（Ｖ）以上、１（Ｖ）以下の場合にＡ／Ｄ変換される。信号Ｖａが１（Ｖ）を越えた場合オーバーフロー端子ＯＦ端子から、”Ｈｉ”のロジック信号が出力される。

また、セレクタ１は、ＡＤ３及びＡＤ２からのディジタル信号が入力され、ＡＤ３のＯＦ端子が”Ｌｏ”であるならば、ＡＤ３からのディジタル信号をそのまま出力し、ＡＤ３のＯＦ端子が”Ｈｉ”であるならば、ＡＤ２からのディジタル信号をそのまま出力する機能を有する。また、セレクタ２は、セレクタ１及びＡＤ１からのディジタル信号が入力され、ＡＤ２のＯＦ端子が”Ｌｏ”であるならば、セレクタ１からのディジタル信号をそのまま出力し、ＡＤ２のＯＦ端子が”Ｈｉ”であるならば、ＡＤ３からのディジタル信号をそのまま出力する機能を有する。つまり、セレクタ２の出力端子からは、Ｖａ：０（Ｖ）〜０.２５（Ｖ）の時ＡＤ３が出力され、Ｖａ：０.２５（Ｖ）〜０.５（Ｖ）の時ＡＤ２が出力され、Ｖａ：０.５（Ｖ）〜１（Ｖ）の時ＡＤ１が出力される。セレクタ１、セレクタ２は回路的には同一であり、図１４に図１３におけるセレクタ１の概略的回路の一例を示す。

各Ａ／Ｄ変換器のＯＦが”Ｌｏ”の場合すなわち信号Ｖａが０.２５（Ｖ）よりも小さい場合、ＡＤ１、ＡＤ２，ＡＤ３のディジタル出力は、アンプのゲイン比Ｇ１：Ｇ２：Ｇ３＝１：２：４の比率になる。つまり、ＡＤ２のディジタル出力はＡＤ１のディジタル出力のビットの位をＭＳＢ側へ１ビット分だけシフトしており、またＡＤ３のディジタル出力はＡＤ２のディジタル出力のビットの位をＭＳＢ側へ１ビット分だけシフトしている。

例えば、ＡＤ１の出力がＭＳＢ側から、｛０００１００１０１１０１｝であれば、ＡＤ２の出力は、｛００１００１０１１０１０｝であり、ＡＤ３の出力は、｛０１００１０１１０１００｝である。

図１５は、図１３におけるビット変換回路の概略的回路の一例である。ビット変換回路においては、入力されたセレクタ２の１２ビットのディジタル信号すなわち選択されたＡ／Ｄ変換器のディジタル信号を、１４ビットに変換する。その際、選択されたＡ／Ｄ変換器に対応したビットのシフト操作を行う。

例えば、Ａ／Ｄ変換器ＡＤ１が選択されてその出力がＭＳＢ側から｛１０１００１００１０１１０１｝であればビット変換回路の１４ビットの出力は、｛１０１００１００１０１１０１００｝であり、またＡＤ２が選択されてその出力がＭＳＢ側から｛１００１０１００１００１｝であればビット変換回路の１４ビットの出力は、｛０１００１０１００１００１０｝であり、またＡＤ３が選択されてその出力がＭＳＢ側から｛１０１０１０１１１０１０｝であればビット変換回路の１４ビットの出力は、｛００１０１０１０１１１０１０｝である。ビット変換回路部の端子ＳＥＬ１、端子ＳＥＬ２、端子ＳＥＬ３の入力信号により、選択されたＡ／Ｄ変換器のディジタル信号に応じて所望のビットシフト操作を行う。その信号は、各Ａ／Ｄ変換器のＯＦ端子からの信号を用いれば、簡単な論理回路で作成できる。図１５では、端子ＳＥＬ１が”Ｈｉ”であればＡＤ１のディジタル出力に対してビット変換がなされ、端子ＳＥＬ２が”Ｈｉ”であればＡＤ２のディジタル出力に対してビット変換がなされ、端子ＳＥＬ３が”Ｈｉ”であればＡＤ３のディジタル出力に対してビット変換がなされる。

結果として、本実施形態のＡ／Ｄ変換回路部は、Ｖａ：０（Ｖ）〜０.２５（Ｖ）の時ＡＤ３により２¹²＝４０９６段階にディジタル化され、Ｖａ：０.２５（Ｖ）〜０.５（Ｖ）の時ＡＤ２により２¹¹＝２０４８段階にディジタル化され、Ｖａ：０.５（Ｖ）〜１（Ｖ）の時ＡＤ１により２¹¹＝２０４８段階にディジタル化される。すなわち、Ｖａ：０（Ｖ）から１（Ｖ）の読み出し用回路部からのアナログ信号を４０９６＋２０４８＋２０４８＝８１９２段階に刻み、１４ビットのディジタル値として出力することができる。この１４ビットのディジタル出力は、例えばメモリに記憶され、コンピュータを用いてディジタル処理が行われる。

本実施形態では、Ｖａが０.２５（Ｖ）以下の信号は、ダイナミックレンジ：１（Ｖ）に対しては１／２¹⁴で量子化が行われることになる。すなわち、１／４以下の低レベルの信号が高い分解能で表現され、特に医療用Ｘ線撮像装置のような用途に適する。また、光電変換回路部内に起因する暗状態の時の固定パターンノイズ（ＦＰＮ）や読み出し用回路内に起因するＦＰＮのようなオフセット成分が高い分解能でディジタル化されるため、オフセット補正を行う場合に補正の精度が向上する。

本実施形態においては、Ａ／Ｄ変換回路部内がオペアンプが３個、Ａ／Ｄ変換器が３個の場合で説明したが、それぞれ複数個（Ｎ個）であってもよい。また、オペアンプの増幅率が１倍、２倍、４倍で説明したが、Ｇ１：Ｇ２：Ｇ３＝１：２：４でなくてもよく、他の増幅度比、例えば２倍、４倍、８倍でもよい。その場合、増幅率に応じてＡ／Ｄ変換器のリファレンス電圧を８（Ｖ）にすればよい。オペアンプがＮ個であれば、各オペアンプのゲインの比率は、２⁰：２¹：２²：・・・・：２^N-1にし、Ａ／Ｄ変換器もＮ個用いればよい。また本実施形態では、１２ビットのＡ／Ｄ変換器を用いたが、何ビットのＡ／Ｄ変換器を用いてもよい。

以上の説明からわかるように、Ａ／Ｄ変換回路部においてＮ個のオペアンプとＭビットのＡ／Ｄ変換器をＮ個用いれば、Ｍ＋Ｎ−１ビットのディジタル出力が得られ、後続のコンピュータやメモリ回路を用いたデータ処理装置においてＭ＋Ｎ−１ビットのディジタル値としてデータを処理することができる。

また、ダイナミックレンジに対して１／２^N-1以下のアナログ信号は、実質上、Ｍ＋Ｎ−１ビットのＡ／Ｄ変換器を用いた場合と同等の精度でディジタル変換を行うことができる。このことは、Ｍ＋Ｎ−１ビットのＡ／Ｄ変換器が現存しない場合、または現存しても変換速度の都合上使用できない場合に、ＭビットのＡ／Ｄ変換器をＮ個用いることによりＭ＋Ｎ−１ビット相当のディジタル変換が達成し得ることを意味している。

（実施形態７）
図１６は本発明の第７の実施形態を示す光電変換装置の回路図である。図１６においては、光電変換回路部１０１の画素数は３×３画素ではなく、更に多数の画素構成の場合を想定して記載している。また、図６の読み出し用回路部内で記載されている容量素子ＣＬ１〜ＣＬ３、スイッチＳｎ１〜Ｓｎ３、アンプＢ１〜Ｂ３、スイッチＳｒ１〜Ｓｒ３は図１６において省略しているが、実際には、それらが１２８個存在している。また、図６内のシフトレジスタ１０３、アンプ１０４、Ａ／Ｄ変換回路部も図１６では省略している。

図１６においては、読み出し用回路部１０７の入力数を１２８として記載している。２次元の光電変換素子回路部１０１の列数が、例えば２５６０列であれば、読み出し用回路部１０７（ＩＣ）を２０個用いることになる。ＢＮＤ１〜ＢＮＤ１２８は、光電変換用回路部内のマトリクス信号配線（Ｍ１〜Ｍ１２８）と読み出し用回路部との接続部分を示しており、ワイヤーボンディング法や異方性接続法で結線される。

図１６において、図６と異なるところは、マトリクス信号配線からの信号を増幅するための初段のオペアンプＬ１〜Ｌ１２８の基準となる電位（ＧＮＤ）を、それぞれ、バッファアンプＥ１〜Ｅ１２８から供給されている点である。実施形態２でも説明したように、オペアンプＬ１〜Ｌ１２８は、光電変換回路部からの信号を増幅することを目的とし、ノイズ性能の点で優れた特性を有するオペアンプを用いている。同時に、そのオペアンプで増幅する際に、Ｌ１〜Ｌ１２８のオペアンプで発生するランダムノイズ以外に、非反転増幅器として構成される抵抗において発生する熱雑音も存在する。特に、オペアンプの反転端子とＧＮＤ間に挿入されている入力抵抗ＲＡ１〜ＲＡ１２８で発生する熱雑音（４ＫＴＲＢ）はＬ１〜Ｌ１２８のオペアンプにより、非反転増幅器の増幅率倍だけ増幅される結果となる。従って、抵抗で発生する熱雑音をより小さく抑えるためにはＬ１〜Ｌ１２８の入力抵抗を小さくすることが求められる。

一方、光電変換回路部からの信号がオペアンプＬ１〜Ｌ１２８に入力された場合、入力抵抗ＲＡ１〜ＲＡ１２８には、入力電圧に応じた電流が流れる。例えば、マトリクス信号配線Ｍ１の出力電圧すなわちオペアンプＬ１の入力電圧がＶ１であれば、入力抵抗ＲＡ１に流れる電流Ｉ１は、Ｉ１＝Ｖ１／ＲＡ１である。すなわち入力抵抗を小さくすれば、熱雑音は小さくなり、入力抵抗に流れる電流は大きくなる。その電流はＧＮＤに流れることになる。もしＧＮＤのインピーダンスが大きい場合、入力抵抗に流れる電流により電圧降下をひきおこす。例えば、読み出し用回路部１０７に外部から供給するＧＮＤが１点であった場合、その点からＧＮＤ配線を引き回すことにより、Ｌ１〜Ｌ１２８のオペアンプにＧＮＤが供給される。

そのＧＮＤ配線には、図１６のような入力数が１２８の読み出し用回路部であった場合、１２８個の入力抵抗に流れる電流すべて流れ込むことになり、ＧＮＤの供給点から遠方に存在するオペアンプの基準電位（ＧＮＤ）が、変動することになる。しかも、変動する量は他の信号配線の入力信号に依存することになり、正しい光電変換信号が得られなくなる可能性がある。引き回すＧＮＤ配線の線幅を太くすることにより基準電位の電圧降下量を軽減されるが、チップ面積を増やすことにもつながり望ましい解決策ではない。

また、Ｌ１からＬ１２８の各オペアンプに外部からのＧＮＤを供給することによりインピーダンスを低下させることはできるが、入力数と同数の引き出しパッドを設けることは現実的でない。

本実施形態では、Ｌ１からＬ１２８のオペアンプそれぞれに別個のバッファアンプＥ１〜Ｅ１２８を設け、Ｌ１〜Ｌ１２８の低ノイズアンプの基準電位（ＧＮＤ）をそれぞれＥ１〜Ｅ１２８のバッファアンプの出力から供給している。そうすることにより、Ｌ１〜Ｌ１２８のオペアンプの入力抵抗ＲＡ１〜ＲＡ１２８を小さく設定し、その結果入力抵抗に流れる電流が増大したとしてもＬ１〜Ｌ１２８の低ノイズオペアンプの基準は、常に良質のＧＮＤ電位を供給することができるため、正確な光電変換信号が得られる。もちろん入力抵抗ＲＡ１〜ＲＡ１２８が小さいために、入力抵抗で発生する熱雑音は小さくＳ／Ｎを大きくできる。入力抵抗の抵抗値としてはいたずらに小さくする必要はなく、抵抗で発生する熱雑音とバッファアンプＥ１〜Ｅ１２８で発生する雑音を考慮した上で設定すればよい。

本実施形態では、読み取り用回路部の入力数を１２８として説明しているが、更に多数の場合であってもいっこうにかまわない。

（実施形態８）
図１７は本発明の第８の実施形態を説明するための光電変換装置の回路図である。図８と同一の部材については同一符号を用いており、説明は省略する。

図１７において、図８と異なる点は、大きく以下の４点である。第１に、容量素子ＣＣ１〜ＣＣ３はそれぞれ、抵抗素子ＲＢ１〜ＲＢ３を介して、スイッチ素子Ｄ１〜Ｄ３に接続されている点である。第２に、スイッチ素子Ｄ１〜Ｄ３を開閉する信号、すなわちＤＲＥＳ信号がＣＲＥＳ信号と遅延回路ＤＬ１（またはＤＬ２）により作成され、しかもそれは、外部からの制御信号ＤＳＥＬにより選択可能にした点である。第３に容量素子ＣＣ１〜ＣＣ３とバッファアンプＡ１〜Ａ３の間にバッファアンプＦ１〜Ｆ３、抵抗素子ＲＦ１〜ＲＦ３、容量素子ＣＦ１〜ＣＦ３で構成されるローパスフィルタを設けた点、第４にサンプルホールド用の容量素子ＣＬ１〜ＣＬ３に信号をサンプリングする際に機能するバッファアンプＡ１〜Ａ３のスルーレートを外部からの制御信号ＳＲにより可変可能にした点である。

本実施形態の光電変換装置は３×３＝９画素分で記載しているが、更に多数の画素であっても主旨に違いはない。また、マトリクス信号配線１本の系列についてのみ説明してもなんら問題はないため、以下、Ｍ１のマトリクス信号配線の系列についてのみ、本実施形態を図面を用いて説明する。

光電変換回路部１０１からの信号を増幅するための、読み出し用回路部１０７の初段のオペアンプＬ１は、実施形態２でも説明したように、低ノイズ性能に優れている。その周波数帯域は、光電変換回路部内のＴＦＴでの転送動作によって伝達される光電変換信号を十分に増幅できる帯域であればよい。しかしながら、オペアンプＬ１が必要以上に広い周波数帯域を有すると、光電変換信号は増幅できるものの、Ｌ１で発生するランダムノイズの高周波成分をも増幅されることになる。その高周波成分のノイズは光電変換回路部をリセットする際に、その出力に現れ、結果として容量素子ＣＣ１に終端される。このことは、Ｓ／Ｎを損なう原因となる。

また、ＴＦＴでの光電変換信号の転送においてもＬ１のノイズの高周波成分は増幅され、やはりＳ／Ｎを低下させる。つまり、Ｌ１のオペアンプに求められる性能としては、光電変換回路部内のＴＦＴでの転送動作によって伝達される光電変換信号を十分に増幅できる周波数帯域でもち、しかも、必要以上に広い周波数帯域であってはならない。しかし、実際オペアンプを設計、製造する場合において、所望の帯域を有するオペアンプを得ることはシンプルな回路構成では容易ではない。特に、１チップ上に複数のオペアンプを作り込む必要のある本発明の読み出し用回路においては、１桁まではばらつかないものの、数倍はばらつく可能性がある。従って、光電変換回路部内のＴＦＴでの転送動作によって伝達される光電変換信号を増幅できる周波数帯域よりも、ばらつきを考慮した上で、広めの周波数帯域でオペアンプＬ１は設計される。

ＣＲＥＳ信号と遅延回路ＤＬ１出力及びＤＬ２出力のタイミングチャートを図１８に示す。遅延回路ＤＬ１，ＤＬ２はＣＲＥＳ信号の立ち下がりにおいてのみ遅延を生じさせる回路であり、ＤＬ２の方がＤＬ１よりも遅延量が大きい。外部からの制御信号により遅延量の異なるＤＲＥＳ信号を選択できる。ＣＲＥＳ信号がＯＮ状態すなわち、光電変換回路部内のマトリクス信号配線の読み出し容量のリセットの時には、同時にＤＲＥＳ信号がＯＮ状態である。その時点において、オペアンプＬ１で発生するノイズは、容量素子ＣＣ１と抵抗ＲＢ１で決定されるカットオフ周波数ｆｃ＝１／（２・π・ＣＣ１・ＲＢ１）を有する１次系ローパスフィルタ（ＬＰＦ）で制限されることになる。従って、オペアンプＬ１の周波数帯域が幾分広めの設定であっても、抵抗ＲＢ１の挿入により事実上、周波数帯域が制限されていることになり、Ｌ１の高周波側のノイズを遮断することができる。

また、バッファアンプＦ１、容量素子ＣＦ１、抵抗素子ＲＦ１は、リセット終了後にＴＦＴを介して光電変換信号が転送される際に、１次系のＬＰＦとして機能する。すなわちＬ１の高周波側のノイズを遮断することができる。バッファアンプＦ１の帯域を若干高帯域に設定し、ＣＦ１，ＲＦ１の定数を、光電変換回路部内のＴＦＴでの転送動作によって伝達される光電変換信号を十分に増幅できる周波数帯域で、かつ必要以上に広い周波数帯域にならないような定数を選べばよい。

遅延回路ＤＬ１，ＤＬ２によるＤＲＥＳ信号の立ち下がりの遅延時間はＤＳＥＬ信号によって制御される。ＤＲＥＳ信号の立ち下がりの遅延時間をＴｄとする。実施形態３で説明したように、容量素子ＣＣ１をＡＣ的に結合し図６に示されるタイミング動作をさせることにより、マトリクス信号配線の読み出し容量（Ｃ２）をＣＲＥＳによってリセットする際に発生するＫＴＣノイズをキャンセルさせることができる。抵抗素子ＲＢ１を挿入させること、ＣＣ１にクランプするＫＴＣノイズの量ＶＫＴＣは、ＫＴＣノイズの総量をＶＴとするとＶＫＴＣ＝ＶＴ（１−ＥＸＰ（−Ｔｄ／ＣＣ１・ＲＢ１）で与えられる。すなわち、時定数ＣＣ１・ＲＢ１に比し、Ｔｄを十分長く設定させることによりＫＴＣノイズを十分ＣＣ１に蓄めこむことができ、ＴＦＴの転送時にＫＴＣノイズをキャンセルすることができる。しかし、Ｔｄを長く設定することは１行を読み取るのに必要な時間も大きくなり、しいては１フレーム分の光電変換信号を読み取る時間が長くなることをも意味する。例えば本発明の光電変換装置をＸ線撮像装置として用いることを仮定した場合、１ショット分の良質の静止画像を得る場合はＴｄを長く設定してもよいが、連続した複数枚の動画を得る場合は読み取り時間の増大が動画の取得レート（フレームレート：枚数／秒）を低減させることにもつながる。

本実施形態においては、ＴｄをＤＳＥＬ信号によって切り替えることを可能にしている。そのことにより、Ｓ／Ｎの高い高画質を必要とされる静止画モードの時は、Ｔｄを長く設定されたＤＲＥＳ信号を用い、フレームレートの高い動画モードの時は、Ｔｄを短く設定されたＤＲＥＳ信号を用いるといった目的別に動作状態をＤＲＥＳ信号により容易に切り替えることができる。

読み出し用回路内のシフトレジスタ１０３が図１７中では図示していないが、基本クロックに同期させて出力させる回路方式とした場合、１０３によりシリアル変換された光電変換信号（アナログ信号）は、基本クロックに同期して出力される。例えば基本クロックを１０ＭＨｚとした場合、アナログ信号の出力カレートも１０ＭＨｚに設計できる。しかし、例えばＡ／Ｄ変換回路部１０５や、その後段に接続されるメモリ、ＣＰＵ他のディジタル回路等を含むシステム回路等のハードウェアの制限や、ソフトウェア的な事情により、１０ＭＨｚのアナログ出力カレートが受け付けられない場合もある。そういった場合、例えば基本クロックを５ＭＨｚとして動作させればよい。

本実施形態においては上記ＫＴＣノイズをキャンセルさせる動作タイミングにおいて、遅延量Ｔｄを一定にさせることも可能である。それは、遅延回路ＤＬ１，ＤＬ２を基本クロックを用いて作成させればよく、簡単なディジタル回路でできる。

例えばＤＬ１では１６クロック分だけ遅延させ、ＤＬ２では３２クロック分だけ遅延させればよい。１０ＭＨｚの時はＤＳＥＬを“Ｈｉ”にしＤＬ２を用いればＴｄ＝３．２（μｓｅｃ）となり、５ＭＨｚの時はＤＳＥＬを“Ｌｏ”にしＤＬ１を用いればＴｄ＝３．２（μｓｅｃ）となる。すなわちＤＳＥＬの切り替えによりＴｄを一定にすることもできる。ＣＣ１の容量値、ＲＢ１の抵抗値は、ＫＴＣノイズ、オペアンプＬ１の帯域、読み取りスピードを勘案し適宜設定させればよく、目的に応じてＤＳＥＬ信号によりＤＲＥＳ信号を切り替えることができる。

図１９では、図１７におけるサンプルホールド部を形成している部分、すなわちバッファアンプＡ１、スイッチ素子Ｓｎ１、容量素子ＣＬ１、バッファアンプＢ１の領域の具体的な回路構成例の一例を示している。外部からの制御信号ＳＲがオン状態の時とオフ状態の時とで、トランジスタＱ１６，Ｑ１５に流れる電流値を変化させることができる。このことは、ＳＭＰＬ信号がオンの時すなわち光電変換回路部からの光電変換信号を容量素子ＣＬにサンプリングする際に、単位時間にＣＬにチャージできる電荷量を変化させている。すなわち、ＳＲはバッファアンプＡ１のスルーレート（Ｖ／μｓｅｃ）を変化させている。

バッファアンプＡ１で発生するノイズは、読み出し用回路部の入力部で換算すれば、アンプＬ１のゲインの逆数１／Ｇ（Ｇ：１＋Ｒ２／Ｒ１）となる。Ｌ１や他のアンプと同様、バッファアンプＡ１の雑音密度（Ｖ／（Ｈｚ）^1/2）と周波数帯域に依存する。バッファアンプＡ１のアンプＳＲ信号を“Ｌｏ”にすればスルーレートが低下する。換言すれば、バッファアンプＡ１の周波数帯域を小さくすることをも意味している。このことは、ＳＭＰＬ信号“Ｈｉ”にして光電変換信号をサンプリングする場合、容量素子ＣＬに蓄積されるバッファアンプＡ１のノイズを小さくすることができ、Ｓ／Ｎ的に有利に働く。例えば光電変換回路部からの信号が微弱である場合、制御信号ＳＲを“Ｌｏ”にしてＡ１のスルーレートを小さくし、ノイズを低減させることが可能となる。例えば、前述したように、光電変換装置をＸ線撮像装置として用いた場合、動画のモードでは一般的にＸ線量は制限されるため得られる信号量は微弱となり、制御信号ＳＲによる切り替え機能が有効となる。

本実施形態においては、ＤＳＥＬやＳＲの制御信号による切り替えは、“Ｈｉ”、“Ｌｏ”２通りの切り替え機能でしか説明していないが、４通り、８通り、１６通り、…と必要に応じて増やすことは、いうまでもなく、容易に行うことができる。

（実施形態９）
図２０は本発明の第９の実施形態を示す光電変換装置の概略的回路図である。説明を簡単化するために、３×３＝９画素分のみを記載してある。図３とは光電変換素子Ｓ１−１〜Ｓ３−３の表記の仕方が異なっている。また、光電変換素子にバイアスを与えるための電源回路部が異なっている。読み出し用回路部については図３と同じであり、同一構成部材については同一の符号を用いている。光電変換回路部の作成方法については、実施形態１に記載してある。従って、光電変換素子、スイッチング素子（ＴＦＴ）等の模式的上面図及び模式的断面図は夫々図５（ａ）及び図５（ｂ）と同一である。

図５（ａ）及び図５（ｂ）から判るように、光電変換素子は、スイッチング素子と同一の層構成であり、ＭＩＳ型のコンデンサとして構成されている。但し、光を入射させる都合上、通常のＭＩＳコンデンサと異にするのは、Ｎ⁺ 層を光電変換素子の上部電極として利用している。光電変換素子は容量素子でもあり、光電変換された信号電荷はみづからの容量に蓄積されることになる。本実施形態では、コンデンサでもある光電変換素子を外部に設けたバイアス回路を用いてリセットを行った上で、光電変換電荷の蓄積、ＴＦＴによる転送、信号の読み出し、といった動作の方法について説明する。なお、前述の光電変換素子のリセット動作を今後“リフレッシュ”と称する。また、図３とは光電変換素子Ｓ１−１〜Ｓ３−３の表記を変えているが、図５（ａ）及び図５（ｂ）で言うところの第１の金属薄膜層を光電変換素子の“Ｇ”電極、第２の金属薄膜層を“Ｄ”電極と称する。但しＤ電極は、光電変換素子Ｓ１−１〜Ｓ３−３にとっては、前述したようＮ⁺ 層も含めて電極として機能する。

まず、光電変換素子単体のデバイス動作について説明する。図２２（ａ）〜図２２（ｃ）はそのデバイス動作を説明するためのエネルギーバンド図である。

図２２（ａ）及び図２２（ｂ）は、それぞれ本実施形態のリフレッシュモードおよび光電変換モードの動作を示しており、図５（ａ）又は図５（ｂ）の光電変換素子の各層の膜厚方向の状態を表している。Ｍ１は第１の金属薄膜層（Ｃｒ）で形成された下部電極（Ｇ電極）である。ａ−ＳｉＮｘ層は、電子、ホール共にその通過を阻止する絶縁層であり、トンネル効果をもたらさない程度の厚さが必要であり、５００オングストローム以上に設定される。ａ−Ｓｉは真性半導体ｉ層で形成された光電変換半導体層である。Ｎ⁺ 層は、ａ−Ｓｉ層へのホールの注入を阻止するために形成されたＮ型ａ−Ｓｉ層の注入阻止層である。またＭ２は第２金属薄膜層（Ａ１）で形成される上部電極（Ｄ電極）である。

本実施形態では、Ｄ電極はＮ⁺ 層を完全には覆っていないが、Ｄ電極とＮ⁺ 層との間は電子の移動が自由に行われるためＤ電極とＮ⁺ 層は常に同電位であり、以下の説明では、そのことを前提としている。

本光電変換素子にはＤ電極、Ｇ電極の電圧の印可の仕方によりリフレッシュモードと光電変換モードという２種類の動作モードがある。

リフレッシュモードの図２２（ａ）において、Ｄ電極はＧ電極に対して負の電位が与えられており、ｉ層中の黒丸で示されたホールは電界によりＤ電極に導かれる。同時に白丸で示された電子はｉ層に注入される。この時、一部のホールと電子はＮ⁺ 層、ｉ層において再結合して消滅する。十分に長い時間この状態が続けばｉ層内のホールはｉ層から掃き出される。

この状態から光電変換モードの図２２（ｂ）にするためには、Ｄ電極にＧ電極に対し正の電位を与える。するとｉ層中の電子は瞬時にＤ電極に導かれる。しかしホールはＮ⁺ 層が注入阻止層として働くため、ｉ層に導かれることはない。この状態でｉ層に光が入射すると、光は吸収され電子ホール対が発生する。この電子は電界によりＤ電極に導かれ、ホールはｉ層内を移動しｉ層とａ−ＳｉＮｘ絶縁層との界面に達する。しかし、絶縁層内には移動できないため、ｉ層内に留まることになる。この時、電子はＤ電極に移動し、ホールはｉ層内の絶縁層界面に移動するため、光電変換素子内の電気的中性を保つため電流がＧ電極から流れる。この電流は光により発生した電子・ホール対に対応するため入射した光に比例する。

ある期間、光電変換モードの図２２（ｂ）を保った後、再びリフレッシュモードの図２２（ａ）の状態になると、ｉ層に留まっていたホールは前述のようにＤ電極に導かれ、同時にこのホールに対応した電流が流れる。このホールの量は光電変換モード期間に入射した光の層量に対応する。この時、ｉ層内に注入される電子の量に対応した電流も流れるが、この量はおよそ一定なため差し引いて検出すればよい。つまり、本実施形態においてこの光電変換素子はリアルタイムに入射する光の量を出力すると同時に、ある期間に入射した光の総量も検出することができる。

しかしながら、何らかの理由により光電変換モードの期間が長くなったり、入射する光の照度が強い場合、光の入射があるにもかかわらず電流が流れないことがある。これは図２２（ｃ）のようにｉ層内にホールが多数留まり、このホールのためｉ層内の電界が小さくなり、発生した電子が導かれなくなりｉ層内でホールと再結合してしまうからである。この状態で光の入射の状態が変化すると、電流が不安定に流れることもあるが、再びリフレッシュモードにすればｉ層内のホールは掃き出され次の光電変換モードでは再び光に比例した電流が流れる。

また、前述の説明において、リフレッシュモードでｉ層内のホールを掃き出す場合、すべてのホールを掃き出すのが理想であるが、一部のホールを掃き出すだけで効果はあり、前述と等しい電流が得られ、問題はない。つまり、次の光電変換モードでの検出機会において図２２（ｃ）の状態になっていなければよく、リフレッシュモードでのＤ電極のＧ電極に対する電位、リフレッシュモードの期間およびＮ⁺ 層の注入阻止層の特性を決めればよい。また、更にリフレッシュモードにおいてｉ層への電子の注入は必要条件でなく、Ｄ電極のＧ電極に対する電位は負に限定されるものでもない。ホールが多数ｉ層に留まっている場合にはたとえＤ電極のＧ電極に対する電位が正の電位であってもｉ層内の電界はホールをＤ電極に導く方向に加わるからである。また、Ｎ⁺ 層の注入阻止層の特性も同様に電子をｉ層に注入できることが必要条件ではない。

次に、図２０の光電変換装置の動作の一例について図２１のタイミングチャートを用いて説明する。制御信号ＶＳＣは、光電変換素子のバイアスラインＲＥＦすなわち光電変換素子のＤ電極に、２種類のバイアスを与えるためのものである。Ｄ電極は、ＶＳＣが“Ｈｉ”の時にＶＲＥＦ（Ｖ）になり、“Ｌｏ”の時にＶＳ（Ｖ）になる。１０６Ａ，１０６Ｂは直流電源であり、それぞれ、読み取り用電源ＶＳ（Ｖ）、リフレッシュ用電源ＶＲＥＦ（Ｖ）である。

まず、リフレッシュ期間の動作について説明する。シフトレジスタ１０２の信号すべて“Ｈｉ”で、かつ読み出し用回路部のＣＲＥＳ信号を“Ｈｉ”の状態にする。するとスイッチング用の全ＴＦＴ（Ｔ１−１〜Ｔ３−３）が導通し、かつ読み出し用回路内のスイッチ素子ＲＥＳ１〜ＲＥＳ３も導通し、全光電変換素子のＧ電極がＧＮＤ電位になる。そしてＶＳＣ信号が“Ｈｉ”になると全光電変換素子のＤ電極がリフレッシュ用電源ＶＲＥＦにバイアスされた状態（負電位）になる。すると、全光電変換素子Ｓ１−１〜Ｓ３−３はリフレッシュモードになり、リフレッシュが行われる。

次に、光電変換期間について説明する。ＶＳＣが“Ｌｏ”の状態に切り替わり、全光電変換素子のＤ電極は読み取り用電源ＶＳにバイアスされた状態（正電位）になる。すると光電変換素子は光電変換モードになる。この状態でシフトレジスタ１０２の信号をすべて“Ｌｏ”で、かつ読み出し用回路部のＣＲＥＳ信号を“Ｌｏ”の状態にする。するとスイッチング用の全ＴＦＴ（Ｔ１−１〜Ｔ３−３）がオフし、かつ読み出し用回路内のスイッチ素子ＲＥＳ１〜ＲＥＳ３もオフし、全光電変換素子のＧ電極は、ＤＣ的にはオープン状態になるが光電変換素子はコンデンサでもあるため電位は保持される。しかし、この時点では、光電変換素子に光は入射されていないため、電荷は発生しない。すなわち電流は流れない。

この状態で光源がパルス的にオンすると、それぞれの光電変換素子のＤ電極（Ｎ⁺ 電極）に光が照射され、いわゆる光電流が流れる。光源については、図２０中特に記載はしていないが、例えば、複写機であれば蛍光灯、ＬＥＤ、ハロゲン灯等である。Ｘ線撮像装置であれば文字通りＸ線源であり、この場合Ｘ線可視変換用のシンチレータを用いればよい。これらの光によって流れた光電流は電荷としてそれぞれの光電変換素子内に蓄積され、光源がオフ後も保持される。

次に読み出し期間に移行するが、その動作については、実施形態１で説明した内容と全く同じであるため、説明はここでは省略する。

リフレッシュ期間、光電変換期間、読み出し期間を経て１枚の画像が得られるが、動画のような複数枚の画像を得る場合は上述の動作を繰り返せば良い。本実施形態では、光電変換素子のＤ電極が共通に接続され、この共通の配線をＶＳＣ信号で、リフレッシュ用電源ＶＲＥＦと読み取り用電源ＶＳの電位に制御しているため、全光電変換素子を同時にリフレッシュモードと光電変換モードとに切り替えることができる。このため、複雑な制御をすることなしに１画素あたり１個のＴＦＴで光出力を得ることができる。

（実施形態１０）
図２３は本発明の第１０の実施形態を説明するための光電変換装置の概略的回路図である。図２３において、光電変換素子及びスイッチングＴＦＴの組は、図の簡単化のため単に四角形で表している。本実施形態の特徴は、リフレッシュ用電源と読み出し用電源を切り替える電源回路が４系統設けており、加えてマトリクス信号配線をリセットするリセット回路も４系統設けてある点である。電源の切り替えはＶＳＣ１〜ＶＳＣ４で行い、またリセットの切り替えはＣＲＥＳ１〜ＣＲＥＳ４で行う。図２０における読み出し用回路１０７内のオペアンプＡ１〜Ａ３に対応する部分は、図２３内では同じくＡ１〜Ａ３のオペアンプである。図の簡単化のためオペアンプＡ１以降の回路部分については省略したが、図２０と全く同じと考えてよい。また、図２３では総画素数が３×３＝９画素ではなく、更に多数の画素数である場合を想定している。更に図２３の列数は、４×Ｎ倍（Ｎ：自然数）を想定している。

次に、本実施形態の動作の一例を図２４のタイミングチャートを用いて説明する。

電源の切り替えＶＳＣ１信号が“Ｈｉ”状態で、かつリセットの切り替えＣＲＥＳ１信号も“Ｈｉ”状態の時に、シフトレジスタ（ＳＲ１）のＧ１信号が“Ｈｉ”になると、光電変換素子Ｓ１−１，Ｓ１−５，Ｓ１−９…すなわち第１行目の第（４×１＋１）列（１：０以上の整数）に対応する光電変換素子がリフレッシュされる。同様に、Ｇ２，Ｇ３…ＧＮが順次“Ｈｉ”になり、やがてシフトレジスタ動作が完了した時点においては、１列、５列、９列…すなわち第（４×１＋１）列（１：０以上の整数）に対応する光電変換素子すべてがリフレッシュを完了する。この期間中において、その他の列の光電変換素子すなわち２列、６列、１０列…および３列、７列、１１列…および４列、８列、１２列…の光電変換素子は、それぞれの列に対応する、ＶＳＣ２，ＶＳＣ３，ＶＳＣ４が“Ｌｏ”状態（Ｄ電極がＶＳにバイアス）であり、かつＣＲＥＳ２，ＣＲＥＳ３，ＣＲＥＳ４の信号は通常のリセット動作を繰り返している（図４のＣＲＥＳ信号と同様）ために、読み取り用回路部による読み取り動作を行っている状態である。

次に、ＶＳＣ１が“Ｈｉ”状態から“Ｌｏ”状態に遷移し、かつＣＲＥＳ１信号はそのまま“Ｈｉ”状態を維持させた状態で、シフトレジスタＳＲ１を通常のＧ１からＧＮまでの動作をさせる。シフトレジスタ動作が完了した時点においては、１列、５列、９列…すなわち第（４×１＋１）列（１：０以上の整数）に対応する光電変換素子すべてのＤ電極が読み取り用電源ＶＳにバイアスされたことになり、Ｇ電極はＧＮＤ電位を保持した状態になる。すなわち、光電変換モードに推移したことになる。一方、その他の列の光電変換素子すなわち２列、６列、１０列…および３列、７列、１１列…および４列、８列１２列…の光電変換素子は、それぞれの列に対応する、ＶＳＣ２，ＶＳＣ３，ＶＳＣ４が“Ｌｏ”状態（Ｄ電極がＶＳにバイアス）であり、かつＣＲＥＳ２，ＣＲＥＳ３，ＣＲＥＳ４の信号は通常のリセット動作を繰り返している（図４のＣＲＥＳ信号と同様）ために、読み取り用回路部による読み取り動作を行っている状態である。

つまり、第（４×１＋１）列（１：０以上の整数）に対応する光電変換素子をある期間でリフレッシュを行い、次の期間で光電変換モードに推移させる動作を行うといった過程において、他の列の光電変換素子は２回連続して読み取り動作を行っていることになる。これらの一連の動作を、図２４に示されるように、第（４×１＋１）列、（４×１＋２）列、（４×１＋３）列、（４×１＋４）列（１：０以上の整数）の４系統の動作を位相をずらしながら繰り返す。

光源を、図２４に示したようなタイミングでオン／オフさせれば、２回連続して読み取り動作を行っている３系統の光電変換素子は、最初のフレームでダーク状態の情報が出力され、次のフレームで光が照射された状態の情報が出力される。図２３では図示していないが、後段のＡ／Ｄ変換回路部以降のディジタル処理回路において、それらを引き算すればダーク状態の情報（固定パターンノイズ：ＦＰＮ）を補正することができる。またリフレッシュを行っている最中の列の光電変換素子のデータを、隣接列の読み取り動作を行っている光電変換素子のデータで補間することにより、動画モードにおいて、時系列的に連続した画像データを得ることが可能となる。

本実施形態で説明してきたような、リフレッシュ動作を４系統別個に行うことは、特に連続した動画画像を得る場合に有効であり、実質上、動画のフレームレートを上げることができる。

シフトレジスタＳＲ１をＧ１〜Ｇ４を同時にオンさせ、次にＧ５〜Ｇ８を同時にオンさせ、次にＧ９〜Ｇ１２を同時にオンさせる…といったように、４段分を同時にオンさせていくようにシフト動作をさせれば、行方向の４つの隣接した光電変換素子の平均情報が得られ、走査スピードは１／４に短くなる。更に列方向において、後段のディジタル処理回路において、リフレッシュをしていない３系統（３列分）の画素データの平均化処理を行うことにより、例えば本光電変換装置を２０００行×２０００列で構成した場合でも５００行×５００列のデータに圧縮でき、市販の安価なブラウン管に映し出すこともできる。この場合、リフレッシュを行う都合上あるフレームにおいて、４×４＝１６画素が１つの画素となり画素重心のずれを生ずるが、４フレーム単位で結果として平均化されるために、特に支障とならない。

本実施形態においては、リフレッシュを４つの系統で説明してきたが、特に４系統である必要はなく、目的に応じて、複数系統に設定すればよい。

以上、詳述したとおり、本発明によれば読み出し走査時間を短縮可能にし、高速読み取り可能な光電変換装置及び該装置を有する光電変換システムを提供することができる。

また本発明によれば、熱的なノイズ（ＫＴＣノイズ）の発生の少ない、高Ｓ／Ｎの信号読み出しを行なうことのできる光電変換装置及び該装置を有するシステムを提供することができる。

加えて本発明によれば、固定パターンノイズが低減された、濃淡ムラや不要なスジのない良好な画像情報を得ることが可能な光電変換装置及び該装置を有する光電変換システムを提供することができる。

更に本発明によれば、階調性に優れた画像情報を得ることが可能な光電変換装置及び該装置を有する光電変換システムを提供することができる。

加えて本発明によれば、光電変換素子などの作製上のバラつきに起因するような特性の不均一を容易に補うことができ、より低コスト化を促進することが可能な光電変換装置及び該装置を有するシステムを提供することができる。

なお、本発明は、上記実施形態で説明した各種の例示に限定されるものではなく、本発明の主旨の範囲において、適宜変形及び／又は組み合わせられることはいうまでもない。

光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の駆動方法の一例を説明するためのタイミングチャートである。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の駆動方法の一例を説明するためのタイミングチャートである。 光電変換素子の一例を説明するための模式的上面図である。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置を有する機器の一例を説明するための概略的構成図である。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の駆動方法の一例を説明するためのタイミングチャートである。 光電変換装置の一例を説明するための概略的回路図である。 オペアンプの一例を説明するための概略的回路図である。 オペアンプの一例を説明するための概略的回路図である。 Ａ／Ｄ変換回路の一例を説明するための概略的回路図である。 セレクタ回路部の一例を説明するための概略的回路図である。 ビット変換回路部の一例を説明するための概略的回路図である。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の一例を説明するための概略的回路図である。 図１７に示される遅延回路への入出力の一例を説明するためのタイミングチャートである。 サンプルホールド回路の一例を説明するための概略的回路図である。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の駆動方法の一例を説明するためのタイミングチャートである。 光電変換装置の駆動方法の一例を説明するための概略的エネルギーバンド図である。 光電変換装置の一例を説明するための概略的回路図である。 光電変換装置の駆動方法の一例を説明するためのタイミングチャートである。

符号の説明

Ｓ1-1〜Ｓ3-3 光電変換素子
Ｔ1-1〜Ｔ3-3 スイッチング素子
ＳＲ１ シフトレジスタ（スイッチング素子用）
ＳＲ２ シフトレジスタ（読み出しスイッチ用）
Ｇ１〜Ｇ３ ゲート駆動配線
Ｍ１〜Ｍ３ マトリクス信号配線
１０１ 光電変換回路部
１０４ バッファアンプ
１０５ Ａ／Ｄ変換回路部
１０６ 光電変換素子のバイアス電源
１０７ 読み出し用回路部Ｒ
ＥＳ１〜ＲＥＳ３ Ｍ１〜Ｍ３に形成される負荷容量をリセットするスイッチ
Ａ１〜Ａ３ バッファアンプ
Ｂ１〜Ｂ３ バッファアンプ
Ｒ１〜Ｒ１０ 抵抗
ＣL1〜ＣL3 読み出し容量
Ｓｎ１〜Ｓｎ３ 読み出し容量に信号を転送するための転送スイッチ
Ｓｒ１〜Ｓｒ３ 読み出し容量の信号を順次読み出すための読み出し用スイッチ
３０１ 光電変換素子
３０２ スイッチング素子（ＴＦＴ）
３０６ ゲート駆動用配線
３０７ マトリクス信号配線
３１０ コンタクトホール部
３１４ 配線クロス部
３０４ 第１の金属薄膜層
３０５ 第２の金属薄膜層
３１１ ａ−ＳｉＮ絶縁薄膜層
３１２ ａ−Ｓｉ半導体薄膜層
３１３ Ｎ＋層
３０３ 絶縁基板
３１５ 保護膜
Ｌ１〜Ｌ３ 低ノイズアンプ
ＣC1〜ＣC3 ＡＣ結合容量
Ｄ１〜Ｄ３ 直流再生用のスイッチ
Ｋ１〜Ｋ３ 可変ゲインのオペアンプ
Ｓ１〜Ｓ３ Ｋ１〜Ｋ３のゲインを切り替えるスイッチ
Ｑ１〜Ｑ１０ バイポーラトランジスタ
Ｄ1、Ｄ2 ダイオード
ＳＷｐ オペアンプの消費電流をコントロールするスイッチ
１５０１ Ｘ線源
１５０２ 人体
１５０３ グリッド
１５０７ Ｘ線を吸収する物質
１５０８ Ｘ線を透過する物質
１５０４ Ｘ線を可視光に変換する蛍光体
１５１１ 保護膜
１５０９ 光電変換素子
１５１０ スイッチング素子
１５１２ 絶縁基板

Claims (18)

1. 光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、
   行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、
   前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、
   前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、
   前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、
   前記読み出し用回路部が複数設けられ、各読み出し用回路部は１行の画素のうち互いに異なる複数の画素からの並列信号に対する前記サンプルホールドと前記読み出しとを並列に行い、複数の前記読み出し用回路部が所定行の前記読み出しを並列に行っている時間内に、前記駆動用回路部は前記所定行と異なる行の前記スイッチ素子を導通させて前記並列信号を複数の前記アナログ演算増幅器で増幅させる光電変換装置。
2. 前記転送スイッチ及び容量は、複数の前記アナログ演算増幅器で増幅された前記並列信号をサンプルホールドするためのサンプルホールド部を構成し、
   前記時間は、前記サンプルホールド部が前記所定行の並列信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の並列信号のサンプルホールドを開始するまでの間の時間に含まれることを特徴とする請求項１に記載の光電変換装置。
3. 光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、
   行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、
   前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、
   前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、
   前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、
   前記読み出し用回路部が複数設けられ、各読み出し用回路部は１行の複数の画素のうち互いに異なる複数の画素からの並列信号に対する前記サンプルホールドと前記読み出しとを並列に行い、前記転送スイッチ及び容量が所定行の増幅された電気信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の増幅された電気信号のサンプルホールドを開始するまでの間に、複数の前記読み出し用回路部による所定行の並列な前記読み出しと、前記所定行と異なる行の前記スイッチ素子の導通による前記異なる行の複数の画素からの並列信号の増幅と、が時間的に重ねて行われる光電変換装置。
4. 前記転送スイッチ及び容量は、複数の前記アナログ演算増幅器で増幅された並列信号をサンプルホールドするためのサンプルホールド部を構成する請求項３に記載の光電変換装置。
5. 前記読み出し用回路部は前記信号配線を一定の電位にするリセットを行うためのリセット用スイッチを更に有し、
   前記サンプルホールド部が前記所定行の並列信号のサンプルホールドを終了してから前記駆動用回路部が前記次行の前記スイッチ素子の導通を開始するまでの間に前記リセットが行われることを特徴とする請求項２又は４に記載の光電変換装置。
6. 前記読み出し用回路部は、前記アナログ演算増幅器と前記転送スイッチとの間で、且つ、前記アナログ演算増幅器の出力端に直列に接続された容量素子と、前記容量素子の端子のうち前記アナログ演算増幅器の出力に接続された端子と反対側の端子に接続されたリセットスイッチと、前記容量素子と前記リセットスイッチとの間に設けられた抵抗素子と、を更に有する請求項５に記載の光電変換装置。
7. 前記読み出し用回路部は、前記アナログ演算増幅器と前記サンプルホールド部との間にローパスフィルタ回路を更に有する請求項６に記載の光電変換装置。
8. 請求項１〜７の何れか１項に記載の光電変換装置と、
   前記光電変換装置の光入射側に配された波長変換体と、を有するＸ線撮像装置。
9. 請求項８に記載のＸ線撮像装置と、前記Ｘ線撮像装置にＸ線を照射するためのＸ線源と、を有するシステム。
10. 光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、
    行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、
    前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、
    前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、
    前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、
    前記読み出し用回路部が所定行の前記読み出しを行っている時間内に、前記駆動用回路部は前記所定行と異なる行の前記スイッチ素子を導通させて前記並列信号を複数の前記アナログ演算増幅器で増幅させる光電変換装置。
11. 前記転送スイッチ及び容量は、複数の前記アナログ演算増幅器で増幅された並列信号をサンプルホールドするためのサンプルホールド部を構成し、
    前記時間は、前記サンプルホールド部が前記所定行の並列信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の並列信号のサンプルホールドを開始するまでの間の時間に含まれることを特徴とする請求項１０に記載の光電変換装置。
12. 光を電荷に変換するための光電変換素子と前記電荷に応じた電気信号を出力するためのスイッチ素子とを含む画素が２次元の行列状に複数配され、１フレームの画像を得るために行単位で複数の前記画素から列単位に設けられた複数の信号配線を通って前記電気信号を並列信号として出力するための光電変換回路部と、
    行単位で前記スイッチ素子の導通を制御するための駆動用回路部と、
    前記信号配線毎に、前記電気信号の増幅を行うアナログ演算増幅器と、前記アナログ演算増幅器で増幅された電気信号のサンプルホールドを行うための転送スイッチ及び容量と、前記容量からの電気信号の読み出しを行うための読み出し用スイッチと、を有し、並列信号を増幅して直列信号に変換して読み出しを行うための読み出し用回路部と、を有し、
    前記スイッチ素子は、アモルファスシリコンの半導体層を有する薄膜トランジスタであり、
    前記読み出し用回路部は、単結晶シリコンを基板材料にした集積回路であり、
    前記転送スイッチ及び容量が所定行の増幅された電気信号のサンプルホールドを終了してから前記所定行の次に前記スイッチ素子の導通が行われる次行の増幅された電気信号のサンプルホールドを開始するまでの間に、前記読み出し用回路部による所定行の前記読み出しと、前記所定行と異なる行の前記スイッチ素子の導通による前記異なる行の複数の画素からの並列信号の増幅と、が時間的に重ねて行われる光電変換装置。
13. 前記転送スイッチ及び容量は、複数の前記アナログ演算増幅器で増幅された並列信号をサンプルホールドするためのサンプルホールド部を構成する請求項１２に記載の光電変換装置。
14. 前記読み出し用回路部は前記信号配線を一定の電位にするリセットを行うためのリセット用スイッチを更に有し、
    前記サンプルホールド部が前記所定行の並列信号のサンプルホールドを終了してから前記駆動用回路部が前記次行の前記スイッチ素子の導通を開始するまでの間に前記リセットが行われることを特徴とする請求項１１又は１３に記載の光電変換装置。
15. 前記読み出し用回路部は、前記アナログ演算増幅器と前記転送スイッチとの間で、且つ、前記アナログ演算増幅器の出力端に直列に接続された容量素子と、前記容量素子の端子のうち前記アナログ演算増幅器の出力に接続された端子と反対側の端子に接続されたリセットスイッチと、前記容量素子と前記リセットスイッチとの間に設けられた抵抗素子と、を更に有する請求項１４に記載の光電変換装置。
16. 前記読み出し用回路部は、前記アナログ演算増幅器と前記サンプルホールド部との間にローパスフィルタ回路を更に有する請求項１５に記載の光電変換装置。
17. 請求項１０〜１６の何れか１項に記載の光電変換装置と、
    前記光電変換装置の光入射側に配された波長変換体と、を有するＸ線撮像装置。
18. 請求項１７に記載のＸ線撮像装置と、前記Ｘ線撮像装置にＸ線を照射するためのＸ線源と、を有するシステム。