JPH06339082A - 光電変換装置 - Google Patents

光電変換装置

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JPH06339082A
JPH06339082A JP5127086A JP12708693A JPH06339082A JP H06339082 A JPH06339082 A JP H06339082A JP 5127086 A JP5127086 A JP 5127086A JP 12708693 A JP12708693 A JP 12708693A JP H06339082 A JPH06339082 A JP H06339082A
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amplifiers
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守 宮脇
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Abstract

(57)【要約】 【目的】 各信号に係数を掛ける処理を行なう。 【構成】 複数の光電変換要素（Ｂ1・・・Ｂ4）よりな
る光電変換装置において、各光電変換要素の出力端子
に、利得を外部より制御できる増幅器（Ａ１・・・Ａ
４）を設けたことを特徴とする光電変換装置を提供す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複写機、ファクシミ
リ、ビデオカメラレコーダー、カメラのＡＥセンサ、Ａ
Ｆセンサとして用いられる光電変換装置に関する。
【０００２】
【背景技術の説明】近年、電子技術が高度に進歩し、光
電変換装置としての固体撮像装置の分野においても高精
細化し、高画質化が急速に実現されてきた。ところで、
固体撮像装置からの出力信号はそのままの形で利用され
るのは非常に稀であり、数段の信号処理された後、例え
ばＴＶ信号等が作られる。
【０００３】
【発明が解決する技術課題】従って、高精細化の為に、
画素数を増大すると、信号処理において、膨大な演算、
処理が必要であり、高画質化が信号処理によって律速さ
れることもあった。
【０００４】
【課題を解決する為の手段】本発明は、信号処理機能を
固体撮像装置の中に取り入れるべく各信号に係数を掛け
た信号を出力する固体撮像装置を提供することを目的と
する。
【０００５】上述した目的は、複数の光電変換要素より
なる光電変換装置において、各光電変換要素の出力端子
に、利得を外部より制御できる増幅器を設けたことを特
徴とする光電変換装置により達成される。
【０００６】
【実施例】
（実施例１）図１に本発明による第１の実施例を示す。
本実施例では光電変換要素としてバイポーラ型光電変換
素子を１次元状に並べたものであり、それぞれのベース
領域はＰＭＯＳトランジスタＭ11〜Ｍ14を介して接続さ
れている。
【０００７】また、各光電変換素子のエミッタ出力線に
は独立に増幅器Ａ１〜Ａ４が接続されている。
【０００８】本実施例の動作を図２のタイミングチャー
トを用いて簡単に説明する。
【０００９】まず、時刻ｔ1 において、φR にＬｏｗレ
ベルのパルスを印加すると、ＰＭＯＳトランジスタＭ11
〜Ｍ14がＯＮ状態になり、バイポーラ・トランジスタＢ
1 〜Ｂ4 が共通接続されるとともに、ＶBR電圧にリセッ
トされる。その後、φR はＭｉｄｄｌｅレベルまで立上
がることにより、ＰＭＯＳトランジスタＭ11〜Ｍ14はＯ
ＦＦ状態になり、リセット動作は終了する（クランプ・
リセット）。
【００１０】次に、時刻ｔ2 において、φVC1 パルスが
立上がると、ＮＭＯＳトランジスタＭ21〜Ｍ24がＯＮ状
態になり、バイポーラトランジスタＢ1 〜Ｂ4 のエミッ
タ端子はすべてＶVC電圧にリセットされ、さらに、時刻
ｔ3 において、φR パルスがＨｉｇｈレベルまで立上が
ると、バイポーラ・トランジスタＢ1 〜Ｂ4 のベース電
位は容量Ｃ1 〜Ｃ4 を介して、もち上げられ、ベース・
エミッタ間が順バイアス状態になり、バイポーラ・トラ
ンジスタは一斉にエミッタ・フォロァ動作を行ない、ベ
ース上のホールが再結合され、ベース電位は、ＶVC＋Ｖ
BE近傍におちつく（過渡リセット動作）。過渡リセット
動作が終了すると時刻ｔ4 において、φR パルスがＭｉ
ｄｄｌｅレベルまで立下がり、従って容量Ｃ1 〜Ｃ4 を
介して、各バイポーラ・トランジスタのベース電位も下
がり、ベース・エミッタ間は逆バイアス状態になる。こ
の状態から光キャリアの蓄積動作が開始される。
【００１１】所定の蓄積時間が経過した後、時刻ｔ3 に
おいて、φT およびφR のパルスがＨｉｇｈレベルまで
立上がると、ＮＭＯＳトランジスタＭ31〜Ｍ34がＯＮ状
態になると同時にバイポーラ・トランジスタＢ1 〜Ｂ4
のベース電位はもち上げられベース・エミッタ間バイア
スが順バイアス状態になり、ベース上に蓄積された光キ
ャリアは、エミッタ端子から出力される。この時、増幅
器Ａ１〜Ａ４のコントロール端子に電源２より所定の電
圧を印加すれば、個々の増幅器に所望のゲインを持たせ
ることができる。
【００１２】増幅器Ａ１〜Ａ４の出力は、ＣT1〜ＣT4に
それぞれ読み出され、時刻ｔ6 において、φT パルスが
Ｌｏｗレベルに立下がると、ＮＭＯＳトランジスタＭ31
〜Ｍ34がＯＦＦ状態になり、各容量ＣT1〜ＣT4の電圧は
保持される。
【００１３】その後時刻ｔ7 においてφRES にＨｉｇｈ
レベルのパルスを印加し、ＮＭＯＳトランジスタＭRSを
ＯＮ状態にし、出力線４をリセットした後走査回路１を
動作させ、ＣT1上の信号から順に出力バッファ３を介し
て出力端子Ｖout に転送することによって、一連の動作
は終了する。
【００１４】ところで、増幅器Ａ１〜Ａ４の好適な回路
例とそのＤＣ特性図を図３及び図４に示す。
【００１５】図３は、ＮＰＮトランジスタを用いた反転
増幅器でありエミッタ端子に設けられたＮＭＯＳトラン
ジスタのゲート電圧により、ゲインを制御するものであ
る。
【００１６】この反転増幅器のＤＣ特性計算結果を図４
に示す。
【００１７】横軸に入力電圧ＶIN、縦軸に出力電圧Ｖ
out をとり、ゲイン制御電圧ＶC をパラメータにグラフ
化したものである。図からも判かる様に、ＶC を大きく
する程、ゲインは大きくなっており、また回路規模も小
さいことから本実施例に好適である。また、言うまでも
なく、他種の増幅器を用いても良い。
【００１８】（実施例２）図５に本発明による第２の実
施例を示す。本実施例は、第１の実施例に改良を施した
もので、電源装置２が省かれ、増幅器Ａ１〜Ａ４のゲイ
ン制御電圧は、Ｖ−ＧＡＩＮ端子よりシリアルに入力さ
れる様になっている。
【００１９】動作は例えば、蓄積期間中に、走査回路１
を動作させ、ＮＭＯＳトランジスタＭ５１をＯＮ状態に
し、Ｖ−ＧＡＩＮ端子より増幅器Ａ１のゲイン制御電圧
を書き込み、その後、Ｌ１のパルスをＬｏｗレベルに
し、Ｍ５１をＯＦＦ状態にし、書き込んだ電圧を保持す
る。この動作を増幅器Ａ１〜Ａ４まで順次行ない、動作
終了後に、φR パルスをＨｉｇｈレベルにすると、各光
電変換素子が読み出し動作を行ない各出力値に、それぞ
れゲイン倍された電圧がＣT1〜ＣT4に読み出される。
【００２０】上記以外の動作は、第１の実施例と全く同
様に行なうことができる。
【００２１】従って、個々の増幅器に対して電源を設け
るよりは大幅な省スペースが実現できる。
【００２２】尚、上記動作説明において、増幅器Ａ１〜
Ａ４のゲイン制御電圧の書き込みは蓄積期間中に行なう
としたが、その他の期間でもよく、例えば、ＣT1〜ＣT4
の電荷の順次転送中に行なってもよい。この場合増幅器
Ａ１〜Ａ４に書き込んだゲイン制御電圧は次の光電変換
動作時に用いられることになる。
【００２３】（実施例３）図６に、本発明による第３の
実施例を示す。本実施例は、第２の実施例を２次元光電
変換装置に展開したもので、光電変換素子のリセット、
信号読み出し動作を、行単位で順次行なう為、垂直走査
回路５が設けられているが、基本的な動作は第２の実施
例と全く同様である。
【００２４】（実施例４）図７に本発明の第４の実施例
を示す。第１〜第３実施例では光電変換部は、ベース、
コレクタ接合をフォトダイオードとしたバイポーラによ
る増幅素子を用いた例であるが、本実施例では、ＭＯＳ
を用いるものである。従来と同様の箇所は、同一番号を
つけて説明は省略する。１１はＭＯＳのゲートにフォト
ダイオードを接続し、一方、１０に示す如くＭＯＳアン
プの抵抗を可変抵抗としている。１０の可変抵抗は、Ｍ
ＯＳのゲートを２重構造にし、１２に示す如く下側ゲー
トはフローディング上側ゲートの一方１３は電源と接続
し、上側ゲートのもう一方１４は、電圧パルスが印加さ
れるようになっている。
【００２５】電圧パルスの振幅量に応じて、フローディ
ングゲートの電位は変化し、これにより１０に示すＭＯ
Ｓは可変抵抗として働く。本実験の場合も、フォトダイ
オードで発生した光信号が、上記１０の可変抵抗で決ま
るアンプゲイン倍した値に変換され、この変調信号が読
出し容量を介して、シフトレジスタにより順次読出され
る。
【００２６】図７には、一次元センサの例を示したが、
本発明は、一次元に限定されず２次元センサとして使用
することも可能であることは言うまでもない。
【００２７】（実施例５）図８に本発明の第５の実施例
を示す。Ｓｉｊ（ｉｊ＝１〜４）は、１１に示すように
ベース分離用ＰＭＯＳ１２とベース電位制御用容量１３
はバイポーラ１５から成る。
【００２８】セルＳ11Ｓ21は垂直ライン１６に出力さ
れ、一方セルＳ12Ｓ22は垂直ライン１７に出力される。
各行の選択はパルスφPR1 、φPR2 により行なわれる。
【００２９】まず、φPR1 にハイパルスが印加され、Ｓ
11とＳ12セルが選択され、それぞれの出力が上下に同時
にアンプａij（ｉ、ｊ＝１、２）のゲートに読出され
る。
【００３０】それぞれのアンプゲインは、上下に配線さ
れた電圧源より１８、１９、２０、２１の配線を通して
調整され、アンプ出口はφPT1 パルスをハイレベルにし
てＳ11の光出力にａ11のアンプゲインをかけた出力を容
量２２へ、一方Ｓ12の光出力にａ12のアンプゲインをか
けた出力を容量２３へ、Ｓ11の光出力にａ21のアンプゲ
インをかけた出力を容量２４へ、一方Ｓ21の光出力にａ
22のアンプゲインをかけた出力を容量２５へ読出す。
【００３１】次にφPR1 をＤ−レベルにして、φPR2 を
ハイレベルにすると、セルＳ21、Ｓ22が選択され、前回
と同様にａij（ｉｊ＝１〜２′）のアンプのゲートに読
出される。
【００３２】φPT2 をハイレベルにしてＳ11セルの光出
力にａ11アンプゲインをかけた出力を容量２６へ、Ｓ12
セルの光出力にａ12アンプゲインをかけた出力を容量２
７へ、Ｓ21セルの光出力にａ21アンプゲインをかけた出
力を容量２８へ、Ｓ22セルの光出力にａ22アンプゲイン
をかけた出力を容量２９へ読出す。
【００３３】容量２２、２３、２６、２７へ読出された
信号は容量３０、３１、３２、３３を介して加算されア
ンプ３８より、一方容量２４、２５、２８、２９へ読出
された信号は容量３４、３５、３６、３７を介して加算
されたアンプ３９より出力される。
【００３４】３８、３９の出力は差動アンプ４０により
減算出力が出される。従って、ゲインとしてはプラスと
マイナスのものが混在しても良く、画像のフーリエ変換
出力が高速で読出される利点を有する。
【００３５】
【発明の効果】本発明によれば、各信号に任意の係数を
かける信号処理が良好に行なえる。
【図面の簡単な説明】
【図１】本発明の実施例１による光電変換装置の回路構
成図である。
【図２】実施例１による光電変換装置の動作を説明する
ためのタイミングチャートである。
【図３】本発明に用いられる増幅器の回路図である。
【図４】図３に示す増幅器の特性を示すグラフである。
【図５】本発明の実施例２による光電変換装置の回路構
成図である。
【図６】本発明の実施例３による光電変換装置の回路構
成図である。
【図７】本発明の実施例４による光電変換装置の回路構
成図である。
【図８】本発明の実施例５による光電変換装置の回路構
成図である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の光電変換要素よりなる光電変換装
    置において、各光電変換要素の出力端子に、利得を外部
    より制御できる増幅器を設けたことを特徴とする光電変
    換装置。
JP5127086A 1993-05-28 1993-05-28 光電変換装置 Withdrawn JPH06339082A (ja)

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JP5127086A JPH06339082A (ja) 1993-05-28 1993-05-28 光電変換装置
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