JP3468405B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- 238000006243 chemical reaction Methods 0.000 claims description 83
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- 239000004065 semiconductor Substances 0.000 claims 1
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- 230000003213 activating effect Effects 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
Description
【０００１】
【発明の属する技術分野】本発明は、各々独立に駆動で
き、出力条件が決められる光電変換ブロックを複数配置
してなる固体撮像装置に関するものである。
き、出力条件が決められる光電変換ブロックを複数配置
してなる固体撮像装置に関するものである。
【０００２】
【従来の技術】一般に、固体撮像装置は光電変換方式と
して、ＣＣＤタイプとＭＯＳタイプ、バイポーラタイプ
等で読み出される種々の方式があり、ビデオカメラ等に
は画質に優れるというＣＣＤタイプがよく用いられてい
る。一方、後２者であっても、近年ノイズ耐性が向上
し、低消費電力化が図られ、周辺回路を含めたワンチッ
プ化が可能で、小型化できるというメリットによって、
注目されている。
して、ＣＣＤタイプとＭＯＳタイプ、バイポーラタイプ
等で読み出される種々の方式があり、ビデオカメラ等に
は画質に優れるというＣＣＤタイプがよく用いられてい
る。一方、後２者であっても、近年ノイズ耐性が向上
し、低消費電力化が図られ、周辺回路を含めたワンチッ
プ化が可能で、小型化できるというメリットによって、
注目されている。
【０００３】また、近年光電変換素子をブロック化し
て、駆動、出力条件を独立に決められる光電変換ブロッ
クを形成する例が提案されている。この光電変換ブロッ
クを複数配置してなる固体撮像装置における、１つの光
電変換ブロック例を図３に示して説明する。同図は１次
元イメージセンサであり、１は光電変換画素であり、バ
イポーラトランジスタ２とそのベースリセット用ＭＯＳ
トランジスタ３とで構成され、特にバイポーラトランジ
スタ２のベース領域に構成される不図示のＰＮ接合部に
光を照射して、光発生電荷の蓄積によって生じるベース
電位上昇分となる信号電圧を、バイポーラトランジスタ
２のエミッタから出力する。この画素１は、図３に示す
ように、１ラインに亘って複数個が配置されている。
て、駆動、出力条件を独立に決められる光電変換ブロッ
クを形成する例が提案されている。この光電変換ブロッ
クを複数配置してなる固体撮像装置における、１つの光
電変換ブロック例を図３に示して説明する。同図は１次
元イメージセンサであり、１は光電変換画素であり、バ
イポーラトランジスタ２とそのベースリセット用ＭＯＳ
トランジスタ３とで構成され、特にバイポーラトランジ
スタ２のベース領域に構成される不図示のＰＮ接合部に
光を照射して、光発生電荷の蓄積によって生じるベース
電位上昇分となる信号電圧を、バイポーラトランジスタ
２のエミッタから出力する。この画素１は、図３に示す
ように、１ラインに亘って複数個が配置されている。
【０００４】また、５０は画素１のベースリセット用電
圧供給源、４はバイポーラトランジスタ２のエミッタに
接続された画素出力線、５は画素出力線４のリセット用
ＭＯＳトランジスタ、６はそのベースが出力線４に接続
するバイポーラトランジスタであり、そのエミッタは各
列におけるバイポーラトンンジスタ６のエミッタと共通
の接続線７につながっている。バイポーラトランジスタ
６は光電変換出力の最大出力検知をする役目をしてお
り、接続線７には、画素アレイの最大出力に相当する電
圧が出てくる。
圧供給源、４はバイポーラトランジスタ２のエミッタに
接続された画素出力線、５は画素出力線４のリセット用
ＭＯＳトランジスタ、６はそのベースが出力線４に接続
するバイポーラトランジスタであり、そのエミッタは各
列におけるバイポーラトンンジスタ６のエミッタと共通
の接続線７につながっている。バイポーラトランジスタ
６は光電変換出力の最大出力検知をする役目をしてお
り、接続線７には、画素アレイの最大出力に相当する電
圧が出てくる。
【０００５】また、８は画素の出力電圧を蓄積する蓄積
容量、９は画素出力線４と容量８とを接続、切り離しを
するスイッチ用ＭＯＳトランジスタ、１０は容量８を選
択するＭＯＳトランジスタスイッチ、１１はＭＯＳトラ
ンジスタスイッチ１０のゲートに制御信号を出力してス
イッチ１０を順次選択するシフトレジスタ、１２は選択
された容量８から読み出された光電荷を読み出す出力
線、１３は出力線１２が入力されるアンプ、１４はアン
プ１３の出力端子、１５は出力線７の出力値の大小を判
断する比較器、１６はこの光電変換ブロックを駆動、制
御する制御回路であり、１７はシフトレジスタ１１を駆
動する、例えばクロック信号と反転クロック信号、スタ
ート信号用の駆動線、１８，１９，２０はそれぞれＭＯ
Ｓトランジスタ３，５，９のゲート駆動パルスを印加す
るための駆動線、２１は比較器１５の比較電位を供給す
る配線、２２は比較器１５の出力をラッチするラッチ回
路、２３はアンプ１３のゲインを制御するための制御線
である。
容量、９は画素出力線４と容量８とを接続、切り離しを
するスイッチ用ＭＯＳトランジスタ、１０は容量８を選
択するＭＯＳトランジスタスイッチ、１１はＭＯＳトラ
ンジスタスイッチ１０のゲートに制御信号を出力してス
イッチ１０を順次選択するシフトレジスタ、１２は選択
された容量８から読み出された光電荷を読み出す出力
線、１３は出力線１２が入力されるアンプ、１４はアン
プ１３の出力端子、１５は出力線７の出力値の大小を判
断する比較器、１６はこの光電変換ブロックを駆動、制
御する制御回路であり、１７はシフトレジスタ１１を駆
動する、例えばクロック信号と反転クロック信号、スタ
ート信号用の駆動線、１８，１９，２０はそれぞれＭＯ
Ｓトランジスタ３，５，９のゲート駆動パルスを印加す
るための駆動線、２１は比較器１５の比較電位を供給す
る配線、２２は比較器１５の出力をラッチするラッチ回
路、２３はアンプ１３のゲインを制御するための制御線
である。
【０００６】図３に示す例においては、画素１、容量
８、及びラッチ回路２２を一斉にリセットした後、駆動
線２０はハイレベルのままスイッチ９を導通としてお
く。画素１に信号電荷が蓄積されるにつれ画素出力線
４、及び容量８の電位も上昇するが、これらの画素出力
の最大値に相当する出力が、配線２１で決められる比較
電位を越えると比較器１５の出力が反転し、ラッチ回路
２２が切り替わることにより、配線２０がＬｏｗとな
り、スイッチ９がオフとなる。したがって、蓄積容量８
にはその時点までに画素に蓄積された信号が保持される
ことになる。また、アンプ１３のゲインを決める制御電
圧を供給する制御線２３は、配線２１の設定電位や、ラ
ッチが切り替わるまでの時間で決められる。
８、及びラッチ回路２２を一斉にリセットした後、駆動
線２０はハイレベルのままスイッチ９を導通としてお
く。画素１に信号電荷が蓄積されるにつれ画素出力線
４、及び容量８の電位も上昇するが、これらの画素出力
の最大値に相当する出力が、配線２１で決められる比較
電位を越えると比較器１５の出力が反転し、ラッチ回路
２２が切り替わることにより、配線２０がＬｏｗとな
り、スイッチ９がオフとなる。したがって、蓄積容量８
にはその時点までに画素に蓄積された信号が保持される
ことになる。また、アンプ１３のゲインを決める制御電
圧を供給する制御線２３は、配線２１の設定電位や、ラ
ッチが切り替わるまでの時間で決められる。
【０００７】図３のような光電変換ブロックを複数持つ
固体撮像装置においては、各ブロックにおける光強度が
著しく異なる場合でも、各ブロックの画素信号の蓄積時
間も異なり、同レベルの出力値を得ることができる。ま
た図３においてはバイポーラ型の画素を例としたが、一
般にどのような光電変換画素であってもよく、また画素
出力のモニターも最大値検出に限らず、最小値検出ある
いは、最大値と最小値の差分検出などであってもよい。
固体撮像装置においては、各ブロックにおける光強度が
著しく異なる場合でも、各ブロックの画素信号の蓄積時
間も異なり、同レベルの出力値を得ることができる。ま
た図３においてはバイポーラ型の画素を例としたが、一
般にどのような光電変換画素であってもよく、また画素
出力のモニターも最大値検出に限らず、最小値検出ある
いは、最大値と最小値の差分検出などであってもよい。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来例のような光電変換ブロックが少数で、各ブロックを
離れた位置において形成するような場合は問題がない
が、光電変換ブロックの数が多くなり、各ブロックの光
電変換部を密に配置するという要請が出てくる場合に
は、駆動制御回路１６とシフトレジスタ１１を配置する
スペースが割り当てられなくなるという問題があった。
来例のような光電変換ブロックが少数で、各ブロックを
離れた位置において形成するような場合は問題がない
が、光電変換ブロックの数が多くなり、各ブロックの光
電変換部を密に配置するという要請が出てくる場合に
は、駆動制御回路１６とシフトレジスタ１１を配置する
スペースが割り当てられなくなるという問題があった。
【０００９】本発明の目的は、光電変換ブロックが多数
かつ密に配置される場合であっても、それらを独立に駆
動、制御する手段を提供することを目的とする。
かつ密に配置される場合であっても、それらを独立に駆
動、制御する手段を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、独立に駆動すべき光電変換部に、デコー
ダ等のアドレス線で指定される回路を設けて、駆動すべ
き光電変換部を順次アドレス線で切り替えることで駆動
する。一方各光電変換部に対応するアナログメモリ部を
設け、画素出力がある一定レベルに達したとモニター回
路であるレベル検出回路が示せば、該光電変換部の出力
をそれに対応するアナログメモリに転送する。さらに各
光電変換部に対応し、アドレス線でアクセスできるデジ
タルメモリ部を設けて光電変換画素出力がメモリに転送
されたかどうか、その蓄積時間、出力アンプの設定ゲイ
ンを書き込み、また、その書き込まれたデータに従って
光電変換部の駆動、出力の制御を行なうようにすること
で、シフトレジスタ、モニター回路、駆動パルス出力回
路等を共通に使えるようにし、複数の光電変換ブロック
を多数かつ密に配置することを可能とした。
め、本発明は、独立に駆動すべき光電変換部に、デコー
ダ等のアドレス線で指定される回路を設けて、駆動すべ
き光電変換部を順次アドレス線で切り替えることで駆動
する。一方各光電変換部に対応するアナログメモリ部を
設け、画素出力がある一定レベルに達したとモニター回
路であるレベル検出回路が示せば、該光電変換部の出力
をそれに対応するアナログメモリに転送する。さらに各
光電変換部に対応し、アドレス線でアクセスできるデジ
タルメモリ部を設けて光電変換画素出力がメモリに転送
されたかどうか、その蓄積時間、出力アンプの設定ゲイ
ンを書き込み、また、その書き込まれたデータに従って
光電変換部の駆動、出力の制御を行なうようにすること
で、シフトレジスタ、モニター回路、駆動パルス出力回
路等を共通に使えるようにし、複数の光電変換ブロック
を多数かつ密に配置することを可能とした。
【００１１】本発明は、上記作用を有するように、光電
変換画素を並べて形成する光電変換ブロック単位が複数
個配置され、前記各光電変換ブロック単位は独立に駆動
条件が決められる固体撮像装置において、前記各光電変
換ブロックに対応して前記光電変換画素の電荷を読み出
すアナログメモリ部と、前記各光電変換ブロックの駆動
条件を記憶しておくためのメモリー手段を備えたことを
特徴とする。
変換画素を並べて形成する光電変換ブロック単位が複数
個配置され、前記各光電変換ブロック単位は独立に駆動
条件が決められる固体撮像装置において、前記各光電変
換ブロックに対応して前記光電変換画素の電荷を読み出
すアナログメモリ部と、前記各光電変換ブロックの駆動
条件を記憶しておくためのメモリー手段を備えたことを
特徴とする。
【００１２】また、本発明は、光電変換画素を行方向に
並べて形成する光電変換ブロック単位を複数段配置し、
前記各光電変換ブロック単位は前記行方向毎に独立に駆
動条件を設定する固体撮像装置において、前記各光電変
換ブロックに対応して前記光電変換画素の電荷を前記複
数段毎に共通に読み出すアナログメモリ部と、前記光電
変換ブロックの最大電荷を記憶するデジタルメモリ部
と、前記デジタルメモリ部の記憶データに基づいて駆動
条件を出力する駆動制御回路とを備えたことを特徴とす
る。
並べて形成する光電変換ブロック単位を複数段配置し、
前記各光電変換ブロック単位は前記行方向毎に独立に駆
動条件を設定する固体撮像装置において、前記各光電変
換ブロックに対応して前記光電変換画素の電荷を前記複
数段毎に共通に読み出すアナログメモリ部と、前記光電
変換ブロックの最大電荷を記憶するデジタルメモリ部
と、前記デジタルメモリ部の記憶データに基づいて駆動
条件を出力する駆動制御回路とを備えたことを特徴とす
る。
【００１３】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について、図１を参照しつつ詳細に説明す
る。同図において、１は光電変換画素であり、図３と同
様にリセットＭＯＳトランジスタと光電変換素子のＰＮ
接合部をベースに有するバイポーラトランジスタとから
構成され、一般に読み出し動作において、信号は非破壊
で読み出されるものとする。また、２４は光電変換部ブ
ロックを示し、ここでは２４−１，２４−２，２４−
３，２４−４と４つのブロックが形成されていることを
示す。２５は光電変換画素の駆動線、２６は各光電変換
画素に対応するアナログメモリセルであり、この図では
メモリとしての容量８と、スイッチ５１とで構成され、
スイッチ５１のゲートをオン／オフして、メモリの書き
込み、読み出しを行なう駆動線２７により駆動される。
の実施形態について、図１を参照しつつ詳細に説明す
る。同図において、１は光電変換画素であり、図３と同
様にリセットＭＯＳトランジスタと光電変換素子のＰＮ
接合部をベースに有するバイポーラトランジスタとから
構成され、一般に読み出し動作において、信号は非破壊
で読み出されるものとする。また、２４は光電変換部ブ
ロックを示し、ここでは２４−１，２４−２，２４−
３，２４−４と４つのブロックが形成されていることを
示す。２５は光電変換画素の駆動線、２６は各光電変換
画素に対応するアナログメモリセルであり、この図では
メモリとしての容量８と、スイッチ５１とで構成され、
スイッチ５１のゲートをオン／オフして、メモリの書き
込み、読み出しを行なう駆動線２７により駆動される。
【００１４】また、２８はデコーダであり、アドレス線
３２によって駆動するブロックが選ばれる。また、２９
はデコーダ２８−１の出力により駆動線２５を選択する
バッファ、３０はデコーダ２８−２の出力を受けてアナ
ログメモリの駆動線２７を選択するバッファ、３１は各
ブロックの制御条件を書き込んでおくデジタルメモリで
あり、デコーダ２８−３の出力によりアクセスされる。
３３は光電変換画素ブロックを駆動するための、駆動制
御回路１６から出力される配線、また、３４はアナログ
メモリブロック用の駆動制御回路１６から出力する駆動
線、３５はデジタルメモリ３１に情報を書き込むための
配線、３６はデジタルメモリ３１の情報を読み出すため
の配線である。なお、図３と共通の符号番号について重
複する説明を省略する。
３２によって駆動するブロックが選ばれる。また、２９
はデコーダ２８−１の出力により駆動線２５を選択する
バッファ、３０はデコーダ２８−２の出力を受けてアナ
ログメモリの駆動線２７を選択するバッファ、３１は各
ブロックの制御条件を書き込んでおくデジタルメモリで
あり、デコーダ２８−３の出力によりアクセスされる。
３３は光電変換画素ブロックを駆動するための、駆動制
御回路１６から出力される配線、また、３４はアナログ
メモリブロック用の駆動制御回路１６から出力する駆動
線、３５はデジタルメモリ３１に情報を書き込むための
配線、３６はデジタルメモリ３１の情報を読み出すため
の配線である。なお、図３と共通の符号番号について重
複する説明を省略する。
【００１５】次に、本実施形態の動作について説明す
る。本実施形態においては、最初、画素１を含む光電変
換部及び、容量８を含むアナログメモリ部、デコーダ２
８−３を含むデジタルメモリ部をすべてリセットしてか
ら駆動が開始される。光電変換部のリセットは駆動線２
５の電位を負としてリセットＭＯＳトランジスタ３を活
性化した後、駆動線２５の電位を正としてトランジスタ
１を活性化すると同時に、ＭＯＳトランジスタ５をオン
する。この時、ベース電流が流れてトランジスタ１のベ
ースがリセットされ、その後駆動線２５をＧＮＤに戻す
ことで、トランジスタ１は逆バイアスとなる。また、ア
ナログメモリ部のリセットはスイッチ５１及びスイッチ
９をオンして、ＭＯＳトランジスタ５を通じて接地電位
に落とされる。デジタルメモリ部のリセットは、全アド
レスに”１”又は”０”を書き込んでリセットする。
る。本実施形態においては、最初、画素１を含む光電変
換部及び、容量８を含むアナログメモリ部、デコーダ２
８−３を含むデジタルメモリ部をすべてリセットしてか
ら駆動が開始される。光電変換部のリセットは駆動線２
５の電位を負としてリセットＭＯＳトランジスタ３を活
性化した後、駆動線２５の電位を正としてトランジスタ
１を活性化すると同時に、ＭＯＳトランジスタ５をオン
する。この時、ベース電流が流れてトランジスタ１のベ
ースがリセットされ、その後駆動線２５をＧＮＤに戻す
ことで、トランジスタ１は逆バイアスとなる。また、ア
ナログメモリ部のリセットはスイッチ５１及びスイッチ
９をオンして、ＭＯＳトランジスタ５を通じて接地電位
に落とされる。デジタルメモリ部のリセットは、全アド
レスに”１”又は”０”を書き込んでリセットする。
【００１６】つぎに、駆動制御回路１６より出力するア
ドレス線を切り替えていき光電変換部ブロック２４−
１，２４−２，２４−３，２４−４の順に繰り返し読み
出しを行なっていくが、各ブロックの選択時に、デジタ
ルメモリ３１の情報もアクセスする。
ドレス線を切り替えていき光電変換部ブロック２４−
１，２４−２，２４−３，２４−４の順に繰り返し読み
出しを行なっていくが、各ブロックの選択時に、デジタ
ルメモリ３１の情報もアクセスする。
【００１７】ある時間経過して、例えばブロック２４−
２の出力がコンパレータ１５を反転させた時、即ち、ブ
ロック２４−２の画素内の光電変換電荷のいずれかが配
線２１からのしきい値よりも大きくなったとき、アナロ
グメモリのブロック２４−２に対応するブロックに書き
込みを行なうためのパルスを配線３４に印加する。同時
にデジタルメモリ３１のブロック２４−２に対応するア
ドレス番地に、信号転送がなされたこと、その時の信号
蓄積時間、最終的にアナログメモリから出力を行なう時
のアンプゲイン等の情報を書き込む。一巡して再びブロ
ック２４−２の駆動を行なう時、コンパレータ１５が反
転しても、デジタルメモリ３１からアクセスしたブロッ
ク２４−２に対応するアドレス番地の情報に従って、駆
動制御回路１６はアナログメモリへの書き込みパルスは
出さず、デジタルメモリ３１への再書き込みも行なわな
い。このため、アナログメモリ、デジタルメモリ３１に
は、光電変換ブロックのモニター出力が最初に所定レベ
ルに達した時の情報が保持される。
２の出力がコンパレータ１５を反転させた時、即ち、ブ
ロック２４−２の画素内の光電変換電荷のいずれかが配
線２１からのしきい値よりも大きくなったとき、アナロ
グメモリのブロック２４−２に対応するブロックに書き
込みを行なうためのパルスを配線３４に印加する。同時
にデジタルメモリ３１のブロック２４−２に対応するア
ドレス番地に、信号転送がなされたこと、その時の信号
蓄積時間、最終的にアナログメモリから出力を行なう時
のアンプゲイン等の情報を書き込む。一巡して再びブロ
ック２４−２の駆動を行なう時、コンパレータ１５が反
転しても、デジタルメモリ３１からアクセスしたブロッ
ク２４−２に対応するアドレス番地の情報に従って、駆
動制御回路１６はアナログメモリへの書き込みパルスは
出さず、デジタルメモリ３１への再書き込みも行なわな
い。このため、アナログメモリ、デジタルメモリ３１に
は、光電変換ブロックのモニター出力が最初に所定レベ
ルに達した時の情報が保持される。
【００１８】最終的に光電変換部の駆動が終わると、ス
イッチ９がオフし、シフトレジスタ１１の走査に従っ
て、アナログメモリからの出力を読み出すが、アナログ
メモリのブロックを指定する時に、そのブロックに相当
するデジタルメモリ３１の情報もアクセスして、それに
指定されたアンプゲインを指定して、出力線１２からア
ンプ１３を介して出力信号１４から読み出しを行なう。
イッチ９がオフし、シフトレジスタ１１の走査に従っ
て、アナログメモリからの出力を読み出すが、アナログ
メモリのブロックを指定する時に、そのブロックに相当
するデジタルメモリ３１の情報もアクセスして、それに
指定されたアンプゲインを指定して、出力線１２からア
ンプ１３を介して出力信号１４から読み出しを行なう。
【００１９】以上説明したように、光電変換部及びアナ
ログメモリの各ブロック毎の制御情報を入出力できるデ
ジタルメモリ３１を設けることによって、密に配列され
た複数の光電変換ブロック２４−１，−２，−３，−４
を、共通の駆動回路、共通のモニター回路、共通のシフ
トレジスタ、共通の出力アンプを使って独立に駆動、制
御ができるようになった。
ログメモリの各ブロック毎の制御情報を入出力できるデ
ジタルメモリ３１を設けることによって、密に配列され
た複数の光電変換ブロック２４−１，−２，−３，−４
を、共通の駆動回路、共通のモニター回路、共通のシフ
トレジスタ、共通の出力アンプを使って独立に駆動、制
御ができるようになった。
【００２０】（第２の実施形態）図２は本発明第２の実
施形態を示す図であり、同図において、光電変換画素ア
レイの中で、第１行目と第３行目は、それぞれ２つの光
電変換ブロックに分かれており、すなわち、２４−１−
１と２４−１−２及び２４−３−１と２４−３−２にわ
かれているようなブロック配置をなす場合を示す。
施形態を示す図であり、同図において、光電変換画素ア
レイの中で、第１行目と第３行目は、それぞれ２つの光
電変換ブロックに分かれており、すなわち、２４−１−
１と２４−１−２及び２４−３−１と２４−３−２にわ
かれているようなブロック配置をなす場合を示す。
【００２１】図２において、４０は検知回路６と出力線
７とを接続するスイッチ用ＭＯＳトランジスタであり、
そのオン／オフは駆動制御回路１６からの出力線４１に
よってなされる。アナログメモリ部も光電変換部のブロ
ック配置に相当するように、第１行と第３行目は２本の
駆動線４２，４３が出る。光電変換部は駆動線２５は第
１行目と第３行目、第２行目等と同等に配置され、デコ
ーダ２８−１からバッファ２９を介して画素１を駆動す
る。一方、蓄積容量８を有するアナログメモリ部は上述
のように行分割の光電変換ブロックに応じて駆動線４
２，４３に分けて、デコーダ２８−２からバッファ３０
を介して蓄積容量を制御できる構成になっている。
７とを接続するスイッチ用ＭＯＳトランジスタであり、
そのオン／オフは駆動制御回路１６からの出力線４１に
よってなされる。アナログメモリ部も光電変換部のブロ
ック配置に相当するように、第１行と第３行目は２本の
駆動線４２，４３が出る。光電変換部は駆動線２５は第
１行目と第３行目、第２行目等と同等に配置され、デコ
ーダ２８−１からバッファ２９を介して画素１を駆動す
る。一方、蓄積容量８を有するアナログメモリ部は上述
のように行分割の光電変換ブロックに応じて駆動線４
２，４３に分けて、デコーダ２８−２からバッファ３０
を介して蓄積容量を制御できる構成になっている。
【００２２】また、デジタルメモリ部の３７はアドレス
線３２により選択された行が、１つのブロックである
か、２つのブロックからなるかを示すＲＯＭ（リードオ
ンリーメモリ、読出し専用記憶装置）である。ＲＯＭ３
７の出力３８は選択された行が１ブロックの時はＬｏ
ｗ、２ブロックの時はＨｉｇｈとなるように決められ
る。従って、駆動制御回路１６がアドレス線３２を指示
した場合には、そのアドレスが行のブロックが分割され
ているのかどうかを出力３８のフィードバックから容易
に知ることができる。
線３２により選択された行が、１つのブロックである
か、２つのブロックからなるかを示すＲＯＭ（リードオ
ンリーメモリ、読出し専用記憶装置）である。ＲＯＭ３
７の出力３８は選択された行が１ブロックの時はＬｏ
ｗ、２ブロックの時はＨｉｇｈとなるように決められ
る。従って、駆動制御回路１６がアドレス線３２を指示
した場合には、そのアドレスが行のブロックが分割され
ているのかどうかを出力３８のフィードバックから容易
に知ることができる。
【００２３】また、出力３８がＨｉｇｈの時は、その選
択された行に属する２つのブロックの選択がアドレス線
３９によって決められる。また出力３８がＬｏｗの時
は、制御線４１は２本同時にオンし、出力３８がＨｉｇ
ｈの時は、２つのブロックを別々に選択するため、制御
線４１の２本の制御線は交互にオンのパルスが出力す
る。よって、駆動制御回路１６は容易に検知回路６から
の光電電荷の最大値を行の２ブロック毎に検出すること
ができ、出力線７にその検出レベルを出力してコンパレ
ータ１５でしきい値と比較して、光電電荷を正確にデジ
タルメモリ３１に格納することができるとともに、アナ
ログメモリ部から出力線１２に読み出して、アンプ１３
を介して、画像信号を出力することができる。
択された行に属する２つのブロックの選択がアドレス線
３９によって決められる。また出力３８がＬｏｗの時
は、制御線４１は２本同時にオンし、出力３８がＨｉｇ
ｈの時は、２つのブロックを別々に選択するため、制御
線４１の２本の制御線は交互にオンのパルスが出力す
る。よって、駆動制御回路１６は容易に検知回路６から
の光電電荷の最大値を行の２ブロック毎に検出すること
ができ、出力線７にその検出レベルを出力してコンパレ
ータ１５でしきい値と比較して、光電電荷を正確にデジ
タルメモリ３１に格納することができるとともに、アナ
ログメモリ部から出力線１２に読み出して、アンプ１３
を介して、画像信号を出力することができる。
【００２４】またアドレス線３９は、アナログメモリ用
バッファ３０にも入力し、１つの行に対し、２つのブロ
ックがある時には、そのブロックを別々に制御できるよ
うにしている。
バッファ３０にも入力し、１つの行に対し、２つのブロ
ックがある時には、そのブロックを別々に制御できるよ
うにしている。
【００２５】図２において、図１と共通の符号番号をつ
けたものは共通の機能を有し、重複する説明を省くが、
このように、１つの行に複数のブロックを有するような
配置においても、デジタルメモリ３１に、その行毎のブ
ロック配列パターンを区別させるＲＯＭを付加すること
により、複数の光電変換ブロックに対し、共通の検知、
駆動、回路を使って各ブロック独立の駆動、制御を行な
うことを可能にできる。
けたものは共通の機能を有し、重複する説明を省くが、
このように、１つの行に複数のブロックを有するような
配置においても、デジタルメモリ３１に、その行毎のブ
ロック配列パターンを区別させるＲＯＭを付加すること
により、複数の光電変換ブロックに対し、共通の検知、
駆動、回路を使って各ブロック独立の駆動、制御を行な
うことを可能にできる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
密に配列することが要請される光電変換部のブロックに
対しても、各ブロック毎に独立の駆動、制御を行なうこ
とが可能となった。
密に配列することが要請される光電変換部のブロックに
対しても、各ブロック毎に独立の駆動、制御を行なうこ
とが可能となった。
【００２７】また、光電変換ブロックの数が多くなり、
各ブロックの光電変換部を密に配置するという必要があ
っても、駆動制御回路とシフトレジスタを配置するスペ
ースが割り当てられなくなるということも問題となら
ず、大多数の光電変換ブロックにも容易に対応すること
ができる。
各ブロックの光電変換部を密に配置するという必要があ
っても、駆動制御回路とシフトレジスタを配置するスペ
ースが割り当てられなくなるということも問題となら
ず、大多数の光電変換ブロックにも容易に対応すること
ができる。
【図１】本発明による第１の実施形態を説明する回路図
である。
である。
【図２】本発明による第２の実施形態を説明する回路図
である。
である。
【図３】従来例の光電変換装置を説明する回路図であ
る。
る。
１ 光電変換画素
２ バイポーラトランジスタ
３ ＭＯＳトランジスタ
４ 出力線
５ リセットＭＯＳトランジスタ
６ 出力モニター素子
７ 出力線
８ 蓄積容量
９ ＭＯＳトランジスタ
１０ ＭＯＳトランジスタ
１１ シフトレジスタ
１２ 出力線
１３ アンプ
１４ 出力端子
１５ 比較器（コンパレータ）
１６ 駆動回路
１７，１８，１９，２０ 駆動配線
２１ 基準電位
２２ ラッチ回路
２３ ゲイン制御線
２４ 光電変換ブロック
２５ 行選択線（駆動線）
２６ アナログメモリ画素
２７ 行選択線
２８ デコーダ
２９，３０ バッファ回路
３１ デジタルメモリ
３２ アドレス線
３３，３４ 駆動線
３５ 書き込み線
３６ 読出し線
３７ ＲＯＭ
３８ メモリ出力線
３９ アドレス線
４０ スイッチＭＯＳトランジスタ
４１ 制御線
４２，４３ 駆動線
Claims (8)
- 【請求項１】 光電変換画素を並べて形成する光電変換
ブロック単位が複数個配置され、前記各光電変換ブロッ
ク単位は独立に駆動条件が決められる固体撮像装置にお
いて、 前記各光電変換ブロックに対応して前記光電変換画素の
読み出し信号電圧が書き込まれるアナログメモリ部と、
前記各光電変換ブロックの駆動条件を記憶しておくため
のメモリー手段を備えたことを特徴とする固体撮像装
置。 - 【請求項２】 前記各光電変換ブロック及び、前記アナ
ログメモリ部、メモリー手段は駆動制御回路からのアド
レス指示に従ってデコーダを介して駆動されることを特
徴とする請求項１に記載の固体撮像装置。 - 【請求項３】 前記各光電変換ブロックの光電変換画素
の出力レベルを検知するレベル検知回路を設け、該レベ
ル検知回路の出力としきい値とを比較して前記駆動条件
を設定することを特徴とする請求項１に記載の固体撮像
装置。 - 【請求項４】 前記光電変換ブロックの駆動条件を記憶
する前記メモリー手段は半導体メモリであることを特徴
とする請求項１に記載の固体撮像装置。 - 【請求項５】 前記光電変換ブロックの駆動条件を記憶
する前記メモリー手段はランダムアクセスメモリ（ＲＡ
Ｍ）あるいはリードオンリーメモリ（ＲＯＭ）あるいは
ランダムアクセスメモリとリードオンリーメモリを合わ
せたものであることを特徴とする請求項１に記載の固体
撮像装置。 - 【請求項６】 光電変換画素を行方向に並べて形成する
光電変換ブロック単位を複数段配置し、前記各光電変換
ブロック単位は前記行方向毎に独立に駆動条件を設定す
る固体撮像装置において、 前記各光電変換ブロックに対応して前記光電変換画素の
電荷を前記複数段毎に共通に読み出すアナログメモリ部
と、前記光電変換ブロックの最大電荷を記憶するデジタ
ルメモリ部と、前記デジタルメモリ部の記憶データに基
づいて駆動条件を出力する駆動制御回路とを備えたこと
を特徴とする固体撮像装置。 - 【請求項７】 前記各光電変換ブロックと前記アナログ
メモリ部の間にレベル検知回路を設け、該レベル検知回
路の出力としきい値とを比較して前記駆動条件を設定す
ることを特徴とする請求項６に記載の固体撮像装置。 - 【請求項８】 前記行方向に並べた光電変換ブロック単
位は少なくとも２つに分割され、前記アナログメモリ部
は前記分割された光電変換ブロック単位に応じて駆動線
を少なくとも２本を備えて駆動され、前記レベル検知回
路は少なくとも２つに分割して出力して前記駆動制御回
路に取り込むことを特徴とする請求項７に記載の固体撮
像装置。
Priority Applications (6)
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| US6320934B1 (en) * | 2000-06-26 | 2001-11-20 | Afp Imaging Corporation | Sensor characterization in memory |
| JP2002252338A (ja) * | 2000-12-18 | 2002-09-06 | Canon Inc | 撮像装置及び撮像システム |
| JP2004260787A (ja) * | 2002-09-09 | 2004-09-16 | Rohm Co Ltd | イメージセンサモジュール |
| US7189909B2 (en) * | 2004-11-23 | 2007-03-13 | Román Viñoly | Camera assembly for finger board instruments |
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| JP5244644B2 (ja) | 2008-03-07 | 2013-07-24 | オリンパス株式会社 | 固体撮像装置及びその応用装置 |
| KR20100010065A (ko) * | 2008-07-22 | 2010-02-01 | (주)실리콘화일 | Ｍｅｍｓ 가속도 센서의 신호처리블록을 구비한 ｃｍｏｓ이미지센서 및 그 제조방법 |
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| WO2013005389A1 (ja) * | 2011-07-01 | 2013-01-10 | パナソニック株式会社 | 固体撮像装置、固体撮像装置の駆動方法および撮像装置 |
| KR20150130526A (ko) * | 2013-03-15 | 2015-11-23 | 테라노스, 인코포레이티드 | 펨토와트 비진공관 검출기 어셈블리 |
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- 1999-03-09 US US09/264,720 patent/US6903772B1/en not_active Expired - Fee Related
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