JP2768686B2 - トランジスタ・イメージ・センサ・アレイとこれを用いて像を検出する方法並びに電圧信号を感知する装置および方法 - Google Patents

トランジスタ・イメージ・センサ・アレイとこれを用いて像を検出する方法並びに電圧信号を感知する装置および方法

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JP2768686B2
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Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にイメージ・センサ・アレイ、更に
具体的に云えば、ブルーミング制御を組込み、電子絞り
能力を持ち、測定し得る様なスミヤリングがなく、ズー
ム及びパン動作が出来る線アドレス形電圧信号変調式イ
メージ・センサ・アレイに関する。
従来の技術及び問題点 イメージ・センサ・アレイを構成するには、従来幾つ
かの基本的な装置のアーキテクチュアがある。この内の
２つは、フレーム転送形及び線アドレス形のアーキテク
チュアである。一般的にこういうアーキテクチュアは、
行及び列に分けて配置した複数個のCCD素子を持ってい
る。各々のCCDフォトサイト井戸に対し、この井戸に隣
接して障壁によって隔てられた別の井戸を、記憶されて
いる電荷を受取る為に作る必要がある。更に、チャンネ
ル・ストッパ及び井戸障壁を必要とすることにより、画
素密度が低下する。或る装置では、ブルーミングを防止
する為に、チャンネル・ストッパ内にドレインが形成さ
れ、これが更にアレイの面積を占める。
別の種類のイメージ・センサは、線間転送形のアーキ
テクチュアに従って構成されている。こういう装置は、
空のCCD井戸又はフォトダイオードの何れかであってよ
い複数個のフォトサイトを有する。信号を読取る為に設
けられたCCD素子の列により、フォトサイトが隔てられ
る。CCD列を必要とする為に、画素密度が低下する。こ
の構造にCCD素子が使われているから、チャンネル・ス
トッパ及び障壁が必要であり、その為に画素密度が更に
低下する。
更に別の種類の装置はＸ−Ｙアーキテクチュアを使
う。各々のセル又は素子が、それを読出す為に、Ｘ及び
Ｙ方向に個別にアドレスされる。普通のＸ−Ｙアーキテ
クチュアは、電荷注入装置（CID）、MOSトランジスタ装
置を含み、更に最近になっては、電荷変調トランジスタ
装置を含んでいる。CID装置では、２つのゲートが形成
され、一方が列線に接続され、他方が行線に接続され
る。CIDアレイは読取導線が長く、従って大きな寄生静
電容量を持っている。この為、静電容量の大きい長い読
取線に伴うkTC雑音の為に、装置のダイナミックレンジ
が小さくなる。更に、各々のセルを別々に読出す必要が
あるから、１行全体のセルの読出しには、かなりの時間
がかかる。高密度のテレビジョン（HDTV）形式には、そ
れに関連して使われるイメージ・センサ・アレイのアド
レス及び読取を標準の53.5マイクロ秒の期間内に行なう
ことが必要である。従って、HDTV形式で動作するCIDア
レイ装置の１行の中に1000個の素子があれば、この行の
各々の素子は、53.5ナノ秒内にアドレスして読出さなけ
ればならない。読取線の充電に伴うRC時定数がある為
に、これを達成するのは非常に困難であり、この為に、
CIDイメージ・センサ・アレイの寸法が制限される。更
に、アレイを読出すのに必要な比較的長い時間の為、ア
ドレスされていない素子からアドレスされた素子へ電荷
が洩れる惧れが増加し、こうしてスミヤリングの原因と
なる。
MOSトランジスタ・アレイは、静電容量の大きい長い
センス線の点では、CIDアレイと同じ問題がある。更
に、各々のアドレスされた素子からの電荷が増幅され
ず、その代わりにセンス線に直接的に読出される。こう
いう装置のアレイの画素密度は、アドレスの為に、各々
のフォトサイトに１つ又は２つのトランジスタを形成す
る必要がある為に低下する。
最近、日本応用物理学会誌第24巻，第５号，第L323乃
至325頁（1985年５月号）所載のT.ナカムラ,K.マツモト
他の論文「非破壊的読取モードで動作する新しいMOSフ
ォトトランジスタ」に、電荷変調装置が提案されてい
る。この提案によるセンサ・アレイは、前に述べたCID
及びMOSアーキテクチュアと同じＸ−Ｙアーキテクチュ
アを持ち、その為、他のＸ−Ｙアドレス形アーキテクチ
ュアと同じダイナミックレンジ及び速度の問題がある。
こういう普通のイメージ・センサの製造時の変動によ
り、望ましくない「パターン雑音」が生ずる。画素密度
の制約並びにこういう装置について従来説明されている
アーキテクチュア方式では、電子式ズーム動作、パン動
作及び自動露出制御の様な動作を行なうのに十分な融通
性がない。画素寸法を小さくし、アドレス及び読取を比
較的速くするという必要条件が与えられた場合、解像度
をよくする為に十分な数の素子を持つ１行内の各々の素
子の個別のアドレス指定は、HDTV水平読取期間内に普通
の装置では達成されていない。
更に、最近登場した電荷変調形トランジスタ素子は、
電圧ではなく、出力電流を変調する。こういう素子から
の信号電流が、素子の寸法とその固有の閾値電圧の両方
の関数として変化する、こういう２つの原因によるパタ
ーン雑音を少なくするには、こういうパラメータの素子
毎の変動を0.5％の許容公差又はそれ以下の値に制御す
ることが必要であった。画素の寸法が小さくなるにつれ
て、この様な厳密な制御は段々難しくなる。
従って、業界には、寸法、ドーピング及び閾値電圧に
関するセンサ素子の間の製造時の変動が、パターン雑音
の原因とはならなくなる様なイメージ・センサ・アレイ
に対する要望が存在する。更に業界には、電子式ズーム
動作、パン動作及び露出制御動作が出来ると共に、高密
度のテレビジョンの用途で動作し得る様なトランジスタ
・イメージ・アレイのアーキテクチュアに対する要望が
存在する。最後に、業界には、ブルーミング制御が良好
で、測定し得る様なスミヤリングを持たないイメージ・
センサ・アレイに対する要望がある。
問題点を解決するための手段及び作用 この発明の一面は、選ばれた電荷積分期間内に、セン
サ素子に入射した光の光子数に比例する電圧信号を感知
する装置を提供する。この装置は、固有の閾値電圧を持
つセンサ素子を有する。センサ素子がそれに入射した光
に応答して電荷を蓄積し、電荷の蓄積に応答して、変化
した閾値電圧を持つ様に作用し得る。素子の出力電圧
が、閾値電圧の変化の関数として変化する。標本化回路
が、素子から電荷を除く前の第１の時刻、並びに電荷を
除いた後の第２の時刻に出力信号を標本化する。標本化
回路が、こうして標本化した出力信号から、閾値電圧の
変化を導き出す。CCDレジスタ又は水平スキャナによっ
て制御されるキャパシタのアレイの様なレジスタで構成
された信号バッファが、標本化回路に結合され、導き出
された電圧変化に関係する電荷を記憶する。この発明の
１つの利点は、電流信号ではなく、電圧信号を発生する
ことによって得られる。この為、センサ素子の寸法及び
不純物の変動によるパターン雑音の原因が最小限に抑え
られる。素子の固有の閾値に関係しない電圧の差を感知
することにより、別の利点が得られる。素子毎の固有の
閾値電圧の変動が、信号を処理する時に減算されてなく
なるから、パターン雑音のこの原因が最小限に抑えられ
る。
この発明の別の一面では、トランジスタ・イメージ・
センサ・アレイを提供する。このアレイは、少なくとも
１行及び複数個の列に分けて配置した複数個のトランジ
スタ・イメージ・センサで構成される。各々のトランジ
スタが、そのゲート領域に入射する光に応答して、電荷
を蓄積するゲート領域を持っている。各々の列に対する
列線が、その列にあるセンサ素子（１つ又は複数）のソ
ースに接続される。センサの各々の行に対する行選択器
が、その行にあるゲート領域に結合される。選択器は、
１つの行を選択し、選択された行にパルスを印加する。
複数個の標本化回路の各々が夫々の列線に結合され、夫
々の列の選ばれたセンサ素子の出力電圧の変化として変
化する電圧差信号を標本化する。電圧差信号の出力の変
化は、入射光によって蓄積された電荷に比例する。バッ
ファが各々の列に結合され、列線に対する標本化回路か
らの電圧差信号を同時に受取って記憶する。全ての列を
バッファに対して並列に読出すことにより、アレイの行
にある各々の素子を直列に読出す時に費される時間がな
くなる点で、別の利点が得られる。このため、列線が長
いことによる遅延は殆ど問題にならない。この後、バッ
ファから電圧信号を直列に出力するが、長い列線に関係
がないから、これはずっと容易な課題である。
一実施例のバッファは一対のCCDレジスタで構成され
る。各々の列に対し、通常のソース電圧にその列にある
選ばれたイメージ・センサ素子の電圧閾値の差を加えた
値に対応する電圧基準信号電荷が第２のCCDレジスタに
入れられ、閾値の差を伴わない通常のソース電圧に対応
する第３の信号電荷が第１のCCDレジスタに入れられ
る。第３の信号及び基準信号を同時に読出して、電圧閾
値の差に等しく、従ってアドレスされたセンサに蓄積さ
れた電荷の数に比例する電圧を読出すことが出来る。
別の実施例のバッファは、夫々の列線に結合された記
憶素子又はキャパシタのアレイで構成される。各々の記
憶キャパシタに対するスイッチング・トランジスタが、
キャパシタを出力センス線に結合する様に作用し得る。
各々のスイッチング・トランジスタは、水平スキャナの
夫々の段によって作動される。
この発明の有利な別の一面として、電子式ズーム動作
及びパン動作が出来る様な形で、上に述べたアレイを作
動する方法を提供する。電子式ズーム動作の場合、通常
の場合には、各々の隣り合う行をアドレスするのではな
く、１つおきの行をアドレスする様に、行が符号化され
る。通常の動作では、CCDレジスタ等で構成されるバッ
ファは、第１の高い速度でクロック作用を受け、選ばれ
た行にある１つおきの画素だけが、レジスタの出力で標
本化される。この代わりに、クロック速度を更に高め、
多数の画素の内の１つだけを標本化してもよい。ズーム
動作が要求される場合、バッファのクロックを下げて、
選ばれた区域にある各々の画素が出力で標本化される様
にする。アレイのズーム作用を受ける部分の上限及び下
限は、どの線がアドレスされるかによって定められ、左
右の限界は、CCDレジスタのクロックの予備シフト及び
クロックを停止する時刻によって定められる。アレイの
ズーム作用を受ける部分は、どの行線をアドレスする
か、バッファのクロックの予備シフトの大きさ、並びに
バッファのクロック動作の終わりを変えることにより、
１つの場所から別の場所へパン動作することが出来る。
この発明の別の実施例は、CCDレジスタを、この内の
少なくとも１つが各々の列に対して設けられている様な
複数個の記憶キャパシタと、この記憶キャパシタを１つ
又は更に多くの出力センス線に接続する複数個の夫々の
スイッチング・トランジスタとに置換える。スイッチン
グ・トランジスタが水平スキャナの複数個の段によって
制御される。スキャナの各段は作動信号を受取る様に作
用し得る。この別の読取手段は、ズーム動作を行なう様
に適応し得る。ズーム動作を必要としない通常の状態で
は、行複号器により、１つおきの行の素子が選択され
る。行復号器を作動して、幾つかの隣り合った行を飛越
すことが出来る。感知された電圧差信号を記憶キャパシ
タのアレイに記憶する。１つおきの段に逐次的に作動信
号を印加することにより、１つおきの記憶キャパシタを
読出すことが出来る。読出されたキャパシタは、この代
わりに、幾つかの非読取のキャパシタによって互いに隔
てることが出来る。
ズーム動作が要求される時、行復号器が、ズーム作用
を受ける部分の中にあることごとくの行を選択し、水平
スキャナがズーム作用を受ける部分の中にあることごと
くの列を選択する。ズーム作用を受ける部分は、単に行
及び列アドレスを変えることにより、１つの場所から別
の場所へパン動作が出来る。
この発明の別の一面では、電子式露出制御装置を提供
する。普通は、隣接する行線をアドレスして感知した
後、各々の行線をアドレスして感知し、アレイ全体がア
ドレスされて読出されるまで、行線が電荷を蓄積する様
にする。これは非飛越し動作の場合又は、所謂逐次走査
の場合である。飛越し走査の場合、１つのフィールドで
は（例えば）奇数の線、２番目のフィールドでは偶数の
線を読取ることを別とすれば、状況は同様である。
電子式露出制御装置では、電荷蓄積時間を短縮する為
に、或る線を最初にアドレスし、その後予定の時間が経
過した後にリセットすることが出来る。この為、アレイ
全体の中にある線数よりは少ない或る線数だけ、行線感
知アドレスとは異なる行線リセット・アドレスを選択す
る。リセットすべき線は、感知される線と同じ水平帰線
消去期間内にアドレスされる。然し、リセット・アドレ
スされた線だけにリセット・パルスが印加され、それか
らの信号は感知しない。従って、センサの感知される各
々の線に利用し得る電荷積分時間が短くなる。アレイに
対する電荷積分時間は、感知される線アドレスとリセッ
トされる線アドレスの間の差を変えることによって変え
ることが出来るから、機械的な絞りを必要としなくする
様な、「電子式絞り」の能力を達成し得る。
この発明並びにその利点は、以下図面について詳しく
説明するところから更に明らかになろう。
実施例 最初に第１図について説明すると、この発明のチップ
上の配置の簡略平面図が示されている。イメージ・セン
サを全体的に10で示す。イメージ・センサ10は、チップ
面積の大部分を占めるセンサ・アレイ12を有する。行復
号器14がアレイ12の片側に配置される。行復号器14が復
号器駆動器16に接続される。
センス線バイアス・スイッチ区域18がアレイ12の隣り
の辺に配置されている。キャパシタ及びクランプ・トラ
ンジスタ区域20が、図示の実施例では、列線バイアス区
域18に隣接して示されている。列線バイアス区域18は、
キャパシタ及びクランプ・トランジスタ区域20とは向い
合った、アレイ12の側に配置してもよい。全体を22で示
す出力バッファがキャパシタ及びクランプ・トランジス
タ区域20に隣接して配置されている。第１図に示す実施
例では、バッファ22は一対のCCDレジスタ24及び26で構
成される。第１の転送ゲート区域28がキャパシタ及びク
ランプ・トランジスタ区域20と第１のCCDレジスタ区域2
4の間に配置されている。第２の転送ゲート区域30がCCD
レジスタ24とCCDレジスタ26の間に配置されている。第
３の転送ゲート区域32がCCDレジスタ26とドレイン区域3
4の間に配置されている。
リセット・ゲート区域36及び38が夫々CCDレジスタ24,
26の出力側の端に設けられている。リセット・ゲート区
域36,38が夫々電荷増幅器40,42に接続される。夫々の電
荷増幅器の出力44,46で差電圧出力V0を感知する。
イメージ・センサ10が複数個の電圧源及び信号入力を
持っている。ドレイン電圧源VDD1がセンサ・アレイ12に
電力を供給する。同様に、電圧源VDD2が電荷増幅器40,4
2に電力を供給する。電圧源VDD3が復号器駆動器16に電
力を供給する。電圧源VDD4がバッファ22に対するドレイ
ン・バイアスを供給する。
行復号器14には高バイアス又はパルス源VH及び低バイ
アス電圧源VLが設けられている。復号器駆動器16はTTL
入力アドレス・バス48を持っていてよく、好ましい実施
例では、これは９本のアドレス・ビット線で構成され
る。この代わりにバス48をシフトレジスタに置換えても
よい。この時、９個のアドレス・ビットが直列にシフト
して入り、並列に駆動器16に対して読出される。CCDレ
ジスタ24及び26にはクロックφS1及びφS2が供給され
る。転送ゲート区域28,30,32には転送ゲート・パルス源
φTGが設けられている。電荷増幅器40,42はアース源50
を供えている。キャパシタ及びクランプ・トランジスタ
区域20はクランプ・パルス源φ（クランプ）が設けられ
ている。最後に、列線バイアス区域18にはバイアス・ク
ロック52が供給される。
第１図はイメージ・センサ10の考えられる１つの形状
を示すにすぎない。他の実施例では、アレイ12のアドレ
ス線（後で説明する）を両側から駆動したい場合、セン
サ・アレイ12の左側にも、行復号器14と同じものを配置
することが出来る。更に別の実施例では、行復号器14
は、スイッチ及びシフトレジスタで構成された垂直スキ
ャナに置換えることが出来る。更に、第3a図について具
体的に説明するが、CCDレジスタ24,26及び転送ゲート3
0,32は、記憶キャパシタのアレイ及び複数個の段を持つ
水平スキャナに置換えることが出来る。
第２図には、センサ・アレイ12の小さな一部分が、或
る周辺回路と共に図式的に示されている。センサ・アレ
イ12は複数個のトランジスタ・センサ素子60で構成され
る。アレイ素子60は複数個の行62及び列64に分けて配置
されている。この代わりに、アレイ12は線スキャナの場
合の様に、１行の素子だけで構成してもよい。夫々のア
レイ素子60がドレイン66、ソース68、ゲート領域70を持
つと共に、図示の実施例では、ゲート72を持っている。
ゲート72は、ゲート領域70の一部分の上で、各々フォト
サイトに形成した等価のキャパシタ（図面に示してな
い）に置換えることが出来る。各々のソース68が列線又
はセンス線74に接続される。列線74がセンサ素子の各列
64に対して設けられている。各々のドレイン66が電圧供
給線76を介してVDD1に接続される。各々のゲート72が行
線又はアドレス線78に接続される。センサ素子の各行62
に対して、１本の行線78が設けられている。前に述べた
様に、図面にはセンサ・アレイ12の小さな一部分しか示
してない。一実施例では、アレイ12は980画素×1120画
素であり、各々の画素又は素子60は６角形であって、大
体５ミクロン×5.8ミクロンである。素子をこの他の形
及び寸法にすることも可能である。
センサ素子60は、入射光に応答してゲート領域70に電
荷を蓄積し、蓄積電荷に応答して、素子の閾値電圧を変
える形式である。１形式の閾値電圧変調センサ素子は次
の様に作ることが出来る。（Ｎ−）埋込みチャンネルを
（Ｐ−）半導体層に打込む。次に２つのＮ＋形領域を形
成して、ドレイン66及びソース68を作る。ソース68及び
ドレイン66を構成するＮ＋形領域がＰ形ゲート領域70に
よって隔てられる。ゲート領域70は、入射光に応答して
正孔を蓄積する為の電位井戸と、電子プローブ電流に対
する電位井戸を作る様な形で差別的にドープする。正孔
電位井戸は硼素の打込みによって形成することが出来
る。プローブ電流井戸は燐を使った打込みによって形成
することが出来る。素子は、電位井戸が蓄積する過剰の
正孔が基板にオーバーフローして、自動的なブルーミン
グ制御が出来る様に形成される。
各々の行線又はアドレス線78が行復号器14の出力とし
て接続される。後で詳しく説明するが、行復号器14が選
ばれた１本の行アドレス線78を源VHに接続し、選択され
ていない残りに行線78を低バイアス源VLに接続する。
列線バイアス・トランジスタ80を各々の線74に対して
設ける。各トランジスタ80のドレインが列線74に接続さ
れる。各トランジスタ80のゲートが列線バイアス源52に
接続される。各トランジスタ80のソースがアース又はV
SSの様な適当な復帰線に接続される。各々の列感知線74
は更に夫々の結合キャパシタC0（第３図）に接続され、
これから説明する回路を介して、CCDレジスタ24にある
夫々の素子に結合される。CCDレジスタ24が転送ゲート3
0（第１図）によって第２のCCDレジスタ26に結合され、
レジスタ24及び26はこれから説明する様な形で、一緒に
作動される。この為、アレイ12を並列にCCDレジスタ24
及び26に読出すことが出来、その後、電荷増幅器の出力
44,46に出力が直列に現れる。
次に第３図について、選ばれた１つのセンサ素子60に
対する感知回路を説明する。各々のセンサ素子60のソー
ス68がセンス節79に接続される。センス節79が、列線バ
イアス・トランジスタ80の電流通路と結合キャパシタC0
の両方に接続される。キャパシタC0は、キャパシタ及び
クランプ・トランジスタ区域20（第１図）に物理的に配
置されているものであるが、節82に接続される。クラン
プ・トランジスタ84の電流通路が節82と基準電圧源VREF
の間に接続される。クランプ・トランジスタ84のゲート
がクランプ用クロックφ（クランプ）によって制御され
る。
更に節82が転送ゲート・トランジスタ86の電流通路の
一端に接続される。転送ゲート・トランジスタ86の電流
通路の他端が、第１のCCDレジスタ24の入力ダイオード
節88に接続される。転送ゲート・トランジスタ86のゲー
トが転送ゲート・クロックφTGによって制御される。CC
Dレジスタ24は複数個のゲートで構成される。センス線7
4に対応する１組のゲート90,92だけが示されているが、
アレイ12の各列64に対して少なくとも２つのCCD井戸が
設けられていることを承知されたい。CCDゲート・クロ
ックφS1がゲート92を制御する。別のゲート・クロック
φS2が交互のゲート90を制御する。ここで述べたCCDレ
ジスタ24は２相CCDレジスタであるが、その代わりに仮
想相CCDレジスタの様な他の種類のCCDレジスタを用いて
もよい。更に、バッファ22（第１図）は、後で第3a図に
ついて述べる様に、記憶キャパシタのアレイ及び１つ又
は更に多くの水平スキャナの様なこの他の記憶及び直列
読取構造で構成することが出来る。
第４図には、行復号器14の一部分の回路図が示されて
いる。図面を分かり易くする為、好ましい実施例で使わ
れる９ビット・アドレスの内の２ビットだけを示してあ
る。即ちビットＡ及びビットＢである。補数ビットＡ及
びＢは、アドレス・バス48（第１図）に供給されたコー
ドから、復号器駆動器16によって発生される。
復号器14は第１のマトリクス94及び第２のマトリクス
96を有する。マトリクス94は行線78が、行復号器14から
の複数個のビット線98の各々と交叉することによって形
成される。ビット線98のアドレスを復号する為、復合ト
ランジスタ100が行線78とビット線98の選ばれた交点に
形成される。各々の復号トランジスタ100が夫々の行線7
8内に形成された電流通路、及び夫々のビット線98に接
続されたゲートを持っている。各々の行線78がVH供給バ
ス101に接続される。従って、正しいアドレスを受取っ
た時、任意の１つの行線78にあるトランジスタ100がこ
の行線を高バイアス電圧源VHに接続する。残りの線はVH
から切離される。
マトリクス96は行線78とビット線102,103の交叉によ
って形成される。ビット線102,103は対応する線98に電
気接続してもよいし、或いは復号器駆動器16（第１図）
から別々に供給してもよい。ビット線102又はその補数1
03と夫々の行線78の各々の交点に、複数個の復号トラン
ジスタ104が形成される。各々の復号トランジスタ104の
ドレインがVL供給バス105に接続される。各々のトラン
ジスタ104のゲートが真アドレス・ビットに対するビッ
ト線102又はその補数に対するビット線103の何れかに接
続される。トランジスタ104のゲート接続は、マトリク
ス96が選択されていない全ての行線78を低バイアス・ア
レイ電圧バス105に接続する様に選ばれている。後で説
明するが、これより普通の垂直スキャナの代わりに行複
号器14を設けることにより、電子式ズーム、パン動作及
び自動露出制御を一層容易に実現出来るという利点が得
られる。
第５図には電荷増幅器40の回路図が示されている。図
示の回路が電荷増幅器42（第１図）に対しても同じ様に
設けられている。CCDレジスタ24が、φS1ゲート92及び
φS2ゲート93によって制御される一連の井戸で構成され
る。CCDレジスタ24が標準の浮動拡散検出節106で終る。
この検出節及びトランジスタ108の規模は、信号対雑音
比が最も良くなる様に最適にする。検出節106がリセッ
ト・ゲート・トランジスタ36の電流通路に接続されると
共に、埋込みチャンネル・トランジスタ108のゲートに
も接続される。トランジスタ108の電流通路が電圧源V
DD2から節109に通じ、この節が表面チャンネル・トラン
ジスタ112のゲートに接続される。表面チャンネル・ト
ランジスタ112の電流通路が電圧源VDD2から出力端子44
に通ずる。従って、節106で検出された電荷に比例する
信号が、２段のソース・フォロワ装置のバッファ作用を
受け、検出節44に出力される。トランジスタ114,116は
埋込みチャンネル形であり、従って電流源として作用し
て、トランジスタ108,112に対するバイアスを供給す
る。
リセット・トランジスタ36の電流通路が線124にあっ
て、全体を118で示した基準発生器に接続される。基準
発生器118がトランジスタ120及びトランジスタ122を持
ち、これらはCCDレジスタ24を構成するのに使われるの
と同じドーピング濃度を使うか、持つのが便利であり、
その電流通路が直列に接続されている。線124が、トラ
ンジスタ120,122の電流通路の間の中点に接続され、こ
の中点をリセット・トランジスタ36の電流通路に接続す
る。トランジスタ120のドレインが電圧源VDD2に接続さ
れ、トランジスタ122のソースがアースに接続される。
トランジスタ120,122のゲートもアースされるか、或い
は基準源に接続することが出来る。トランジスタ122の
ソース及びトランジスタ120,122のゲートは、この代わ
りに適当なVSS復帰線に接続してもよい。
次に第１図及び第３図と共に第６図を参照して、イメ
ージ・センサ10の動作を説明する。第６図は、イメージ
・センサ10の動作を示す時間線図である。バス48から復
号器駆動器16にアドレスが供給される。復号器駆動器16
がこのアドレスをビット線98,102,103（第４図）を介し
て行復号器14に供給する。行復号器14が、VHに接続する
為の特定の１本の行線78を選択し、残りの行線78を源VL
に接続する。VLが選択されなかった行に接続され、パル
ス駆動されて、それらによる信号の干渉を少なくする。
行線78のアドレスを第６図の130に示してある。選択さ
れた行線には番号ｋを割当ててある。
選択された行線78のアドレス指定が水平帰線消去期間
132内に行なわれるが、これは標準のNTSCテレビ方式で
も、高密度テレビジョン（HDTV）の用途でも、約10マイ
クロ秒である。水平帰線消去期間132が、φS1,2のグラ
フの134に示す水平読取期間と交互になる。水平帰線消
去期間132の始めに、全ての列64に対する列線バイアス
・トランジスタ80（第３図）を136（第６図）のところ
でターンオンする。電力を節約する為、列線バイアス・
トランジスタ80はこれまでターンオフされていた。この
時又はその頃、復号器14が138（第６図）で全ての選択
されなかった線をVLに接続することを終り、選択されな
かった行の素子60から起こる惧れのある信号の干渉を生
じなくする。同時に、選択されなかった行でブルーミン
グ制御が不作動にされるが、期間が非常に短いので、信
号の干渉は予想されない。140のところで、φ（クラン
プ）パルスにより、クランプ・トランジスタ84がターン
オンされる。これによって、キャパシタC0（第３図）の
右側又は電極の節82に基準電圧が設定される。キャパシ
タC0の左側の節79の電圧は、この時大体Vs＋Vhに略相当
する。Vsは、トランジスタ80（第３図）によってバイア
スされたセンサ素子のソース68に通常存在する電圧であ
り、Vhは、入射光に応答して、ゲート領域の正孔井戸に
蓄積された正孔による差別的な閾値電圧成分である。節
79の電圧は、線74（第３図）のRC時定数何個か分の後、
ソース68の電圧に等しくなる。
φ（クランプ）が印加されている間、キャパシタC0の
右側の節82の電圧がVREFに設定される。これは約５ボル
トに選ぶことが好ましい。第３図に示す実施例では、V
REFはCCDレジスタ24（第３図）に読込むのと両立する様
に選ぶべきである。別の実施例ではVREFは、記憶キャパ
シタ回路を使う場合、それと両立する様にすべきであ
る。時刻142（第６図）に、転送ゲート86をパルス駆動
することにより、CCDレジスタ24の入力節88に基準電圧V
REFが送られる。基準信号をCCDレジスタ24に転送した
後、時刻144に、転送ゲート86をターンオフし、節82を
クランプ解除する。この他の時間順序も可能である。例
えば、転送パルスよりずっと前に、クランプ・パルスが
発生してもよい。これによってキャパシタC0が電圧基準
VREFから切離される。この時、節82の電圧は浮動にまか
せる。
次に時刻146にVHアレイ・バイアスを高にパルス駆動
することにより、ゲート領域70にある正孔電位井戸を空
にする。同時に、148のところでCCDレジスタのクロック
φS2をパルス駆動するが、これは、時刻150で行なわれ
る、電圧基準信号に対応する電荷の第２のCCDレジスタ2
6（第１図）への転送に備える為である。CCDレジスタ26
はCCDレジスタ24と同様な構成を持ち、選ばれた行の素
子の電圧基準信号に対応する電荷を記憶する為に設けら
れている。CCDレジスタ24は、電圧差信号に対応する電
荷を記憶する為に設けられている。
ゲート領域70にある電位井戸から正孔を空にすること
により、VSに略相当する電圧信号が節79に現れる。Vh成
分は、正孔を掃引したことに応答して除かれている。節
79の電圧がVhだけ下がった為、キャパシタC0の浮動する
右側がこれに対応してVREF−Vhに駆動される。この電圧
差信号が、転送ゲート・パルス150により、転送ゲート8
6を介してCCDレジスタ24の入力に転送される。同時に、
電圧基準信号に対応する電荷が第２のCCDレジスタに転
送される。こうして、予め選ばれた積分期間内に、ゲー
ト領域70が蓄積した光子と共に直接的に変化する電圧差
信号（Vh）を取出すことが出来る。電圧差信号はセンサ
素子60の固有の閾値電圧Vtに無関係である。従って、セ
ンサ毎のVt又は物理的な寸法の変動が、パターン雑音の
源としては避けられる。同様に、電圧基準信号に対応す
る電荷と電圧差信号に対応する電荷が同じ回路によって
処理されるから、入力井戸の寸法の変動の様なこの他の
パターン雑音の源も同じく避けられる。
信号電圧（VREF−Vh）をレジスタ24の入力に転送する
ことにより、アレイ12から直列レジスタ24,26への基本
的な信号転送順序が完了する。第１図及び第２図につい
て説明すると、この感知及び転送過程が、センサ素子60
の全ての列64に対して同時に行なわれ、こうしてCCDレ
ジスタ24,26の長さ全体にわたって夫々の井戸が埋めら
れる。水平読取段階134（第６図）が開始する時、CCDレ
ジスタ24,26に記憶される信号電圧及び基準電圧に対応
する電荷が、電荷増幅器40,42を介して出力44,46に読出
される。各々の井戸に対する−Vhに相当する差電圧信号
は、出力44と出力46を比較することによって決定するこ
とが出来る。
この発明の並列読取方式は、非常に短い時間内に、１
行全体を並列にバッファ22（第１図）に読込む為に、ア
ドレスされなかった行からの目立った信号干渉なしに、
個別のセンサ素子を読出すことが出来るという重要な利
点を有する。従来、Ｘ−Ｙイメージ・センサ・アレイ
は、行毎ではなく、素子毎に読出されている。この発明
のアーキテクチュアは、、アドレス指定及び読出しによ
り多くの時間を取ることが出来、従って、並列読出しが
行にある素子の数に無関係であるから、HDTV（高密度テ
レビジョン）の用途に一層適している。
第3a図には、この発明の別の実施例が示されており、
CCDレジスタ24（第３図）を、記憶キャパシタのアレイ
及び水平スキャナの関連する段に置換えている。前と同
じく、結合キャパシタC0が節82に電圧差信号を発生す
る。転送ゲートがこの信号を記憶キャパシタ160に転送
する様に作用し得る。記憶キャパシタ160が節162と基準
電圧164の間に接続されている。節162がスイッチング・
トランジスタ166の電流通路を介して第１の出力線168に
接続される。トランジスタ166のゲートが全体を172で示
す水平スキャナの段170に接続される。図示の実施例で
は、隣りの列のセンサ素子が、その列に対する記憶キャ
パシタ176に接続された節174に結合されている。節174
がスイッチング・トランジスタ178の電流通路を介して
第２の出力線180に接続される。第２のスイッチング・
トランジスタ178のゲートが水平スキャナ172の第２の段
182に接続される。
動作について説明すると、行線78が素子60の行を選択
する。選択された各々の素子からの電圧差信号が、転送
ゲート86の様な複数個の転送ゲートの作用により、キャ
パシタ160,176等に同時に転送される。記憶キャパシタ1
60,176等に記憶された電荷をこの後、スイッチング・ト
ランジスタ166,178等の動作により、直列に出力線168,1
80に転送することが出来る。これらのゲートは水平スキ
ャナ172の、好ましくは隣接する段170,182等によって夫
々制御される。一実施例では、作動信号（図面に示して
ない）を相次ぐ段170,182に伝搬させ、スイッチング・
トランジスタ166,178等を順次作動する。別の実施例で
は、この作動信号（図面に示してない）を任意の選ばれ
た段170,182等に不規則に入力し、こうしてどの記憶キ
ャパシタ160,176等をどういう順序で読出すかを選択す
ることが出来る。
第3a図に示す実施例では、電子式ズーム及びパン動作
が比較的容易に行なわれる。ズーム作用を受ける部分の
中にある選択的な行のアドレスを行復号器によって選択
することが出来、ズーム作用を受ける部分で読出すべき
列のアドレスは、水平段170,182等の内の選ばれたもの
をアドレスすることによって選択することが出来る。パ
ン動作は、単にアドレスされる行及び列のアドレスを変
えることによって達成することが出来る。
第３図及び第５図のCCDレジスタによって、標準の10
マイクロ秒のテレビの一水平帰線消去期間内に、１行の
素子をアドレスして記憶することが出来るから、この発
明のアーキテクチュアは、電子式ズーム及びパン動作を
共に「電子絞り」又は自動露出制御が出来る。最初に、
この発明の電子式自動露出制御の特徴を説明する。通常
の動作では、センサ素子60（第２図）の各々の行62を逐
次的にアドレスして読出す。その後、最初の行が再び選
択される前に、残りの行62をアドレスして読出す。従っ
て、任意の１行の素子に対する電荷積分時間は、アレイ
にある行の合計の数に、各々の行をアドレスして読出す
為の時間を乗じた値に相当する。
各々のゲート領域70に於ける電荷蓄積時間が短くなる
と、事実上自動露出制御又は「電子絞り」が得られる。
一層早い時刻に、ゲート72（第３図）にリセット・パル
ス151（第６図）を印加すると、入射光に応答して電荷
が蓄積される機会が少なくなる。
その様にする１つの方法は、アドレスｌをアドレスｋ
から離れた線の番号として、同じ水平帰線消去期間内に
152（アドレスｌ）で第２のアドレスされた行線を選択
することである。リセット・パルス153を行ｌにある全
てのゲート領域70に印加するが、この行では、その結果
出る電圧差信号がレジスタ24又は26に転送されない。例
えば525本の線があり、１行に対する通常のアドレス及
び読出し期間がｔであるとすれば、通常の電荷蓄積時間
は525tであり、広く開いた機械的な絞りと対応する。他
方、アドレスｋから多数の行線だけ隔たる別のアドレス
ｌが選ばれた場合、新しい積分時間は（525−（ｋ−
ｌ））ｔである。これに対応して積分時間が一層短くな
り、従って機械的な絞りを部分的に閉じたことに対応す
る。
この発明のアーキテクチュアは、自動露出制御に適し
ている。これは、各々のフォトサイトの構成が、任意の
時にリセットすることが出来る様になっていて、読出し
信号の全ての操作が、読出し期間ではなく、水平帰線消
去期間内に行なわれる為である。
第６図に戻って説明すると、列線がダミー行アドレス
154に切換えられる。このアドレスは、読出し期間の
間、センサ素子に対する適当なバイアスを供給する為に
使われる。
この発明は電子式ズーム及びパン動作が出来る様な方
式に用いることも出来る。この発明のアレイ素子60（第
３図）は、従来の画素に比べて比較的小さく、従って、
少なくとも従来のセンサ素子の密度の２倍の密度を持つ
ことが出来る。電子式ズーム動作を作動することが出来
る様な装置にイメージ・センサ10を使う場合、１つおき
の線78（第２図）だけを通常は読出しの為にアドレスす
ることが出来、或いは何本かの線を飛起すことが出来
る。任意の特定の１つの行78に対し、１つおきの画素又
は素子60を、或いはその代わりにｎ個の画素毎に１つの
素子を、出力44及び46で標本化する。イメージ・センサ
・アレイ12の密度が普通の少なくとも２倍であるから、
像の劣化は起こらない。この方式の通常の動作では、復
号器14（第１図及び第４図）が、アドレス指定及び読出
しの為に、各々の行78ではなく、１つおきの行78、又は
順次走査を使う場合は、３番目毎の行を選択する。選択
された行にある１つおきの画素だけが出力44,46で標本
化される。
ズーム動作を希望する時、行復号器14によって行なわ
れるアドレス選択及び読出しクロックφS1,2を変更す
る。例えば、アレイ全体ではなく、センサ・アレイ12の
左上の1/4だけを読出したいと仮定する。解像度の低下
を防止する為、１つおきの行線ではなく、選ばれた部分
的な区域内にある各々の行線78をアドレスする。同様
に、アドレスされた行線のことごとくの画素を拾う為
に、選択された行にある各々の画素からの信号電圧及び
基準電圧を標本化する為に、クロックφS1,2はズーム動
作以外の時の周波数の半分に減速する。
ズーム区域の上下が、所望の拡大区域内にある行線78
だけを選択することによって選ばれる。ズーム区域の左
側が、第６図の156に示すCCDレジスタのクロックの予備
シフトによって選ばれて定められる。この予備シフト
は、水平帰線消去期間の間、CCDレジスタの読出しの作
動を開始し、実際の水平読出し段階が開始する前に、選
択された行にある予定数の井戸に対する情報をCCDレジ
スタの出力節に放出する。拡大区域の右側は、読出しク
ロックφS1,2を停止することによって選ぶことが出来
る。こうして、読出される列の数を制限することが出来
る。レジスタ24,26に記憶されている使われなかった電
荷は、次の水平帰線消去期間の間、自動的にドレイン領
域34（第１図）に転送される。
垂直復号器14が行線78に対して不規則なアクセスが出
来る為、ズーム作用を受ける部分は、選択される行線78
を変えることにより、垂直方向にパン動作が出来る。ズ
ーム作用を受ける部分は、クロックの予備シフトの期
間、並びにレジスタ24,2のクロック作用を受ける合計期
間を変えることにより、水平方向にパン動作が出来る。
要約すれば、アドレスされたセンサ素子の変調された
閾値電圧として変化する信号を感知して記憶するイメー
ジ・センサ・アレイを提供した。パターン雑音の源とし
ての、固有の閾値電圧又はその他の製造上の変動をなく
す方法及び装置を説明した。更に、この発明のアレイ
は、従来のＸ−Ｙアドレス・イメージ・アレイに比べ
て、かなり融通性があり、自動露出制御、電子式ズーム
動作及び電子式パン動作の様な機能が得られる。電圧差
信号がアレイから並列にレジスタに読出されるから、ス
ミヤリングの原因が最小限に抑えられる。
この発明の好ましい実施例とその利点を説明したが、
この発明がそれに制限されず、特許請求の範囲によって
限定されることは云うまでもない。
発明の技術的な利点 その素子が電流ではなく、閾値電圧を変調するセンサ
・アレイにより、この発明の１つの利点が得られる。各
々のセンサ素子の電位井戸に蓄積された電荷だけに関係
する信号を感知して記憶することにより、固有の閾値電
圧の変動及びその他の製造上の変動によるパターン雑音
の源が最小限に抑えられる。垂直復号器又はシフトレジ
スタを使うことにより、この発明の別の利点が得られ
る。この為、アドレス行線を不規則にアクセスすること
が出来、その為、アレイは自動露出制御、電子式ズーム
動作及び電子式パン動作が出来る。この発明のアーキテ
クチュアは、任意の１行の素子のアドレス指定及び読出
しに必要な時間が、読出しが並列に行なわれる為に、行
にある素子の数に無関係であるという点で、別の利点を
有する。従って、この発明のアーキテクチュアは高密度
テレビジョン（HDTV）の用途に一層よく適している。更
にこの発明は、レジスタに対する電圧差信号の並列の読
出しを使うことにより、スミヤリングを最小限に抑え
る。
以上の説明に関連して更に下記の項を開示する。
（１）少なくとも１行及び複数個の列に分けて配置され
た複数個のトランジスタ・イメージ・センサを有し、各
々のトランジスタ・センサはそれに入射する光に応答し
て電荷を蓄積するゲート領域を持ち、各々のゲート領域
の電圧閾値が蓄積電荷量に従って変化する様に作用する
ことが出来、各々のセンサは更にソース領域を持ち、各
列に対する列線が該列にある前記ソース領域に結合さ
れ、更に、前記少なくとも１行をアドレスする様に作用
し得る選択器と、夫々の列線に各々結合されていて、前
記センサの変化した閾値電圧による、前記列内の選ばれ
たセンサのソース電圧の変化に比例する電圧差信号を標
本化して記憶する複数個の標本化回路と、前記列に結合
されていて、各々の標本化回路から前記電圧差信号を同
時に受取って記憶する記憶手段と、該記憶手段から各々
の電圧差信号を直列に出力する出力とを有するトランジ
スタ・イメージ・センサ・アレイ。
（２）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、夫々の標本化回路に選択的に
結合されていて、前記電圧差信号を収集する為に使われ
る基準電圧と、前記電圧差信号に比例する電荷を記憶す
る前記記憶手段の第１のレジスタと、各々の標本化回路
に対する基準電圧に比例する電荷を記憶する前記記憶手
段の第２のレジスタと、記憶されている基準電圧を直列
に出力する第２の出力とを有するトランジスタ・イメー
ジ・センサ・アレイ。
（３）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、各々のセンサが、電圧源に接
続されたドレインを有するトランジスタ・イメージ・セ
ンサ・アレイ。
（４）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、前記選択器が前記少なくとも
１行にだけ予定のパルスを印加する様に作用することが
出来、該パルスは該行にある各々のゲート領域から蓄積
された電荷を取除く様に作用することが出来、前記行に
ある各々のトランジスタの通常のソース電圧が、各々の
ソース領域に結合されたバイアス源から供給され、前記
行にある各々のセンサのソース電圧は、夫々のゲート領
域に蓄積された電荷が取出されたことに応答して、前記
通常のソース電圧に復帰するトランジスタ・イメージ・
センサ・アレイ。
（５）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、前記選択器が、受取った行線
アドレスに応答して、前記少なくとも１つの行をアドレ
スする様に作用し得る復号器を有するトランジスタ・イ
メージ・センサ・アレイ。
（６）第（５）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、該アレイが複数個の行を持
ち、前記復号器が複数個のアドレス・ビットを持つ２進
アドレスを発生する復号器駆動器を有し、各々のアドレ
ス・ビットが前記復号器駆動器から夫々のビット線に出
力され、前記復号器内には、夫々の行に接続されたビッ
ト線及び行線から、第１のマトリクスが形成され、該マ
トリクスは選ばれた１つの行線にパルス源を接続する様
に作用することが出来、前記ビット線と行線の選ばれた
交点にトランジスタが形成され、各々のトランジスタの
ゲートが夫々のビット線に結合され、各々のトランジス
タの電流通路が夫々の行線内に形成され、各々の行線の
一方の端子が前記パルス源に接続されているトランジス
タ・イメージ・センサ・アレイ。
（７）第（６）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、前記復号器が、前記行線及び
前記ビット線から前記復号器内に形成されていて、低ア
レイ・バイアス源を選択されなかった行線に接続する第
２のマトリクスを有し、前記ビット線及び行線の選ばれ
た交点に第２のトランジスタが形成され、各々の第２の
トランジスタのゲートが夫々のビット線に結合され、各
々の第２のトランジスタの電流通路が前記行線を低アレ
イ・バイアス源に接続するトランジスタ・イメージ・セ
ンサ・アレイ。
（８）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、前記選択器が垂直シフトレジ
スタで構成されるトランジスタ・イメージ・センサ・ア
レイ。
（９）第（１）項に記載したトランジスタ・イメージ・
センサ・アレイに於いて、前記記憶手段が、各々が夫々
の列線に結合されていて、夫々の電圧差信号を記憶する
複数個の記憶キャパシタを有し、更に、少なくとも１つ
の出力センス線と、各々の列に対して設けられていて、
前記列に対する記憶キャパシタを前記少なくとも１つの
センス線に結合する様に作用し得るセンス線スイッチ
と、複数個の段を持っていて、各段が作動信号を受取っ
たことに応答して、夫々のセンス線スイッチを閉じる様
に作用し得る水平スキャナとを有するトランジスタ・イ
メージ・センサ・アレイ。
（10）選ばれた積分時間の間に蓄積した光子の数に比例
する電圧差信号を感知する装置に於いて、入射光に応答
して電荷を蓄積するセンサ素子を有し、該センサ素子は
蓄積電荷に応答して変化した閾値電圧を持つ様に作用す
ることが出来、該素子の出力信号は前記閾値電圧の変化
として変化し、更に、第１の時刻及び前記素子から電荷
が除かれた後の第２の時刻に前記出力信号を標本化し、
標本化した出力信号から閾値電圧の変化を導き出す標本
化回路と、該標本化回路に結合されていて、前記閾値電
圧の変化として変化する電圧差信号を記憶するバッファ
とを有する装置。
（11）第（10）項に記載した装置に於いて、前記センサ
素子がゲート、ソース及びドレインを持つトランジスタ
であり、供給電圧が前記ドレインに接続され、リセット
源が前記ゲートに選択的に結合されて、蓄積された電荷
を周期的に除き、前記出力信号が前記ソースに現れ、バ
イアス源が前記ソースに結合されて、該ソースに通常の
ソース電圧を発生し、前記出力信号は前記通常のソース
電圧に閾値電圧の変化を加えた値に相当する装置。
（12）第（10）項に記載した装置に於いて、前記標本化
回路に選択的に結合されて基準電圧を供給する基準電圧
源を有し、前記標本化回路は、前記出力信号を受取る第
１の端子及びバッファに結合された第２の端子を持ち、
前記基準電圧は前記バッファに第１の時刻に供給され、
前記標本化回路は、前記第２の時刻より後に、前記基準
電圧と閾値電圧の変化の差に比例する信号を前記バッフ
ァに伝達する装置。
（13）第（12）項に記載した装置に於いて、前記標本化
回路がキャパシタを有し、該キャパシタの第１の側が前
記出力信号を受取り、前記キャパシタの第２の側が前記
バッファに選択的に結合され、前記基準電圧が前記第１
の時刻に前記第２の側に加えられ、該基準電圧が前記第
１の時刻に前記レジスタに転送され、前記第２の側は前
記第１の時刻の後に浮動するにまかせ、前記第２の側
は、前記第１の側に入った標本化された出力信号の変化
に応答して、前記基準電圧から離れて電圧差信号へと変
化し、該電圧差信号が前記第２の時刻に前記レジスタに
記憶される装置。
（14）第（13）項に記載した装置に於いて、基準電圧及
び前記電圧差信号を前記キャパシタから前記バッファに
伝達する様に作用し得る転送ゲートを有する装置。
（15）第（13）項に記載した装置に於いて、前記基準電
圧源が、ゲート及び電流通路を持つクランプ・トランジ
スタを有し、該クランプ・トランジスタの電流通路が基
準電圧源を前記キャパシタの第２の側に接続する様に作
用することが出来、前記クランプ・トランジスタのゲー
トがクランプ・パルス源に接続され、該クランプ・パル
ス源が前記第１の時刻に前記クランプ・トランジスタを
作動する装置。
（16）第（13）項に記載した装置に於いて、前記第１の
時刻の出力信号が、前記通常のソース電圧に、前記蓄積
された電荷によって発生した閾値電圧の差を加えた値に
等しく、前記第２の時刻の出力信号が、前記閾値電圧の
差を加えない通常のソース電圧に等しい装置。
（17）第（10）項に記載した装置に於いて、前記バッフ
ァがCCDレジスタで構成される装置。
（18）第（10）項に記載した装置に於いて、前記バッフ
ァが記憶キャパシタを有する装置。
（19）予め選ばれた積分期間内にセンサ素子が蓄積した
光子数に比例する電圧信号を感知する方法に於いて、セ
ンサ素子に入射する光に応答して電荷を蓄積し、蓄積電
荷に応答してセンサ素子の閾値電圧を変え、閾値電圧の
変化として変化する前記センサ素子からの出力信号を送
り出し、第１の時刻に出力信号を標本化し、該第１の時
刻より後にセンサ素子から蓄積電荷を除き、前記電荷を
除いた後の第２の時刻に出力信号を標本化し、標本化し
た出力信号から閾値電圧の変化を導き出し、閾値電圧の
変化として変化する電圧差信号を記憶する工程を含む方
法。
（20）第（19）項に記載した方法に於いて、更に、セン
サ素子から、該素子に印加された通常のソース電圧に蓄
積電荷によって生じた閾値電圧の差を加えた値に等しい
第１の出力信号を出力し、第１の時刻に、前記第１の出
力信号をキャパシタの第１の電極に印加し、前記第１の
時刻に、前記キャパシタの第２の電圧に基準電圧を印加
し、前記第１の時刻に基準電圧に比例する電荷をレジス
タに転送し、第２の時刻に、閾値電圧の差を伴わない通
常のソース電圧に等しい第２の出力信号を前記センサ素
子から出力し、前記第２の時刻に前記第２の出力信号を
前記キャパシタの第１の電極に印加し、前記第１の電極
に前記第２の出力信号を印加したことに応答して、前記
第２の時刻に、前記第２の電極の電圧を基準電圧から前
記電圧差信号に変え、該電圧差信号に比例する電荷をレ
ジスタに転送する工程を含む方法。
（21）第（20）項に記載した方法に於いて、電圧差信号
が基準電圧から閾値電圧の差を差引いた値に等しい方
法。
（22）行及び列に分けて配置されたトランジスタ・イメ
ージ・センサのアレイを用いて像を検出する方法に於い
て、１行のイメージ・センサを選択し、入射光に応答し
て、選択された行にある各々のセンサに電荷を蓄積し、
該蓄積電荷の蓄積に応答して、前記行にある各々のセン
サの閾値電圧を変え、該閾値電圧の変化の関数として変
化する第１の電圧信号を前記行の各々のトランジスタ・
イメージ・センサのソースで感知し、前記行にある各々
のセンサに対する基準信号を記憶し、前記基準信号をバ
ッファに転送し、蓄積電荷を除き、該蓄積電荷によって
生じた閾値電圧の差だけ、前記第１の電圧信号とは異な
る第２の電圧信号を各々のトランジスタのソースで感知
し、各々のセンサに対し、夫々の閾値電圧の差だけ前記
基準信号とは異なる電圧差信号を形成し、前記行にある
各々のセンサに対し、前記電圧差信号を前記バッファに
転送し、前記選択された行にある各々のセンサに対し、
電圧差信号及び夫々の基準に信号を前記バッファから読
出す工程を含む方法。
（23）第（22）項に記載した方法に於いて、更に、各々
のセンサに対する電圧差信号をバッファの第１のレジス
タに転送し、各々のセンサに対する基準信号を前記バッ
ファの第２のレジスタに転送し、前記第１のレジスタか
ら、各々のセンサに対する電圧差信号を直列に読出し、
前記レジスタから夫々の電圧差信号を直列に読出すのと
同時に、前記第２のレジスタから各々のセンサに対する
基準信号を直列に読出す工程を含む方法。
（24）第（23）項に記載した方法に於いて、更に、各々
のセンサから第１の電圧信号を感知した後、前記蓄積電
荷を除く為に、各々のセンサのゲートをパルス駆動し、
第１の電圧信号が得られた時に基準信号を第１のレジス
タに最初に転送し、前記センサがパルス駆動される時
に、各々のセンサに対する基準信号を前記第１のレジス
タから前記第２のレジスタへ転送する工程を含む方法。
（25）第（22）項に記載した方法に於いて、前記選択さ
れた行のトランジスタ・イメージ・センサに第１のアレ
イ・バイアス源を接続し、蓄積電荷を除く為に、前記第
１のアレイ・バイアスを用いて前記センサのゲートをパ
ルス駆動し、選択されていない行からの信号の干渉を防
止する為に、選択されていない各々の行のイメージ・セ
ンサを第２のアレイ・バイアス源に接続する工程を含む
方法。
（26）第（22）項に記載した方法に於いて、更に、水平
帰線消去期間の間、電圧差信号及び基準信号を感知して
記憶し、前記水平帰線消去期間に続く水平読出し期間の
間、前記電圧差信号を直列に読出す工程を含む方法。
（27）第（22）項に記載した方法に於いて、イメージ・
センサの各々の行がアドレスを用いて選択可能であり、
隣接する行は数字が隣接するアドレスを持っており、ア
ドレスして感知すべきセンサの各々の行は、夫々の水平
帰線消去期間の間にアドレスされ、更に、水平帰線消去
期間の間第１行のセンサをアドレスし、該第１行にある
各々のセンサに対する基準信号及び電圧差信号を感知し
て記憶し、同じ水平帰線消去期間の間、前記アドレスを
第２行のイメージ・センサに対するリセット・アドレス
に変更し、前記第２行にある各々のセンサからの信号を
バッファに転送せずに、該センサに蓄積された電荷を除
き、アレイにある行の合計の数から前記第１行及び前記
第２行の間のアドレスの差を差引いた値に基づいて、前
記アレイのセンサに対する電荷積分時間を決定する工程
を含む方法。
（28）第（22）項に記載した方法に於いて、前記バッフ
ァがクロックに従って直列に読出され、前記バッファが
列の数に等しい複数個の段を持ち、行は行復号器によっ
て不規則に選択可能であり、更に、解像度の所望のレベ
ルに必要な行及び列の数の少なくとも２倍の数の行及び
列のイメージ・センサを用意し、通常は、選択された各
々の行に対し、夫々の水平帰線消去期間の間、電圧差信
号を記憶し、通常は、前記水平帰線消去期間に続く夫々
の水平読出し期間の間、選択された各々の行の電圧差信
号を読出し、１つおきの行のイメージ・センサを直列に
選択すると共に、選択された行にあることごとくの画素
が標本化される様な第１の速度で、直列読出しの為にバ
ッファのクロック作用を行なうことによって通常の像を
求め、次の工程によって、入射像の選ばれた拡大部分を
検出する為のズーム動作を行ない、即ち、イメージ・セ
ンサの相次ぐ各々の行を選択し、ズーム作用を受ける部
分にないセンサの列に接続された画素を、次に続く水平
読出し期間の間に読出さない為に、水平帰線消去期間の
間、直列読出しの為にレジスタのクロック動作を開始
し、拡大される部分の中にある列に対応する画素が読出
された後、読出しクロックを停止し、拡大される部分に
ある列に結合された各々の画素を標本化する為に、バッ
ファの読出しクロックを第１の速度の半分に等しい速度
に減速する工程を用いる方法。
（29）第（28）項に記載した方法に於いて、パン動作を
行なう工程を含み、該パン動作を行なう工程は、選択さ
れる行のアドレス・コードを変えることにより、拡大さ
れる部分を或る数の水平の行だけ変位させ、水平帰線消
去期間の間に読出しクロックが作用し始める時刻を変え
ることにより、どの列のセンサを読取るかを変えると共
に、読出しクロックが停止する時刻を変える工程を含む
方法。
（30）イメージ・センサ・アレイ12が、行62及び列64に
分けて配置された複数個のセンサ素子60で構成される。
各々の素子60は、入射光に応答して、そのゲート領域70
に蓄積される電荷に応じて出力電圧信号を変調する様に
作用し得る。固有の閾値電圧又はセンサ60の寸法とは関
係なく、蓄積電荷によって生ずる閾値電圧の差に関係す
る信号を求めて記憶する回路74,84,84,78,72を設ける。
アレイ12は自動ブルーミング制御が出来、電子絞り、ズ
ーム作用及びパン作用を持つことが出来る。
【図面の簡単な説明】
第１図はこの発明のイメージ・センサアレイの簡略平面
図で、考えられる１つのアーキテクチュアの配置を示
す。第２図は第１図に示したセンサ・アレイの小さな一
部分の回路図、第３図は１つの取出したイメージ・セン
サ素子とその信号を処理する関連する回路の回路図、第
3a図はこの発明の別の実施例の回路図で、特に記憶キャ
パシタのアレイと水平スキャナの夫々の段とで構成され
た読出し回路を示す。第４図は第１図に示したアレイに
対する垂直復号器の一部分の回路図、第５図は第１図に
示したCCDシフトレジスタに対する電荷増幅器の回路
図、第６図は第１図、第２図及び第３図に示したアレイ
の動作を示す時間線図である。 主な符号の説明 14:行復号器 24,26:CCDレジスタ 60:センサ素子 62:行 64:列 68:ソース領域 70:ゲート領域 74:列線 80:列線バイアス・トランジスタ 84:クランプ・トランジスタ

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】少なくとも１つの行と複数個の列になるよ
    うに配置された複数個のトランジスタ・イメージ・セン
    サであって、各センサはそれに入射する光に応答して電
    荷を蓄積するゲート領域と電圧源に接続されたドレイン
    とを有し、各ゲート領域の閾値電圧が蓄積電荷量に従っ
    て変化されるようにされ、しかも各センサは各列に対す
    る列線にそれぞれ結合されたソース領域を有する、前記
    複数個のトランジスタ・イメージ・センサと、 所定のパルスを前記少なくとも１つの行に供給すること
    によって受信行線アドレスに応答して前記少なくとも１
    つの行をアドレスするように動作する復号器であって、
    該パルスは該行内の各ゲート領域から蓄積電荷を除去す
    るように作用し、該行内の各センサの通常のソース電圧
    は該ソース領域に結合されたバイアス源によって与えら
    れ、該行内の各センサのソース電圧はそれぞれのゲート
    領域の前記蓄積電荷の除去に応答して前記通常のソース
    電圧に戻るようにした前記復号器と、 複数個のアドレス・ビットを有するバイナリ・アドレス
    を発生し、各アドレス・ビットをそれぞれのビット線に
    出力する復号器駆動器と、 前記複号器内に前記ビット線と各行に接続された行線と
    から形成された第１のマトリックスであって、該第１の
    マトリックスは選択された１つの行にパルス源を接続す
    るように動作し、前記ビット線と前記行線とが交差する
    選択された点に形成されたトランジスタを有し、各トラ
    ンジスタのゲートは各ビット線に結合され、しかも各ト
    ランジスタの電流路がそれぞれの行線に形成され、かつ
    各行線の端子は前記パルス源に接続された前記第１のマ
    トリックスと、 各列線に結合され、前記閾値電圧の変化による各列内の
    選択されたセンサのソース電圧の変化に比例した電圧差
    信号を標本化して記憶する複数個の標本化装置と、 前記各列に結合され、前記標本化装置からの前記電圧差
    信号を同時に受け取って記憶する記憶装置と、 該記憶装置からの前記各電圧差信号に直列に出力する出
    力部と、 を備え、 前記各標本化装置に選択的に結合され前記電圧差信号を
    得るのに使用される基準電圧源を備え、前記記憶装置は
    前記電圧差信号に比例した電荷を記憶するための第１の
    レジスタと、前記各標本化装置のために前記基準電圧に
    比例した電荷を記憶するための第２のレジスタとを有
    し、 しかも、記憶された基準電圧を直列に出力する第２の出
    力部を備えた、 トランジスタ・イメージ・センサ・アレイ。
  2. 【請求項２】第（１）項に記載したトランジスタ・イメ
    ージ・センサ・アレイに於いて、前記復号器が、前記行
    線及び前記ビット線から前記復号器内に形成されてい
    て、低アレイ・バイアス源を選択されなかった行線に接
    続する第２のマトリクスを有し、前記ビット線及び行線
    の選ばれた交点に第２のトランジスタが形成され、各々
    の第２のトランジスタのゲートが夫々のビット線に結合
    され、各々の第２のトランジスタの電流通路が前記行線
    を低アレイ・バイアス源に接続するトランジスタ・イメ
    ージ・センサ・アレイ。
  3. 【請求項３】第（１）項に記載したトランジスタ・イメ
    ージ・センサ・アレイに於いて、前記復号器が垂直シフ
    トレジスタで構成されるトランジスタ・イメージ・セン
    サ・アレイ。
  4. 【請求項４】第（１）項に記載したトランジスタ・イメ
    ージ・センサ・アレイに於いて、前記記憶装置が、各々
    が夫々の列線に結合されていて、夫々の電圧差信号を記
    憶する複数個の記憶キャパシタを有し、更に、少なくと
    も１つの出力センサ線と、各々の列に対して設けられて
    いて、前記列に対する前記記憶キャパシタを前記少なく
    とも１つのセンス線に結合する様に作用し得るセンス線
    スイッチと、複数個の段を持っていて、各段が作動信号
    を受取ったことに応答して、夫々のセンス線スイッチを
    閉じる様に作用し得る水平スキャナとを有するトランジ
    スタ・イメージ・センサ・アレイ。
  5. 【請求項５】選ばれた積分時間中に蓄積された光子の数
    に比例する電圧差信号を感知する装置であって、 入射光に応答して電荷を蓄積するゲートと、バイアス電
    圧源に結合されたソースと、電源電圧が供給されたドレ
    インとを有するセンサ素子と、 選択的に前記ゲートに結合されて蓄積電荷を周期的に除
    去するリセット源であって、前記素子のソースに該素子
    の閾値電圧の変化により変化する出力信号を発生するよ
    うに動作するリセット源と、 前記出力信号を受け取る第１の側と、バッファに選択的
    に結合された第２の側と、を有する標本化キャパシタ
    と、 ゲートと電流路を有するクランプ・トランジスタであっ
    て、該クランプ・トランジスタの電流路は第１の時刻で
    基準電圧源を前記バッファおよび前記キャパシタの前記
    第２の側に選択的に結合し、前記キャパシタの第２の側
    は前記第１の時刻の後に浮かせて、前記リセット源の動
    作により発生された前記出力信号に比例した電圧差信号
    を前記バッファに供給し、第２の時刻で前記電圧差信号
    を前記バッファに記憶するようにした前記クランプ・ト
    ランジスタと、 該クランプ・トランジスタのゲートに結合され、前記第
    １の時刻で該クランプ・トランジスタを駆動させるクラ
    ンプ・パルス源と、 を備えた前記装置。
  6. 【請求項６】第（５）項に記載した装置に於いて、前記
    基準電圧信号及び前記電圧差信号を前記キャパシタから
    前記バッファに伝達する様に作用し得る転送ゲートを有
    する前記装置。
  7. 【請求項７】第（５）項に記載した装置に於いて、前記
    第１の時刻の出力信号が、前記ソース電圧に前記蓄積さ
    れた電荷によって発生した閾値電圧の変化を加えた値に
    等しく、かつ前記第２の時刻の出力信号が、前記ソース
    電圧に等しい前記装置。
  8. 【請求項８】第（５）項に記載した装置に於いて、前記
    バッファがCCDレジスタで構成された前記装置。
  9. 【請求項９】第（５）項に記載した装置に於いて、前記
    バッファが記憶キャパシタを有する装置。
  10. 【請求項１０】予め選ばれた積分期間内にゲートとソー
    スとドレインを有するセンサ素子に入射する光に比例す
    る電圧信号を感知する方法であって、 センサ素子に入射する光に応答して前記ゲートに電荷を
    蓄積し、 蓄積電荷に応答してセンサ素子の閾値電圧を変化させ、 該閾値電圧の変化に従って変化する前記センサ素子のソ
    ースからの出力信号を送り出し、 第１の時刻に前記出力信号を標本化し、 該第１の時刻により後にセンサ素子から蓄積電荷を除
    き、 前記電荷を除いた後の第２の時刻に前記出力信号を標本
    化し、 それら標本化した出力信号か前記閾値電圧の変化を導き
    出し、およびその閾値電圧の変化に従って変化する電圧
    差信号を記憶する、 上記各工程を含む前記方法。
  11. 【請求項１１】予め選ばれた積分時間内にゲートとソー
    スとドレインを有するセンサ素子に入射する光に比例す
    る電圧信号を感知する方法であって、 センサ素子に入射する光に応答して前記ゲートに電荷を
    蓄積し、 前記センサ素子から、該素子に印加された通常のソース
    電圧に前記ゲート上の蓄積電荷によって生じた閾値電圧
    成分を加えた値に等しい第１の出力信号を出力し、 前記第１の出力信号をキャパシタの第１の電極に印加
    し、 前記キャパシタの第２の電極に基準電圧を印加し、 前記基準電圧に比例する電荷をバッファに転送し、 その転送の後に、前記閾値電圧成分を伴わない通常のソ
    ース電圧に等しい第２の出力信号を前記センサ素子から
    出力し、 前記第２の出力信号を前記キャパシタの第１の電極に印
    加し、 前記第１の電極に前記第２の出力信号を印加したことに
    応答して、前記第２の電極の電圧を基準電圧から前記電
    圧差信号に変え、そして 該電圧差信号に比例する電荷をバッファに転送する 上記各工程を含む前記方法。
  12. 【請求項１２】第（11）項に記載した方法に於いて、電
    圧差信号が基準電圧から前記閾値電圧成分を差引いた値
    に等しい前記方法。
  13. 【請求項１３】行及び列に分けて配置されたトランジス
    タ・イメージ・センサのアレイを用いて像を検出する方
    法に於いて、 １行のイメージ・センサを選択し、 入射光に応答して、選択された行にある各々のセンサの
    ゲートに電荷を蓄積し、 前記ゲートの蓄積電荷に応答して、前記行にある各々の
    センサの閾値電圧を変え、 該閾値電圧の変化により変化する第１の電圧信号を前記
    行の各々のトランジスタ・イメージ・センサのソースか
    ら出力し、 前記行にある各々のセンサに対する基準信号を記憶し、 前記基準信号をバッファに転送し、 蓄積電荷を除き、 該蓄積電荷によって生じた閾値電圧成分だけ、前記第１
    の電圧信号とは異なる第２の電圧信号を各々のトランジ
    スタのソースから出力し、 各々のセンサに対し、前記第１および第２の電圧信号に
    基づいて、それぞれの閾値電圧成分だけ前記基準信号と
    は異なる電圧差信号を形成し、 前記行にある各々のセンサに対し、前記電圧差信号を前
    記バッファに転送し、そして 前記選択された行にある各々のセンサに対し、電圧差信
    号及び夫々の基準信号を前記バッファから読出す、 上記各工程を含む前記方法。
  14. 【請求項１４】第（13）項に記載した方法に於いて、更
    に、 各々のセンサに対する電圧差信号をバッファの第１のレ
    ジスタに転送し、 各々のセンサに対する基準信号を前記バッファの第２の
    レジスタに転送し、 前記第１のレジスタから、各々のセンサに対する電圧差
    信号を直列に読出し、 前記第１のレジスタの夫々の電圧差信号を直列に読出す
    のと同時に、前記第２のレジスタから各々のセンサに対
    する基準信号を直列に読出す、 上記各工程を含む前記方法。
  15. 【請求項１５】第（14）項に記載した方法に於いて、更
    に、各々のセンサから第１の電圧信号を感知した後、前
    記蓄積電荷を除く為に、各々のセンサのゲートをパルス
    駆動し、第１の電圧信号が得られた時に基準信号を第１
    のレジスタに最初に転送し、前記センサがパルス駆動さ
    れる時に、各々のセンサに対する基準信号を前記第１の
    レジスタから前記第２のレジスタへ転送する工程を含む
    前記方法。
  16. 【請求項１６】第（13）項に記載した方法に於いて、前
    記選択された行のトランジスタ・イメージ・センサに第
    １のアレイ・バイアス源を接続し、蓄積電荷を除く為
    に、前記第１のアレイ・バイアスを用いて前記センサの
    ゲートをパルス駆動し、選択されていない行からの信号
    の干渉を防止する為に、選択されていない各各の行のイ
    メージ・センサを第２のアレイ・バイアス源に接続する
    工程を含む前記方法。
  17. 【請求項１７】第（13）項に記載した方法に於いて、更
    に、水平帰線消去期間の間、電圧差信号及び基準信号を
    出力して前記バッファに記憶し、前記水平帰線消去期間
    に続く水平読出し期間の間、前記電圧差信号を直列に読
    出す工程を含む前記方法。
  18. 【請求項１８】第（13）項に記載した方法に於いて、イ
    メージ・センサの各々の行がアドレスを用いて選択可能
    であり、隣接する行は数字が隣接するアドレスを持って
    おり、アドレスして感知すべきセンサの各々の行は、夫
    々の水平帰線消去期間の間にアドレスされ、更に、水平
    帰線消去期間の間第１行のセンサをアドレスし、該第１
    行にある各々のセンサに対する基準信号及び電圧差信号
    を感知して記憶し、同じ水平帰線消去期間の間、前記ア
    ドレスを第２行のイメージ・センサに対するリセット・
    アドレスに変更し、前記第２行にある各々のセンサから
    の信号をバッファに転送せずに、該センサに蓄積された
    電荷を除き、アレイにある行の合計の数から前記第１行
    及び前記第２行の間のアドレスの差を差引いた値に基づ
    いて、前記アレイのセンサに対する電荷積分時間を決定
    する工程を含む前記方法。
  19. 【請求項１９】第（13）項に記載した方法に於いて、前
    記バッファがクロックに従って直列に読出され、前記バ
    ッファが列の数に等しい複数個の段を持ち、行は行複号
    器によって不規則に選択可能であり、更に、解像度の所
    望のレベルに必要な行及び列の数の少なくとも２倍の数
    の行及び列のイメージ・センサを用意し、通常は、選択
    された各々の行に対し、夫々の水平帰線消去期間の間、
    電圧差信号を記憶し、通常は、前記水平帰線消去期間に
    続く夫々の水平読出し期間の間、選択された各々の行の
    電圧差信号を読出し、１つおきの行のイメージ・センサ
    を直列に選択すると共に、選択された行にあることごと
    くの画素が標本化される様な第１の速度で、直列読出し
    の為にバッファのクロック作用を行なうことによって通
    常の像を求め、次の工程によって、入射像の選ばれた拡
    大部分を検出する為のズーム動作を行ない、即ち、イメ
    ージ・センサの相次ぐ各々の行を選択し、ズーム作用を
    受ける部分にないセンサの列に接続された画素を、次に
    続く水平読出し期間の間に読出さない為に、水平帰線消
    去期間の間、直列読出しの為にレジスタのクロック動作
    を開始し、拡大される部分の中にある列に対応する画素
    が読出された後、読出しクロックを停止し、拡大される
    部分にある列に結合された各々の画素を標本化する為
    に、バッファの読出しクロックを第１の速度の半分に等
    しい速度に減速する工程を用いる前記方法。
  20. 【請求項２０】第（19）項に記載した方法に於いて、パ
    ン動作を行なう工程を含み、該パン動作を行なう工程
    は、選択される行のアドレス・コードを変えることによ
    り、拡大される部分を或る数の水平の行だけ変位させ、
    水平帰線消去期間の間に読出しクロックが作用し始める
    時刻を変えることにより、どの列のセンサを読取るかを
    変えると共に、読出しクロックが停止する時刻を変える
    工程を含む前記方法。
JP63088870A 1987-04-10 1988-04-11 トランジスタ・イメージ・センサ・アレイとこれを用いて像を検出する方法並びに電圧信号を感知する装置および方法 Expired - Fee Related JP2768686B2 (ja)

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