JP3053721B2 - 固体撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は固体撮像装置に係り、特
に光電変換された信号によって生じる制御電極領域のレ
ベル変化を主電極領域から読み出すトランジスタを含む
画素が二次元状に配列された固体撮像装置に関する。

【０００２】

【従来の技術】近年、光電変換素子の高精細化に伴っ
て、光電変換信号出力が低下すること等から、光電変換
された信号を増幅して出力することが可能な増幅型の光
電変換素子が注目されている。このような増幅型の光電
変換素子の中に、制御電極領域に光照射により生成され
た電荷を蓄積し、主電極領域から増幅された信号を出力
する光電変換素子（例えば、光電変換素子がバイポーラ
トランジスタの場合として、特開昭６２−１７１５０号
公報）がある。以下、光電変換素子がバイポーラトラン
ジスタの場合を例にとって説明する。

【０００３】図１２は従来のバイポーラ型センサの画素
の平面図である。同図に於て、５１はエミッタ（蓄積さ
れたキャリアに基づく信号が出力される主電極領域とな
る）、５２はＡＬ等で形成される出力線、５３はエミッ
タ５１と出力線５２とを接続するためのコンタクトホー
ル、５４は光電荷を蓄積するところのベース（制御電極
領域となる）、５５は画素のセンサ動作を行なわせるた
めのＰｏｌｙ−Ｓｉ等で形成される駆動線、５６はベー
ス５４と駆動線５５との間に形成される容量ＣＯＸ、５
７は隣接する画素のベースをソース、ドレインとして形
成されるＭＯＳトランジスタのゲートで、駆動線５５の
一部分から成る。５８は画素と画素を分離するための厚
い酸化膜である。

【０００４】図１３は図１２をＸＸ′で切った時の断面
図、図１４は図１２をＹＹ′で切った時の断面図であ
る。図１３及び図１４において、５９は薄い酸化膜、６
０はＹＹ′方向の画素信号を分離するために設けられた
濃いｎ⁺ 層、６１はｎ^- エピタキシャル層、６２はコレ
クタ（主電極領域となる）、６３は配線５２、５５を分
離するための層間絶縁膜である。

【０００５】さらに、図１５はこの画素を２次元に並べ
て構成したエリアセンサの等価回路図である。

【０００６】図１５において、Ｓはセンサの画素（等価
的にバイポーラトランジスタ３１、ベースに接続する容
量Ｃ_OX4、ＰＭＯＳトランジスタ５から成る）、１は画
素Ｓのエミッタに接続する垂直出力線、６は垂直出力線
１をリセットするためのＭＯＳトランジスタ、７はＭＯ
Ｓトランジスタ６のゲートにパルスを印加するための端
子、８は水平駆動線、９は垂直シフトレジスタの出力を
受けセンサ駆動パルスを通すバッファ用ＭＯＳトランジ
スタ、１０はセンサ駆動パルスを印加するための端子、
１１は左端、及び右端のＰＭＯＳトランジスタ５のドレ
インに接続する配線、１２は画素Ｓのリフレッシュ動作
を行なうために、ＰＭＯＳトランジスタ５のソース電位
を設定するエミッタフォロア回路部、１３はエミッタフ
ォロア回路部１２のベース電位を設定するためのＰＭＯ
Ｓトランジスタ、１４はＰＭＯＳトランジスタ１３のド
レイン端子に接続する電源端子、１５はＰＭＯＳトラン
ジスタ１３のゲートにパルスを印加するための端子、１
８は画素Ｓからの出力信号を蓄積するための蓄積容量、
１９は出力信号を蓄積容量１８へ転送するためのＭＯＳ
トランジスタ、２０は転送用のＭＯＳトランジスタ１９
のゲートにパルスを印加するための端子、２１は水平出
力線、２２は水平シフトレジスタの出力を受け、出力信
号を水平出力線２１へ転送するためのＭＯＳトランジス
タ、５０は水平出力線２１をリセットするためのＭＯＳ
トランジスタ、２３はＭＯＳトランジスタ５０のゲート
にパルスを印加するための端子、２４はアンプである。

【０００７】図１５に示した２次元固体撮像装置は、全
画素が一度にリセットされるタイプのものでありスチル
ビデオカメラ用等に利用することができる。

【０００８】以下、その動作について簡単に説明する。

【０００９】最初に、端子１５にＬｏｗレベルのパルス
を加えＰＭＯＳトランジスタ１３をＯＮ状態にし、エミ
ッタフォロア回路部１２の出力を正電位にする。このエ
ミッタフォロア回路部１２の出力は画素ＳのＰＭＯＳト
ランジスタ５のソースに接続しており、ソース電位がゲ
ート電位に比べて、ＰＭＯＳトランジスタ５を十分ＯＮ
状態にする程高くなれば、ＰＭＯＳトランジスタ５を通
して、画素のバイポーラトランジスタ３１のベースにホ
ールが注入される（ここまで第１リセットと呼ぶ）。次
に端子７にＨｉｇｈレベルのパルスを加えてトランジス
タ６をＯＮ状態とし、垂直出力線１をＧＮＤレベルとす
る。

【００１０】次に、この状態のまま、垂直シフトレジス
タを駆動し、また端子１０に画素のリセットパルスを印
加することでバイポーラトランジスタ３１のベース・エ
ミッタ間を順バイアスとして各行毎に順次画素のリセッ
トを行い、すべての画素のバイポーラトランジスタ３１
のベースを一定電位、かつ逆バイアスにする（ここまで
を第２リセットと呼ぶ）。次に、光キャリアの蓄積動作
を行った後、端子７にＬｏｗレベルのパルスを加えて、
ＭＯＳトランジスタ６をＯＦＦ状態にし、垂直シフトレ
ジスタの出力によって選択された行毎に読み出しパルス
を端子１０から印加し、バイポーラトランジスタ３１の
ベース・エミッタ間を順バイアスとしＭＯＳトランジス
タ１９を通して、蓄積容量１８に一行毎の画素の信号出
力を蓄積する。蓄積容量１８に蓄積された信号出力は、
水平シフトレジスタによって選択された転送用のＭＯＳ
トランジスタ２２を通して水平出力線２１に転送され、
アンプ２４を通して出力される。

【００１１】

【発明が解決しようとする課題】ここで、センサの蓄積
時間（Ｔｓ）は第２リセットが終了した後、端子１０に
読み出しパルスが印加されるまでの時間であり、１次元
リニアセンサの場合、各センサセルからの信号の最大値
（ピーク信号）を検出し、これをもとに蓄積時間を制御
していたが、２次元エリアセンサの場合はピーク信号検
出が回路上、困難なため画面全体で適正な信号レベルを
得ることは困難であった。また、受光面における最大、
又は極大の出力を示す画素の位置を見つけようとする場
合、１画素ずつすべての画素出力情報を使用しなければ
ならず、信号処理時間が長くなること、メモリを使用し
なければならないこと等の課題があった。

【００１２】

【課題を解決するための手段】本発明の第１の固体撮像
装置は、光電変換された信号によって生じる制御電極領
域のレベル変化を主電極領域から読み出すトランジスタ
を含む画素を水平方向及び垂直方向に配列した撮像領域
と、水平方向の複数の前記トランジスタの前記主電極領
域に共通接続した第１の共通出力線と、垂直方向の複数
の前記トランジスタの前記主電極領域に共通接続した第
２の共通出力線と、前記第１の共通出力線に共通接続さ
れた複数の画素の読み出しタイミングを共通にして、前
記第１の共通出力線に該複数の画素のピーク信号を読み
出し、前記第２の共通出力線に共通接続された複数の画
素の読み出しタイミングを共通にして、前記第２の共通
出力線に該複数の画素のピーク信号を読み出すための駆
動手段と、を有することを特徴とする。

【００１３】また、本発明の第２の固体撮像装置は、光
電変換された信号によって生じる制御電極領域のレベル
変化を主電極領域から読み出すトランジスタを含む画素
を水平方向及び垂直方向に配列した撮像領域と、垂直方
向の複数の前記トランジスタ毎の前記主電極領域にそれ
ぞれ共通接続した第１の共通出力線の複数と、前記複数
の第１の共通出力線のそれぞれに入力部が接続され出力
部が第２の共通出力線に共通接続された複数のバッファ
手段と、水平方向の複数の画素の読み出しタイミングを
共通にして前記複数の第１の共通出力線に各画素からの
信号を読み出して、前記第２の共通出力線に前記水平方
向の複数の画素のピーク信号を読み出し、前記第１の共
通出力線に共通接続された垂直方向の複数の画素の読み
出しタイミングを共通にして前記第１の共通出力線に該
垂直方向の複数の画素のピーク信号を読み出すための駆
動手段と、を有することを特徴とする。

【００１４】また、本発明の第３の固体撮像装置は、光
電変換素子を水平方向及び垂直方向に複数配列した撮像
領域と、前記撮像領域内に含まれる水平方向の複数の光
電変換素子毎の複数の光電変換素子で生じる信号のピー
ク信号に基づいて、前記撮像領域に含まれる複数の光電
変換素子で生じる信号のうちピーク信号を出力する光電
変換素子の垂直方向の位置を検出するとともに、前記撮
像領域内に含まれる垂直方向の複数の光電変換素子毎の
複数の光電変換素子で生ずる信号のピーク信号に基づい
て、前記撮像領域に含まれる複数の光電変換素子で生じ
る信号のうちピーク信号を生じる光電変換素子の水平方
向の位置を検出するピーク位置検出手段と、を有するこ
とを特徴とする。

【００１５】

【作用】本発明は、水平方向の画素のピーク信号と垂直
方向の画素のピーク信号とを検知して、二次元センサ面
における極大又は最大の出力を出す画素の位置を、短時
間のうちに検出できるようにしたものである。

【００１６】本発明によれば、蓄積動作期間中に全セン
サのピーク信号を検出し、適正露光量で蓄積動作を終了
させる動作を行わせることができる。

【００１７】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。なお、以下に説明する実施例では光電
変換素子がバイポーラトランジスタの場合を取り上げて
説明するが、本発明は非破壊型のセンサであれば、他の
構成のトランジスタをセンサとして用いることもでき
る。

【００１８】（実施例１） 図１は本発明の固体撮像装置の第１の実施例を示す回路
構成図である。図１では簡略化のため３×３画素配列を
有する２次元センサを表している。なお、図１５と同一
構成部材については、同一符号を付する。

【００１９】図１において、１は垂直出力線、２は水平
出力線、３はそのベースにキャリアを蓄積するダブルエ
ミッタ（キャリアに基づく信号が出力される二つの主電
極領域）を有するバイポーラトランジスタであり、第１
のエミッタは垂直出力線１と、第２のエミッタは水平出
力線２と接続される。４はバイポーラトランジスタ３の
ベース電位を制御するための容量、５はバイポーラトラ
ンジスタ３のベースをリセットするためのＰＭＯＳトラ
ンジスタ、６は垂直出力線１を接地するためのＭＯＳト
ランジスタ、７はＭＯＳトランジスタ６のゲートにパル
スを印加するための端子，８は容量４を通してバイポー
ラトランジスタ３のベース電位を制御し、画素のリセッ
ト及び読み出しを行うための水平駆動線、９は垂直シフ
トレジスタＩの出力がゲートに印加されることでＯＮ
し、駆動する画素行を選択するバッファＭＯＳトランジ
スタ、１０は画素の駆動パルスを印加するための端子、
１１は左端及び右端のＰＭＯＳトランジスタ５のドレイ
ンに接続する配線、１２はその出力が配線１１に接続さ
れるエミッタフォロワ回路部、１３はエミッタフォロワ
回路部１２のベース電位を制御するためのＭＯＳトラン
ジスタ、１４はＭＯＳトランジスタ１３のドレイン端子
に接続する電源端子、１５はＭＯＳトランジスタ１３の
ゲートにパルスを印加するための端子、１６はそのドレ
インが正電位に固定されているＰＭＯＳトランジスタ、
１７はＰＭＯＳトランジスタ１６のゲートにパルスを印
加するための端子、１８は垂直出力線１を通して出力さ
れる画素出力電位を蓄積するための容量、１９は垂直出
力線１と容量１８とをスイッチするためのＭＯＳトラン
ジスタ、２０はＭＯＳトランジスタ１９のゲートにパル
スを印加するための端子、２１は水平出力線、２２は水
平シフトレジスタ出力によって選択される、容量１８と
水平出力線２１とを導通させるスイッチＭＯＳトランジ
スタ、５０は水平出力線２１を接地するためのＭＯＳト
ランジスタ、２３はＭＯＳトランジスタ５０のゲートに
パルスを印加するための端子、２４は水平出力線２１の
電位が入力されるアンプ、２５は出力線２を通して出力
させる画素出力電位を蓄積するための容量、２６は出力
線２と容量２５とをスイッチするためのＭＯＳトランジ
スタ、２７はＭＯＳトランジスタ２６のゲートにパルス
を印加するための端子、２８は容量２５の電位が出力さ
れる出力線、２９が出力線２８の出力端子、３０は垂直
シフトレジスタIIの出力によって選択され、容量２５と
出力線２８とを順次導通するスイッチＭＯＳトランジス
タである。

【００２０】次にこのセンサの動作を図２に示したパル
スタイミングチャートを用いて説明する。図２において
φＶＣ，φＲ，φＰ，φＲＣ，φＴ，φＨＣ，φＶＴは
それぞれ、パルス入力端子７，１０，１５，１７，２
０，２３，２７に接続するセンサ駆動パルスである。Ｖ
Ｉ１，ＶＩ２，ＶＩ３は、それぞれ第１，第２，第３行
を選択する垂直シフトレジスタＩの出力、ＶII１，ＶII
２，ＶII３は、それぞれ第１，第２，第３行を選択する
垂直シフトレジスタIIの出力、Ｈ１，Ｈ２，Ｈ３はそれ
ぞれ第１，第２，第３列の容量１８を選択し、水平出力
線２１へ信号を転送する水平シフトレジスタの出力であ
る。

【００２１】最初に、φＰがＬｏｗレベルとなり、エミ
ッタフォロワ回路部１２の出力電位を正電位とする。こ
のときＰＭＯＳトランジスタ５のゲートに接続する水平
駆動線８の電位はＬｏｗレベルでありＰＭＯＳトランジ
スタ５がＯＮして、全画素におけるバイポーラトランジ
スタ３のベース電位がエミッタフォロワ回路部１２の出
力電位と同電位となる（ここまで第１リセット）。

【００２２】次にφＰをＬｏｗレベルとして、エミッタ
フォロワ回路部１２の出力をＧＮＤとした後、φＶＣを
Ｈｉｇｈレベルとして、垂直出力線１を接地すると、各
画素のバイポーラトランジスタ３の第１のエミッタから
エミッタ電流が流れ、そのベース電位が下がる。さらに
垂直シフトレジスタＩを起動し、１行毎に、φＲよりバ
ッファＭＯＳトランジスタ９を順次ＯＮして、水平駆動
線８にパルスを印加する。水平駆動線８がＨｉｇｈレベ
ルとなった行の各画素のベース電位は容量４の容量結合
によって一旦上昇するが、再び第１のエミッタのエミッ
タ電流が流れることでベース電位が下がり、水平駆動線
８の電位がＬｏｗレベルとなると，上記容量結合によっ
てベース電位は負に振られ第１のエミッタ−ベース間は
逆バイアス状態となる（ここまで第２リセット）。

【００２３】この逆バイアス状態になった時点で、入射
光により発生したキャリアが各画素のベースに蓄積し、
蓄積電荷量に応じでベース電位が上昇する（ここまで蓄
積）。

【００２４】次にφＶＣをＬｏｗレベルとしてＭＯＳト
ランジスタ６をＯＦＦとし、垂直出力線１をフローティ
ングとし、φＲＣをＬｏｗレベルとして、ＰＭＯＳトラ
ンジスタ１６をＯＮし、全ての水平駆動線８の電位をＨ
ｉｇｈレベルとする。この時、各画素のベース電位は容
量４による容量結合により持ち上げられて、エミッタ−
ベース間が順バイアス状態となり、各列における最大出
力画素の出力値が垂直出力線１に、各行における最大出
力画素の出力値が出力線２に表われ、各出力線１，２の
電位が、それぞれＭＯＳトランジスタ１９，２６を通し
て、蓄積容量１８，２５に蓄積される。次に水平シフト
レジスタ及び垂直シフトレジスタIIを起動させ、それぞ
れ容量１８，２５の電位をアンプ２４の出力端子及び出
力端子２９から順次出力させる。アンプ２４の出力の順
次出力電位のピークからピーク画素のｘ座標が、出力端
子２９からの順次出力電位のピークからピーク画素のｙ
座標を知ることができる（以下がピーク位置検知）。

【００２５】次に各画素の出力の読み出しに入るが、こ
れは垂直シフトレジスタＩによって選択された行毎に行
われる。まずφＶＣのパルスによって垂直出力線１を接
地しして零電位にした後に、フローティングとし、Ｈｉ
ｇｈレベルのφＲのパルスを選択された行の水平駆動線
８に印加する。垂直出力線１には、選択行の各画素出力
電位が表われ、φＴのパルスによって、その出力電位
が、容量１８に蓄積される。各容量１８の出力電位は水
平シフトレジスタによって順次水平出力線２１に転送さ
れ、アンプ２４を通して順次出力される。以上の読み出
し動作が全行について行われると，全画素の出力がアン
プ２４から出力されたことになる。

【００２６】以上説明したように、本実施例では、画素
のピーク出力を読み出し、そのピーク位置を検出するこ
とができる。なお、各画素にあるバイポーラトランジス
タの電荷増幅作用によって容量負荷である容量１８にピ
ーク信号が送られ、バイポーラトランジスタのベースに
蓄積された信号電荷は非破壊であるため、その後の各画
素の読み出しを行うことも可能になる。

【００２７】（実施例２） 図３は本発明の固体撮像装置の第２の実施例を示す回路
構成図である。なお、図１に示した実施例１と同一構成
部材について同一符号を付して説明を省略する（後述す
る実施例３〜実施例８に付いても同様とする）。

【００２８】本実施例は図３に示すように、バイポーラ
トランジスタ３の第２のエミッタを共通接続し、全ての
第２のエミッタが共通接続された出力線２から全センサ
のピーク信号が出力される構成となっている。ピーク信
号を得るための駆動は端子１７からパルスが印加され、
ＰＭＯＳトランジスタ１６を介して水平駆動線８が電源
電圧Ｖccまで昇圧されて行われる。

【００２９】本実施例では、蓄積期間中、全センサのピ
ーク信号を検出し、ピーク信号値が予め決められたしき
い値以上になった時に蓄積動作を終了させることで、各
センサを飽和させることなく適正露光量における光信号
を得ることができる。

【００３０】以下にその動作を簡単に説明する。

【００３１】まず、実施例１と同様にして第１リセッ
ト、第２リセットを行ない、リセット終了時点よりセン
サの光キャリアの蓄積動作を開始させる。ここで、蓄積
時間中、端子１７にＬｏｗレベルのパルスを加えて（通
常はＨｉｇｈレベル）ＰＭＯＳトランジスタ１６をＯＮ
にすると、水平駆動線８はＨｉｇｈレベルになり、各セ
ンサの読み出し動作が行なわれる。このとき、出力線２
は全センサで共通接続されているため、光キャリアが最
も多く蓄積されたセンサのバイポーラトランジスタのみ
がＯＮ状態になり、出力線２にはその信号が出力され
る。

【００３２】例えば、このピーク検出動作を所定の時間
間隔で繰り返し行ない、予め決められたしきい値電圧以
上になった場合に蓄積動作を終了させ、全てのセンサか
らの信号読み出し動作が開始される。この信号読み出し
動作は実施例１と同様に行なえばよい。

【００３３】以上の動作により、各センサを飽和させる
ことなく、適正露光量における光信号を得ることができ
る。

【００３４】ところで、本実施例のバイポーラトランジ
スタにおいて、信号は非破壊で読み出すことができる
が、厳密には、バイポーラトランジスタのベース領域中
に蓄積された光キャリアの一部は読み出し時に再結合さ
れるため光信号の非破壊率は以下の式で表される。

【００３５】

【数１】 ここで、Ｃ_B ：バイポーラトランジスタのベース容量 Ｃ_T ：蓄積容量値 Ｃ_V ：垂直出力線の寄生容量値 ｈ_FE ：バイポーラトランジスタの電流増幅率 従って、ピーク検出動作を繰り返し行ない、かつ、セン
サの光キャリアの破壊される割合を、抑えるためには、
ｈ_FE、Ｃ_B を大きくする、Ｃ_T 、Ｃ_V を小さくする必要
があるが、数万から数１０万画素のエリアセンサにおい
てはｈ_FEを２０００程度まで大きくすることにより、実
用上問題ない程度の非破壊率が得られることが実験によ
り確かめられている。

【００３６】（実施例３） 図４は本発明の固体撮像装置の第３の実施例を示す回路
構成図である。前記実施例１，２においては、センサの
リセット動作（第２リセット）及び、信号の読み出し動
作はバッファＭＯＳトランジスタ９を通して行なってい
たため、水平駆動線８に端子１０から印加される駆動パ
ルスをそのまま伝達するには、垂直シフトレジスタから
の出力は、駆動パルスのＨｉｇｈレベルより、少なくと
もＭＯＳトランジスタ９のしきい値電圧分、高く設定す
る必要があり、従って垂直シフトレジスタの耐圧もその
分高いことが要求される。

【００３７】本実施例では水平駆動線は垂直シフトレジ
スタの出力を９₁ ，９₂ の例えばＣＭＯＳバッファを通
して駆動される。ここで、バッファ９₁ は図１０に示す
通常のＣＭＯＳインバーター回路でよいが、バッファ９
₂ はＨｉｇｈレベル、Ｌｏｗレベル、フローティングの
３種類の出力を有する３値バッファを用いる必要があ
り、例えばＣＭＯＳトランジスタで構成する場合、図１
１のような回路構成にすればよい。

【００３８】本実施例の動作は実施例２と全く同じであ
るがピーク信号検出時、端子１７にＬｏｗレベル（通常
はＨｉｇｈレベル）を印加し、バッファ９₂ の出力をフ
ローティング状態にすると同時にＰＭＯＳトランジスタ
１６をＯＮ状態にし水平駆動線８をＨｉｇｈレベルにし
て行なう。

【００３９】本実施例によれば上記の問題がなく、例え
ば水平シフトレジスタ等の耐圧の回路構成でよい。

【００４０】（実施例４） 上記実施例１〜実施例３では、バイポーラトランジスタ
のエミッタを各センサ毎に２個設けていたため、従来の
１個のエミッタからなるセンサに比べて各センサセル上
でエミッタコンタクトおよび配線の領域が大きくなり、
開口率が低下することが考えられ、画素サイズが小さい
ほど、開口率が低下することが懸念される。本実施例で
はバイポーラトランジスタのエミッタ端子を従来の各セ
ンサ毎に１個にし、かつ、ピーク信号検出を行なうもの
である。

【００４１】図５は本発明の固体撮像装置の第４の実施
例を示す回路構成図である。図５において、３１は画素
を構成するシングルエミッタのバイポーラトランジス
タ、３２はそのベースが垂直出力線１に接続されるバイ
ポーラトランジスタ、３３はバイポーラトランジスタ３
２のエミッタに接続するピーク出力線、３４はその出力
端子、３５は、ピーク出力線３３をリセットするための
ＭＯＳトランジスタ、３６はＭＯＳトランジスタ３５の
ゲートにパルスを印加するための端子である。

【００４２】次に本実施例の動作であるが、第１リセッ
ト、第２リセット、蓄積、列のピークをアンプ２４から
出力して検知、各画素出力の読み出しの各動作は実施例
１と同様であるから、ここでは本実施例の特徴となる行
のピーク検出動作について説明する。

【００４３】行のピーク検出は垂直シフトレジスタＩに
よって順次選択される行について行われる。まず、端子
７にパルスを加えて、垂直出力線１をＧＮＤのフローテ
ィング状態とし、選択されたＭＯＳトランジスタ９を通
して、端子１０から水平駆動線８にパルスが印加され、
その行の画素の出力が垂直出力線１に表われる。この時
ＭＯＳトランジスタ３５はオフになっているので端子３
４には選択行の画素のピーク値が表われる。次に端子３
６にパルスを印加して出力線３３をリセットしてから、
次の選択行のピーク検出を同様に行う。

【００４４】以上説明したような構成によって、１つの
画素に２つのエミッタを持つ実施例１〜実施例３に比
べ、画素の開口面積をふやせ、周辺回路規模が削減さ
れ、画素信号の独立な読み出しを可能し、なおかつピー
ク画素位置を検出することができる。

【００４５】なお、垂直シフトレジスタＩによる順次走
査を行なわず、端子１７にＬｏｗレベルのパルスを印加
して、全バイポーラトランジスタの読み出しを行なえ
ば、図３に示した実施例と同様に、蓄積動作中に全セン
サのピーク信号を検出することができる。即ち、ピーク
信号検出時において端子１７にＬｏｗレベルのパルスが
印加されると各バイポーラトランジスタが読み出し動作
を開始し、各列毎のピーク信号が垂直出力線１に読み出
され、さらにそれらの信号はバイポーラトランジスタ３
２を通して、各列毎の最大信号が端子３４に出力され
る。従って、センサの感度低下をまねくことなく、セン
サのピーク信号を検出することができる。

【００４６】また、図６に示すように、本実施例におい
て、図４に示した実施例３と同様にＭＯＳトランジスタ
９のかわりにＣＭＯＳバッファ９₁ ，９₂ を設けること
も可能である。

【００４７】（実施例５） 図７は本発明の固体撮像装置の第５の実施例を示す回路
構成図である。本実施例は実施例４の変形例であり、同
図において、３７は片側の電極が垂直出力線１に、もう
一方の電極がバイポーラトランジスタ３２のベースに接
続される容量、３８はバイポーラトランジスタ３２のベ
ース電位を固定するためのＭＯＳトランジスタ、３９は
ＭＯＳトランジスタ３８のゲートにパルスを印加するた
めの端子、４０はＭＯＳトランジスタ３８のドレイン電
源端子である。なお、図７において、図６と共通する部
分については説明を省く。

【００４８】次に実施例のピーク検出動作については説
明するが、行のピーク検出以外の動作は実施例１と同じ
なので説明を省く。

【００４９】行のピーク検出は、実施例４と同様に、行
を順次選択して行われるが、水平駆動線８に画素の読み
出しパルスを加える直前に端子３９にパルスを印加し
て、ＭＯＳトランジスタ３８を通してバイポーラトラン
ジスタ３２のベースをリセット、すなわち、ある一定電
位のフローティング状態としておく。読み出しパルスに
よって垂直出力線１に表われた画素の出力電位は、容量
３７を通してバイポーラトランジスタ３２のベース電位
を押し上げ、端子３４には選択行のピーク出力が表われ
る。その後の動作は、実施例４と同じ動作であるが、端
子３４のＤＣ電位を十分正に設定できてバイポーラトラ
ンジスタ３２を確実にＯＮ状態にできるため、より正確
なピーク値を検出できる。

【００５０】（実施例６） 上記実施例５では図７の回路構成により行の最大ピーク
値検出を行っているが、最小ピーク値検出を行うことも
可能である。本実施例は図７の回路構成の固体撮像装置
により、行の最小ピーク値検出を行うものである。

【００５１】実施例５で示した行のピーク検出後、垂直
出力線１に選択行画素の出力電位が残っている時点で、
端子３９にパルスを印加してバイポーラトランジスタ３
２のベース電位をある設定電位のフローティング状態と
し、端子７のφＶＣをＨｉｇｈレベルとして垂直出力線
１を接地する。この時、バイポーラトランジスタ３２の
ベース電位は容量３７を通して降下するが、電位降下分
は画素の出力電位に比例するので、画素出力が小さかっ
たものほど、バイポーラトランジスタ３２のベース電位
は高くなる。よって、選択された行の反転出力を端子３
４から検出することができるので、行の最小ピーク値を
検知することができる。

【００５２】（実施例７） 図８は本発明の固体撮像装置の第７の実施例を示す回路
構成図である。図８において、４１はそのベースが垂直
出力線１に接続されるバイポーラトランジスタ、４２は
バイポーラトランジスタ４１のエミッタと蓄積容量１８
とを接続するＭＯＳトランジスタ、４３はＭＯＳトラン
ジスタ４２のゲートにパルスを印加するための端子であ
る。なお、図８において図５と共通する部分については
説明を省く。また、本実施例において、実施例４の固体
撮像装置と動作において異なるのは、列のピーク検出で
あるので、ここでは、列のピーク検出の動作のみ説明す
る。

【００５３】行のピーク検出が開始される直前に、端子
２０にパルスを印加し、容量１８をリセットする。次に
順次行のピーク検出が行われる間、端子４３をＨｉｇｈ
レベルとしてＭＯＳトランジスタ４２をＯＮさせてお
く。バイポーラトランジスタ４１のエミッタ電位は、行
のピーク検出中、垂直出力線１のもっとも高い電位で決
まる電位が出力されるので、すべての行ピーク検出が終
わった時には、各容量１８には、それぞれの列の画素の
ピーク電位が蓄積されている。次に端子４３をＬｏｗレ
ベルとしてＭＯＳトランジスタ４２をオフし、水平シフ
トレジスタを起動すれば、各列のピーク出力値が水平出
力線２１に転送され、アンプ２４から列のピーク値が順
次出力される。

【００５４】本実施例においては、水平駆動線８の電位
をＨｉｇｈレベルとするためのＭＯＳトランジスタ１
６、端子１７が不要となり、センサ周辺回路系がさらに
簡単化できる。

【００５５】（実施例８） 図９は本発明の固体撮像装置の第８の実施例を示す回路
構成図である。本実施例では、各バイポーラトランジス
タにエミッタが３個設けられている。なお、図９におい
ては、ＰＭＯＳトランジスタと接続されるエミッタホロ
ア回路部１２、ＭＯＳトランジスタ１３及び配線１１の
一部が省略されて端子１１′のみが示されているが、回
路構成はバイポーラトランジスタ３′、及び端子４４〜
４９が設けられている点を除き図４の構成と同じであ
る。

【００５６】それぞれのエミッタは以下のように接続さ
れる。第１のエミッタは図４に示した実施例３と同様
に、読み出し用ＭＯＳトランジスタ１９を通して蓄積容
量１８に接続される。第２のエミッタは各センサの列毎
に共通接続され、それぞれ端子４４、４５、４６に出力
される。第３のエミッタは各センサの行毎に共通接続さ
れ、それぞれ端子４７、４８、４９に出力される。

【００５７】本実施例の動作は実施例３と全く同じであ
り、ピーク信号検出時には、第１列のピーク信号は端子
４４に、第２列のピーク信号は端子４５に、第３列のピ
ーク信号は端子４６に、第１行のピーク信号は端子４７
に、第２行のピーク信号は端子４８に、第３行のピーク
信号は端子４９に、出力され、端子４４、４５、４６の
出力、及び、端子４７、４８、４９の出力値の比較を行
なうことにより、ピーク信号が得られることはもちろ
ん、ピーク信号を出力するセンサのアドレスをも検出す
ることができる。

【００５８】従って、エミッタを３個設けたことによ
り、感度は低下するが、画像の明るい領域を特定する場
合等の特徴点抽出を簡単に行なうことができ、比較的大
きな画素サイズを有するセンサに用いた場合、上記の付
加価値を付けることができ有効である。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
センサ画素（二次元状に配列されたトランジスタ）の性
能を損なうことなく、また大規模な周辺回路も必要とせ
ずにピーク画素の位置を非破壊ですみやかに検出するこ
とができる。

【００６０】また本発明に、二次元状に配列されたトラ
ンジスタからピーク信号を検出し、検出されたピーク信
号に基づいて蓄積動作を終了させて、蓄積時間の制御を
行うことができ、配列されたトランジスタを飽和させる
ことなく画素全体で適正な露光量の光信号を得ることが
できる。

【図面の簡単な説明】

【図１】本発明の固体撮像装置の第１の実施例を示す回
路構成図である。

【図２】図１の固体撮像装置を駆動するためのパルスタ
イミング図である。

【図３】本発明の固体撮像装置の第２の実施例を示す回
路構成図である。

【図４】本発明の固体撮像装置の第３の実施例を示す回
路構成図である。

【図５】本発明の固体撮像装置の第４の実施例を示す回
路構成図である。

【図６】本発明の固体撮像装置の第４の実施例の変形例
を示す回路構成図である。

【図７】本発明の固体撮像装置の第５の実施例を示す回
路構成図である。

【図８】本発明の固体撮像装置の第７の実施例を示す回
路構成図である。

【図９】本発明の固体撮像装置の第８の実施例を示す回
路構成図である。

【図１０】バッファーの回路構成図である。

【図１１】バッファーの回路構成図である。

【図１２】従来のバイポーラトランジスタの画素の平面
図である。

【図１３】図１２をＸＸ′で切った時の断面図である。

【図１４】図１２をＹＹ′で切った時の断面図である。

【図１５】図１２の画素を２次元に並べて構成したエリ
アセンサの等価回路図である。

【符号の説明】

１ 垂直出力線 ２ 水平出力線 ３ バイポーラトランジスタ ４ 容量 ５，６ ＭＯＳトランジスタ ７ 端子 ８ 水平駆動線 ９ バッファＭＯＳトランジスタ １０ 端子 １１ 配線 １２ エミッタフォロワ回路部 １３ ＭＯＳトランジスタ １４ 端子 １５ 端子 １６ ＭＯＳトランジスタ １７ 端子 １８ 容量 １９ ＭＯＳトランジスタ ２０ 端子 ２１ 水平出力線 ２２ スイッチＭＯＳトランジスタ ２３ 端子 ２４ アンプ ２５ 容量 ２６ ＭＯＳトランジスタ ２７ 端子 ２８ 出力線 ２９ 出力端子 ３０ ＭＯＳトランジスタ ３１ バイポーラトランジスタ ３２ バイポーラトランジスタ ３３ 出力線 ３４ 出力端子 ３５ ＭＯＳトランジスタ ３６ 端子 ３７ 容量 ３８ ＭＯＳトランジスタ ３９ 端子 ４０ 端子 ４１ バイポーラトランジスタ ４２ ＭＯＳトランジスタ ４３ 端子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/30 - 5/335

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 光電変換された信号によって生じる制御
   電極領域のレベル変化を主電極領域から読み出すトラン
   ジスタを含む画素を水平方向及び垂直方向に配列した撮
   像領域と、 水平方向の複数の前記トランジスタの前記主電極領域に
   共通接続した第１の共通出力線と、 垂直方向の複数の前記トランジスタの前記主電極領域に
   共通接続した第２の共通出力線と、 前記第１の共通出力線に共通接続された複数の画素の読
   み出しタイミングを共通にして、前記第１の共通出力線
   に該複数の画素のピーク信号を読み出し、前記第２の共
   通出力線に共通接続された複数の画素の読み出しタイミ
   ングを共通にして、前記第２の共通出力線に該複数の画
   素のピーク信号を読み出すための駆動手段と、 を有することを特徴とする固体撮像装置。
2. 【請求項２】 光電変換された信号によって生じる制御
   電極領域のレベル変化を主電極領域から読み出すトラン
   ジスタを含む画素を水平方向及び垂直方向に配列した撮
   像領域と、 垂直方向の複数の前記トランジスタ毎の前記主電極領域
   にそれぞれ共通接続した第１の共通出力線の複数と、 前記複数の第１の共通出力線のそれぞれに入力部が接続
   され出力部が第２の共通出力線に共通接続された複数の
   バッファ手段と、 水平方向の複数の画素の読み出しタイミングを共通にし
   て前記複数の第１の共通出力線に各画素からの信号を読
   み出して、前記第２の共通出力線に前記水平方向の複数
   の画素のピーク信号を読み出し、前記第１の共通出力線
   に共通接続された垂直方向の複数の画素の読み出しタイ
   ミングを共通にして前記第１の共通出力線に該垂直方向
   の複数の画素のピーク信号を読み出すための駆動手段
   と、 を有することを特徴とする固体撮像装置。
3. 【請求項３】 光電変換素子を水平方向及び垂直方向に
   複数配列した撮像領域と、 前記撮像領域内に含まれる水平方向の複数の光電変換素
   子毎の複数の光電変換素子で生じる信号のピーク信号に
   基づいて、前記撮像領域に含まれる複数の光電変換素子
   で生じる信号のうちピーク信号を出力する光電変換素子
   の垂直方向の位置を検出するとともに、前記撮像領域内
   に含まれる垂直方向の複数の光電変換素子毎の複数の光
   電変換素子で生ずる信号のピーク信号に基づいて、前記
   撮像領域に含まれる複数の光電変換素子で生じる信号の
   うちピーク信号を生じる光電変換素子の水平方向の位置
   を検出するピーク位置検出手段と、 を有することを特徴とする固体撮像装置。