JP3612803B2 - 固体撮像装置及び固体撮像素子の出力信号処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、エリアセンサやリニアセンサと称される固体撮像素子を用いた固体撮像装置に関し、特に固体撮像素子の出力信号を所定の基準電位にクランプするクランプ回路を具備した固体撮像装置及び当該固体撮像素子の出力信号処理方法に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子、例えば図１に示す如きＣＣＤリニアセンサを用いた固体撮像装置において、センサ列１１から読み出された信号電荷を転送するＣＣＤシフトレジスタ（電荷転送部）１３での光透過に伴うオフセット分を補正したり、ダーク（暗電流）成分をキャンセルするために、後段の信号処理部１５（図２に、その具体的な回路構成を示す）にて、黒レベルをクランプあるいはサンプルホールドして差動をとることが行われる。ここに、黒レベルとは、センサ列１１におけるオプティカルブラック（ＯＰＢ）と称される遮光部（以下、ＯＰＢ部と称する）１１ａ，１１ｂの画素信号の信号レベルである。
【０００３】
ところで、信号出力Ｖｏｕｔをディジタル的に処理するには、信号処理部１５の後段にＡ／Ｄコンバータ１６を配置し、このＡ／Ｄコンバータ１６にてクランプ回路２２のクランプ出力である信号出力Ｖｏｕｔをディジタル化することが行われる。この場合、クランプ回路２２のクランプレベルをＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆに設定することにより、Ａ／Ｄコンバータ１６の入力Ｄ（ダイナミック）レンジを広く使えることになる。ここで、Ａ／Ｄコンバータ１６の基準電位Ｖｒｅｆについては、入力Ｄレンジ内の最大レベルに設定されるのが一般的である。
【０００４】
この黒レベルのクランプ処理において、センサ列１１の後側のＯＰＢ部１１ｂの画素信号のみをＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆにクランプしたのでは、ＣＣＤシフトレジスタ１３での光透過のオフセット分やダーク成分が大なる場合に、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号レベルがＯＰＢ部１１ａ，１１ｂの画素信号の信号レベルよりもダーク等の分だけ高くなるため、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６にはＤレンジ内の最大レベルに設定された基準電位Ｖｒｅｆよりも高い信号電圧が入力されることになる。その結果、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されるという不具合が発生する。
【０００５】
また、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号をＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆにクランプすることも考えられるが、この場合には、信号に使えるＤレンジ（Ａ／Ｄコンバータ１６のＤレンジ）がダーク分だけ狭くなり、さらには温度変化等でダーク分が変化すると、撮像画素信号もダーク分だけレベルシフトするため、ダーク分の引き算を行う等の信号処理が必要になり、その分だけ回路構成が複雑になってしまう。
【０００６】
かかる不具合を解消するために、タイミングジェネレータ１７において、図２２のタイミングチャートに示すように、ＣＣＤシフトレジスタ１３の空送り部１３ａ及びセンサ列１１の後側のＯＰＢ部１１ｂの各信号をそれぞれ一画素相当分だけクランプするクランプパルスφＣＬＰ１，φＣＬＰ２を生成するとともに、クランプパルスφＣＬＰ１を空送り部１３ａの信号のうちの最初の一画素相当分の信号のクランプタイミングに、クランプパルスφＣＬＰ２を後側のＯＰＢ部１１ｂの信号のうちの２画素目以降の信号のクランプタイミングにそれぞれ設定する一方、後段のＡ／Ｄコンバータ１６のＡ／Ｄタイミングを空送り部１３ａの最初の一画素相当分の信号をサンプリングしないタイミングに設定した構成の固体撮像装置が提案されている（特開平７−３０８２０号公報参照）。
【０００７】
なお、図２２のタイミングチャートにおいて、φＲＯＧはセンサ列１１から信号電荷を読み出すためのシフトゲート１２に印加される読出しゲートパルス、φＨ１，φＨ２はＣＣＤシフトレジスタ１３の転送クロック、φＲＳは電荷検出部１４をリセットするリセットパルス、φＳＨは信号処理部１５におけるサンプルホールド回路２１のサンプルホールドパルス、Ｖａはサンプルホールド回路２１のサンプルホールド出力、φＣＬＰ（φＣＬＰ１，φＣＬＰ２）はクランプ回路２２のクランプパルス、Ｖｏｕｔは信号出力である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の固体撮像装置では、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプするようにしたことで、Ａ／Ｄコンバータ１６にその基準電位Ｖｒｅｆよりも高い信号電圧が空送り全期間に亘って入力されるのを防止できるものの、以下のような問題に対しての配慮はなされていない。
【０００９】
すなわち、読出しゲートパルスφＲＯＧの印加によってセンサ列１１からＣＣＤシフトレジスタ１３に信号電荷を読み出す際には、転送クロックφＨ１，φＨ２を停止することによってＣＣＤシフトレジスタ１３の転送動作を一時的に中断することになる。この転送中断期間では、電荷検出部１４のＦＤ部には電荷が注入されず、しかもリセットパルスφＲＳが印加されることによってリセット状態にあるため、電荷検出部１４の検出出力は電位的に最も高い状態にある。したがって、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプしただけでは、それ以降に発生する転送中断期間での高い電圧（ａ）がそのまま信号出力ＶｏｕｔとしてＡ／Ｄコンバータ１６に入力されてしまうことになる。
【００１０】
また、上述した従来技術では、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプすることで、Ａ／Ｄコンバータ１６にその基準電位Ｖｒｅｆよりも高い信号電圧が入力されるのを、空送り期間のうちの最小単位期間だけに抑える一方、Ａ／Ｄコンバータ１６では空送り部１３ａの最初の一画素相当分の信号をサンプリングしないようにすることで、等価的に、Ａ／Ｄコンバータ１６には基準電位Ｖｒｅｆよりも高い信号電圧が入力されないようにしている。しかしながら、これを実現するためには、Ａ／Ｄコンバータ１６のサンプリングタイミングを空送り部１３ａの最初の一画素相当分の信号をサンプリングしないように設定する必要があり、外付け回路であるＡ／Ｄコンバータ１６のサンプリングタイミングを変更しなければならない煩わしさがあった。
【００１１】
また、露光時間を変えることなどを目的として強制リセットをかける場合などのように、信号電荷の転送途中にリセットをかけてリセットパルスφＲＯＧを立てると、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加する。したがって、ＯＰＢ部１１ｂでクランプを行うと、図２３に示すように、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａの信号電圧が基準電位Ｖｒｅｆ以上となるため、先述した場合と同様に、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されることになる。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、固体撮像素子の出力信号を所定の基準電位にクランプすることに伴って後段のＡ／Ｄコンバータに対して悪影響が及ばないようにした固体撮像装置及び固体撮像素子の出力信号処理方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号をその電荷転送部の転送クロックの停止期間の前後に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項７記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号を当該電荷転送部を駆動するための転送クロックの停止期間の前後に亘ってクランプするようにする。
【００１４】
請求項２記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項８記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側の遮光画素部分の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするようにする。
【００１５】
請求項３記載の固体撮像装置におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。
【００１６】
請求項４記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項９記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号を転送する転送クロックの停止期間終了までの期間に亘ってクランプするようにする。
【００１７】
請求項５記載の固体撮像素子におけるタイミングジェネレータでは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプするためのクランプパルスを発生する構成となっている。また、請求項１０記載の出力信号処理方法では、固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプするようにする。
【００１８】
請求項６記載の固体撮像素子におけるタイミングジェネレータでは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止する禁止回路を有する構成となっている。また、請求項１１記載の出力信号処理方法では、固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止するようにする。
【００１９】
請求項１記載の固体撮像装置又は請求項７記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、電荷転送部の空送り部の信号をその電荷転送部の転送クロックの停止期間の前後に亘ってクランプすることで、当該転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングし、後段のＡ／Ｄコンバータに出力されないようにする。
【００２０】
請求項２記載の固体撮像装置又は請求項８記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生しない。
【００２１】
特に、請求項３記載の固体撮像装置においては、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生しないばかりか、転送クロックの停止による転送中断に伴って発生する高い信号電圧をもマスキングできる。
【００２２】
請求項４記載の固体撮像装置又は請求項９記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号を転送する転送クロックの停止期間終了までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生せず、しかも転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングできることに加え、１ライン前の後側のＯＰＢ部の信号電圧をマスキングできる。
【００２３】
請求項５記載の固体撮像装置又は請求項１０記載の出力信号処理方法において、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプすることで、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑える。その結果、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳されても、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはない。
【００２４】
請求項６記載の固体撮像装置又は請求項１１記載の出力信号処理方法において、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止することで、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳され、ＯＰＢ部の画素信号が残留信号分だけ増加したとしても、ＯＰＢ部のクランプが行われないことになる。その結果、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑えられる。
【００２５】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しつつ詳細に説明する。
図１は、本発明が適用される例えばリニアセンサを用いた固体撮像装置の一例を示す構成図である。図１において、入射光をその光量に応じた電荷量の信号電荷に光電変換して蓄える複数個のフォトセンサＰＳが一次元配列されてセンサ列（センサ部）１１を構成している。このセンサ列１１の時間軸方向における前後の両端部には、複数画素分が遮光されたＯＰＢ部（図に編み目で示す部分）１１ａ，１１ｂが設けられている。このセンサ列１１に画素単位で蓄えられた信号電荷は、シフトゲート１２を介してＣＣＤシフトレジスタ（電荷転送部）１３に読み出される。
【００２６】
この読み出された信号電荷は、ＣＣＤシフトレジスタ１３によって順次転送されて電荷検出部１４に供給される。なお、ＣＣＤシフトレジスタ１３には、図１から明らかなように、センサ列１１の各画素に対応した転送領域の他に、信号電荷を単に空送りするための空送り部１３ａが電荷検出部１４との間に設けられている。電荷検出部１４は、例えばフローティング・ディフュージョン（ＦＤ）によって構成され、ＣＣＤシフトレジスタ１３によって転送されかつＦＤ部に注入された信号電荷を検出し、これを信号電圧に変換して後段の信号処理部１５に供給する。
【００２７】
図２に、信号処理部１５の具体的な回路構成の一例を示す。この信号処理部１５は、電荷検出部１４からバッファ２３を介して供給される信号電圧をサンプルホールドするサンプルホールド回路２１と、このサンプルホールド回路２１からバッファ２４及び交流結合コンデンサＣを介して供給されるサンプルホールド出力をクランプし、そのクランプレベルをバッファ２５を介してＡ／Ｄコンバータ１６に供給するクランプ回路２２とを有し、ＣＣＤチップと同一基板上に作られている。クランプ回路２２のクランプレベルは、Ａ／Ｄコンバータ１６の基準レベルＶｒｅｆに設定されている。
【００２８】
なお、本例では、クランプ回路２２をサンプルホールド回路２１の後段に配置してサンプルホールド出力をクランプする回路構成を採っているが、クランプ回路２２をサンプルホールド回路２１の前段に配置して電荷検出部１４の検出出力を直接クランプする回路構成とすることも可能である。
【００２９】
また、ＣＣＤチップと同一基板上に、各種のタイミング信号を発生するタイミングジェネレータ１７が作製されている。このタイミングジェネレータ１７は、センサ列１１からＣＣＤシフトレジスタ１３に信号電荷を読み出すためのシフトゲート１２に印加する読出しゲートパルスφＲＯＧ、ＣＣＤシフトレジスタ１３を２相駆動する転送クロックφＨ１，φＨ２、電荷検出部１４のＦＤをリセットするリセットパルスφＲＳ、信号処理部１５におけるサンプルホールド回路２１のサンプルホールドパルスφＳＨ、読み出しゲートパルスφＲＯＧに基づくクランプパルスφＣＬＰ０を、外部から入力されるマスタークロックφｃｌｋ及び読出しゲートパルスφｒｏｇに基づいて生成するとともに、読出しゲートパルスφＲＯＧ及び転送クロックφＨ１に基づいて最終的なクランプパルスφＣＬＰを生成する。
【００３０】
このタイミングジェネレータ１７において、本発明では、クランプパルスφＣＬＰの生成タイミングを特徴としている。以下、本発明の第１実施例の特徴部分について、図３のタイミングチャートに基づいて説明する。なお、図３のタイミングチャートは、一例として、読出しパルスφＲＯＧの立下がり時点から考えると、空送り部１３ａが３画素相当分、ＯＰＢ部１１ａが４画素、撮像画素が例えば２０４８画素、ＯＰＢ部１１ｂが２画素、空送り部１３ａが３画素相当分の画素シーケンスの場合において、１ライン前の最終画素及び後側のＯＰＢ部１１ｂ、ならびに自ラインの空送り部１３ａ、前側のＯＰＢ部１１ａ及び撮像画素の途中までを示している。
【００３１】
また、図３のタイミングチャートには、上記の各種のタイミング信号（φＲＯＧ，φＨ１，φＨ２，φＲＳ，φＳＨ，φＣＬＰ０，φＣＬＰ）に加え、サンプルホールド回路２１のサンプルホールド出力Ｖａ、クランプ回路２２のクランプ出力である信号出力Ｖｏｕｔ及びＡ／Ｄコンバータ１６のＡ／Ｄタイミングパルスがそれぞれ示されている。
【００３２】
第１実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２のみならず、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号を転送クロックφＨ１，φＨ２の停止期間の前後に亘ってクランプするタイミングで生成される。一方、クランプパルスφＣＬＰ２は、ＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００３３】
図４は、タイミングジェネレータ１７に内蔵される第１実施例に係るクランプパルス生成回路の一例を示すブロック図である。このクランプパルス生成回路は、転送クロックφＨ１をカウント入力としかつ読み出しゲートパルスφＲＯＧをＣＬ（クリア）入力とする１１ビットカウンタ４１と、このカウンタ４１の出力をＪ入力としかつ読み出しゲートパルスφＲＯＧをＫ入力とするＪＫフリップフロップ４２と、このＪＫフリップフロップ４２のＱ出力を入力としかつ転送クロックφＨ１をＣＫ（クロック）入力とし、２ビット遅延出力及び１１ビット遅延出力をそれぞれ導出するシフトレジスタ４３と、このシフトレジスタ４３の２ビット遅延出力及び１１ビット遅延出力を２入力とするＡＮＤ回路４４と、このＡＮＤ回路４４の出力及びクランプパルスφＣＬＰ０を２入力とするＯＲ回路４５とから構成されている。１１ビットカウンタ４１は、図５に示すように、互いに縦続接続された１１個のＴフリップフロップ５０１ 〜５０１１によって構成されている。
【００３４】
次に、上記構成のクランプパルス生成回路の回路動作について、図６のタイミングチャートを参照しつつ説明する。なお、図６において、Ｖ１は１１ビットカウンタ４１の出力、Ｖ２はＪＫフリップフロップ４２のＱ出力である。図４において、１１ビットカウンタ４１は、読み出しゲートパルスφＲＯＧによってクリアされ、転送クロックφＨ１を１１個カウントするごとにその出力Ｖ１の極性が反転する。また、ＪＫフリップフロップ４２は、１１ビットカウンタ４１の出力Ｖ１が“Ｈ”レベルに立ち上がるタイミングでセットされ、読み出しゲートパルスφＲＯＧが入力されることでリセットされる。その結果、Ｑ出力Ｖ２は、リセット後の出力Ｖ１の立ち上がりタイミングから次のリセットタイミングまでの期間に亘って“Ｈ”レベルとなる。
【００３５】
このＪＫフリップフロップ４２のＱ出力Ｖ２は、シフトレジスタ４３で２ビット分だけ遅延され、さらに１１ビット分だけ遅延される。このシフトレジスタ４３の両遅延出力の論理積がＡＮＤ回路４４でとられ、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和がＯＲ回路４５でとられることで、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００３６】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して転送クロックφＨ１，φＨ２の停止期間の前後に亘る空送り部１３ａのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００３７】
このように、ＯＰＢ部１１ａのサンプルホールド出力Ｖａのみならず、転送クロックφＨ１，φＨ２の停止期間の前後に亘る空送り部１３ａのサンプルホールド出力ＶａをもクランプレベルＶｒｅｆにクランプするようにしたことにより、転送クロックφＨ１，φＨ２の停止による転送中断に伴って図３のタイミングチャートに示す如くサンプルホールド出力Ｖａが電位的に最も高い状態になったとしても、その部分の高い信号電圧（ａ）がクランプパルスφＣＬＰ１によるクランプによってマスキングされるため、その高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されることはなくなる。
【００３８】
また、クランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプするようにしたことにより、ＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａを検出できるので、この１画素目のサンプルホールド出力Ｖａに基づいてダーク（暗電流）等のレベルを検出することができる。
【００３９】
ただし、第１実施例の場合には、転送中断に伴う高い信号電圧（ａ）のＡ／Ｄコンバータ１６への入力は防止できるものの、空送り部１３ａにおける転送中断以前のダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧（ｂ）については、Ａ／Ｄコンバータ１６に入力されることになる。しかしながら、転送中断に伴う信号電圧（ａ）の方がダーク等に伴う信号電圧（ｂ）よりも電位的に高いため、この転送中断に伴う高い信号電圧（ａ）のＡ／Ｄコンバータ１６への入力を防止できるだけでも、Ａ／Ｄコンバータ１６の破壊阻止を図る観点からすれば、それ相応に所期の目的を達成することができる。
【００４０】
次に、本発明の第２実施例について、図７のタイミングチャートに基づいて説明する。なお、図７のタイミングチャートの画素シーケンスは、図３のタイミングチャートの場合と同じであるものとする。
【００４１】
第２実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２と共に、自ラインの空送り部１３ａの信号のみならず１ライン前の後側のＯＰＢ部１１ｂの信号をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘ってクランプするタイミングで生成される。クランプパルスφＣＬＰ２は、第１実施例の場合と同様に、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００４２】
図８は、タイミングジェネレータ１７に内蔵される第２実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第２実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同じ回路構成となっている。異なるのは、シフトレジスタ４３ａが、ＪＫフリップフロップ４２のＱ出力Ｖ２を４ビット遅延及び８ビット遅延する構成となっている点だけである。図９に、その各部の信号のタイミングチャートを示す。
【００４３】
この第２実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ａで４ビット分だけ遅延し、さらに８ビット分だけ遅延し、このシフトレジスタ４３ａの両遅延出力の論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００４４】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までの期間に亘るサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００４５】
このように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中から自ラインの空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までの期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、第１実施例の場合と同様に、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されるのを防止できることに加え、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧についても全くＡ／Ｄコンバータ１６に入力されないようにすることができるため、第１実施例での不具合を解消できることになる。
【００４６】
また、クランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプするようにしたことにより、第１実施例の場合と同様に、ＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａを検出できるので、この１画素目のサンプルホールド出力Ｖａに基づいてダーク等のレベルを検出することができる。
【００４７】
なお、本実施例では、クランプパルスφＣＬＰ１を、１ライン前の後側のＯＰＢ部１１ｂの途中から空送り部１３ａの転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘って発生させるとしたが、１ライン前の後側のＯＰＢ部１１ｂの途中から空送り部１３ａの途中まで、例えば転送クロックφＨ１，φＨ２の停止期間前までの期間に亘って発生させるようにしても良い。この場合には、転送中断に伴う高い信号電圧（ａ）についてはＡ／Ｄコンバータ１６への入力を防止することはできないものの、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧については、外付け回路であるＡ／Ｄコンバータ１６のサンプリングタイミングを変更しなくても、Ａ／Ｄコンバータ１６への入力を防止することができる利点がある。
【００４８】
次に、本発明の第３実施例について、図１０のタイミングチャートに基づいて説明する。なお、図１０のタイミングチャートの画素シーケンスは、図３のタイミングチャートの場合と同じであるものとする。
【００４９】
第３実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２と共に、１ライン前の後側のＯＰＢ部１１ｂ及びＣＣＤシフトレジスタ１３の空送り部１３ａの各信号のみならず、１ライン前の撮像画素信号部分の最終画素の信号の一部をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘ってクランプするタイミングで生成される。クランプパルスφＣＬＰ２は、第１，第２実施例の場合と同様に、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００５０】
図１１は、タイミングジェネレータ１７に内蔵される第３実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第３実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同様の回路構成となっている。異なるのは、シフトレジスタ４３ｂが、ＪＫフリップフロップ４２のＱ出力Ｖ２を４ビット遅延及び７ビット遅延する構成となっている点だけである。図１２に、その各部の信号のタイミングチャートを示す。
【００５１】
この第３実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ｂで４ビット分だけ遅延し、さらに７ビット分だけ遅延し、このシフトレジスタ４３ｂの両遅延出力の論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００５２】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００５３】
このように、１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、第１実施例の場合と同様に、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されるのを防止でき、しかも第２実施例の場合と同様に、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧についても全くＡ／Ｄコンバータ１６に入力されないようにすることができることに加え、次のような効果を得ることができる。
【００５４】
すなわち、クランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプすることで、第１，第２実施例の場合と同様に、前側のＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａに基づいてダーク等のレベルを検出することができるが、自ラインの前側のＯＰＢ部１１ａの信号レベルと１ライン前の後側のＯＰＢ部１１ｂの信号レベルとに差があり、前側のＯＰＢ部１１ａの信号レベルが後側よりもＯＰＢ部１１ｂの信号レベルが高い場合に、前側のＯＰＢ部１１ａのサンプルホールド出力Ｖａのみをクランプしたのでは、そのレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されることになる。
【００５５】
ところが、この第３実施例のように、１ライン前の最終画素の信号の途中からクランプを行うようにしたことにより、１ライン前の後側のＯＰＢ部１１ｂの高い信号電圧がクランプパルスφＣＬＰ１によるクランプによってマスキングされるため、自ラインの前側のＯＰＢ部１１ａと１ライン前の後側のＯＰＢ部１１ｂとにレベル差がある場合の上述した如き不具合、即ちそのレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００５６】
なお、上記第１〜第３実施例では、ダークレベル検出仕様の固体撮像装置に対応するために、前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａをクランプするためのクランプパルスφＣＬＰ２を、クランプパルスφＣＬＰ１と独立して生成する構成としたが、固体撮像装置によってはダークレベルの検出が不要な仕様のものもある。本発明の第４実施例は、このダークレベルの検出が不要な固体撮像装置に適用した場合である。この第４実施例について、図１３のタイミングチャートに基づいて説明する。
【００５７】
第４実施例では、タイミングジェネレータ１７において、クランプパルスφＣＬＰとして、１ライン前の最終画素の信号の途中から前側のＯＰＢ部１１ａの信号のうちの２画素目まで連続した単一のパルスを生成する構成となっている。すなわち、ダークレベルの検出が不要なことから、前側のＯＰＢ部１１ａの信号をクランプするための第１〜第３実施例におけるクランプパルスφＣＬＰ２を独立に発生しないようにしている。
【００５８】
図１４は、タイミングジェネレータ１７に内蔵される第４実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第４実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同様の回路構成となっている。異なるのは、シフトレジスタ４３ｃが、ＪＫフリップフロップ４２のＱ出力Ｖ２を７ビット遅延及び８ビット遅延するとともに、この７ビット遅延出力及び８ビット遅延出力を２入力とするＯＲ回路４６を設けた点だけである。図１５に、その各部の信号のタイミングチャートを示す。
【００５９】
この第４実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ｃで７ビット分だけ遅延し、さらに８ビット分だけ遅延し、このシフトレジスタ４３ｃの両遅延出力の論理和をＯＲ回路４６でとることにより、１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの信号のうちの２画素目まで連続した単一のパルスからなるクランプパルスφＣＬＰが生成される。そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの信号のうちの２画素目までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６０】
このように、１ライン前の最終画素の信号の途中から前側のＯＰＢ部１１ａの信号のうちの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、ダーク等のレベルを検出できないこと以外は、第３実施例の場合と全く同様の効果を得ることができる。すなわち、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧及び空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧をＡ／Ｄコンバータ１６に入力されないようにすることができるとともに、自ラインの前側のＯＰＢ部１１ａと１ライン前の後側のＯＰＢ部１１ｂとにレベル差がある場合のレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを防止できることになる。
【００６１】
また、この第４実施例によれば、クランプパルスφＣＬＰとして、第３実施例に対応させて１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成する構成としたことにより、図１１と図１４の回路構成の対比から明らかなように、ゲート回路を１つ削減できるため、回路構成を第３実施例の場合よりも簡略化できる効果がある。
【００６２】
なお、第４実施例では、クランプパルスφＣＬＰとして、第３実施例に対応させて１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成するとしたが、第２実施例に対応させて１ライン前の後側のＯＰＢ部１１ｂの途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成したり、あるいは第１実施例に対応させてＣＣＤシフトレジスタ１３の空送り部１３ａの信号を転送クロックφＨ１，φＨ２の停止期間の前から前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成するようにすることも可能である。
【００６３】
次に、本発明の第５実施例について、図１６のタイミングチャートに基づいて説明する。なお、図１６のタイミングチャートは、図３，図７，図１０及び図１３の各タイミングチャートと同様に、一例として、読出しパルスφＲＯＧの立下がり時点から考えると、空送り部１３ａが３画素相当分、ＯＰＢ部１１ａが４画素、撮像画素が例えば２０４８画素、ＯＰＢ部１１ｂが２画素、空送り部１３ａが３画素相当分の画素シーケンスの場合において、１ライン前の最終画素及び後側のＯＰＢ部１１ｂ、ならびに自ラインの空送り部１３ａ、前側のＯＰＢ部１１ａ及び撮像画素の途中までを示している。
【００６４】
第５実施例では、例えば第２実施例で説明したように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までをクランプするクランプパルスφＣＬＰ１と、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするクランプパルスφＣＬＰ２を生成する構成のタイミングジェネレータ１７において、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、例えばそのリセットタイミングから次のリセットに伴うクランプ期間まで継続してクランプパルスφＣＬＰ１を発生する構成となっている。
【００６５】
図１７は、タイミングジェネレータ１７に内蔵される第５実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、第２実施例の回路構成を示す図８と同等部分には同一符号を付して示してある。この第５実施例においては、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとるところまでの構成は図８のそれと同じであり、それに加え、ＯＲ回路４５の出力とＪＫフリップフロップ４２のＱ出力Ｖ２とを２入力とするＯＲ回路４７を有する構成となっている。図１８に、その各部の信号のタイミングチャートを示す。
【００６６】
この第５実施例のクランプパルス生成回路において、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、その論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとり、さらにその論理和出力とＪＫフリップフロップ４２のＱ出力Ｖ２との論理和をＯＲ回路４７でとることにより、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかったときにはそのリセットタイミングから次のリセットに伴うクランプ期間まで継続して“Ｈ”レベルとなるクランプパルスφＣＬＰ１を含むクランプパルスφＣＬＰが生成される。
【００６７】
そして、このクランプパルスφＣＬＰ１を含むクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った際に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６８】
なお、通常のリセットタイミングでリセットがかかったときは、第２実施例の場合と同様に、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６９】
ところで、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかると、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加し、ＯＰＢ部１１ｂでクランプを行うと、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａが基準電位Ｖｒｅｆ以上となり、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されることになる。
【００７０】
ところが、上述したように、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプすることにより、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａを基準電位Ｖｒｅｆ以下に抑えることができる。その結果、基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００７１】
なお、本実施例では、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかった場合に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする構成としたが、これに限定されるものではなく、少なくとも残留信号分がなくなった撮像画素信号についてそのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする構成であれば、上記の効果を得ることができる。なぜならば、電位的にクランプレベルＶｒｅｆを越えるのは、撮像画素信号部分だけだからである。
【００７２】
また、本実施例においては、第２実施例と組み合わせて構成した場合について説明したが、第２実施例との組み合わせに限らず、第１実施例、第３実施例又は第４実施例と組み合わせて構成することも可能である。
【００７３】
次に、本発明の第６実施例について、図１９のタイミングチャートに基づいて説明する。なお、図１９のタイミングチャートの画素シーケンスは、図１６のタイミングチャートの場合と同じものであるとする。
【００７４】
第６実施例では、例えば第２実施例で説明したように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までをクランプするクランプパルスφＣＬＰ１と、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするクランプパルスφＣＬＰ２を生成する構成のタイミングジェネレータ１７において、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、そのリセットに同期して発生するクランプパルスφＣＬＰの出力を禁止する構成となっている。
【００７５】
図２０は、タイミングジェネレータ１７に内蔵される第６実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、第２実施例の回路構成を示す図８と同等部分には同一符号を付して示してある。この第６実施例においては、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとるところまでの構成は図８のそれと同じであり、それに加え、ＪＫフリップフロップ４２のＱ出力Ｖ２の極性を反転するインバータ４８と、このインバータ４８の出力とＯＲ回路４５の出力とを２入力とするＡＮＤ回路４９を有する構成となっている。
【００７６】
この第５実施例のクランプパルス生成回路において、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、その論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、第２実施例と同じクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される一方、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかったときには、そのことを示すＱ出力Ｖ２によってクランプパルスφＣＬＰの出力に対してＡＮＤ回路４９で禁止がかかる。
【００７７】
このように、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、クランプパルスφＣＬＰ（ｃ）を発生させないようにすることにより、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加しても、このＯＰＢ部１１ａ，１１ｂでクランプが行われないため、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａを基準電位Ｖｒｅｆ以下に抑えることができる。その結果、基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００７８】
なお、通常のリセットタイミングでリセットがかかり、読み出しゲートパルスφＲＯＧが立ったときは、第２実施例の場合と同様に、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００７９】
また、本実施例においては、第２実施例と組み合わせて構成した場合について説明したが、第５実施例の場合と同様に、第２実施例との組み合わせに限らず、第１実施例、第３実施例又は第４実施例と組み合わせて構成することも可能である。
【００８０】
以上説明した各実施例では、ＣＣＤ固体撮像素子としてリニアセンサを用いた固体撮像装置に適用した場合について説明したが、図２１に示す如きエリアセンサを用いた固体撮像装置にも適用し得る。図２１において、マトリクス状に２次元配列された多数のフォトセンサＰＳと、これらフォトセンサＰＳの垂直列毎に配されかつ読出しゲート５１を介して読み出された信号電荷を垂直方向に転送する垂直ＣＣＤシフトレジスタ５２とによって撮像部５３が構成されている。この撮像部５３において、その両端部には複数列分の画素が遮光されたＯＰＢ部（図に編み目で示す部分）５３ａ，５３ｂが設けられている。
【００８１】
垂直ＣＣＤシフトレジスタ５２に読み出された信号電荷は、１走査線に相当する部分ずつ順にシフトゲート５４を介して水平ＣＣＤシフトレジスタ５５へ転送される。この１走査線分の信号電荷は、水平ＣＣＤシフトレジスタ５５によって水平方向に順次転送されて電荷検出部５６に供給される。なお、水平ＣＣＤシフトレジスタ５５には、図２１から明らかなように、撮像部５３の各画素に対応した転送領域の他に、信号電荷を単に空送りするための空送り部５５ａが電荷検出部５６との間に設けられている。
【００８２】
電荷検出部５６は、例えばフローティング・ディフュージョンによって構成され、ＣＣＤシフトレジスタ５３によって転送されてきた信号電荷を検出し、これを信号電圧に変換して後段の信号処理部５７に供給する。信号処理部５７としては、図２と同じ回路構成のものが用いられる。この信号処理部５７はＣＣＤチップと同一基板上に作られている。同様に、各種のタイミングを発生するタイミングジェネレータ５８もＣＣＤチップと同一基板上に作られている。
【００８３】
このタイミングジェネレータ５８では、先述したリセットパルスφＲＳ、サンプルホールドパルスφＳＨ、クランプパルスφＣＬＰに加え、フォトセンサＰＳから垂直ＣＣＤシフトレジスタ５２に信号電荷を読み出すための読出しゲート５１に印加する読出しゲートパルスφＲＯＧ１、垂直ＣＣＤシフトレジスタ５２を４相駆動する垂直転送クロックφＶ１〜φＶ４、垂直ＣＣＤシフトレジスタ５２から水平ＣＣＤシフトレジスタ５５に信号電荷を読み出すためのシフトゲート５４に印加する読出しゲートパルスφＲＯＧ２、水平ＣＣＤシフトレジスタ５５を２相駆動する水平転送クロックφＨ１，φＨ２が生成される。
【００８４】
上記構成のエリアセンサを用いた固体撮像装置でも、水平ＣＣＤシフトレジスタ５５、電荷検出部５６及び信号処理部５７における動作は、先述したリニアセンサを用いた固体撮像装置でのＣＣＤシフトレジスタ１３、電荷検出部１４及び信号処理部１５における動作と同じである。よって、タイミングジェネレータ５８において、クランプパルスφＣＬＰとして、第１，第２，第３，第４，第５又は第６実施例に係るクランプパルスを生成することで、上記各実施例の場合と同様の効果を得ることができる。
【００８５】
すなわち、信号処理部５７のクランプ回路２２（図２を参照）において、撮像部５３の前側のＯＰＢ部５３ａの信号のみならず、水平ＣＣＤシフトレジスタ５５の空送り部５５ａの信号、または１ライン前の後側のＯＰＢ部１１ｂの信号の一部若しくは１ライン前の最終画素の信号の一部を含めて空送り部５５ａの信号のサンプルホールド出力をも、信号処理部５７の後段に接続されるＡ／Ｄコンバータ（図示せず）の基準電位Ｖｒｅｆにクランプすることにより、当該Ａ／Ｄコンバータにその基準電位Ｖｒｅｆよりも高い信号電圧が入力されるのを未然に防止できる。
【００８６】
【発明の効果】
以上説明したように、請求項１又は７記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号をその転送クロックの停止期間の前後に亘ってクランプするようにしたことにより、当該転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングし、後段のＡ／Ｄコンバータに出力されないようにすることができるので、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止でき、しかもダーク等のレベル検出の基準となるＯＰＢ部の信号レベルをも検出することができる。
【００８７】
請求項２又は８記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするようにしたとにより、空送り部全体に亘ってダーク等に伴う基準電圧よりも高い信号電圧が全く発生せず、後段のＡ／Ｄコンバータに出力されないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止でき、しかもダーク等のレベル検出の基準となるＯＰＢ部の信号レベルをも検出することができる。
【００８８】
請求項３記載の発明によれば、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするようにしたことにより、請求項２記載の発明の効果に加え、転送クロックの停止による転送中断に伴って発生する高い信号電圧をもマスキングできるため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊をより確実に防止できる。
【００８９】
請求項４又は９記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号のその転送クロックの停止期間終了までの期間に亘ってクランプするようにしたことにより、請求項３記載の発明の効果に加え、１ライン前の後側のＯＰＢ部の信号電圧をマスキングでき、自ラインの前側のＯＰＢ部と１ライン前の後側のＯＰＢ部とにレベル差があった場合でも、そのレベル差分だけ基準電位よりも高い信号電圧がＡ／Ｄコンバータに入力されることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊をより確実に防止できる。
【００９０】
請求項５又は１０記載の発明によれば、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプし、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑えるようにしたことにより、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳されても、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止できる。
【００９１】
請求項６又は１１記載の発明によれば、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合には、その読み出し動作に同期して発生されるクランプパルスの出力を禁止するようにしたことにより、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳され、ＯＰＢ部の画素信号が残留信号分だけ増加したとしても、ＯＰＢ部のクランプが行われず、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止できる。
【図面の簡単な説明】
【図１】本発明が適用されるリニアセンサを用いた固体撮像装置の一例を示す構成図である。
【図２】信号処理部の具体的な構成の一例を示す回路図である。
【図３】本発明の第１実施例の動作説明のためのタイミングチャートである。
【図４】第１実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図５】１１ビットカウンタの一例を示すブロック図である。
【図６】図４の動作説明のためのタイミングチャートである。
【図７】本発明の第２実施例の動作説明のためのタイミングチャートである。
【図８】第２実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図９】図８の動作説明のためのタイミングチャートである。
【図１０】本発明の第３実施例の動作説明のためのタイミングチャートである。
【図１１】第３実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１２】図１１の動作説明のためのタイミングチャートである。
【図１３】本発明の第４実施例の動作説明のためのタイミングチャートである。
【図１４】第４実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１５】図１４の動作説明のためのタイミングチャートである。
【図１６】本発明の第５実施例の動作説明のためのタイミングチャートである。
【図１７】第５実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１８】図１７の動作説明のためのタイミングチャートである。
【図１９】本発明の第６実施例の動作説明のためのタイミングチャートである。
【図２０】第６実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図２１】本発明が適用されるエリアセンサを用いた固体撮像装置の一例を示す構成図である。
【図２２】従来例の動作説明のためのタイミングチャート（その１）である。
【図２３】従来例の動作説明のためのタイミングチャート（その２）である。
【符号の説明】
１１ センサ列
１１ａ，５１ａ ＯＰＢ部
１３ ＣＣＤシフトレジスタ
１３ａ，５５ａ 空送り部
１５，５７ 信号処理部
１６ Ａ／Ｄコンバータ
１７，５８ タイミングジェネレータ
２１ サンプルホールド回路
２２ クランプ回路
【発明の属する技術分野】
本発明は、エリアセンサやリニアセンサと称される固体撮像素子を用いた固体撮像装置に関し、特に固体撮像素子の出力信号を所定の基準電位にクランプするクランプ回路を具備した固体撮像装置及び当該固体撮像素子の出力信号処理方法に関する。
【０００２】
【従来の技術】
ＣＣＤ固体撮像素子、例えば図１に示す如きＣＣＤリニアセンサを用いた固体撮像装置において、センサ列１１から読み出された信号電荷を転送するＣＣＤシフトレジスタ（電荷転送部）１３での光透過に伴うオフセット分を補正したり、ダーク（暗電流）成分をキャンセルするために、後段の信号処理部１５（図２に、その具体的な回路構成を示す）にて、黒レベルをクランプあるいはサンプルホールドして差動をとることが行われる。ここに、黒レベルとは、センサ列１１におけるオプティカルブラック（ＯＰＢ）と称される遮光部（以下、ＯＰＢ部と称する）１１ａ，１１ｂの画素信号の信号レベルである。
【０００３】
ところで、信号出力Ｖｏｕｔをディジタル的に処理するには、信号処理部１５の後段にＡ／Ｄコンバータ１６を配置し、このＡ／Ｄコンバータ１６にてクランプ回路２２のクランプ出力である信号出力Ｖｏｕｔをディジタル化することが行われる。この場合、クランプ回路２２のクランプレベルをＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆに設定することにより、Ａ／Ｄコンバータ１６の入力Ｄ（ダイナミック）レンジを広く使えることになる。ここで、Ａ／Ｄコンバータ１６の基準電位Ｖｒｅｆについては、入力Ｄレンジ内の最大レベルに設定されるのが一般的である。
【０００４】
この黒レベルのクランプ処理において、センサ列１１の後側のＯＰＢ部１１ｂの画素信号のみをＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆにクランプしたのでは、ＣＣＤシフトレジスタ１３での光透過のオフセット分やダーク成分が大なる場合に、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号レベルがＯＰＢ部１１ａ，１１ｂの画素信号の信号レベルよりもダーク等の分だけ高くなるため、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６にはＤレンジ内の最大レベルに設定された基準電位Ｖｒｅｆよりも高い信号電圧が入力されることになる。その結果、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されるという不具合が発生する。
【０００５】
また、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号をＡ／Ｄコンバータ１６の基準電位Ｖｒｅｆにクランプすることも考えられるが、この場合には、信号に使えるＤレンジ（Ａ／Ｄコンバータ１６のＤレンジ）がダーク分だけ狭くなり、さらには温度変化等でダーク分が変化すると、撮像画素信号もダーク分だけレベルシフトするため、ダーク分の引き算を行う等の信号処理が必要になり、その分だけ回路構成が複雑になってしまう。
【０００６】
かかる不具合を解消するために、タイミングジェネレータ１７において、図２２のタイミングチャートに示すように、ＣＣＤシフトレジスタ１３の空送り部１３ａ及びセンサ列１１の後側のＯＰＢ部１１ｂの各信号をそれぞれ一画素相当分だけクランプするクランプパルスφＣＬＰ１，φＣＬＰ２を生成するとともに、クランプパルスφＣＬＰ１を空送り部１３ａの信号のうちの最初の一画素相当分の信号のクランプタイミングに、クランプパルスφＣＬＰ２を後側のＯＰＢ部１１ｂの信号のうちの２画素目以降の信号のクランプタイミングにそれぞれ設定する一方、後段のＡ／Ｄコンバータ１６のＡ／Ｄタイミングを空送り部１３ａの最初の一画素相当分の信号をサンプリングしないタイミングに設定した構成の固体撮像装置が提案されている（特開平７−３０８２０号公報参照）。
【０００７】
なお、図２２のタイミングチャートにおいて、φＲＯＧはセンサ列１１から信号電荷を読み出すためのシフトゲート１２に印加される読出しゲートパルス、φＨ１，φＨ２はＣＣＤシフトレジスタ１３の転送クロック、φＲＳは電荷検出部１４をリセットするリセットパルス、φＳＨは信号処理部１５におけるサンプルホールド回路２１のサンプルホールドパルス、Ｖａはサンプルホールド回路２１のサンプルホールド出力、φＣＬＰ（φＣＬＰ１，φＣＬＰ２）はクランプ回路２２のクランプパルス、Ｖｏｕｔは信号出力である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記構成の従来の固体撮像装置では、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプするようにしたことで、Ａ／Ｄコンバータ１６にその基準電位Ｖｒｅｆよりも高い信号電圧が空送り全期間に亘って入力されるのを防止できるものの、以下のような問題に対しての配慮はなされていない。
【０００９】
すなわち、読出しゲートパルスφＲＯＧの印加によってセンサ列１１からＣＣＤシフトレジスタ１３に信号電荷を読み出す際には、転送クロックφＨ１，φＨ２を停止することによってＣＣＤシフトレジスタ１３の転送動作を一時的に中断することになる。この転送中断期間では、電荷検出部１４のＦＤ部には電荷が注入されず、しかもリセットパルスφＲＳが印加されることによってリセット状態にあるため、電荷検出部１４の検出出力は電位的に最も高い状態にある。したがって、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプしただけでは、それ以降に発生する転送中断期間での高い電圧（ａ）がそのまま信号出力ＶｏｕｔとしてＡ／Ｄコンバータ１６に入力されてしまうことになる。
【００１０】
また、上述した従来技術では、クランプパルスφＣＬＰ１によって空送り部１３ａの信号のうちの最初の一画素相当分の信号をクランプすることで、Ａ／Ｄコンバータ１６にその基準電位Ｖｒｅｆよりも高い信号電圧が入力されるのを、空送り期間のうちの最小単位期間だけに抑える一方、Ａ／Ｄコンバータ１６では空送り部１３ａの最初の一画素相当分の信号をサンプリングしないようにすることで、等価的に、Ａ／Ｄコンバータ１６には基準電位Ｖｒｅｆよりも高い信号電圧が入力されないようにしている。しかしながら、これを実現するためには、Ａ／Ｄコンバータ１６のサンプリングタイミングを空送り部１３ａの最初の一画素相当分の信号をサンプリングしないように設定する必要があり、外付け回路であるＡ／Ｄコンバータ１６のサンプリングタイミングを変更しなければならない煩わしさがあった。
【００１１】
また、露光時間を変えることなどを目的として強制リセットをかける場合などのように、信号電荷の転送途中にリセットをかけてリセットパルスφＲＯＧを立てると、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加する。したがって、ＯＰＢ部１１ｂでクランプを行うと、図２３に示すように、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａの信号電圧が基準電位Ｖｒｅｆ以上となるため、先述した場合と同様に、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されることになる。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、固体撮像素子の出力信号を所定の基準電位にクランプすることに伴って後段のＡ／Ｄコンバータに対して悪影響が及ばないようにした固体撮像装置及び固体撮像素子の出力信号処理方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号をその電荷転送部の転送クロックの停止期間の前後に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項７記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号を当該電荷転送部を駆動するための転送クロックの停止期間の前後に亘ってクランプするようにする。
【００１４】
請求項２記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項８記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側の遮光画素部分の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするようにする。
【００１５】
請求項３記載の固体撮像装置におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。
【００１６】
請求項４記載の固体撮像素子におけるタイミングジェネレータでは、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する構成となっている。また、請求項９記載の出力信号処理方法では、固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号を転送する転送クロックの停止期間終了までの期間に亘ってクランプするようにする。
【００１７】
請求項５記載の固体撮像素子におけるタイミングジェネレータでは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプするためのクランプパルスを発生する構成となっている。また、請求項１０記載の出力信号処理方法では、固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプするようにする。
【００１８】
請求項６記載の固体撮像素子におけるタイミングジェネレータでは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止する禁止回路を有する構成となっている。また、請求項１１記載の出力信号処理方法では、固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止するようにする。
【００１９】
請求項１記載の固体撮像装置又は請求項７記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、電荷転送部の空送り部の信号をその電荷転送部の転送クロックの停止期間の前後に亘ってクランプすることで、当該転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングし、後段のＡ／Ｄコンバータに出力されないようにする。
【００２０】
請求項２記載の固体撮像装置又は請求項８記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生しない。
【００２１】
特に、請求項３記載の固体撮像装置においては、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生しないばかりか、転送クロックの停止による転送中断に伴って発生する高い信号電圧をもマスキングできる。
【００２２】
請求項４記載の固体撮像装置又は請求項９記載の出力信号処理方法において、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプすることで、ダーク等のレベル検出の基準となるＯＰＢ部の信号レベルを検出する。また、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号を転送する転送クロックの停止期間終了までの期間に亘ってクランプすることで、ダーク等に伴う基準電圧よりも高い信号電圧が空送り部全体に亘って全く発生せず、しかも転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングできることに加え、１ライン前の後側のＯＰＢ部の信号電圧をマスキングできる。
【００２３】
請求項５記載の固体撮像装置又は請求項１０記載の出力信号処理方法において、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプすることで、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑える。その結果、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳されても、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはない。
【００２４】
請求項６記載の固体撮像装置又は請求項１１記載の出力信号処理方法において、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止することで、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳され、ＯＰＢ部の画素信号が残留信号分だけ増加したとしても、ＯＰＢ部のクランプが行われないことになる。その結果、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑えられる。
【００２５】
【発明の実施の形態】
以下、本発明の実施例について図面を参照しつつ詳細に説明する。
図１は、本発明が適用される例えばリニアセンサを用いた固体撮像装置の一例を示す構成図である。図１において、入射光をその光量に応じた電荷量の信号電荷に光電変換して蓄える複数個のフォトセンサＰＳが一次元配列されてセンサ列（センサ部）１１を構成している。このセンサ列１１の時間軸方向における前後の両端部には、複数画素分が遮光されたＯＰＢ部（図に編み目で示す部分）１１ａ，１１ｂが設けられている。このセンサ列１１に画素単位で蓄えられた信号電荷は、シフトゲート１２を介してＣＣＤシフトレジスタ（電荷転送部）１３に読み出される。
【００２６】
この読み出された信号電荷は、ＣＣＤシフトレジスタ１３によって順次転送されて電荷検出部１４に供給される。なお、ＣＣＤシフトレジスタ１３には、図１から明らかなように、センサ列１１の各画素に対応した転送領域の他に、信号電荷を単に空送りするための空送り部１３ａが電荷検出部１４との間に設けられている。電荷検出部１４は、例えばフローティング・ディフュージョン（ＦＤ）によって構成され、ＣＣＤシフトレジスタ１３によって転送されかつＦＤ部に注入された信号電荷を検出し、これを信号電圧に変換して後段の信号処理部１５に供給する。
【００２７】
図２に、信号処理部１５の具体的な回路構成の一例を示す。この信号処理部１５は、電荷検出部１４からバッファ２３を介して供給される信号電圧をサンプルホールドするサンプルホールド回路２１と、このサンプルホールド回路２１からバッファ２４及び交流結合コンデンサＣを介して供給されるサンプルホールド出力をクランプし、そのクランプレベルをバッファ２５を介してＡ／Ｄコンバータ１６に供給するクランプ回路２２とを有し、ＣＣＤチップと同一基板上に作られている。クランプ回路２２のクランプレベルは、Ａ／Ｄコンバータ１６の基準レベルＶｒｅｆに設定されている。
【００２８】
なお、本例では、クランプ回路２２をサンプルホールド回路２１の後段に配置してサンプルホールド出力をクランプする回路構成を採っているが、クランプ回路２２をサンプルホールド回路２１の前段に配置して電荷検出部１４の検出出力を直接クランプする回路構成とすることも可能である。
【００２９】
また、ＣＣＤチップと同一基板上に、各種のタイミング信号を発生するタイミングジェネレータ１７が作製されている。このタイミングジェネレータ１７は、センサ列１１からＣＣＤシフトレジスタ１３に信号電荷を読み出すためのシフトゲート１２に印加する読出しゲートパルスφＲＯＧ、ＣＣＤシフトレジスタ１３を２相駆動する転送クロックφＨ１，φＨ２、電荷検出部１４のＦＤをリセットするリセットパルスφＲＳ、信号処理部１５におけるサンプルホールド回路２１のサンプルホールドパルスφＳＨ、読み出しゲートパルスφＲＯＧに基づくクランプパルスφＣＬＰ０を、外部から入力されるマスタークロックφｃｌｋ及び読出しゲートパルスφｒｏｇに基づいて生成するとともに、読出しゲートパルスφＲＯＧ及び転送クロックφＨ１に基づいて最終的なクランプパルスφＣＬＰを生成する。
【００３０】
このタイミングジェネレータ１７において、本発明では、クランプパルスφＣＬＰの生成タイミングを特徴としている。以下、本発明の第１実施例の特徴部分について、図３のタイミングチャートに基づいて説明する。なお、図３のタイミングチャートは、一例として、読出しパルスφＲＯＧの立下がり時点から考えると、空送り部１３ａが３画素相当分、ＯＰＢ部１１ａが４画素、撮像画素が例えば２０４８画素、ＯＰＢ部１１ｂが２画素、空送り部１３ａが３画素相当分の画素シーケンスの場合において、１ライン前の最終画素及び後側のＯＰＢ部１１ｂ、ならびに自ラインの空送り部１３ａ、前側のＯＰＢ部１１ａ及び撮像画素の途中までを示している。
【００３１】
また、図３のタイミングチャートには、上記の各種のタイミング信号（φＲＯＧ，φＨ１，φＨ２，φＲＳ，φＳＨ，φＣＬＰ０，φＣＬＰ）に加え、サンプルホールド回路２１のサンプルホールド出力Ｖａ、クランプ回路２２のクランプ出力である信号出力Ｖｏｕｔ及びＡ／Ｄコンバータ１６のＡ／Ｄタイミングパルスがそれぞれ示されている。
【００３２】
第１実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２のみならず、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、ＣＣＤシフトレジスタ１３の空送り部１３ａの信号を転送クロックφＨ１，φＨ２の停止期間の前後に亘ってクランプするタイミングで生成される。一方、クランプパルスφＣＬＰ２は、ＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００３３】
図４は、タイミングジェネレータ１７に内蔵される第１実施例に係るクランプパルス生成回路の一例を示すブロック図である。このクランプパルス生成回路は、転送クロックφＨ１をカウント入力としかつ読み出しゲートパルスφＲＯＧをＣＬ（クリア）入力とする１１ビットカウンタ４１と、このカウンタ４１の出力をＪ入力としかつ読み出しゲートパルスφＲＯＧをＫ入力とするＪＫフリップフロップ４２と、このＪＫフリップフロップ４２のＱ出力を入力としかつ転送クロックφＨ１をＣＫ（クロック）入力とし、２ビット遅延出力及び１１ビット遅延出力をそれぞれ導出するシフトレジスタ４３と、このシフトレジスタ４３の２ビット遅延出力及び１１ビット遅延出力を２入力とするＡＮＤ回路４４と、このＡＮＤ回路４４の出力及びクランプパルスφＣＬＰ０を２入力とするＯＲ回路４５とから構成されている。１１ビットカウンタ４１は、図５に示すように、互いに縦続接続された１１個のＴフリップフロップ５０１ 〜５０１１によって構成されている。
【００３４】
次に、上記構成のクランプパルス生成回路の回路動作について、図６のタイミングチャートを参照しつつ説明する。なお、図６において、Ｖ１は１１ビットカウンタ４１の出力、Ｖ２はＪＫフリップフロップ４２のＱ出力である。図４において、１１ビットカウンタ４１は、読み出しゲートパルスφＲＯＧによってクリアされ、転送クロックφＨ１を１１個カウントするごとにその出力Ｖ１の極性が反転する。また、ＪＫフリップフロップ４２は、１１ビットカウンタ４１の出力Ｖ１が“Ｈ”レベルに立ち上がるタイミングでセットされ、読み出しゲートパルスφＲＯＧが入力されることでリセットされる。その結果、Ｑ出力Ｖ２は、リセット後の出力Ｖ１の立ち上がりタイミングから次のリセットタイミングまでの期間に亘って“Ｈ”レベルとなる。
【００３５】
このＪＫフリップフロップ４２のＱ出力Ｖ２は、シフトレジスタ４３で２ビット分だけ遅延され、さらに１１ビット分だけ遅延される。このシフトレジスタ４３の両遅延出力の論理積がＡＮＤ回路４４でとられ、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和がＯＲ回路４５でとられることで、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００３６】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して転送クロックφＨ１，φＨ２の停止期間の前後に亘る空送り部１３ａのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００３７】
このように、ＯＰＢ部１１ａのサンプルホールド出力Ｖａのみならず、転送クロックφＨ１，φＨ２の停止期間の前後に亘る空送り部１３ａのサンプルホールド出力ＶａをもクランプレベルＶｒｅｆにクランプするようにしたことにより、転送クロックφＨ１，φＨ２の停止による転送中断に伴って図３のタイミングチャートに示す如くサンプルホールド出力Ｖａが電位的に最も高い状態になったとしても、その部分の高い信号電圧（ａ）がクランプパルスφＣＬＰ１によるクランプによってマスキングされるため、その高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されることはなくなる。
【００３８】
また、クランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプするようにしたことにより、ＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａを検出できるので、この１画素目のサンプルホールド出力Ｖａに基づいてダーク（暗電流）等のレベルを検出することができる。
【００３９】
ただし、第１実施例の場合には、転送中断に伴う高い信号電圧（ａ）のＡ／Ｄコンバータ１６への入力は防止できるものの、空送り部１３ａにおける転送中断以前のダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧（ｂ）については、Ａ／Ｄコンバータ１６に入力されることになる。しかしながら、転送中断に伴う信号電圧（ａ）の方がダーク等に伴う信号電圧（ｂ）よりも電位的に高いため、この転送中断に伴う高い信号電圧（ａ）のＡ／Ｄコンバータ１６への入力を防止できるだけでも、Ａ／Ｄコンバータ１６の破壊阻止を図る観点からすれば、それ相応に所期の目的を達成することができる。
【００４０】
次に、本発明の第２実施例について、図７のタイミングチャートに基づいて説明する。なお、図７のタイミングチャートの画素シーケンスは、図３のタイミングチャートの場合と同じであるものとする。
【００４１】
第２実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２と共に、自ラインの空送り部１３ａの信号のみならず１ライン前の後側のＯＰＢ部１１ｂの信号をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘ってクランプするタイミングで生成される。クランプパルスφＣＬＰ２は、第１実施例の場合と同様に、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００４２】
図８は、タイミングジェネレータ１７に内蔵される第２実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第２実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同じ回路構成となっている。異なるのは、シフトレジスタ４３ａが、ＪＫフリップフロップ４２のＱ出力Ｖ２を４ビット遅延及び８ビット遅延する構成となっている点だけである。図９に、その各部の信号のタイミングチャートを示す。
【００４３】
この第２実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ａで４ビット分だけ遅延し、さらに８ビット分だけ遅延し、このシフトレジスタ４３ａの両遅延出力の論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００４４】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までの期間に亘るサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００４５】
このように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中から自ラインの空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までの期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、第１実施例の場合と同様に、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されるのを防止できることに加え、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧についても全くＡ／Ｄコンバータ１６に入力されないようにすることができるため、第１実施例での不具合を解消できることになる。
【００４６】
また、クランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプするようにしたことにより、第１実施例の場合と同様に、ＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａを検出できるので、この１画素目のサンプルホールド出力Ｖａに基づいてダーク等のレベルを検出することができる。
【００４７】
なお、本実施例では、クランプパルスφＣＬＰ１を、１ライン前の後側のＯＰＢ部１１ｂの途中から空送り部１３ａの転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘って発生させるとしたが、１ライン前の後側のＯＰＢ部１１ｂの途中から空送り部１３ａの途中まで、例えば転送クロックφＨ１，φＨ２の停止期間前までの期間に亘って発生させるようにしても良い。この場合には、転送中断に伴う高い信号電圧（ａ）についてはＡ／Ｄコンバータ１６への入力を防止することはできないものの、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧については、外付け回路であるＡ／Ｄコンバータ１６のサンプリングタイミングを変更しなくても、Ａ／Ｄコンバータ１６への入力を防止することができる利点がある。
【００４８】
次に、本発明の第３実施例について、図１０のタイミングチャートに基づいて説明する。なお、図１０のタイミングチャートの画素シーケンスは、図３のタイミングチャートの場合と同じであるものとする。
【００４９】
第３実施例では、タイミングジェネレータ１７において、リニアセンサの出力信号のうち、センサ列１１の前側のＯＰＢ部１１ａの信号をクランプするクランプパルスφＣＬＰ２と共に、１ライン前の後側のＯＰＢ部１１ｂ及びＣＣＤシフトレジスタ１３の空送り部１３ａの各信号のみならず、１ライン前の撮像画素信号部分の最終画素の信号の一部をもクランプするクランプパルスφＣＬＰ１が生成される。特に、クランプパルスφＣＬＰ１は、１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までの期間に亘ってクランプするタイミングで生成される。クランプパルスφＣＬＰ２は、第１，第２実施例の場合と同様に、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするタイミングで生成される。
【００５０】
図１１は、タイミングジェネレータ１７に内蔵される第３実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第３実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同様の回路構成となっている。異なるのは、シフトレジスタ４３ｂが、ＪＫフリップフロップ４２のＱ出力Ｖ２を４ビット遅延及び７ビット遅延する構成となっている点だけである。図１２に、その各部の信号のタイミングチャートを示す。
【００５１】
この第３実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ｂで４ビット分だけ遅延し、さらに７ビット分だけ遅延し、このシフトレジスタ４３ｂの両遅延出力の論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、上述したクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される。
【００５２】
そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、クランプパルスφＣＬＰ１に応答して１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答してＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００５３】
このように、１ライン前の最終画素の信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、第１実施例の場合と同様に、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧（ａ）がそのままＡ／Ｄコンバータ１６に入力されるのを防止でき、しかも第２実施例の場合と同様に、空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧についても全くＡ／Ｄコンバータ１６に入力されないようにすることができることに加え、次のような効果を得ることができる。
【００５４】
すなわち、クランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力Ｖａをクランプすることで、第１，第２実施例の場合と同様に、前側のＯＰＢ部１１ａの１画素目のサンプルホールド出力Ｖａに基づいてダーク等のレベルを検出することができるが、自ラインの前側のＯＰＢ部１１ａの信号レベルと１ライン前の後側のＯＰＢ部１１ｂの信号レベルとに差があり、前側のＯＰＢ部１１ａの信号レベルが後側よりもＯＰＢ部１１ｂの信号レベルが高い場合に、前側のＯＰＢ部１１ａのサンプルホールド出力Ｖａのみをクランプしたのでは、そのレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されることになる。
【００５５】
ところが、この第３実施例のように、１ライン前の最終画素の信号の途中からクランプを行うようにしたことにより、１ライン前の後側のＯＰＢ部１１ｂの高い信号電圧がクランプパルスφＣＬＰ１によるクランプによってマスキングされるため、自ラインの前側のＯＰＢ部１１ａと１ライン前の後側のＯＰＢ部１１ｂとにレベル差がある場合の上述した如き不具合、即ちそのレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００５６】
なお、上記第１〜第３実施例では、ダークレベル検出仕様の固体撮像装置に対応するために、前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａをクランプするためのクランプパルスφＣＬＰ２を、クランプパルスφＣＬＰ１と独立して生成する構成としたが、固体撮像装置によってはダークレベルの検出が不要な仕様のものもある。本発明の第４実施例は、このダークレベルの検出が不要な固体撮像装置に適用した場合である。この第４実施例について、図１３のタイミングチャートに基づいて説明する。
【００５７】
第４実施例では、タイミングジェネレータ１７において、クランプパルスφＣＬＰとして、１ライン前の最終画素の信号の途中から前側のＯＰＢ部１１ａの信号のうちの２画素目まで連続した単一のパルスを生成する構成となっている。すなわち、ダークレベルの検出が不要なことから、前側のＯＰＢ部１１ａの信号をクランプするための第１〜第３実施例におけるクランプパルスφＣＬＰ２を独立に発生しないようにしている。
【００５８】
図１４は、タイミングジェネレータ１７に内蔵される第４実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示してある。この第４実施例に係るクランプパルス生成回路は、第１実施例に係るクランプパルス生成回路と基本的に同様の回路構成となっている。異なるのは、シフトレジスタ４３ｃが、ＪＫフリップフロップ４２のＱ出力Ｖ２を７ビット遅延及び８ビット遅延するとともに、この７ビット遅延出力及び８ビット遅延出力を２入力とするＯＲ回路４６を設けた点だけである。図１５に、その各部の信号のタイミングチャートを示す。
【００５９】
この第４実施例に係るクランプパルス生成回路において、ＪＫフリップフロップ４２のＱ出力Ｖ２を、シフトレジスタ４３ｃで７ビット分だけ遅延し、さらに８ビット分だけ遅延し、このシフトレジスタ４３ｃの両遅延出力の論理和をＯＲ回路４６でとることにより、１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの信号のうちの２画素目まで連続した単一のパルスからなるクランプパルスφＣＬＰが生成される。そして、このクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの信号のうちの２画素目までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６０】
このように、１ライン前の最終画素の信号の途中から前側のＯＰＢ部１１ａの信号のうちの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプするようにしたことにより、ダーク等のレベルを検出できないこと以外は、第３実施例の場合と全く同様の効果を得ることができる。すなわち、転送クロックφＨ１，φＨ２の停止による転送中断に伴う高い信号電圧及び空送り部１３ａにおけるダーク等に伴う基準電位Ｖｒｅｆよりも高い信号電圧をＡ／Ｄコンバータ１６に入力されないようにすることができるとともに、自ラインの前側のＯＰＢ部１１ａと１ライン前の後側のＯＰＢ部１１ｂとにレベル差がある場合のレベル差分だけ基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを防止できることになる。
【００６１】
また、この第４実施例によれば、クランプパルスφＣＬＰとして、第３実施例に対応させて１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成する構成としたことにより、図１１と図１４の回路構成の対比から明らかなように、ゲート回路を１つ削減できるため、回路構成を第３実施例の場合よりも簡略化できる効果がある。
【００６２】
なお、第４実施例では、クランプパルスφＣＬＰとして、第３実施例に対応させて１ライン前の最終画素の信号の途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成するとしたが、第２実施例に対応させて１ライン前の後側のＯＰＢ部１１ｂの途中から自ラインの前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成したり、あるいは第１実施例に対応させてＣＣＤシフトレジスタ１３の空送り部１３ａの信号を転送クロックφＨ１，φＨ２の停止期間の前から前側のＯＰＢ部１１ａの２画素目までのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする単一のパルスを生成するようにすることも可能である。
【００６３】
次に、本発明の第５実施例について、図１６のタイミングチャートに基づいて説明する。なお、図１６のタイミングチャートは、図３，図７，図１０及び図１３の各タイミングチャートと同様に、一例として、読出しパルスφＲＯＧの立下がり時点から考えると、空送り部１３ａが３画素相当分、ＯＰＢ部１１ａが４画素、撮像画素が例えば２０４８画素、ＯＰＢ部１１ｂが２画素、空送り部１３ａが３画素相当分の画素シーケンスの場合において、１ライン前の最終画素及び後側のＯＰＢ部１１ｂ、ならびに自ラインの空送り部１３ａ、前側のＯＰＢ部１１ａ及び撮像画素の途中までを示している。
【００６４】
第５実施例では、例えば第２実施例で説明したように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までをクランプするクランプパルスφＣＬＰ１と、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするクランプパルスφＣＬＰ２を生成する構成のタイミングジェネレータ１７において、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、例えばそのリセットタイミングから次のリセットに伴うクランプ期間まで継続してクランプパルスφＣＬＰ１を発生する構成となっている。
【００６５】
図１７は、タイミングジェネレータ１７に内蔵される第５実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、第２実施例の回路構成を示す図８と同等部分には同一符号を付して示してある。この第５実施例においては、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとるところまでの構成は図８のそれと同じであり、それに加え、ＯＲ回路４５の出力とＪＫフリップフロップ４２のＱ出力Ｖ２とを２入力とするＯＲ回路４７を有する構成となっている。図１８に、その各部の信号のタイミングチャートを示す。
【００６６】
この第５実施例のクランプパルス生成回路において、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、その論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとり、さらにその論理和出力とＪＫフリップフロップ４２のＱ出力Ｖ２との論理和をＯＲ回路４７でとることにより、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかったときにはそのリセットタイミングから次のリセットに伴うクランプ期間まで継続して“Ｈ”レベルとなるクランプパルスφＣＬＰ１を含むクランプパルスφＣＬＰが生成される。
【００６７】
そして、このクランプパルスφＣＬＰ１を含むクランプパルスφＣＬＰが図２のクランプ回路２２に与えられることにより、当該クランプ回路２２では、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った際に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６８】
なお、通常のリセットタイミングでリセットがかかったときは、第２実施例の場合と同様に、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００６９】
ところで、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかると、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加し、ＯＰＢ部１１ｂでクランプを行うと、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａが基準電位Ｖｒｅｆ以上となり、そのクランプ出力をそのままＡ／Ｄコンバータ１６に入力すると、Ａ／Ｄコンバータ１６が誤動作したり、Ａ／Ｄ変換後のデータが破壊されたり、或いは最悪の場合にはＡ／Ｄコンバータ１６そのものが破壊されることになる。
【００７０】
ところが、上述したように、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプすることにより、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａを基準電位Ｖｒｅｆ以下に抑えることができる。その結果、基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００７１】
なお、本実施例では、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかった場合に、そのリセット時点から次のリセットに伴うクランプ期間に亘るサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする構成としたが、これに限定されるものではなく、少なくとも残留信号分がなくなった撮像画素信号についてそのサンプルホールド出力ＶａをクランプレベルＶｒｅｆにクランプする構成であれば、上記の効果を得ることができる。なぜならば、電位的にクランプレベルＶｒｅｆを越えるのは、撮像画素信号部分だけだからである。
【００７２】
また、本実施例においては、第２実施例と組み合わせて構成した場合について説明したが、第２実施例との組み合わせに限らず、第１実施例、第３実施例又は第４実施例と組み合わせて構成することも可能である。
【００７３】
次に、本発明の第６実施例について、図１９のタイミングチャートに基づいて説明する。なお、図１９のタイミングチャートの画素シーケンスは、図１６のタイミングチャートの場合と同じものであるとする。
【００７４】
第６実施例では、例えば第２実施例で説明したように、１ライン前の後側のＯＰＢ部１１ｂの信号の途中からＣＣＤシフトレジスタ１３の空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了までをクランプするクランプパルスφＣＬＰ１と、前側のＯＰＢ部１１ａの信号のうちの２画素目以降の信号をクランプするクランプパルスφＣＬＰ２を生成する構成のタイミングジェネレータ１７において、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、そのリセットに同期して発生するクランプパルスφＣＬＰの出力を禁止する構成となっている。
【００７５】
図２０は、タイミングジェネレータ１７に内蔵される第６実施例に係るクランプパルス生成回路の一例を示すブロック図であり、図中、第２実施例の回路構成を示す図８と同等部分には同一符号を付して示してある。この第６実施例においては、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、さらにその論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとるところまでの構成は図８のそれと同じであり、それに加え、ＪＫフリップフロップ４２のＱ出力Ｖ２の極性を反転するインバータ４８と、このインバータ４８の出力とＯＲ回路４５の出力とを２入力とするＡＮＤ回路４９を有する構成となっている。
【００７６】
この第５実施例のクランプパルス生成回路において、シフトレジスタ４３ａの４ビット遅延出力と８ビット遅延出力との論理積をＡＮＤ回路４４でとり、その論理積出力とクランプパルスφＣＬＰ０との論理和をＯＲ回路４５でとることにより、第２実施例と同じクランプパルスφＣＬＰ１，φＣＬＰ２からなるクランプパルスφＣＬＰが生成される一方、ＣＣＤシフトレジスタ１３での信号電荷の転送途中にリセットがかかったときには、そのことを示すＱ出力Ｖ２によってクランプパルスφＣＬＰの出力に対してＡＮＤ回路４９で禁止がかかる。
【００７７】
このように、ＣＣＤシフトレジスタ１３での信号電荷の転送途中（画素信号の出力期間中）にリセットがかかることによって読み出しゲートパルスφＲＯＧが立った場合に、クランプパルスφＣＬＰ（ｃ）を発生させないようにすることにより、ＣＣＤシフトレジスタ１３において転送途中の残留信号と新しく読み出された信号とが加算され、ＯＰＢ部１１ａ，１１ｂの画素信号が残留信号分だけ増加しても、このＯＰＢ部１１ａ，１１ｂでクランプが行われないため、残留信号のない撮像画素信号部、ＯＰＢ部１１ａ及び空送り部１３ａを基準電位Ｖｒｅｆ以下に抑えることができる。その結果、基準電位Ｖｒｅｆよりも高い信号電圧がＡ／Ｄコンバータ１６に入力されるのを未然に防止できることになる。
【００７８】
なお、通常のリセットタイミングでリセットがかかり、読み出しゲートパルスφＲＯＧが立ったときは、第２実施例の場合と同様に、クランプパルスφＣＬＰ１に応答して１ライン前の後側のＯＰＢ部１１ｂの信号の途中から空送り部１３ａの信号の転送クロックφＨ１，φＨ２の停止期間終了後までのサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされ、さらにクランプパルスφＣＬＰ２に応答して前側のＯＰＢ部１１ａの２画素目以降のサンプルホールド出力ＶａがクランプレベルＶｒｅｆにクランプされる。
【００７９】
また、本実施例においては、第２実施例と組み合わせて構成した場合について説明したが、第５実施例の場合と同様に、第２実施例との組み合わせに限らず、第１実施例、第３実施例又は第４実施例と組み合わせて構成することも可能である。
【００８０】
以上説明した各実施例では、ＣＣＤ固体撮像素子としてリニアセンサを用いた固体撮像装置に適用した場合について説明したが、図２１に示す如きエリアセンサを用いた固体撮像装置にも適用し得る。図２１において、マトリクス状に２次元配列された多数のフォトセンサＰＳと、これらフォトセンサＰＳの垂直列毎に配されかつ読出しゲート５１を介して読み出された信号電荷を垂直方向に転送する垂直ＣＣＤシフトレジスタ５２とによって撮像部５３が構成されている。この撮像部５３において、その両端部には複数列分の画素が遮光されたＯＰＢ部（図に編み目で示す部分）５３ａ，５３ｂが設けられている。
【００８１】
垂直ＣＣＤシフトレジスタ５２に読み出された信号電荷は、１走査線に相当する部分ずつ順にシフトゲート５４を介して水平ＣＣＤシフトレジスタ５５へ転送される。この１走査線分の信号電荷は、水平ＣＣＤシフトレジスタ５５によって水平方向に順次転送されて電荷検出部５６に供給される。なお、水平ＣＣＤシフトレジスタ５５には、図２１から明らかなように、撮像部５３の各画素に対応した転送領域の他に、信号電荷を単に空送りするための空送り部５５ａが電荷検出部５６との間に設けられている。
【００８２】
電荷検出部５６は、例えばフローティング・ディフュージョンによって構成され、ＣＣＤシフトレジスタ５３によって転送されてきた信号電荷を検出し、これを信号電圧に変換して後段の信号処理部５７に供給する。信号処理部５７としては、図２と同じ回路構成のものが用いられる。この信号処理部５７はＣＣＤチップと同一基板上に作られている。同様に、各種のタイミングを発生するタイミングジェネレータ５８もＣＣＤチップと同一基板上に作られている。
【００８３】
このタイミングジェネレータ５８では、先述したリセットパルスφＲＳ、サンプルホールドパルスφＳＨ、クランプパルスφＣＬＰに加え、フォトセンサＰＳから垂直ＣＣＤシフトレジスタ５２に信号電荷を読み出すための読出しゲート５１に印加する読出しゲートパルスφＲＯＧ１、垂直ＣＣＤシフトレジスタ５２を４相駆動する垂直転送クロックφＶ１〜φＶ４、垂直ＣＣＤシフトレジスタ５２から水平ＣＣＤシフトレジスタ５５に信号電荷を読み出すためのシフトゲート５４に印加する読出しゲートパルスφＲＯＧ２、水平ＣＣＤシフトレジスタ５５を２相駆動する水平転送クロックφＨ１，φＨ２が生成される。
【００８４】
上記構成のエリアセンサを用いた固体撮像装置でも、水平ＣＣＤシフトレジスタ５５、電荷検出部５６及び信号処理部５７における動作は、先述したリニアセンサを用いた固体撮像装置でのＣＣＤシフトレジスタ１３、電荷検出部１４及び信号処理部１５における動作と同じである。よって、タイミングジェネレータ５８において、クランプパルスφＣＬＰとして、第１，第２，第３，第４，第５又は第６実施例に係るクランプパルスを生成することで、上記各実施例の場合と同様の効果を得ることができる。
【００８５】
すなわち、信号処理部５７のクランプ回路２２（図２を参照）において、撮像部５３の前側のＯＰＢ部５３ａの信号のみならず、水平ＣＣＤシフトレジスタ５５の空送り部５５ａの信号、または１ライン前の後側のＯＰＢ部１１ｂの信号の一部若しくは１ライン前の最終画素の信号の一部を含めて空送り部５５ａの信号のサンプルホールド出力をも、信号処理部５７の後段に接続されるＡ／Ｄコンバータ（図示せず）の基準電位Ｖｒｅｆにクランプすることにより、当該Ａ／Ｄコンバータにその基準電位Ｖｒｅｆよりも高い信号電圧が入力されるのを未然に防止できる。
【００８６】
【発明の効果】
以上説明したように、請求項１又は７記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号の少なくとも一画素相当分をクランプするとともに、電荷転送部の空送り部の信号をその転送クロックの停止期間の前後に亘ってクランプするようにしたことにより、当該転送クロックの停止による転送中断に伴って発生する高い信号電圧をマスキングし、後段のＡ／Ｄコンバータに出力されないようにすることができるので、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止でき、しかもダーク等のレベル検出の基準となるＯＰＢ部の信号レベルをも検出することができる。
【００８７】
請求項２又は８記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプするとともに、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするようにしたとにより、空送り部全体に亘ってダーク等に伴う基準電圧よりも高い信号電圧が全く発生せず、後段のＡ／Ｄコンバータに出力されないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止でき、しかもダーク等のレベル検出の基準となるＯＰＢ部の信号レベルをも検出することができる。
【００８８】
請求項３記載の発明によれば、１ライン前の後側のＯＰＢ部の信号の途中から電荷転送部の空送り部の信号のその電荷転送部の転送クロックの停止期間終了までの期間に亘ってクランプするようにしたことにより、請求項２記載の発明の効果に加え、転送クロックの停止による転送中断に伴って発生する高い信号電圧をもマスキングできるため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊をより確実に防止できる。
【００８９】
請求項４又は９記載の発明によれば、固体撮像素子の出力信号中の前側のＯＰＢ部の信号をクランプするとともに、１ライン前の最終画素の信号の途中から電荷転送部の空送り部の信号のその転送クロックの停止期間終了までの期間に亘ってクランプするようにしたことにより、請求項３記載の発明の効果に加え、１ライン前の後側のＯＰＢ部の信号電圧をマスキングでき、自ラインの前側のＯＰＢ部と１ライン前の後側のＯＰＢ部とにレベル差があった場合でも、そのレベル差分だけ基準電位よりも高い信号電圧がＡ／Ｄコンバータに入力されることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊をより確実に防止できる。
【００９０】
請求項５又は１０記載の発明によれば、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプし、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧を基準電圧以下に抑えるようにしたことにより、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳されても、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止できる。
【００９１】
請求項６又は１１記載の発明によれば、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合には、その読み出し動作に同期して発生されるクランプパルスの出力を禁止するようにしたことにより、信号電荷の転送途中でリセットがかかり、電荷転送部において転送途中の残留信号と新しく読み出された信号とが重畳され、ＯＰＢ部の画素信号が残留信号分だけ増加したとしても、ＯＰＢ部のクランプが行われず、残留信号のない撮像画素信号部、ＯＰＢ部及び空送り部の信号電圧が基準電圧を越えることはないため、Ａ／Ｄコンバータの誤動作、Ａ／Ｄ変換後のデータの破壊、或いはＡ／Ｄコンバータそのものの破壊を未然に防止できる。
【図面の簡単な説明】
【図１】本発明が適用されるリニアセンサを用いた固体撮像装置の一例を示す構成図である。
【図２】信号処理部の具体的な構成の一例を示す回路図である。
【図３】本発明の第１実施例の動作説明のためのタイミングチャートである。
【図４】第１実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図５】１１ビットカウンタの一例を示すブロック図である。
【図６】図４の動作説明のためのタイミングチャートである。
【図７】本発明の第２実施例の動作説明のためのタイミングチャートである。
【図８】第２実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図９】図８の動作説明のためのタイミングチャートである。
【図１０】本発明の第３実施例の動作説明のためのタイミングチャートである。
【図１１】第３実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１２】図１１の動作説明のためのタイミングチャートである。
【図１３】本発明の第４実施例の動作説明のためのタイミングチャートである。
【図１４】第４実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１５】図１４の動作説明のためのタイミングチャートである。
【図１６】本発明の第５実施例の動作説明のためのタイミングチャートである。
【図１７】第５実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図１８】図１７の動作説明のためのタイミングチャートである。
【図１９】本発明の第６実施例の動作説明のためのタイミングチャートである。
【図２０】第６実施例に係るクランプパルス生成回路の一例を示すブロック図である。
【図２１】本発明が適用されるエリアセンサを用いた固体撮像装置の一例を示す構成図である。
【図２２】従来例の動作説明のためのタイミングチャート（その１）である。
【図２３】従来例の動作説明のためのタイミングチャート（その２）である。
【符号の説明】
１１ センサ列
１１ａ，５１ａ ＯＰＢ部
１３ ＣＣＤシフトレジスタ
１３ａ，５５ａ 空送り部
１５，５７ 信号処理部
１６ Ａ／Ｄコンバータ
１７，５８ タイミングジェネレータ
２１ サンプルホールド回路
２２ クランプ回路
Claims (11)
- 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子と、
前記固体撮像素子の出力信号を基準電位にクランプするクランプ回路と、
前記センサ部から信号電荷を読み出すための読出しゲートパルス、前記電荷転送部を駆動するための転送クロック及び前記クランプ回路のクランプパルスを発生するタイミングジェネレータとを具備し、
前記タイミングジェネレータは、前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、前記電荷転送部の空送り部の信号を前記転送クロックの停止期間の前後に亘ってクランプするためのクランプパルスを発生する
ことを特徴とする固体撮像装置。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子と、
前記固体撮像素子の出力信号を基準電位にクランプするクランプ回路と、
前記センサ部から信号電荷を読み出すための読出しゲートパルス、前記電荷転送部を駆動するための転送クロック及び前記クランプ回路のクランプパルスを発生するタイミングジェネレータとを具備し、
前記タイミングジェネレータは、前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側の遮光画素部分の信号の途中から前記電荷転送部の空送り部の信号の途中までの期間に亘ってクランプするためのクランプパルスを発生する
ことを特徴とする固体撮像装置。 - 前記タイミングジェネレータは、前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側の遮光画素部分の信号の途中から前記電荷転送部の空送り部の信号の前記転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する
ことを特徴とする請求項２記載の固体撮像装置。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子と、
前記固体撮像素子の出力信号を基準電位にクランプするクランプ回路と、
前記センサ部から信号電荷を読み出すための読出しゲートパルス、前記電荷転送部を駆動するための転送クロック及び前記クランプ回路のクランプパルスを発生するタイミングジェネレータとを具備し、
前記タイミングジェネレータは、前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から前記電荷転送部の空送り部の信号の前記転送クロックの停止期間終了までの期間に亘ってクランプするためのクランプパルスを発生する
ことを特徴とする固体撮像装置。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子と、
前記固体撮像素子の出力信号を基準電位にクランプするクランプ回路と、
前記センサ部から信号電荷を読み出すための読出しゲートパルス、前記電荷転送部を駆動するための転送クロック及び前記クランプ回路のクランプパルスを発生するタイミングジェネレータとを具備し、
前記タイミングジェネレータは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプするためのクランプパルスを発生する
ことを特徴とする固体撮像装置。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子と、
前記固体撮像素子の出力信号を基準電位にクランプするクランプ回路と、
前記センサ部から信号電荷を読み出すための読出しゲートパルス、前記電荷転送部を駆動するための転送クロック及び前記クランプ回路のクランプパルスを発生するタイミングジェネレータとを具備し、
前記タイミングジェネレータは、信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止する禁止回路を有する
ことを特徴とする固体撮像装置。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子の出力信号処理方法であって、
前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、前記電荷転送部の空送り部の信号を前記電荷転送部を駆動するための転送クロックの停止期間の前後に亘ってクランプする
ことを特徴とする固体撮像素子の出力信号処理方法。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子の出力信号処理方法であって、
前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の後側の遮光画素部分の信号の途中から前記電荷転送部の空送り部の信号の途中までの期間に亘ってクランプする
ことを特徴とする固体撮像素子の出力信号処理方法。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子の出力信号処理方法であって、
前記固体撮像素子の出力信号中の前側の遮光画素部分の信号の少なくとも一画素相当分をクランプするとともに、１ライン前の最終画素の信号の途中から前記電荷転送部の空送り部の信号を転送する転送クロックの停止期間終了までの期間に亘ってクランプする
ことを特徴とする固体撮像素子の出力信号処理方法。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子の出力信号処理方法であって、
前記固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、少なくとも前回読み出しの画素信号と重畳されていない画素信号をクランプする
ことを特徴とする固体撮像素子の出力信号処理方法。 - 少なくとも１列分のセンサ列からなりかつ当該センサ列の画素配列方向における前後の複数画素分が遮光されたセンサ部、このセンサ部から画素単位で読み出された信号電荷を転送する電荷転送部及びこの電荷転送部によって転送された信号電荷を検出しかつ電気信号に変換して出力する電荷検出部を有する固体撮像素子の出力信号処理方法であって、
前記固体撮像素子の電荷転送部における信号電荷の転送期間中に信号電荷の読み出し動作が起こった場合に、その読み出し動作に同期して発生されるクランプパルスの出力を禁止する
ことを特徴とする固体撮像素子の出力信号処理方法。
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