JP2749051B2 - イメージ・センサ・アレイの水平スキャナ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的にイメージ・センサ・アレイ、更に
具体的に云えばそれに対する水平スキャナに関する。

従来の技術と問題点 イメージ・センサ・アレイを構成するには、従来幾つ
かの基本的な装置アーキテクチュアがある。この内の２
つが、フレーム転送及び線アドレス形アーキテクチュア
である。こういうアーキテクチュアに従って製造された
装置は、一般的に行及び列に分けて配置された複数個の
CCD素子を有する。各々のCCCフォトサイト井戸に対し、
記憶されている電荷を受取る為に、この井戸に隣接し
て、障壁によって隔てられた別の井戸を作る必要があ
る。更に、チャンネル・ストッパ及び井戸分離障壁を必
要とする為に、画素密度が減少する。場合によっては、
ブルーミングを防止する為にチャンネル・ストッパにド
レインが形成され、これが更に面積を食う。

別の種類の作像装置は、線間転送アーキテクチュアに
従って構成されている。こういう装置は、複数個のフォ
トサイトで構成され、フォトサイトは空のCCD井戸又は
フォトダイオードの何れかであってよい。フォトサイト
が、信号の読取の為に設けられたCCD素子の列によって
隔てられる。CCD列を必要とすることにより、画素密度
が低下する。この構造にCCD素子が使われている為に、
チャンネル・ストッパ及び障壁が必要であり、この為に
画素密度が更に低下する。

更に別の種類の装置はＸ−Ｙアーキテクチュアを用い
る。各々のセル又は素子が、それを読取る為に、Ｘ及び
Ｙ方向に個別にアドレスされる。従来のＸ−Ｙアーキテ
クチュアは、電荷注入装置（CID）、MOSトランジスタ装
置を含み、更に最近になっては電荷変調トランジスタ装
置を含む。電荷注入装置では、２つのゲートが形成さ
れ、一方は列線に接続され、他方は行線に接続される。
CIDアレイは長い読取導線を持ち、従って大きな寄生静
電容量を持っている。静電容量の大きい長い読取線に伴
うkTC雑音の為に、装置のダイナミックレンジが小さく
なる。更に、各々のセルを別々に読取る必要があるか
ら、１行全体のセルの読取には長い時間がかかる。高密
度のテレビジョン（HDTV）形式では、標準の53.5マイク
ロ秒の周期内にアドレス及び読取を行なうことが必要で
ある。従って、CIDアレイの１行に1000個の素子があれ
ば、この行内の各々の素子は53.5ナノ秒内にアドレスし
て読取らなければならない。読取線の充電に伴うRC時定
数の為、これは達成するのが非常に困難である。この
為、CID像センサ・アレイの寸法が実効的に制限され
る。

MOSトランジスタ・アレイは、長くて静電容量の大き
いセンス線について、CIDアレイと同じ問題がある。更
に、電荷が増幅されず、こう云うセンス線に直接的に読
出される。こう云う装置の画素密度は、アドレスの為
に、各々のフォトサイトに１つ又は２つのトランジスタ
の何れかを形成する必要がある為に、低下する。

最近、日本応用物理学会誌第24巻第５号,L323乃至325
頁（1985年５月号）所載のT.ナカムラ,K.マツモト他の
論文「非破壊読取モードで動作する新しいMOSフォトト
ランジスタ」と云う論文に、電荷変調装置が提案されて
いる。この提案のセンサ・アレイは、前に述べたCID及
びMOSアーキテクチュアと同じＸ−Ｙアーキテクチュア
を持っており、他のＸ−Ｙアドレス形アーキテクチュア
と同じダイナミックレンジ及び速度の問題がある。

この出願と同時に、行及び列に分けて配置された複数
個のトランジスタ・センサ素子で構成される新しい像セ
ンサ・アレイ・アーキテクチュアが提案されている。各
々の素子が、電流信号ではなく電圧信号を変調する。後
で詳しく説明するが、各々のセンサ素子が、そのゲート
領域に入射する光に応答して、そのソース領域に現れる
電圧を変調する。この後、電圧信号を処理して、センサ
素子の製造時のむらによる変動があれば、それを除き、
CCDレジスタ、又は記憶キャパシタの簡単なアレイとシ
フトレジスタの様なバッファに転送することが出来る。

こういう新しい素子に関連して、新しいイメージ・セ
ンサ・アレイ・アーキテクチュアが開発され、水平帰線
消去期間の間、電圧信号が夫々の記憶素子に記憶され
る。夫々の水平読取期間の間、各々の行に対する電圧が
この後で読出される。１行全体の選ばれたトランジスタ
・センサ素子信号が１度に夫々の記憶素子に転送される
から、センサ素子を個別にアドレスする場合よりも、ア
ドレス及び読取信号はずっと長くかかってもよい。直列
読取の前にセンサ・データを記憶する１つの構造はCCD
レジスタを基本としている。然し、CCDレジスタは、普
通はCCDレジスタ井戸又は障壁に対するレベル変更の打
込みを必要とする為、チップの製造が複雑になる。更
に、CCDレジスタは、入力井戸の形状の変動によって非
一様性が起るおそれがある。この為、電荷量の変動が起
こり、出力信号にパターン雑音が起るおそれがある。

CCDレジスタの難点に対する１つの解決策は、それを
普通のN-MOSシフトレジスタに置換えることである。然
し、普通のシフトレジスタは水平ピッチが大きく、電圧
変調装置からの入力信号を記憶するのに適していない。
更に大量の電力を消費する。

従って、業界には、水平ピッチが減少して電力消費量
が小さい水平スキャナに対する要望がある。更に、業界
には、電子式ズーム及びパン動作に適応し得る水平スキ
ャナに対する要望がある。

問題を解決するための手段及び作用 この発明の一面は複数個の段を持つ水平スキャナであ
る。水平スキャナが、列に分けて配置された電圧変調セ
ンサ素子のアレイと共に使われる。アレイは複数個の素
子の行で構成してもよいし、或いは１行の素子で構成し
てもよい。アレイの作像素子の各々の列に対し、水平ス
キャナの１段を用いる。各列の選ばれた素子が、入射光
に応答して変化する信号を発生する。列の記憶素子が電
圧信号の少なくとも一部分を記憶する。この列に対する
センス線スイッチが、センス線を記憶素子に結合する様
に作用し得る。スキャナの１段が、このセンス線スイッ
チを作動する出力を持っている。水平スキャナの前段が
前記１段に結合され、該１段に対して作動信号を送り出
す様に作用し得る。スキャナの後段が前記１段に結合さ
れ、それから作動信号を受取る。

受取った作動信号が予定の状態にあれば、段がセンス
線スイッチを作動し、記憶素子をセンス線に接続する。
この時、記憶素子に記憶されているデータがセンス線に
読出される。

この発明の別の一面は、水平スキャナに対する水平ス
キャナ段である。段が段のクロック入力をその出力に結
合する交流結合器を持っている。出力は、クロック信号
の変化の際、夫々のセンス線スイッチを作動する。段
は、前のスキャナ段に結合されて、それから作動信号を
受取る第１のインバータを持つことが好ましい。インバ
ータが、クロック信号に応答して第２のインバータに対
し反転作動信号を出力する。第２のインバータが再反転
した作動信号をスイッチに出力する。スイッチは、クロ
ック信号に応答して、第２のインバータの出力を後段に
結合する様に作用し得る。

この発明の水平スキャナ段は、極く普通のトランジス
タ６個の構成とは対照的に、４個のトランジスタ及びキ
ャパシタだけで構成することが好ましい。これにより、
スキャナの水平ピッチを減少する点で利点が得られる。

この発明の一実施例を動作させる時、選ばれたセンサ
素子からの信号が、各列に対する記憶素子に記憶され
る。水平読取が開始される時、スキャナに作動信号が入
力される。水平スキャナの各段が作動信号を次の段に伝
搬させる。スキャナの段が作動信号を受取った後、その
段が夫々の記憶素子をセンス線に結合する。

この発明の別の実施例では、スキャナが２本のセンス
線及び２つのクロック信号に対する入力を持っている。
第１のクロック信号が複数個の第１の水平スキャナ段の
クロック作用をし、第２のクロック信号が、夫々第１の
段に隣接して配置された第２の水平スキャナ段のクロッ
ク作用をする。この２重クロック動作により、次に述べ
る様に、リセットが簡単であるという利点が得られる。
第１及び第２のクロック信号は、それらが互いに位相外
れになる様にスキャナに入力することが好ましい。第１
のクロック信号が第１の段のクロック作用をして、夫々
の列の記憶素子の１つから電圧信号を出力している間、
第１のクロック信号は第２のセンス線をリセットする。
同様に、第２のクロック信号が第２の段のクロック作用
をして、選ばれた列の記憶素子を第２のセンス線に接続
し、それと同時に第１のセンス線をリセットする。

第１及び第２のセンス線が交互に作動されるから、そ
れらの出力を加算して、１個の連続的な電圧信号出力を
求めることが出来る。これは、一方のセンス線から別の
センス線へ切換えることによる切換え雑音が最小限にな
るという別の利点が得られる。

この発明の別の一面では、作動信号は、最初の段から
各段を直列に伝搬させる代わりに、任意の選ばれた水平
走査段に挿入することが出来る。これによって電子式ズ
ーム及びパン動作の様な動作が出来る。この実施例で
は、スイッチが、受取ったアドレスに応答して、作動信
号源を任意の１つの選ばれた段の入力に接続する様に作
用し得る。

この発明の更に別の一面では、水平スキャナがカラー
感知の用途に使うことが出来る様に、２重又は多重の線
の読取に適応し得る。この実施例ではも任意の１つの列
に対するセンス線が、夫々の転送ゲートを介して、２つ
又は更に多くの記憶素子に接続される。列内の第１のセ
ンサ素子がアドレスされ、その電圧信号が第１の記憶素
子に転送される。同じ水平帰線消去期間内に、同じ列に
あるが、異なる行にある第２のセンサ素子がアドレスさ
れ、それから出てくる電圧信号が第２の記憶素子に転送
される。第１の記憶素子が第１のセンス線に第１のスイ
ッチング・トランジスタによって接続され、第２の記憶
素子が第２のセンス線に第２のスイッチング・トランジ
スタによって接続される。スイッチング・トランジスタ
は、水平スキャナの隣接する段によって制御することが
好ましい。水平帰線消去期間に続く読取期間の間、両方
の記憶素子に記憶された電圧信号を夫々のセンス線に読
出す。アレイ内の各々の列に対してこの過程を繰返す。
従って、１つの水平帰線消去及び読取期間内に、２行又
は更に多くの行のセンサ素子全体を感知して読出すこと
が出来る。この発明の極めて高速の並列読取方法によ
り、ことごとくの列に対して２つのセンサ素子を読取る
ことが可能になる。上に述べたこの発明の一面は、より
多くのカラー情報を同時に読取ることが出来る点で、従
来の構造に比べて有利である。この発明のこの一面は、
NTSC（ナショナル・テレビジョン・システム・コミッテ
ィ）のカラー感知インターレース動作に従って使うこと
が出来る。

上に述べた様に、標準的な白黒の場合に比べて、２倍
の水平走査段が必要になる。従って、走査過程は２倍の
速さで行なわなければならない。この問題は、２本の作
動信号線を隣接する２つの段から２対又は更に多くの対
の夫々のセンス線スイッチに接続するこの発明の別の有
利な一面によって解決することが出来る。こうすること
により、一方の作動信号が１度に２つのスイッチを作動
し、この２つのスイッチの内の１番目が夫々の記憶素子
を第１のセンス線に連絡し、２つのスイッチの内の２番
目が第２の記憶素子を第２のセンス線に連絡する。隣接
するスキャナ段が同様に動作して、第２列の１番目及び
２番目の記憶素子を選択的に第３及び第４のセンス線に
接続する。

この発明の別の利点は、カラー・テレビ用に用いるこ
とが出来る様な３相走査方式に適応し得ることである。
３相形実施例では、夫々のセンス線に対する接続をする
のに、３相クロック線を使う。各相クロック線が別のセ
ンス線に対するリセット回路に結合されていて、循環的
な読取／リセット動作が達成される様にするのが好まし
い。同様に、この他の多相方式も工夫することが出来
る。

次に図面について詳しく説明する。

実施例 最初に第１図には、この発明による作像装置として考
えられるチップ上の１つの配置が示されている。作像装
置を全体的に10で示してある。作像装置10の面積の最大
の部分を占めるのがセンサ・アレイ12であり、これは行
及び列に分けて配置した非常に多数のセンサ素子（後で
説明する）で構成することが好ましい。複数個の行を持
つアレイが示されているが、この発明は線スキャナの様
に、１行のセンサ素子を持つアレイにも応用し得る。行
復号器14がアレイ12の片側に隣接して配置され、行アド
レス、即ち垂直アドレスを復号し、対応する行のセンサ
素子を選択する。復号すべきアドレスは、行復号器14に
隣接して配置された復号器駆動器16から受取る。復号器
駆動器16がアドレス・バス18から行アドレスを受取る。
このバスは９ビット線を持つことが好ましい。行アドレ
スを供給するのにこの他の方法を使うことが出来る。そ
の１つは、パルス９個のアドレスを直列にデマルチプレ
クサに入力し、その後行復号器14に対して９個の行アド
レスを並列に出力することである。別の方法は、行復号
器14の代わりに、垂直シフトレジスタを使うことであ
る。

アレイ12の、行復号器14を配置した側に隣接する側
に、バイアス・トランジスタ区域20が設けられる。区域
20は、図示の様に、アレイ12の下側に形成してもよい
し、上側に形成してもよい。結合キャパシタ及びクラン
プ・トランジスタ区域22がバイアス区域20に隣接して形
成される。転送ゲート区域24がキャパシタ及びクランプ
・トランジスタ区域22に隣接して形成される。

保持又は記憶キャパシタ区域26が転送ゲート区域24に
隣接して形成される。センス線スイッチング・トランジ
スタ区域28が保持キャパシタ区域26に隣接して形成され
る。水平スキャナ30がセンス線スイッチ区域28に隣接し
て形成される。リセット・トランジスタ区域32が水平ス
キャナ30の片側に配置される。

図示の様に水平スキャナ30は、アレイ12と同じ水平方
向の寸法内に収まらなければならない。好ましい実施例
では、アレイ12内の任意の１列の幅が、１つの画素又は
素子の幅と等しく、一般的に囲まれた形状を持つ１個の
トランジスタで構成される。後で更に詳しく説明する
が、スキャナ30は複数個のスキャナ段に分かれている。
この発明の多くの実施例では、夫々のセンサ素子の列に
１つのスキャナ段を割振ることが好ましい。従って、各
々のスキャナ段の水平ピッチを出来るだけ小さく制限す
るのが有利である。

作像装置10が幾つかの入力及び出力を持っている。バ
イアス端子34がバイアス電圧区域20にバイアス電圧を供
給する。クランプ・トランジスタ区域22には線36からク
ロック源φ（クランプ）が供給される。転送ゲート区域
24には線38から転送ゲート・クロックφ_TGが供給され
る。

行復号器14には、線40から高アレイ・バイアス源V_Hを
供給すると共に、線42から低アレイ・バイアス源V_Lを供
給することが好ましい。行復号器14が、１つの選ばれた
線をバイアス源V_Hに接続し、選択されていない残りの線
を低バイアス・アレイ源V_Lに接続する様に動作すること
が好ましい。線44及び線46がクロックφ₁及びφ₂をスキ
ャナ30及びリセット・トランジスタ区域32の両方に夫々
接続する。更にスキャナ30が作動信号入力48を持ってい
る。センス線50及びセンス線52がリセット区域32の出力
である。センス線50がバッファ54に接続され、センス線
52がバッファ56に接続される。バッファ54の出力が抵抗
58に接続される。同様にバッファ56の出力が抵抗60に接
続される。抵抗58,60は節62で接続されている。出力信
号が端子V_Oに現れる。抵抗58,60及び端子V_Oはチップ外
に作ることが好ましい。電源及びアースの様な他の端子
が作像装置のチップ10に供給されるが、この発明の装置
の周辺装置として、省略されている。

第２図は、作像装置10の小さな一部分を示す回路図で
ある。アレイ12内の選ばれたトランジスタ・センサ素子
を全体的に70で示す。センサ素子70は同じ様な素子と共
に、列71内に形成されている。センサ素子70が、V_DDに
接続されたドレイン72、電荷収集領域74、ソース76及び
ゲート78を持っている。ゲート78が行アドレス線80を介
して行復号器14（第１図）に接続される。線80はその行
にある他のセンサ・トランジスタのゲートにも接続され
る。ソース76が列線82に接続され、この列線は列71にあ
る他のトランジスタ素子のソースにも接続される。

この発明は、そのソース76の電圧信号出力を変調する
センサ素子70に特に適している。この様な一形式の電圧
変調センサ素子70は次の様に作ることが出来る。但し、
その方法の工程は図面に示していない。（Ｎ−）形埋込
みチャンネルを（Ｐ−）形半導体層に打込む。次に２つ
のＮ＋形領域を形成して、ドレイン72及びソース76を作
る。ドレイン72及びソース76を構成するＮ＋形領域が、
電荷収集領域74によって隔てられている。領域74を差別
的にドープして、入射光に応答してホールを蓄積する為
の部分的に又は完全に空乏状態の（Ｐ−）形電位井戸
と、電子プローブ電源に対するＮ形電位井戸とを作る。
（Ｐ−）形電位井戸は、硼素の打込みによって形成する
ことが出来、プローブ電流井戸は燐を用いて形成するこ
とが出来る。ドレイン領域は共通に形成することが出
来、その後アレイ外の接点によってV_DDに接続すること
が出来る。好ましくは素子70の半導体部分全体の上に透
明な絶縁層を形成し、領域74にわたって絶縁層の上に導
電ゲート78を形成する。各々のゲート78及びソース76に
対し、適当な導体接続をする。

この代わりに、素子70は浮動ゲートJFETトランジスタ
素子で構成することが出来る。JFET素子の構造は、上に
述べた素子の構造と同様であるが、ゲート78が省略され
る。その代わりに、半導体基板の収集領域74の一部分の
上方にキャパシタ電極が形成され、行線80に接続され
る。収集領域74の残りの部分の上には導体が形成されな
い。

第２図に戻って説明すると、列線82がバイアス区域20
内で節84に接続される。バイアス・トランジスタ86の電
流通路が節84をアースの様なバイアス源に接続する。バ
イアス・トランジスタ86のゲート88がバイアス線34に接
続される。節84は、全体を92に示した結合キャパシタの
片側90にも接続される。キャパシタ92の反対側の第２の
電極94が節96に接続される。クランプ・トランジスタ98
の電流通路が節96を基準電圧に接続する。クランプ・ト
ランジスタ98のゲート100がφ（クランプ）クロック線3
6に接続される。

更に節96が、転送ゲート区域24にある転送ゲート・ト
ランジスタ102の電流通路に接続される。トランジスタ1
02はゲート104がφ_TGクロック線38に接続されている。
転送ゲート・トランジスタ102の電流通路が節96を記憶
キャパシタ区域26内にある節106に接続する。節106が保
持又は記憶キャパシタ108に接続され、このキャパシタ
がセンサ素子70によって発生された電圧信号を受取って
記憶する。

センサ素子70から保持キャパシタ108までの回路の基
本的な動作は次の通りである。線34に適当な電圧を印加
することにより、バイアス・トランジスタ86がターンオ
ンする。トランジスタ86は比較的小さいから、小電流が
その電流通路を通り、従って、小さいプローブ電流がド
レイン72からゲート領域74を通ってソース76に流れる。
ソース76には、ゲート78のゲート・バイアス及びゲート
領域74の真性閾値電圧に対応するソース電圧が存在す
る。電荷収集領域74が、入射光に応答して、そのホール
電位井戸にホールを蓄積する。入射光によって発生され
た電子が、プローブ電流の一部分として掃引される。然
し、ホールは蓄積され、素子70の閾値電圧を変える。こ
れがソース76の電圧に反映し、こうして結合キャパシタ
92の電極90に反映する。領域74に電荷が蓄積された後、
線36のパルスによってクランプ・トランジスタ98をター
ンオンし、こうして電極94に基準電圧V_REFを印加する。
この後、クランプ・トランジスタ98をターンオフし、節
96をV_REFから切離し、節96を浮かせる。

次に、行線80から素子70にパルスを送り出し、電荷収
集区域74に蓄積されたホールを掃引する。これに対応し
て、ソース76、従って電極70に存在する電圧が変化す
る。然し、キャパシタ92の電圧は同じままであり、従っ
て、電極94及び節96の電圧は、ソース76のソース電圧の
変化に相当する分だけ変化する。この為、素子70だけに
入射した光の強度に比例する電圧信号を取出すことが出
来、これは真性トランジスタ閾値電圧に無関係である。

転送ゲート102が、電極94に記憶された電荷の一部分
を保持キャパシタ108へ転送する為に、線38のパルスφ
_TGの作用を受ける。キャパシタC_h108に記憶された電圧
は、C_oを結合キャパシタ92の静電容量として、C_o／（C_o
＋C_h）の倍数だけ減衰する。従って、信号をあまり多く
失わない様にする為に、C_oを出来るだけ大きくすること
が好ましい。キャパシタC_o92の寸法に対する上限は、素
子70に許される充電時間に関係する。HDTVの用途に用い
る時、作像装置10は交互の２段階、即ち、キャパシタ10
8を読出す水平読取期間と、電圧信号が選ばれた行にあ
るトランジスタ素子70によって発生されて、各々の列に
対して少なくともその１つを設けた複数個のキャパシタ
108に記憶される水平帰線消去期間に分けて動作する。
従って、キャパシタ92及び108の寸法は、水平基線消去
期間の長さ及び素子70の寸法に関係する。

節106がセンス線スイッチング・トランジスタ112を介
して第１のセンス線50に接続される。トランジスタ112
が物理的にはセンス線スイッチング・トランジスタ区域
28内にあって、水平スキャナ30の夫々の段によって制御
されるが、これは後で更に詳しく説明する。

スキャナ30が、互いに直列に接続された複数個のスキ
ャナ段で構成される。第２図には２段114,116を示して
ある。図示の実施例では、素子70の各列に対し、１つの
スキャナ段114を設けている。

スキャナ段114が入力線44に第１のクロック信号を受
取る。入力線44がスイッチング・トランジスタ118のゲ
ート117及び節120に接続される。節120が負荷抵抗122及
び結合キャパシタ124の一方の電極に接続される。キャ
パシタ124の反対側の電極が節126に接続される。節126
が段出力線128を介してセンス線スイッチング・トラン
ジスタ112のゲート130に接続される。

トランジスタ132の電流通路が節126をアース、又は好
ましくはV_SS復帰線133に接続する。トランジスタ132の
ゲート134が作動信号入力136に接続され、これが前段
（図に示してない）に接続される。段114がスキャナ30
の最初の段である場合、信号入力136が作動信号源48
（第１図）に接続される。

節126が線138によって反転トランジスタ142のゲート1
40に接続される。負荷抵抗122が節120を節144に接続す
る。トランジスタ142の電流通路が節144をV_SS復帰線133
又はアースに接続する。更に節144がトランジスタ118の
電流通路によって、作動信号出力線146に接続される。
出力線146が次の段116の作動信号入力線148に接続され
る。段116は、そのクロック信号が線46を介してφ₂クロ
ックに接続されることを別とすれば、段114と同一であ
る。段116が作動信号出力149を持っている。

図示の実施例では、列71に隣合う列151に対して、保
持キャパシタ150が設けられている。保持キャパシタ150
が節152に接続される。センス線スイッチング・トラン
ジスタ154が節152を第２のセンス線52に接続する様に作
用する。

動作について説明すると、クロックφ₁は作動信号を
段114並びに作動スイッチング・トランジスタ112に伝搬
させて、保持キャパシタ108に記憶された電荷をセンス
線50に転送させると云う２重の目的を持っている。線13
6で受取る作動信号は普通は高である。この場合、線44
で受取ったクロック信号φ₁がキャパシタ124に印加され
るが、それから生ずる交流信号は、この後トランジスタ
132を介してV_SSに分路する。従って、クロック信号φ₁
はスイッチング・トランジスタ112のゲート130を作動す
ることが出来ない。キャパシタ108に記憶されていた電
圧信号は、線50に転送される代りに、元のままである。

然し、作動信号は次に述べる様に、クロック・パルス
φ₁によって段114を通って伝搬する。キャパシタ124か
らのパルスが、トランジスタ132を介してV_SSに分路され
るから、線138の電圧は低であり、実効的に線136で受取
った作動信号を反転する。従って、トランジスタ142は
オフである。クロック線44が抵抗122を介してトランジ
スタ142のドレイン側に接続され、従って節144が高であ
る。更にクロック信号φ₁がトランジスタ118のゲート11
7に印加され、この為高信号が出力線146から入力148に
伝搬する。

線136で受取った作動信号が低である場合、トランジ
スタ132がターンオフになる。従って、クロック信号φ₁
によってキャパシタ124に印加されたパルスが、トラン
ジスタ112をターンオンする様に作用し得る。センス線5
0がこの時保持キャパシタ108に記憶されていた電圧信号
を受取る。この場合、トランジスタ132がオフであるか
ら、線138の電圧が高であり、トランジスタ142をターン
オンする。従って、節144の電圧は低であり、この電圧
がトランジスタ118を介して出力線146に伝えられる。こ
の為、低の作動信号が段114を通って段116に伝搬する。

この発明の一面のスキャナ段は、抵抗122を数に入れ
れば、４つのトランジスタと１つのキャパシタ124だけ
を用いる点で、従来の構造よりも有利である。抵抗122
は、そのゲートをドレインに短絡したトランジスタとし
て形成するのが便利である。この発明のこういう一面に
よる段は、これより普通のトランジスタ６個の構造より
も、水平ピッチを小さくして製造することが出来る。別
の利点は、ゲート130が、クロック・パルスφ₁の立上り
の変化によってターンオンし、クロック・パルスφ₁の
後縁によってターンオフになることを確実にすることか
ら出てくる。従って、センス線50に観測される信号は、
クロック・パルスφ₁による雑音成分を持つが、この他
のスイッチング雑音を持たない。クロック・パルスφ₁
は、それに接続された各々の段114に対して同じである
から、一定のパターン雑音には寄与しない。

段116の動作も同様である。高の作動信号が線148に入
力されれば、高の作動信号が出力線149に伝搬するが、
トランジスタ154はターンオンしない。入力線148に低の
信号が現れると、クロック・パルスφ₂は低の信号を出
力線149に伝搬させるだけでなく、トランジスタ154をタ
ーンオンし、キャパシタ150に記憶されていた電圧を第
２のセンス線52に伝える。

第２図に示すスキャナ段114及び116は、始めの作動信
号及びクロック・パルスφ₁，φ₂を別として、それを動
作させるのに外部の電力を必要としない点で、別の利点
を持っている。トランジスタ142は、作動信号が低であ
る時、パルスφ₁から電流を取出すだけであり、トラン
ジスタ132は、パルスの変化の間、キャパシタ124から、
従ってパルスφ₁から電流を取出すだけである。この
為、パルスφ₁に対する電力条件が緩くなる。

第３図はφ₁，φ₂及び作動信号V_INに必要なタイミン
グ関係を示す。クロック・パルスφ₁及びφ₂は位相外れ
であって、重ならない様にすべきであり、こうして作動
信号が各々のスキャナ段をきれいに伝搬する様にする。
作動信号V_INは、低になる時、φ₁より幅が広くなければ
ならない。

第４図には、この発明の一面の回路の一部分の回路図
が示されており、特にリセット部分及びバッファ部分を
示している。４つのスキャナ段160乃至166が簡略した形
で示されている。段160乃至166はスキャナの中の最後の
段であり、物理的にはリセット区域32（第１図参照）に
接近している。各々の段160乃至166は、段114のキャパ
シタ124（第２図）と対応する夫々の結合キャパシタ168
乃至174を持っている。更に各々の段160乃至166が、段1
14のトランジスタ132（第２図）に対応する夫々の第１
のトランジスタ176乃至182を持っている。段160乃至166
が交互にφ₁クロック線44及びφ₂クロック線46に接続さ
れている。

センス線リセット回路を全体的に32に示してあり、こ
れは段114,116及び160乃至166に使われるのと同様な部
品を用いて構成するのが有利である。リセット駆動トラ
ンジスタ184のゲート186がφ₁クロック線44に接続され
ている。同様に、リセット駆動トランジスタ188のゲー
トがφ₂クロック線46に接続されている。トランジスタ1
84の電流通路が節192をV_SS復帰線133に接続し、トラン
ジスタ188の電流通路が節194を線133に接続する。トラ
ンジスタ184及び188はトランジスタ132（第２図）及び1
76乃至182と同様に構成することが出来る。

キャパシタ196が節192をφ₂クロック線46に接続す
る。同様に、キャパシタ198が節194をクロック線44に接
続する。キャパシタ196及び198はキャパシタ124（第２
図）及び168乃至174と同様に形成することが出来る。リ
セット駆動トランジスタ184及び188とキャパシタ196及
び198をスキャナ段にある同様な部品と同じ様に作るこ
とにより、リセット区域32は、余分の方法の工程を使わ
ずに、スキャナ30と共にチップ上に有利に製造すること
が出来る。更に、この様な同じ様な回路部品を使うこと
により、フィードスルーの補償及び相殺が出来る。

リセット区域32では、節192が第１のリセット・トラ
ンジスタ202のゲート200に接続され、節194が第２のリ
セット・トランジスタ206のゲート204に接続される。ト
ランジスタ202の電流通路がセンス線50をV_REF2に接続
し、トランジスタ206の電流通路がセンス線52を電圧基
準源であるV_REF2に同じく接続する。

第４図は、クロック信号φ₁及びφ₂によって行なわれ
る２重クロック動作を使って、簡単なリセット機構のの
技術的な利点を達成し得る様子を示している。φ₁クロ
ック線44が選ばれた電圧信号を線50（第２図参照）に転
送している間、それが他方のセンス線52をV_REF2にリセ
ットする様に作用する。φ₁クロック・パルスが線44を
介して結合キャパシタ198に送り込まれる。キャパシタ1
98がパルス状電圧信号をゲート204に印加する。これが
トランジスタ206をターンオンする様に作用し、線52をV
_REF2に接続する。同様に、クロック・パルス46は、セン
ス線52に選ばれた電圧信号を転送している間、第１のセ
ンス線50をリセットする様に作用し得る。

隣接する感知用トランジスタ70に対する電圧信号が、
一実施例では、交互の時刻にクロック作用を受けるか
ら、信号を１つの連続的な出力V_Oに組合わせることが出
来るという点で、別の技術的な利点が得られる。センス
線50が、第１図のバッファ54に対応する第１のバッファ
・トランジスタ210のゲート208で終端する。バッファ・
トランジスタ210が源電圧V_DDに接続される。ゲート208
に印加された電圧信号により、バッファ信号が節212に
出力され、これが抵抗58及び出力端子V_Oへとチップ外へ
伝達される。同様に、線52に現れる電圧信号が第２のバ
ッファ・トランジスタ216のゲート214に印加される。バ
ッファ・トランジスタ216のドレインが電圧源V_DDに接続
される。バッファ・トランジスタ216が、そのゲート214
に印加された信号に対してバッファ作用をし、バッファ
作用をした信号を節218に転送し、この節が抵抗60を介
して出力端子V_Oに接続されている。バッファ・トランジ
スタ210及び216は大形NMOS電界効果トランジスタとして
形成することが出来る。一対のトランジスタ220,222が
節212,218に接続され、トランジスタ210及び216の適性
なバイアスを保証する為の定電流源として設けられてい
る。随意選択により、キャパシタ224を出力V_Oに接続し
て、必要な場合、高周波の高調波を除く為の低域フィル
タとして作用させることが出来る。

第５図には、第４図に示したバッファ部分の加算作用
が時間線図で示されている。前に述べた様に、クロック
・パルスφ₁及びφ₂は交互になっていて、その高状態は
重なりが無い。クロック・パルスφ₁及びφ₂により、セ
ンス線50及び52（第４図）に電圧信号V₂及びV₁が発生さ
れる。信号V₂及びV₁は夫々のクロック・パルスφ₁及び
φ₂より幅が広いが、その変化の間しか、互いに重なら
ない。図示の様に、電圧信号V₂及びV₁がV_Oで加算され
る。出力V_Oで２つの電圧信号を加算することにより、ビ
デオ・スイッチング雑音を最小限にするという利点が得
られる。クロックφ₁，φ₂をキャパシタ196及び198（第
４図）に加えることにより、相殺がやり易い様に、スイ
ッチング雑音の対称性が保証される。更に、V_Oの加算作
用を使うことにより、像センサに所定の数の垂直の列が
ある場合、スキャナのクロック周波数を一層低くするこ
とが出来る。

センス線を終端するサンプルホールド回路及び交番ス
イッチの様な普通の出力回路が避けられる。

第４図に示した２重センス線方式の別の利点は、負荷
静電容量が一層小さく、従って、感度が一層高いことで
ある。これは、スイッチング・トランジスタの半分し
か、その寄生静電容量がセンス線の負荷にならない為で
ある。

第６図は電子式ズーム及びパン動作が出来る様にした
この発明の実施例を示す。前と同じく、複数個のスキャ
ナ段228乃至236が夫々作動信号線238,240,242によって
直列に接続されている。図面が分かり易い様に、４つの
段しか示してないが、典型的なスキャナが580,1024,204
8個又は更に多くの段を持つことがあることを承知され
たい。段228及び234がφ₁クロック線44に接続される。
これと交代的な中間の段230及び236がφ₂クロック線46
に接続される。各々の段228乃至236が出力線244を持っ
ていて、夫々のセンス線スイッチング・トランジスタを
作動し、これが夫々の保持キャパシタを２本のセンス線
の内の一方に接続する。普通の動作では、作動信号が信
号線238,240,242を介して１つの段から別の段へ伝搬す
る。この為、普通の様に、各列にある１つのトランジス
タが逐次的に２本のセンス線の一方に読取られ、V_Oに現
れる。

電子式ズーム動作では、アレイの一部分だけを読出
す。アレイのこの部分は、垂直方向には、行復号器14
（第１図及び第２図）によってどの行80がアドレスされ
るかを選ぶことによって、限定することが出来る。ズー
ム部分は、水平方向には、どの列を読出すかを選ぶこと
によって限定することが出来る。これが第６図に示す実
施例では、次の様に行なわれる。各々の作動信号線238
乃至242が夫々の作動信号トランジスタ246乃至250のド
レインに接続される。トランジスタ246乃至250は夫々ゲ
ート252乃至256を持っている。トランジスタ246乃至250
の電流通路が、夫々の線238乃至242をV_SET線257に接続
し、こうしてトランジスタが作動され且つV_SETが低バイ
アスにある時、夫々の作動信号線238乃至242に低信号を
発生する。ゲート252乃至256が夫々の制御線258乃至262
に接続され、これらの制御線は水平復号器に接続するこ
とが出来る。

ズーム作用を行なう為には、水平復号器が受取った水
平アドレスに応じて、線258乃至262の内の１つを選択す
る。例えば線260に高信号入力があると、線240の作動信
号がV_SETに引張られる。従って、V_SETが低であれば、段
234が低信号を受取り、それによってクロックパルスφ₂
が印加された後、その出力線244に高信号を出す。これ
によって夫々のキャパシタ108に記憶された電圧信号が
センス線52（第２図）に接続される。作動信号を逐次的
に段234から先へ伝搬させ、実効的に段228乃至230の読
出を回避することが出来る。読取るべき列の水平方向の
他方の限界は、単にクロック・パルスφ₁及びφ₂を停止
し、全ての段を高に設定することによって定めることが
出来る。

作像装置のアレイ12（第１図）のズーム作用を受ける
部分は、単に低の作動信号を挿入する水平アドレスを変
更することにより、パン動作にすることが出来る。雑音
を除く為、作動信号を挿入すべき水平位置を復号し、水
平帰線消去期間の間、対応するレジスタ段を低に設定す
ることが望ましい。

第６図に示す実施例は１つより多くの段228乃至236を
「低」に設定し、こうして１度に２つ以上の読取動作を
トリガすることが出来る。従って、センス線50及び52
（第２図）を同時に読出すことが出来る。この実施例
は、V_SETを高に引張り、制御線258乃至262の適当なアド
レスを復号することにより、任意の数の所望の段を同時
に高に設定することも出来る。

第７図は、２つの行線を１個のフィールドとして同時
に読出す場合のNTSC（ナショナル・テレビジョン・シス
テム・コミッティ）方式の２線走査を示している。

この方式では、センサ素子の行の対が１個のフィール
ドで一緒に読出される。この為、特定の１つの列では、
素子264及び266に蓄積された電荷がフィールド“A"で読
出される。次に素子268及び269が読出される。アレイの
全ての行が読出されるまで、この過程が続けられる。

その後この過程がアレイの天辺から再び開始され、今
度は重なる行の素子がフィールド“B"で読出される。即
ち、１行の素子（図面に示してない）及び素子264を含
む１行の素子がフィールド“B"で読出され、素子266及
び268を含む行が次に読出されるという様になる。

第８図は２線走査を達成するこの発明の変形を示す。
略図で示した回路の感知側の端は、第２図に示すものと
略同じであり、同様な部分には同じ参照数字を用いてい
る。感知素子264,266,268のソースが列線82に接続され
る。バイアス・トランジスタ86が、素子70にプローブ電
流を供給する為にターンオンする様に作用し得る。結合
キャパシタ94が節84及び節96の間に接続される。キャパ
シタ94の内、節96に接続された側がクランプ・トランジ
スタ98にも接続されている。トランジスタ264,266,268
の中から選ばれた一対のトランジスタの各々からの電圧
信号が、夫々の保持キャパシタ106又は274へ転送を持っ
て、逐次的にクランプされる。

節96が転送ゲート・トランジスタ270の電流通路を会
して保持又は記憶キャパシタ108に接続されるが、その
様子は第２図と同じである。然し、更に節96が第２の転
送ゲート・トランジスタ271の電流通路に接続される。
トランジスタ270,271が夫々の転送ゲート・クロックφ
_TG1及びφ_TG2によって制御される。トランジスタ271の
電流通路が節96を節272に接続する。第２の保持又は記
憶キャパシタ274が節272とアースの間に接続される。更
に節272が第２のセンス線スイッチング・トランジスタ2
76の電流通路に接続される。

第２図の場合と同じく、第１のセンス線スイッチング
・トランジスタ112はキャパシタ108を第１のセンス線50
に接続する様に作用し得る。第２のセンス線スイッチン
グ・トランジスタ276を設けて、節272を第２のセンス線
278に接続する。トランジスタ112のゲートが線280に接
続される。この線は、段282からの出力線として作用す
る。同様に、トランジスタ276のゲートが線284の電圧に
よって制御される。この線は段286の出力として作用す
る。段286は、段282に隣接していることが好ましい。段
282及び286の詳細は第２図に示した段114と同様であ
る。

動作について説明すると、各列の２つの選ばれた素子
が、１つの水平帰線消去期間内に次々とアドレスされ
る。例えば、フィールド（Ａ）の一部分として、素子26
4及び266を同時に読出すことが希望であると仮定する。
最初に、素子264を含む素子の行をアドレスする。それ
から得られる差電圧信号をキャパシタ94で保持する。こ
の差電圧信号が転送ゲート270を介してキャパシタ108に
転送される。

同じ水平帰線消去期間内のこの後で、素子266を含む
素子の隣接する行をアドレスする。この素子から得られ
る差電圧信号をキャパシタ94で保持する。この第２の差
電圧信号が転送ゲート271を介してキャパシタ274に転送
される。この為、１個の水平帰線消去期間内に、各々の
列にある隣り合った２つの素子からのデータが収集され
る。

次に続く水平読出期間に、スキャナ段282がスイッチ
ング・トランジスタ112を作動し、キャパシタ108に記憶
されている信号を出力線50に転送する。この読出動作
は、前に述べた様に、受取った作動信号及びクロツク・
パルスφ₁に応答して行なわれる。作動信号を隣りの段2
86に伝搬させることが好ましい。段286が、作動信号及
びクロック・パルスφ₂を受取ったことに応答して、ス
イッチング・トランジスタ276を作動する。この時、保
持キャパシタ274に記憶されていた信号が出力線278に読
出される。こうして、１つの水平読取期間内に、２行の
センサ素子を読出すことが出来る。この原理は、追加の
保持キャパシタ及び追加の読取線を設けることにより、
３つ又は更に多くの行のセンサ素子に拡張することが出
来る。

第８図に示す水平スキャナは第２図に示すスキャナの
２倍の速度で作動することが必要である。スキャナの水
平周波数条件を下げる為、センス線を４倍にし、読取方
式を第９図に示す様に接続することが出来る。この実施
例では、第１列のセンサ素子（図面に示してない）に対
して１対の保持または記憶キャパシタ288,290が設けら
れ、第２の列（図に示してない）に対して１対の第２の
保持キャパシタ292,294が設けられる。キャパシタ288が
第１のセンス線スイッチング・トランジスタ298の電流
通路を介して第１のセンス線296に接続される。トラン
ジスタ298のゲートが線300によって制御される。第２の
センス線スイッチング・トランジスタ302が保持キャパ
シタ292を第２のセンス線304に接続する様に作用し得
る。トランジスタ302のゲート線が306に接続される。線
300及び306が第１のφ₁スキャナ段310からの出力線308
に接続される。スキャナ段310が、第２図の段114のキャ
パシタ124に対応する結合キャパシタ312を持っている。
結合キャパシタ312が線308をφ₁クロック線314に接続す
る。

キャパシタ290がトランジスタ316の電流通路を介して
第３のセンス線318に接続される。トランジスタ316のゲ
ートが線320に接続される。キャパシタ294がセンス線ス
イッチング・トランジスタ322の電流通路を介して第４
のセンス線324に接続される。トランジスタ322のゲート
が線326に接続される。線320及び線326が出力線328に接
続される。線328はスキャナ段330の出力であり、この段
はスキャナ段310に隣接していることが好ましい。結合
キャパシタ332が線328をφ₂クロック線334に接続する。

動作について説明すると、線314のφ₁クロック信号
と、その作動信号入力（図面に示してない）に加えられ
た低信号とにより、スキャナ段310がターンオンする
時、線296及び304が同時に読出される。段310がこの低
信号を隣接する段330に伝搬させる。その時、スキャナ
段330がφ₂クロック線334によってターンオンする時
に、センス線318及び324が同時に読出される。こうし
て、水平スキャナの周波数は、第２図及び第３図に示し
た２重読取形の実施例と同じにすることが出来る。

この発明はこの他の実施例も考えられる。第10図に
は、３相又はRGBカラー読出用のこの発明の変形が略図
で示されている。この実施例では、全体を336に示す水
平スキャナが複数個のスキャナ段338乃至344を持ってい
る。スキャナ336には図面に示すよりもずっと多くのス
キャナ段があることを承知されたい。スキャナ段338が
φ₁クロック線346のクロック作用を受け、スキャナ段34
0がφ₃クロック線348のクロック作用を受け、スキャナ
段342がφ₂クロック線350のクロック作用を受け、スキ
ャナ段344がφ₁クロック線346のクロック作用を受け
る。この他のスキャナ段に対してもこのパターンが繰返
される。

スキャナ段338の出力線352がセンス線スイッチング・
トランジスタ354のゲートに接続される。センス線スイ
ッチング・トランジスタ354の電流通路が保持キャパシ
タ356を第１のセンス線358に接続する様に作用し得る。
同様に、スキャナ段340の出力線360がセンス線スイッチ
ング・トランジスタ362のゲートに接続される。トラン
ジスタ362は保持キャパシタ364を第３のセンス線366に
接続する様に作用し得る。段342の出力線368がセンス線
スイッチング・トランジスタ370のゲートに接続され
る。トランジスタ370は記憶キャパシタ372を第２のセン
ス線374に接続する様に作用し得る。段344の出力線376
がセンス線スイッチング・トランジスタ378のゲートに
接続される。トランジスタ378は記憶キャパシタ380を第
１のセンス線358に接続する様に作用し得る。

３相を用いることにより、センス線358,366,374を循
環的にリセットすることが出来る。特定の相のクロック
信号が接続された１つの段を作動して、夫々のセンス線
に信号を読出す時、それを使って残りの２つのセンス線
の一方又は両方をリセットすることも出来る。これは、
第４図に示した２線読取及びリセット方式と同様に行な
うことが出来る。３相動作では、考えられる１つのリセ
ット動作はφ₁線346の高信号がS₂センス線374及びS₃セ
ンス線366をリセットする様に作用させることである。
同様に、φ₂クロック信号350を使って、S₃センス線366
及びS₁センス線374をリセットし、φ₃信号線348を使っ
てS₁センス線358及びS₂366をリセットする。

記憶キャパシタ380及び356は、赤の様な、カラー読出
しの第１相に対するデータを記憶する様に作用し得る。
キャパシタ372は青の様な、読出の第２相の電圧信号を
記憶する様に作用し得る。最後に、キャパシタ364は緑
の様な、読出の第３相のデータを記憶する様に作用し得
る。

動作について説明すると、クロック信号φ₁，φ₂，φ
₃が、線358,374,366にRGBを読出す為に、段338,340,34
2,344等のクロック作用を相次いで行なう。

この発明のこの他の実施例を使うことも出来る。例え
ば、第10図に示した３相読取方式に関連して２重読込み
自動リセットの特徴を希望する場合、センス線は２倍の
６本にし、１相に対する各々のクロック線を異なる相に
対するリセットに接続することが出来る。４相又は更に
多くの相を用いるこの他の実施例も構成することが出来
る。

要約すれば、電圧変調トランジスタを用いたイメージ
・センサ・アレイに使うのに適した水平スキャナを提供
した。これは従来の水平スキャナの2/3のトランジスタ
しか持っていないから、この発明のスキャナは、高密度
センサアレイを用いて製造するのに適する様な水平ピッ
チを持っている。更に、この発明のスキャナは電子式ズ
ーム及びパン動作の特徴及び２線又はRGB読取と関連し
て用いることが出来る。各々のスキャナ段でターンオン
する部品の数が限られている為に、電力の節約が実現さ
れる。新規な２重読込みの特徴及び出力加算の特徴は、
この他の利点をもたらすこの発明の面である。

図示の実施例とその利点について詳しく説明したが、
この発明がこれらの実施例に制限されず、特許請求の範
囲のみによって限定されることを承知されたい。

以上の説明に関連して更に下記の項を開示する。

（１） 列に分けて配置された作像素子の作像装置アレ
イからの信号を読取るスキャナに於いて、夫々出力を持
っていて直列に結合された複数個のスキャナ段を有し、
各列は該列にある選ばれた作像素子からの信号の一部分
を記憶する少なくとも１つの記憶素子を持っており、列
からの信号を読取る為にスキャナの少なくとも１つのセ
ンス線が設けられ、各列に対してセンス線スイッチが設
けられ、少なくとも１つのセンス線スイッチが、夫々の
段の出力に応答して、夫々の記憶素子を前記センス線に
結合する様に作用することが出来、夫々の段は前段及び
後段に結合され、夫々の段はクロック信号を受取ったこ
とに応答して、前段からの作動信号を後段へ伝搬させる
様に作用することが出来、夫々の段は予定の状態を持つ
作動信号を受取ったことに応答して、前記少なくとも１
つのセンス線スイッチを作動するスキャナ。

（２） 第（１）項に記載したスキャナに於いて、更に
夫々の段が前記クロック信号を前記出力に結合する交流
結合器を有するスキャナ。

（３） 第（１）項に記載したスキャナに於いて、更に
夫々の段が、前記前段に結合されていて、それから作動
信号を受取る様に作用することが出来、前記クロック信
号に応答して反転作動信号を出力する第１のインバータ
と、該第１のインバータに結合されていて、前記クロッ
ク信号に応答して前記反転作動信号を受取り、再反転作
動信号を出力する第２のインバータと、前記クロック信
号に応答して、前記第２のインバータを前記後段に結合
する様に作用し得るスイッチと、前記第１のインバータ
が前記予定の状態を持つ作動信号を受取ったことに応答
して、前記クロック信号を前記出力に結合する様に作用
し得る交流結合器とを有するスキャナ。

（４） 第（３）項に記載したスキャナに於いて、夫々
の段がクロック信号入力を持ち、第１のインバータが、
第１のゲート及び第１の電流通路を持つ第１のトランジ
スタを有し、前記第１のゲートが前記前段に結合され、
前記第１の電流通路が前記出力線を基準電圧に結合する
様に作用することが出来、前記第２のインバータは、第
２のゲート及び第２の電流通路を持つ第２のトランジス
タを有し、該第２のゲートが前記出力線に接続され、前
記第２の電流通路が前記クロック信号入力を前記基準電
圧に結合する様に作用することが出来、前記スイッチ
は、第３のゲート及び第３の電流通路を持つ第３のトラ
ンジスタを有し、該第３のゲートが前記クロック信号入
力に結合され、前記第３の電流通路が、前記第２のトラ
ンジスタがオフ状態の時、前記クロック信号入力を前記
後段に結合する様に作用し得るスキャナ。

（５） 第（１）項に記載したスキャナに於いて、前記
少なくとも１つのセンス線スイッチがゲートを持つスイ
ッチング・トランジスタを有し、該スイッチング・トラ
ンジスタの電流通路が夫々の記憶素子を前記センス線に
結合する様に作用することが出来、更に夫々の段がクロ
ック信号入力を有し、該段の交流結合器は、前記予定の
状態を持つ作動信号を前記夫々の段が受取った時、前記
クロック信号を前記ゲートに結合するスキャナ。

（６） 第（１）項に記載したスキャナに於いて、各列
が列線を持ち、各列線に対する記憶素子が節及び基準電
圧の間に接続された記憶キャパシタを有し、各々の列に
対する選ばれた作像素子が、該選ばれた作像素子に入射
する光の関数として変化する電圧信号を発生し、結合キ
ャパシタが前記作像素子に結合されると共に、前記節に
選択的に結合されて、前記電圧信号を標本化して保持
し、該結合キャパシタの静電容量は前記記憶キャパシタ
の静電容量に比べて比較的大きく選ばれているスキャ
ナ。

（７） 第（６）項に記載したスキャナに於いて、前記
結合キャパシタが第１及び第２の電極を持ち、第２の基
準電圧が前記第２の電極に選択的に結合され、前記第１
の電極が前記選ばれた作像素子に結合され、前記第２の
基準電圧は、前記第１の電極に前記電圧信号が存在する
時、前記第１の電極を第１の時刻にクランプする様に作
用することが出来、前記第１の電極にもはや前記電圧信
号が存在しない第２の時刻に、前記第２の基準電圧が前
記第２の電極から隔離され、前記第１の電極に電圧信号
が存在しないことに応答して、前記第２の電極の電圧が
前記電圧信号の分だけ低下するスキャナ。

（８） 第（１）項に記載したスキャナに於いて、夫々
の段のポートが、前記前段からの代わりに、作動信号源
から前記作動信号を受取るスキャナ。

（９） 第（８）項に記載したスキャナに於いて、更
に、前記前段からの作動信号を夫々の段に伝達する、夫
々の段に対する作動信号線と、該作動信号線に結合され
ていて、前記作動信号源から直接的に前記段に作動信号
を伝達する作動信号をスイッチとを有するスキャナ。

（10） 第（９）項に記載したスキャナに於いて、各々
の段に対する作動信号線と、各々の作動信号線に結合さ
れた夫々のスイッチと、該作動信号スイッチに結合され
ていて、選ばれた１つに対応するアドレスを受取ったこ
とに応答して、選ばれた１つのスイッチを作動する復号
器とを有するスキャナ。

（11） 第（１）項に記載したスキャナに於いて、第
１、第２及び第３のクロック信号線を有し、該第１のク
ロック信号線は第１のスキャナ段並びにその後３番目毎
のスキャナ段のクロック作用をする様に作用することが
出来、前記第２のクロック信号線は夫々の第１のスキャ
ナ段に隣接する複数個の第２のスキャナ段のクロック作
用をする様に作用することが出来、前記第３のクロック
信号線は夫々の第２のスキャナ段に隣接する複数個の第
３のスキャナ段のクロック作用をする様に作用すること
が出来、各々のスキャナ段が少なくとも１つの列に対応
しており、更に、第１、第２及び第３のセンス線と、夫
々の第１のスキャナ段によって作動可能であって、夫々
の記憶素子を前記第１のセンス線に結合する複数個の第
１のセンス線スイッチと、夫々の第２の段によって作動
可能であって、夫々の記憶素子を前記第２のセンス線に
結合する第２のセンス線スイッチと、夫々の第３の段に
よって作動可能であって、夫々の記憶素子を前記第３の
センス線に結合する第３のセンス線スイッチとを有し、
前記スキャナをRGB又は３相用に使うことが出来る様に
したスキャナ。

（12） 第（11）項に記載したスキャナに於いて、更
に、前記第１のセンス線に結合されていて、前記第１の
クロック信号以外のクロック信号線によって、記憶素子
が別のセンス線に結合されている間、前記第１のセンス
線をリセットする様に作動可能である第１のリセット回
路と、前記第２のセンス線に結合されていて、前記第２
のクロック信号以外のクロック信号によって、別の１つ
のセンス線が記憶素子に結合された時に、前記第２のセ
ンス線をリセットする様に作動し得る第２のリセット回
路と、前記第３のセンス線に結合されていて、前記第３
のクロック信号以外のクロック信号によって、別の１つ
のセンス線が記憶素子に結合されている間、前記第３の
センス線をリセットする様に作動し得る第３のリセット
回路とを有し、こうして循環的にセンス線を選ばれた記
憶素子に結合し、その後リセットすることが出来る様に
したスキャナ。

（13） 列に分けて配置された作像素子の作像装置アレ
イから信号を読取るスキャナに於いて、何れも出力を持
っていて、交互に直列に結合された複数個の第１及び第
２のスキャナ段を有し、各々の列が該列に対する列線に
選択的に結合される第１及び第２の記憶素子を持ち、該
第１の素子に記憶された信号を読取る為にスキャナの第
１のセンス線が設けられており、前記第２の記憶素子か
らの信号を読取る為にスキャナの第２のセンス線が設け
られており、更に、前記第１の記憶素子に対して設けら
れていて、第１の段の出力に応答して、第１の記憶素子
を前記第１のセンス線に結合する様に、第１のスキャナ
段によって作動し得る第１のセンス線スイッチと、夫々
の第２の段の出力に応答して、前記第２の記憶素子を前
記第２のセンス線に結合する第２のセンス線スイッチと
を有し、各段が前段及び後段に結合されており、各段
は、クロック信号を受取ったことに応答して、前記前段
からの作動信号を前記後段に伝搬させる様に作用するこ
とが出来、各段は予定の状態を持つ作動信号を受取った
ことに応答して、夫々のセンス線スイッチを作動し、更
に複数個のセンサ素子が前記列線に結合されており、１
番目のセンサ素子からの信号が前記第１の記憶素子に記
憶され、該１番目の組合わせとは異なる２番目の記憶素
子からの信号が前記第２の記憶素子に記憶され、前記第
２の段は第２のクロック信号を受取るクロック入力を持
ち、第２のクロック信号を受取ったことにより、前記第
２の段は、前記第１のセンス線スイッチの作動とは異な
る時刻に、夫々の第２のセンス線スイッチを作動し、こ
うして各列にある２つの素子からの信号を１つの読取期
間中に記憶して、その後読出すことが出来る様にしたス
キャナ。

（14） 列に分けて配置された作像素子の作像装置アレ
イから信号を読取るスキャナに於いて、夫々出力を持つ
複数個のスキャナ段が直列に結合され、各列は少なくと
も第１及び第２の記憶素子を持ち、各列に対する列線が
該列の作像素子に接続され、各々の記憶素子は前記列に
ある選ばれた作像素子からの信号を記憶する様になって
おり、前記第１の記憶素子は１番目の作像素子からの信
号を記憶する様に作用することが出来、前記第２の記憶
素子は２番目の作像素子からの信号を記憶する様に作用
することが出来、更に、スキャナに対する複数個のセン
ス線と、第１列の記憶素子を第１及び第２のセンス線に
結合する第１及び第２のセンス線スイッチとを有し、ス
キャナ段の出力は、予定の状態を持つ作動信号を受取っ
たことに応答して、前記第１及び第２のセンス線スイッ
チを作動して前記第１及び第２の記憶素子を前記第１及
び第２のセンス線に結合する様に作用することが出来、
各々のスキャナ段が前段及び後段に結合され、各段はク
ロック信号を受取ったことに応答して、前記前段からの
作動信号を前記後段に伝搬させる様に作用することが出
来、各段は前記予定の状態を持つ作動信号を受取ったこ
とに応答して、夫々のセンス線スイッチを作動し、この
為スキャナが該スキャナの周波数を２倍にせずに、カラ
ー情報を読出す様に適応し得るスキャナ。

（15） 入射光に応答して変化する電圧信号を発生する
センサ回路と、該センサ回路に結合されていて前記電圧
信号の少なくとも一部分を記憶する手段と、センス線
と、前記電圧信号の一部分を記憶する手段を前記センス
線に結合する様に作用し得る手段と、１つの段が前記結
合する手段を作動する出力を持つ様な複数個の段を有す
るスキャナとを有し、前段が前記１つの段に結合されて
いて、それに対して作動信号を送り出し、後段が前記１
つの段に結合されていて、それから作動信号を受取り、
前記１つの段がクロック入力を持ち、該１つの段は、前
記クロック入力にクロック信号を受取った時、前記前段
からの作動信号を前記後段に伝搬させる様に作用するこ
とが出来、前記１つの段は、予定の状態の作動信号を受
取ったこと及びクロック信号を受取ったことに応答し
て、前記センス線スイッチを作動する光を検出する装
置。

（16） 作像装置アレイにあるセンサ素子の複数個の列
を走査する水平スキャナに於いて、各段が夫々の列に対
して設けられている様な、直列に結合された、前記水平
スキャナの複数個のスキャナ段を有し、第１の段は第１
のクロック信号に対する端子に結合され、第２の段は前
記第１の段と交互に設けられていて、第２のクロック信
号に対する端子に結合されており、前記第１の段は何れ
も夫々の列を第１のセンス線に結合する様に作用するこ
とが出来、前記第２の段は何れも夫々の列を第２の列線
に結合する様に作用することが出来、前記第１及び第２
のクロック信号端子に夫々第１及び第２のクロック信号
が入力され、前記第１のクロック信号は選ばれた第１の
段を作動して、夫々の列からのセンサ信号を前記第１の
センス線に切換え、前記第２のクロック信号は選ばれた
第２の段を作動して夫々の列からのセンサ信号を前記第
２のセンス線に切換え、前記第１及び第２のセンス線に
対する第１及び第２のリセット回路が夫夫設けられ、前
記第１のクロック信号は、前記第１のセンス線にセンサ
信号が切替えられる間、前記第２のリセット回路を作動
して前記第２のセンス線をリセットし、前記第２のクロ
ック信号は、センサ信号が前記第２のセンス線に切換え
られる間、前記第１のリセット回路を作動して前記第１
のセンス線をリセットする水平スキャナ。

（17） 第（16）項に記載した水平スキャナに於いて、
前記第１及び第２のクロック信号が互いに位相外れであ
って、更に、前記第１及び第２のセンス線の端子に結合
されていて、前記第１及び第２のセンス線から受取った
信号を加算する加算器を有する水平スキャナ。

（18） 第（17）項に記載した水平スキャナに於いて、
前記加算器が高周波高調波を除く低域フィルタを有する
水平スキャナ。

（19） 第（16）項に記載した水平スキャナに於いて、
更に、前記第１のセンス線を基準電圧にリセットする第
１のリセット・スイッチと、前記第２のセンス線を前記
基準電圧にリセットする第２のリセット・スイッチと、
前記第１のリセット・スイッチを作動する第１のリセッ
ト・スイッチ駆動器と、前記第２のリセット・スイッチ
を作動する第２のリセット・スイッチ駆動器とを有し、
前記第１のリセット・スイッチ駆動器は、前記第２のク
ロック信号端子を第１のリセット・スイッチに結合する
交流結合素子、及び前記リセット・スイッチをターンオ
フする様に前記第１のクロック信号によって作動し得る
アース用スイッチで構成されており、前記第２のリセッ
ト・スイッチ駆動器は、前記第１のクロック信号端子を
前記第２のリセット・スイッチに結合する交流結合素
子、及び前記第２のリセット・スイッチをターンオフす
る様に前記第２のクロック信号によって作動し得るアー
ス用スイッチで構成されている水平スキャナ。

（20） 第（19）項に記載した水平スキャナに於いて、
各段が前段からの作動信号を受取る第１のトランジスタ
を有し、各々の段の交流結合素子が夫夫のクロック信号
を制御線に結合して、センス線スイッチを作動して夫々
の列を夫々のセンス線に結合し、各々のリセット・スイ
ッチ駆動器の交流結合素子は前記段の交流結合素子と同
様であり、前記アース用スイッチが前記段の第１のトラ
ンジスタと同様である水平スキャナ。

（21） 素子のアレイから信号を読取るスキャナの段に
於いて、選ばれた素子からの電圧信号を記憶する手段
と、前記電圧信号を記憶する手段からセンス線に転送す
るスイッチ手段と、スキャナ内の前段からの作動信号を
受取る手段と、該受取る手段に結合されていて、前記作
動信号を反転する第１の手段と、該第１の手段に結合さ
れていて、前記作動信号を再反転する第２の手段と、該
再反転した信号を後段に伝達する第３の手段と、前記第
１の手段が予定の状態を持つ作動信号を受取ったことに
応答して、前記スイッチ手段を作動する交流結合手段と
を有する段。

（22） 素子のアレイを読取る水平スキャナの段に於い
て、第１のトランジスタを有し、該第１のトランジスタ
の第１のゲートは前段からの作動信号を受取り、更に、
第１の節を有し、前記第１のトランジスタの電流通路
は、前記第１のゲートが第１の状態を持つ作動信号を受
取った時、前記第１の節を基準電圧に結合する様に作用
することが出来、更に、前記第１の節に接続された出力
線及び結合キャパシタと、選ばれたアレイの素子からの
電圧信号を記憶する記憶素子と、センス線と、前記記憶
素子を前記センス線に接続する電流通路を持つセンス線
スイッチとを有し、該センス線スイッチのゲートが前記
出力線に接続され、前記結合キャパシタからのパルス信
号は、前記第１のゲートが第２の状態を持つ作動信号を
受取ったことに応答して、前記センス線スイッチのゲー
トを作動し、更に、第２のトランジスタを有し、該第２
のトランジスタのゲートは前記第１の節に接続されてい
て、反転された作動信号を受取り、該第２のトランジス
タが再反転作動信号を出力し、更に、前記再反転作動信
号を受取る第３のトランジスタを有し、該第３のトラン
ジスタはクロック信号線に結合された第３のゲート、及
びクロック信号を前記第３のゲートが受取ったことに応
答して、再反転作動信号を前記段の作動信号出力に伝達
する電流通路を持っている水平スキャナの段。

（23） 列に分けて配置された複数個の素子で構成され
るアレイからの信号を出力する方法に於いて、アレイの
複数個の選ばれた素子の各々に対し、該アレイの素子か
らの電圧信号を記憶素子に記憶し、夫々の列に対応する
段を持つ複数個のスキャナ段で構成された水平スキャナ
に作動信号を入力し、該作動信号を相次ぐスキャナ段に
伝搬させ、各段で、前記作動信号に応答して夫々の列を
センス線に接続する工程を含む方法。

（24） 第（23）項に記載した方法に於いて、更に、作
動信号を伝搬させ、少なくとも１つのクロック信号に応
答して列を接続する工程を含む方法。

（25） 第（24）項に記載した方法に於いて、更に、各
々の段に対し、クロック信号を交流結合素子に印加し、
作動信号を受取ったことに応答して、交流結合素子から
のパルス信号をセンス線スイッチに送り出し、該パルス
信号に応答して、夫々の記憶素子とセンス線の間にある
センス線スイッチを閉じる工程を含む方法。

（26） 第（24）項に記載した方法に於いて、更に、水
平スキャナの複数個の第１の段のクロック作用を第１の
時刻に行ない、該第１のスキャナ段と交互に設けられた
複数個の第２のスキャナ段のクロック作用を第２の時刻
に第２のクロック信号を用いて行ない、選ばれた第１の
スキャナ段が前記作動信号を受取ったことに応答して、
該選ばれた第１のスキャナ段に対応する選ばれた第１の
記憶素子を第１のセンス線に接続し、選ばれた第２のス
キャナ段が前記作動信号を受取ったことに応答して、該
選ばれた第２のスキャナ段に対応する選ばれた第２の記
憶素子を第２のセンス線に接続し、選ばれた第２の記憶
素子を第２のセンス線に接続する間、第２のクロック信
号を使って第１のセンス線をリセットし、選ばれた第１
の記憶素子が第１のセンス線に接続される間、第１のク
ロック信号を使って第２のセンス線をリセットする工程
を含む方法。

（27） 第（24）項に記載した方法に於いて、第１の時
刻に第１のクロック信号を用いて水平スキャナの複数個
の第１の段のクロック作用を行ない、第２の時刻に、第
２のクロック信号を用いて、前記第１のスキャナ段に隣
接する複数個の第２のスキャナ段のクロック作用を行な
い、第３の時刻に第３のクロック信号を用いて、前記第
２のスキャナ段に隣接する複数個の第３のスキャナ段の
クロック作用を行ない、選ばれた第１のスキャナ段が作
動信号を受取ったことに応答して、選ばれた第１のスキ
ャナ段に対応する選ばれた第１の記憶素子を第１のセン
ス線に接続し、選ばれた第２の段が作動信号を受取った
ことに応答して、選ばれた第２のスキャナ段に対応する
選ばれた第２の記憶素子を第２のセンス線に接続し、選
ばれた第３の段が作動信号を受取ったことに応答して、
選ばれた第３のスキャナ段に対応する選ばれた第３の記
憶素子を第３のセンス線に接続し、第１の記憶素子以外
の選ばれた記憶素子が別のセンス線に接続される間、第
１のクロック信号以外のクロック信号を用いて、少なく
とも第１のセンス線をリセットし、別の選ばれた記憶素
子が別のセンス線に接続される間、第２のクロック信号
以外のクロック信号を用いて、少なくとも第２のセンス
線をリセットし、選ばれた別の記憶素子が更に別のセン
ス線に接続される間、第３のクロック信号以外のクロッ
ク信号を用いて少なくとも第３のセンス線をリセットす
る工程を含む方法。

（28） 第（24）項に記載した方法に於いて、作動信号
をスキャナの第１の段に入力し、該作動信号は第１の段
を作動する為の第１の状態及び第１の段を作動しない為
の第２の状態を持っており、クロック信号を第１の段に
入力し、作動信号が第２の状態にあることに応答して、
前記クロック信号を基準電圧に短絡し、作動信号が第１
の状態にあることに応答して、信号をセンス線スイッチ
ング・トランジスタのゲートに印加し、クロック信号を
用いて、作動信号を２回反転し、クロック信号を用いて
転送スイッチを作動して、２回反転した作動信号を次の
段に転送する工程を含む方法。

（29） 第（28）項に記載した方法に於いて、クロック
信号を第１の段の交流結合素子に印加し、該交流素子か
らパルス状信号を発生し、作動信号が第２の状態にある
ことに応答して、前記パルス状信号を基準電圧に短絡
し、作動信号が第１の状態にあることに応答して、前記
パルス状信号をセンス線スイッチング・トランジスタの
ゲートに印加する工程を含む方法。

（30） 水平スキャナ30がセンサ・アレイ12と共にチッ
プ上に形成される。スキャナは複数個の段114,116を持
ち、その各々は４つのトランジスタ132,122,140,118だ
けを持つことが好ましい。一実施例では、２重センス線
50,52を設け、クロック信号（φ₁，φ₂）を使って一方
のセンス線50をアドレスすると共に、リセット回路32に
よって他方のセンス線52をリセットする様なクロック方
式を使う。この発明のスキャナ30は、電子式ズーム及び
パン動作の特徴を持つ作像装置に使う様に適応すること
が出来ると共に、２線読取、３相（RGB）読取及び多相
読取の用途にも適応し得る。

【図面の簡単な説明】

第１図はこの発明の水平スキャナを用いた作像装置アレ
イの簡略平面図で、チップ上の考えられる１つのアーキ
テクチュアの配置を示している。第２図は第１図に示し
たセンサ・アレイ及び水平スキャナの小さな一部分の回
路図、第３図は第１図及び第２図に示した回路に使うク
ロック波形を示す時間線図、第４図はこの発明の水平ス
キャナ及びアレイの一部分の簡略回路図で、特にリセッ
ト及びセンス線バッファ回路を示す。第５図は第４図に
示す回路の動作を表わす時間線図、第６図はこの発明の
水平スキャナの別の実施例のブロック図で、これは特に
電子式ズーム及びパン動作に適している。第７図はNTSC
基準による２線読取を示す略図、第８図は２線読取に適
したこの発明の別の実施例の回路図、第９図は２線読取
に適したこの発明の更に別の実施例の回路図、第10図は
３相又はRGB読取に適したこの発明の実施例の回路図で
ある。 主な符号の説明 44:クロック線 50,52:センス線 70:電圧変調センサ素子 71,151:列 108:記憶キャパシタ 112:センス線スイッチング・トランジスタ 114,116:スキャナ段

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】列に配置された作像素子のアレイから信号
   を読み出すスキャナにおいて、 直列に結合された複数のスキャナ段であって、それぞれ
   の前記スキャナ段は出力を有し、 それぞれの前記列について節と基準電圧の間に接続され
   た記憶キャパシタと、 それぞれの前記列について選択された作像素子であっ
   て、前記選択された作像素子上に光入射の働きにつれて
   変化する電圧信号を生じ、 前記作像素子に結合され、かつ前記電圧信号の一部をサ
   ンプリングおよび保持するように前記節に選択的に結合
   されたサンプリングキャパシタであって、予め定められ
   た前記サンプリングキャパシタのキャパシタンスは前記
   記憶キャパシタのキャパシタンスに対し比較的大きく、 前記列から信号を読み出すために設けた前記スキャナ段
   の少なくとも一つのセンス線と、 それぞれの前記列に設けたスイッチングトランジスタで
   あって、前記記憶キャパシタがそれぞれの前記スキャナ
   段のクロック信号入力に応答して前記センス線に結合す
   るように作動可能であり、 前段の前記スキャナ段から作動信号を受けるように結合
   した第１のインバータを有するそれぞれの前記スキャナ
   段であって、前記第１のインバータは前記クロック信号
   に応答して反転作動信号を出力し、 前記反転作動信号を受けるように前記第１のインバータ
   に結合した第２のインバータであって、前記第２のイン
   バータは前記作動信号を出力し、 前記クロック信号に応答して前記第２のインバータを次
   のスキャナ段を作動可能に結合するスイッチと、 前記前段のスキャナ段の作動信号を受けた前記第１のイ
   ンバータに応答して前記クロック信号を前記出力に作動
   可能に結合する交流結合器と、を備えたスキャナ。
2. 【請求項２】特許請求の範囲第１項に記載のスキャナに
   おいて、前記サンプリングキャパシタは第１および第２
   の電極を有し、前記第２の電極に選択的に第２の基準電
   圧が結合され、前記第１の電極に前記選択された作像素
   子が結合され、前記電圧信号が前記第１の電極に在ると
   きに前記第２の基準電圧が前記第１の電極を第１の時間
   でクランプするように作動可能であり、前記電圧信号が
   前記第１の電極に無いときに前記第２の基準電圧が前記
   第２の電極から第２の時間で分離され、前記第２の電極
   の電圧は前記第１の電極に前記電圧信号が無いことに応
   答して前記電圧信号の大きさにより降下する。
3. 【請求項３】特許請求の範囲第１項に記載のスキャナに
   おいて、それぞれの前記スキャナ段のポートは、前記前
   段のスキャナ段に代わって作動信号源から前記作動信号
   を受ける。
4. 【請求項４】特許請求の範囲第１項に記載のスキャナに
   おいて、第１、第２および第３のクロック信号線を有
   し、前記第１のクロック信号線は第１のスキャナ段なら
   びに第３のスキャナ段の次の第１のスキャナ段のクロッ
   ク作用を可能とし、前記第２のクロック信号線はそれぞ
   れの前記第１のスキャナ段に隣り合った複数の第２のス
   キャナ段のクロック作用を可能とし、前記第３のクロッ
   ク信号線はそれぞれの前記第２のスキャナ段に隣り合っ
   た複数の第３のスキャナ段のクロック作用を可能とし、
   それぞれの前記スキャナ段は少なくとも一つの前記列に
   対応し、 第１、第２、および第３のセンス線を有し、前記第１の
   センス線にそれぞれ前記記憶素子を結合するようにそれ
   ぞれの前記第１のスキャナ段により作動可能な複数の第
   １のセンス線スイッチと、前記第２のセンス線にそれぞ
   れの前記記憶素子を結合するようにそれぞれの前記第２
   のスキャナ段により作動可能な複数の第２のセンス線ス
   イッチと、前記第３のセンス線にそれぞれの前記記憶素
   子を結合するようにそれぞれの前記第３のスキャナ段に
   より作動可能な複数の第３のセンス線スイッチと、を備
   え、それぞれの前記スキャナ段をRGBおよび３相用に使
   用可能である。