JP3006216B2 - ２次元密着型イメージセンサ及びその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ、スキャ
ナ又は光学式文字読み取り装置等に用いられる２次元密
着型イメージセンサに係り、特に駆動用ＩＣの個数を少
なくすることができ、また画像を正確に読み取ることが
できる２次元密着型イメージセンサ及びその駆動方法に
関する。

【０００２】

【従来の技術】従来の２次元密着型イメージセンサとし
ては、図５の等価回路図に示すようなものがあった。イ
メージセンサの構成単位であるセンサ部は、透明な基板
１上に形成された光電変換部である受光素子（フォトダ
イオード）２、スイッチング素子である薄膜トランジス
タ（ＴＦＴ）３及び採光部とから成り、このセンサ部が
行方向と列方向の２次元のマトリクス状に配置されてセ
ンサ部エリアを形成している。

【０００３】各センサ部の受光素子２の透明電極は薄膜
トランジスタ３のドレイン電極に接続されている。ま
た、各薄膜トランジスタのゲート電極は行毎に共通のゲ
ート線１３に接続され、ゲート線１３は行毎に薄膜トラ
ンジスタのＯＮ／ＯＦＦを制御するシフトレジスタ７に
接続されている。そして、各薄膜トランジスタ３のソー
ス電極は列毎に共通のデータ線１４に接続され、更にデ
ータ線１４は電荷を読み取るアナログマルチプレクサ８
に接続されている。

【０００４】上記構成のイメージセンサにおいて、原稿
面からの反射光の光量に応じて受光素子２で発生した電
荷は、薄膜トランジスタ３のＯＮ／ＯＦＦにより行毎に
順次アナログマルチプレクサ８に転送されて読み出さ
れ、画像信号として出力されるようになっていた（特開
昭６４−６２９８０号公報参照）。

【０００５】上記従来の２次元密着型イメージセンサに
おいては、行毎にＴＦＴを制御するゲート線１３はシフ
トレジスタ７の端子と１対１対応しているので、ゲート
線１３の本数だけシフトレジスタ７の端子が必要であ
り、また、共通のゲート線１３の動作によりセンサ部で
発生した電荷を一度にアナログマルチプレクサ８に読み
出すようにしているため、データ線１４の本数だけアナ
ログマルチプレクサ８の端子が必要となっていた。

【０００６】例えば、ゲート線がＭ本、データ線がＮ本
で構成されるＭ行×Ｎ列の２次元密着型イメージセンサ
の場合、端子数ｍのシフトレジスタと端子数ｎのアナロ
グマルチプレクサを用いると、少なくともＭ／ｍ個のシ
フトレジスタとＮ／ｎ個のアナログマルチプレクサが必
要となる。

【０００７】Ｍ≦ｍ、Ｎ≦ｎの場合はシフトレジスタ、
アナログマルチプレクサ共に１個で２次元密着型イメー
ジセンサを構成することが可能であるが、読み取り範囲
を広くするためにセンサ部エリアを大きくすることにな
ると、例えば、Ｍ＝１０ｍ、Ｎ＝１０ｎの場合は、シフ
トレジスタが１０個、アナログマルチプレクサが１０個
必要となり、コスト高となっていた。

【０００８】次に、２次元密着型イメージセンサにおけ
る副走査方向の残像について、図６及び図７を使い、フ
ォトダイオードと薄膜トランジスタで構成されたイメー
ジセンサの駆動方法を例にとって説明する。但し、以下
説明する容量分割は、残像発生の主原因の１つではある
が、それが全てということはない。尚、フォトダイオー
ドとブロッキングダイオードで構成されたイメージセン
サにおいても同様の説明ができる。

【０００９】図６は、上記イメージセンサの１画素の等
価回路図であり、図７は１画素の光検出のタイミングを
示した図である。逆バイアス電圧（ＶB ）が印加された
フォトダイオード（ＰＤ）に、光が照射されると、光電
流ｉp が発生し、ＰＤ側の容量であるフォトダイオード
容量（ＣPD）、付加容量（ＣADD ）及び薄膜トランジス
タ（ＴＦＴ）のオーバーラップ容量（ＣGD）に光電流が
供給される。そして、ＰＤ側の容量に一定時間蓄積され
た電荷は、スイッチング素子であるＴＦＴをオンするこ
とにより、信号線側の容量である信号線容量（ＣL ）と
ＴＦＴのオーバーラップ容量（ＣGS）に転送される。

【００１０】アナログマルチプレクサの信号入力は、電
位検出方式によりハイインピーダンスとしているため、
電荷はすべて回路中の容量に蓄積される。すなわち、Ｐ
Ｄ側の容量と信号線側の容量との間で、電荷の再配分が
行われることになる。そして、転送終了後の信号線側の
電位（ＶL ）を検出した後、次の行のＰＤの電荷を転送
するために、リセットスイッチにより電荷をリセットす
る。

【００１１】電荷転送に関する基本的特性について、数
１の式（１）〜式（７）を使って説明する。

【００１２】

【数１】

【００１３】ここで、Ｔtrans は転送時間、Ｔstorage
は蓄積時間、ＶPOとＶLOはリセット時のＰＤ側の電位と
信号線側の電位であり、ｎp は光量である。また、ＶP
はＰＤ側の電位、ＶL は信号線側の電位であり、これら
はＴＦＴからみるとそれぞれドレイン電位、ソース電位
に相当し、式（７）の光電流ｉdsと関係している。

【００１４】式（１）のＶPPは式（５）で表され、転送
直前のＰＤ側の電位である。ΔＶP、ΔＶL は、それぞ
れ式（３）、式（４）で表され、ＴＦＴのゲートがオン
になるときに生じるフィードスルーにより上昇するＰＤ
側と信号線側の電位である。式（６）、式（７）のＦ1
、Ｆ2 は時間と共に変化するＶPP、ＶP 、ＶL を表す
関数であり、ＰＤ特性やＴＦＴ特性により決定されるも
のである。

【００１５】電荷の転送は、ＴＦＴを挟んでＶP ＝ＶL
になるまで行われる。フィードスルーを省略して、ＰＤ
側の蓄積電荷量Ｑ0 、転送電荷量ΔＱを考えると、式
（１）、式（２）とＶP ＝ＶL より、数２に示す式
（８）が導かれる。また、信号線側に転送される電荷と
ＰＤ側の蓄積電荷との比ηは、式（９）で表され、ＰＤ
側に残る電荷の割合、すなわち残留電荷率ζは式（１
０）で表される。そして、蓄積過程で発生した光電流ｉ
p と転送過程で移動した光電流ｉdsとの関係から式（１
１）に示す比ηtransient が求められる。

【００１６】

【数２】

【００１７】次に、複数回のスキャンを行った場合につ
いて、簡単なモデルを用いて説明する。光を照射した状
態（photo ）でｎ回スキャンし、光を照射しない状態
（dark）でｍ回スキャンするというphpto とdarkの繰り
返しについて考える。

【００１８】まず、darkからphoto に変化する場合を考
えると、第１回目のスキャンで蓄積されている電荷Ｑ1
は、Ｑ1 ＝Ｑp ＋Ｑi で表される。ここで、Ｑp は１回
のスキャンで蓄積される電荷量、Ｑi はそれまでの残留
電荷である。そのときに信号線側に転送される電荷ＱP1
とＰＤ側に残る電荷ＱR1は、ＱP1＝ηＱ1 ＝η（ＱP＋
Ｑi ）、ＱR1＝ζＱ1 ＝ζ（ＱP＋Ｑi ）で表される。

【００１９】同様にして第２回目のスキャンを考える
と、蓄積されている電荷Ｑ2 、転送される電荷ＱP2、残
留電荷ＱR2は、それぞれ、 Ｑ2 ＝Ｑp ＋ＱR1＝（１＋ζ）ＱP ＋ζＱi ＱP2＝η（（１＋ζ）ＱP ＋ζＱi ） ＱR2＝ζ（（１＋ζ）ＱP ＋ζＱi ） で表される。以下同様にして、第ｎ回目のスキャンにお
けるＱn 、ＱPn、ＱRnは、数３の式（１２）、（１
３）、（１４）で表すことができる。

【００２０】

【数３】

【００２１】また、photo からdarkに変化する場合は、
第ｍ回目のスキャンのとき、転送される前にＰＤ側に蓄
積されている電荷は、数４の式（１５）で表される。そ
のときに、信号線側に転送される電荷ｑDmとＰＤ側に残
る電荷ｑRmは、それぞれ、式（１６）、式（１７）とな
る。

【００２２】

【数４】

【００２３】全スキャンphoto 状態の場合において、Ｐ
Ｄ側に蓄積されている電荷Ｑｐは、式（１３）のＱｐn
より、数５に示すようにｎ→∞として式（１８）のよう
になる。また、全スキャンdark状態の場合において、信
号線側に転送される電荷ｑDは式（１６）のｑD m よ
り、数５に示すようにｍ→∞、ｎ＝０であるから、式
（１９）で表される。

【００２４】

【数５】

【００２５】容量分割比は、各スキャンの信号線側に転
送される電荷をＱP −ｑD で規格化すれば良い。darkか
らphoto に変化したときの容量分割比ｇｈｏｓｔPnは、
式（２０）で表され、photo からdarkに変化したときの
容量分割比ｇｈｏｓｔdmは、数６の式（２１）で表され
る。式（２０）、（２１）で表されるのが、副走査方向
の残像である。

【００２６】

【数６】

【００２７】このように、受光素子側と信号線側との容
量の比によって、受光素子で発生した電荷が再配分さ
れ、受光素子側に電荷が残り、残像となる。残留電荷が
ある状態で次の原稿を読むと、残留電荷に加えて、新た
な原稿に対応した電荷が発生するので、正確な画像信号
が得られなかった。

【００２８】従来は、残留電荷による副走査方向の残像
をなくす方法として、各画素にリセットＴＦＴを設け、
一回スキャンした後にリセットＴＦＴをオンして受光素
子側の電荷をゼロにしてから次のスキャンを行う方法が
あった。この方法を実現するための２次元密着型イメー
ジセンサの等価回路図を図８に示しておく。

【００２９】

【発明が解決しようとする課題】しかしながら、上記従
来の２次元密着型イメージセンサでは、センサ部エリア
を大きくし、画素数を増やそうとすると、シフトレジス
タやアナログマルチプレクサが多数必要となり、コスト
高となってしまうとの問題点があった。

【００３０】また、残留電荷をなくすために、従来のリ
セットＴＦＴを設ける２次元密着型イメージセンサで
は、１画素中に更にリセット用のＴＦＴを設けなければ
ならないため、十分な受光面積が確保できず、感度や解
像度が低下し、また製造工程における歩留まりが低下す
るとの問題点があった。

【００３１】更に、残留電荷をなくすための上記２つの
方法ともに電荷をリセットしてdark状態にしているの
で、次にphoto 状態の原稿を読んだ場合、容量分割比に
したがって実際にフォトダイオ−ドに蓄積されている電
荷よりも少ない電荷しか信号線側の容量に転送されず、
ダイナミックレンジが小さくなってしまうとの問題点が
あった。

【００３２】本発明は上記実情に鑑みて為されたもの
で、読取り範囲を広くしても少数の駆動用ＩＣで駆動で
き、正確な画像信号を得ることができる２次元密着型イ
メ−ジセンサ及びその駆動方法を提供することを目的と
する。

【００３３】

【課題を解決するための手段】上記目的を達成するため
請求項１記載の発明は、主走査方向と副走査方向に２次
元のマトリクス状に配置された複数の画素の受光素子
と、前記受光素子にそれぞれ接続して前記受光素子で発
生した電荷を転送する画素毎の電荷転送用スイッチング
素子と、前記画素毎の電荷転送用スイッチング素子に接
続して主走査方向毎に共通するゲート線と、前記画素毎
の電荷転送用スイッチング素子に接続して副走査方向毎
に共通するデータ線とを有する２次元密着型イメージセ
ンサにおいて、次の各構成を設けたことを特徴としてい
る。前記各データ線にそれぞれ接続され前記受光素子で
発生した電荷が転送される第１の負荷容量。前記第１の
負荷容量に転送された電荷を主走査方向に複数の前記受
光素子を１データブロックとして前記データブロック単
位に転送する複数のデータブロック選択用スイッチング
素子。前記データブロック選択用スイッチング素子を前
記データブロック単位にオン・オフ制御するデータブロ
ック選択用シフトレジスタ。１データブロックの受光素
子数に対応し転送用の第２の負荷容量を有する共通信号
線。前記各共通信号線と各データブロック選択用スイッ
チング素子とをマトリクス状に接続する多層配線。前記
共通信号線の電位を画像信号として出力するアナログマ
ルチプレクサ。

【００３４】請求項２記載の発明は、請求項１記載の２
次元密着型イメージセンサにおいて、次の各構成を設け
たことを特徴としている。各ゲート線にそれぞれ接続
し、副走査方向に複数の前記ゲート線を１ゲートブロッ
クとして前記ゲートブロック単位にオン・オフの制御が
なされる複数のゲートブロック選択用スイッチング素
子。前記ゲートブロック選択用スイッチング素子に一定
電圧を前記ゲートブロック内の前記ゲート線毎に印加す
るゲート線選択用シフトレジスタ。前記ゲートブロック
選択用スイッチング素子のオン・オフを前記ゲートブロ
ック単位に制御するゲートブロック選択用シフトレジス
タ。

【００３５】請求項３記載の発明は、請求項１又は請求
項２記載の２次元密着型イメージセンサにおいて、受光
素子部分及び画素毎の電荷転送用スイッチング素子の構
成が２個のダイオードを極性を逆向きに直列に接続し、
一方をフォトダイオード、他方をブロッキングダイオー
ドとしたことを特徴としている。

【００３６】請求項４記載の発明は、主走査方向と副走
査方向に２次元のマトリクス状に配置された複数の画素
の受光素子と、前記受光素子にそれぞれ接続して前記受
光素子で発生した電荷を転送する画素毎の電荷転送用ス
イッチング素子と、前記画素毎の電荷転送用スイッチン
グ素子に接続して主走査方向毎に共通するゲート線と、
前記画素毎の電荷転送用スイッチング素子に接続して副
走査方向毎に共通するデータ線とを有し、前記電荷転送
用スイッチング素子を主走査方向の列毎にオン・オフ制
御し、前記受光素子で発生した電荷を前記各データ線が
有する負荷容量に転送し、データ線の電位を画像信号と
して時系列に出力する２次元密着型イメージセンサの駆
動方法において、同一の画像に対して複数回のスキャン
を行って空読みした後に画像信号を出力するスキャンを
行うことを特徴としている。

【００３７】請求項５記載の発明は、請求項１又は請求
項２又は請求項３記載の２次元密着型イメージセンサの
駆動方法において、同一の画像に対して複数回のスキャ
ンを行って空読みした後に画像信号を出力するスキャン
を行うことを特徴としている。

【００３８】

【作用】請求項１記載の発明によれば、主走査方向と副
走査方向にマトリック状に配列された複数の画素の受光
素子と、受光素子にそれぞれ接続する画素毎の電荷転送
用スイッチング素子とが形成され、副走査方向の画素毎
の電荷転送用スイッチング素子に共通に接続するデータ
線を主走査方向に複数本の単位として１データブロック
とし、各データ線に第１の負荷容量とブロック選択用ス
イッチング素子とを設け、データブロック単位にブロッ
ク選択用スイッチング素子を制御するシフトレジスタを
設け、各ブロック選択用スイッチング素子を多層配線を
介して共通信号線に接続し、該共通信号線に第２の負荷
容量を設けた２次元密着型イメージセンサとしているの
で、受光素子で発生した電荷をデータブロック単位に共
通信号線の第２の負荷容量に転送し、この共通信号線の
電位を１個のアナログマルチプレクサで順次読み出すこ
とができるため、読み取り面積を広くしてもアナログマ
ルチプレクサの数を大幅に少なくすることができ、コス
トを低減することができる。

【００３９】請求項２記載の発明によれば、請求項１記
載の２次元密着型イメージセンサにおいて、副走査方向
の複数のゲート線を１ゲートブロックとして、各ゲート
線にゲートブロック選択用スイッチング素子を設け、ゲ
ートブロック選択用スイッチング素子をゲートブロック
毎に制御するゲ−トブロック選択用シフトレジスタと、
ゲートブロック内の各ゲート線毎に一定電圧を印加する
ゲ−ト線選択用シフトレジスタとを設けた２次元密着型
イメージセンサとしているので、ゲ−トブロック選択用
シフトレジスタとゲ−ト線選択用シフトレジスタとの２
個のシフトレジスタでゲートブロックを順次選択して、
ブロック内のゲート線を介して主走査方向の１行全ての
画素毎の電荷転送用スイッチング素子をＯＮ／ＯＦＦさ
せて画像信号を読み取ることができるため、読み取り面
積を広くしても少数のシフトレジスタで駆動させること
ができ、コストを低減することができる。

【００４０】請求項３記載の発明によれば、請求項１、
請求項２記載の２次元密着型イメージセンサにおいて、
受光素子と画素毎の電荷転送用スイッチング素子の構成
を２個のダイオ−ドを極性を逆向きに直列に接続して、
フォトダイオ−ドとブロッキングダイオ−ドの２次元密
着型イメージセンサとしているので、請求項１、請求項
２記載の２次元密着型イメージセンサと同様に読み取り
面積を広くしてもアナログマルチプレクサ及びシフトレ
ジスタの数を減少させることができ、コストを低減する
ことができる。

【００４１】請求項４記載の発明によれば、主走査方向
と副走査方向にマトリック状に配列された複数の画素の
受光素子と、受光素子にそれぞれ接続する画素毎の電荷
転送用スイッチング素子とが形成された２次元密着型イ
メージセンサの駆動方法において、同一の画像に対して
数回のスキャンを行って空読みし、空読み後に画像信号
を出力するスキャンを行うようにしているので、副走査
方向の残像をなくして正確な画像信号を出力できる。

【００４２】請求項５記載の発明によれば、請求項１、
請求項２、請求項３記載の２次元密着型イメージセンサ
の駆動方法において、同一の画像に対して数回のスキャ
ンを行って空読みし、空読み後に画像信号を出力するス
キャンを行うようにしているので、副走査方向の残像を
なくして正確な画像信号を出力できる。

【００４３】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係る２次元密
着型イメージセンサの等価回路図であり、図２は、セン
サ部エリアの一部の平面説明図であり、図３は、図２の
Ａ−Ａ′部分の断面説明図である。

【００４４】図１に示すように、本実施例の２次元密着
型イメージセンサは、ガラス等の絶縁性の基板１上に主
走査方向に形成されたｎ個の受光素子（フォトダイオー
ド）２を１データブロックとして、このデ−タブロック
がＮ個主走査方向に配置されて１行の受光素子アレイが
形成され、また副走査方向に連続して平行に前記受光素
子アレイをｍ行配置して１ゲートブロックとし、このゲ
ートブロックが副走査方向にＭ個形成されて、複数の受
光素子Ｐi,j,k,l (i=1〜M, j=1〜m, k=1〜N, l=1〜n)が
構成されている。

【００４５】センサ部エリアを構成する２次元のマトリ
クス状に配置された複数の受光素子Ｐi,j,k,l について
説明すると、１行にはＮ個のブロック（デ−タブロッ
ク）が存在し、１デ−タブロックには、ｎ個の受光素子
が存在している。また、１列にはＭ個のブロック（ゲ−
トブロック）が存在し、１ゲ−トブロックには、ｍ個の
受光素子が存在している。従って、（Ｍ×ｍ）行×（Ｎ
×ｎ）列の２次元のマトリクス状に受光素子が配置され
たものとなっている。

【００４６】各センサ部（画素）は、図１、図２及び図
３に示すように、光電変換部である受光素子２、すなわ
ちＰi,j,k,l (i=1〜M, j=1〜m, k=1〜N, l=1〜n)とスイ
ッチング素子である薄膜トランジスタ３、すなわちＴi,
j,k,l (i=1〜M, j=1〜m, k=1〜N, l=1〜n)及び採光部１
２から構成されている。

【００４７】そして、受光素子２の透明電極２３は画素
毎に電荷転送する薄膜トランジスタ３のドレイン電極３
０に接続され、薄膜トランジスタ３のゲート電極２４は
行毎に共通のゲート線１３に、ソース電極３１は列毎に
共通のデータ線１４に接続されている。

【００４８】各ゲート線１３は、ゲートブロック選択用
の薄膜トランジスタ９、すなわちＴＧi,j (i=1〜M, j=1
〜m)のソース電極に接続され、ゲートブロック選択用薄
膜トランジスタ９のドレイン電極は、ゲートブロック内
の番号毎に対応するｍ本の共通の配線を介して、ゲート
選択用のシフトレジスタ７ｂに接続されている。つま
り、ゲート選択用のシフトレジスタ７ｂに接続する配線
は、マトリックス状の多層配線構造となっている。そし
て、各ゲートブロック選択用薄膜トランジスタ９のゲー
ト電極は、ゲートブロック毎の共通の配線を介してゲー
トブロック選択用のシフトレジスタ７ａに接続されてい
る。

【００４９】各デ−タ線１４のアナログマルチプレクサ
８側には、ｎ個を１ブロックとし、Ｎブロックから成る
負荷容量６ａＣL k,l (k=1〜N, l=1〜n)が形成されてい
る。この負荷容量６ａは、列方向に配置された受光素子
で発生した電荷が各デ−タ線を介して転送されるもので
ある。

【００５０】また、各データ線１４の最終端は、データ
ブロック選択用の薄膜トランジスタ１０、すなわちＴＤ
k,l (k=1〜N, l=1〜n)のドレイン電極に接続され、薄膜
トランジスタ１０のソース電極はマトリクス状の多層配
線４に接続され、多層配線４はデータブロック内の番号
毎に対応するｎ本の共通信号線５に接続されている。各
共通信号線５には負荷容量６ｂＣl (l=1〜n)が設けられ
ており、更に、ｎ個のアナログスイッチを有し電荷を読
み取るアナログマルチプレクサ８に接続されている。

【００５１】そして、各データブロック選択用薄膜トラ
ンジスタ１０のゲート電極は、データブロック毎の共通
の配線を介してデータブロック選択用のシフトレジスタ
７ｃに接続されている。また、マトリクス状の多層配線
４の交差部には、クロストーク防止のため、シールド部
材を設けている。

【００５２】次に、本実施例におけるセンサ部の受光素
子と薄膜トランジスタの具体的構成について、図２の平
面説明図及び図２のＡ−Ａ′部分の断面説明図である図
３を使って説明する。尚、ブロック選択用の薄膜トラン
ジスタもセンサ部のものと同様の構成となっている。

【００５３】図２に示すように、位置画素内には、光電
変換部の受光素子２と、電荷転送用のスイッチング素子
の薄膜トランジスタ（ＴＦＴ）３と、基板１の裏面から
光を取り入れる採光部１２とから構成されている。

【００５４】受光素子２は、図３の断面説明図に示すよ
うに、ガラス等の絶縁性の基板１上に窒化シリコン（Ｓ
ｉＮx ）、水素化アモルファスシリコン（ａ−Ｓｉ：
Ｈ）、ｎ+ 水素化アモルファスシリコン（ｎ+ ａ−Ｓ
ｉ：Ｈ）、を順次積層して、その上に形成された下部共
通電極となるクロム（Ｃｒ）等による金属電極２１と、
各受光素子毎に分割形成されたｐ−ｉ−ｎ型の水素化ア
モルファスシリコン（ｐ−ｉ−ｎ型ａ−Ｓｉ：Ｈ）から
成る光導電層２２と、同様に分割形成された酸化インジ
ウム・スズ（ＩＴＯ）等から成る上部透明電極２３とが
順次積層するサンドイッチ型を構成している。

【００５５】尚、図２に示すように、下部の金属電極２
１は列方向に連続的に形成され、金属電極２１の上に光
導電層２２が離散的に分割して形成され、上部透明電極
２３も同様に離散的に分割して個別電極となるよう形成
されている。

【００５６】また、薄膜トランジスタの構成は、図２に
示すように、前記基板１上にゲート電極２４としてのク
ロム（Ｃｒ1 ）層、ゲート絶縁層２５としてのシリコン
窒化膜（ＳｉＮx ）、半導体活性層２６としてのａ−Ｓ
ｉ：Ｈ層、ゲート電極２４に対向するよう設けられたト
ップ絶縁層２７としてのシリコン窒化膜、オーミックコ
ンタクト層２８としてのｎ+ ａ−Ｓｉ：Ｈ）層、ドレイ
ン電極３０とソース電極３１としてのクロム（Ｃｒ2 ）
層、その上に絶縁層としてポリイミド層３２、更にその
上に配線層３３またはトップ絶縁層２７の上部において
はａ−Ｓｉ：Ｈ層の遮光用としてのアルミニウム（Ａ
ｌ）の遮光層３３′とを順次積層した逆スタガ構造のト
ランジスタである。

【００５７】次に本実施例のイメージセンサの製造方法
について説明する。ガラス等の透明基板１上にＣｒ1 を
ＤＣマグネトロンスパッタ法にて５００〜１０００オン
グストロームの膜厚で着膜し、フォトリソエッチングに
て所望の形状にパターニングして薄膜トランジスタのゲ
ート電極２４を形成する。続いて、プラズマＣＶＤ法に
よりゲート絶縁層２５としてのＳｉＮx を数１０００オ
ングストローム、半導体層２６としてのａ−Ｓｉ：Ｈを
５００〜１０００オングストローム、トップ絶縁層２７
としてのＳｉＮx を数１０００オングストロームの膜厚
で順次積層して、上部ＳｉＮx を所定の形状にパターニ
ングし、トップ絶縁層２７を形成する。

【００５８】その後、オーミックコンタクト層２８とし
てｎ+ ａ−Ｓｉ：Ｈを数１０００オングストローム着膜
し、さらに、ＴＦＴのドレイン電極３０、ソース電極３
１及び受光素子の金属電極２１となるＣｒ2 をＤＣマグ
ネトロンスパッタ法により数１０００オングストローム
着膜する。そして、Ｃｒ2とｎ+ ａ−Ｓｉ：Ｈを連続で
エッチングして所望の形状にパターニングし、金属電極
２１、ドレイン電極３０及びソ−ス電極３１を形成す
る。

【００５９】次に、光導電層２２を形成するために、プ
ラズマＣＶＤ法によりＳｉＨ₄ 、Ｂ₂ Ｈ₆ ガスを用いて
ｐ−ａ−Ｓｉ：Ｈ層を数１００オングストローム、Ｓｉ
Ｈ₄ガスを用いてｉ−ａ−Ｓｉ：Ｈ層を数１００〜数１
０００オングストローム、ＳｉＨ₄ 、ＰＨ₃ ガスを用い
てｎ−ａ−Ｓｉ：Ｈ層を数１００オングストローム連続
して積層する。そしてその上にＤＣマグネトロンスパッ
タ法で透明電極２３となるＩＴＯを数１００オングスト
ロームの膜厚で形成し、フォトリソエッチングにてＩＴ
Ｏ、ｐ−ｉ−ｎ型のａ−Ｓｉ：Ｈを所望の形状にパター
ニングして透明電極２３及び光導電層２２を形成する。

【００６０】次に、絶縁層としてのポリイミド層３２を
塗布形成後パターニングして、配線３３及び遮光層３
３′としてのＡｌをＤＣマグネトロンスパッタ法で数μ
ｍ着膜し、フォトリソエッチングにより所望の形状にパ
ターニングする。更にその上に、透明保護層３４を形成
するか、又は薄板ガラスを張り合わせてイメージセンサ
本体が形成される。

【００６１】上記受光素子及び画素毎の電荷転送用ＴＦ
Ｔを製造する過程において、基板１上にゲ−トブロック
選択用薄膜トランジスタ９及びデ−タブロック選択用薄
膜トランジスタ１０、更にシフトレジスタ７ａ，７ｂに
接続する多層配線部分及びシフトレジスタ７ｃに接続す
る多層配線４部分も形成されるものである。

【００６２】そして、イメージセンサ本体と同一基板
上、または別の基板上に、アナログマルチプレクサとシ
フトレジスタを実装して駆動回路を作製する。これによ
り本実施例の２次元密着型イメージセンサが形成され
る。

【００６３】次に、本実施例の２次元密着型イメージセ
ンサにおける駆動方法について、図１の等価回路図を使
って具体的に説明する。

【００６４】光源（図示せず）からの光が採光部１２を
通過して原稿（図示せず）に照射され、原稿面で反射さ
れた光が各受光素子２に入射すると、受光素子２におい
てその照度に応じた電荷が発生し、受光素子２の寄生容
量等に蓄積される。

【００６５】ゲート線選択用シフトレジスタ７ｂから一
定電圧のパルスφＲ１が一定時間印加され、ゲートブロ
ック選択用シフトレジスタ７ａからゲートパルスφＧ１
が印加されると、ゲートブロック選択用薄膜トランジス
タ９のうち第１ブロックのＴＧ1,1 〜ＴＧ1,m がＯＮの
状態になるが、ｍ行ある第１ゲートブロックのゲート線
のうち１行目のゲートブロック選択用薄膜トランジスタ
ＴＧ1,1 のみにパルスφＲ１が印加されることになるた
め、画素毎の電荷転送用ＴＦＴにおいて、第１ゲートブ
ロックの１行目の薄膜トランジスタＴ1,1,1,1 〜Ｔ1,1,
n,n がＯＮとなる。すると、フォトダイオードＰ1,1,1,
1 〜Ｐ1,1,n,n で発生して寄生容量等に蓄積されていた
電荷は、データ線１４を経由して配線容量ＣL 1,1 〜Ｃ
L N,n に転送される。

【００６６】次に、シフトレジスタ７ｃからゲートパル
スφＤ１が印加されると、データブロック選択用薄膜ト
ランジスタ１０の内、第１データブロックのＴＤ1,1 〜
ＴＤ1,n がＯＮになり、負荷容量６ａＣL 1,1 〜ＣL 1,
n に転送されていた電荷が多層配線４を通って共通信号
線５の負荷容量６ｂＣ1 〜Ｃn に更に転送される。

【００６７】そして、各負荷容量６ｂＣ1 〜Ｃn に蓄え
られた電荷により共通信号線５の電位が変化し、この電
圧値をアナログマルチプレクサ８内のスイッチＳＷ１〜
ＳＷｎを順次オンして読み出し、出力線（ＣＯＭ）に抽
出する。抽出後、電荷はリセットされる。第１データブ
ロックの読み出しが終わるとシフトレジスタ７ｃよりゲ
ートパルスφＧＤ2 〜φＧＤN が順次印加され、第２〜
第Ｎデータブロックの電荷を読み出す。このようにし
て、第１ゲートブロックの１行目の読み取りが完了す
る。

【００６８】次に、シフトレジスタ７ｂからパルスφＲ
２〜φＲｍが順次印加されると、その度にシフトレジス
タ７ａからゲ−トパルスφＧ１が印加され、第１ゲート
ブロックの２行目〜ｍ行目のゲートブロック選択用薄膜
トランジスタＴＧ1,2 〜ＴＧ1,m が行毎に順次オンにな
り、受光素子の寄生容量等に蓄えられていた電荷が負荷
容量６ａＣL 1,1 〜ＣL 1,n に転送され、シフトレジス
タ７ｃからゲートパルスφＤ1 〜φＤN を順次印加し
て、ブロック毎にアナログマルチプレクサ８に読み出さ
れることになる。こうして、第１ゲートブロックの読み
取りが完了する。

【００６９】次に、第２ゲートブロックを選択して、ブ
ロック内のゲート線を順次選択し、受光素子に発生した
電荷をデータブロック毎に順次アナログマルチプレクサ
に読み出して、第２ゲートブロックの読み取りを行う。
以下同様にして、第３〜第Ｍゲートブロックの読み取り
を行い、イメージセンサ全体の読み取りが完了する。本
実施例では複数の薄膜トランジスタのオン・オフの切り
替えを行うシフトレジスタが３個と画像信号の出力をす
るアナログマルチプレクサが１個で駆動可能である。

【００７０】本実施例の２次元密着型イメージセンサに
よれば、複数のデータ線１３を１つのデータブロックと
して、各データ線１３に負荷容量６ａとデ−タブロック
選択用薄膜トランジスタ１０を設け、各データ線１３は
多層配線４を介して共通信号線５に接続され、この共通
信号線５に負荷容量６ｂを設けているので、受光素子２
に発生した電荷をデ−タブロック毎に共通信号線５から
１個のアナログマルチプレクサ８を使って順次読み出す
ことができ、読み取り面積を広くしてもアナログマルチ
プレクサ８の数を大幅に少なくすることができ、コスト
を低減することができる効果がある。

【００７１】また、本実施例の２次元密着型イメージセ
ンサによれば、複数のゲート線１３を１つのゲートブロ
ックとして、各ゲート線１３にブロック選択用薄膜トラ
ンジスタ９を設け、該薄膜トランジスタ９の制御を行う
ゲ−トブロック選択用シフトレジスタ７ａと、該薄膜ト
ランジスタ９を介してゲ−ト線１３に一定電圧のパルス
φＲ１を供給するゲ−ト線選択用シフトレジスタ７ｂと
を設けているので、ゲートブロックを順次選択して、そ
のブロック内のゲート線１３を介して画素毎の電荷転送
用ＴＦＴ３を１行単位にＯＮ／ＯＦＦすることができ、
読み取り面積を広くしても電荷転送用ＴＦＴ３を制御す
るためのシフトレジスタの数を大幅に削減することが可
能であり、コストを低減することができる効果がある。

【００７２】更に、シフトレジスタ７ａ，７ｂ，７ｃや
アナログマルチプレクサ８の端子と配線とを接続するワ
イヤボンディングの数を少なくすることができるため、
イメージセンサの信頼性を向上させることができる効果
がある。

【００７３】本実施例の２次元密着型イメージセンサで
は、ゲート線１３、データ線１４共に複数のブロックに
分割しているが、どちらか一方のみをブロック分割する
ことも可能であり、その場合でも、複数のブロック選択
用薄膜トランジスタとマトリックス状の多層配線を組み
合わせることで駆動用ＩＣの数を少なくすることがで
き、コストを低減させることができる効果がある。

【００７４】本実施例において、サンドイッチ型の受光
素子と逆スタガ型の電荷転送用ＴＦＴを用いているが、
フォトダイオ−ドを２個対向させて、一方を受光素子の
フォトダイオ−ド（ＰＤ）とし、他方をブロッキングダ
イオ−ド（ＢＤ）とし、ＢＤ側にシフトレジスタからパ
ルスを印加することでＰＤ側に発生した電荷を転送する
ＰＤとＢＤの構成に代えることも可能である。

【００７５】次に、別の実施例について図面を用いて説
明する。この別の実施例の２次元密着型イメージセンサ
の構成は、図５に示す従来の２次元密着型イメージセン
サと同様であり、また、各センサ部の構成や、受光素子
及び薄膜トランジスタの構成も図２及び図３と同様とな
っている。

【００７６】図４は、受光素子側と信号線側の容量分割
比による残留電荷の様子を示したものである。説明を簡
単にするために、photo 状態で８回スキャンし、その後
に続けてdark状態で８回スキャンした場合の信号線側に
転送される電荷の割合（理論値）を様々な容量分割比に
ついて示している。ここで、ζは数２の式（１０）で表
される残留電荷率である。

【００７７】図４に示すように、photo 状態で１回スキ
ャンした場合は、信号線側に転送される電荷の割合は残
留電荷率ζによって決まり、ζの大きいときほど信号線
側に転送される電荷の割合が小さく、残留電荷が多いこ
とがわかる。しかし、続けて２回目のスキャンを行う
と、いずれのζの値の場合も転送される電荷の割合が大
きくなり、４回目以降のスキャンではζの値にかかわら
ずほぼ１００％転送されていることがわかる。

【００７８】photo 状態のスキャンに続けてdark状態の
スキャンを行った場合も同様に、９回目（dark状態の１
回目）のスキャンでは、前回のスキャンの残留電荷の影
響がそのまま現れて、転送される電荷はゼロにはならな
いが、そのまま続けてスキャンを行うと、１２回目（da
rk状態の４回目）以降のスキャンでは、転送される電荷
はほとんどゼロとなり、容量分割比の影響を受けないこ
とがわかる。

【００７９】上記別の実施例の２次元密着型イメージセ
ンサは、受光素子側の容量が１pFで、信号線側の容量が
８pFとなっている。このときの容量分割比は88.89 ％と
なり、１回目のスキャンでは受光素子側に11.11 ％の電
荷が残ることになる。しかし、１回空読みして２回目の
スキャンを行うと、残留電荷率は1.23％、２回空読みし
て３回目のスキャンでは0.14％、３回空読みして４回目
のスキャンでは0.015％、４回空読みして５回目のスキ
ャンでは0.0017％、５回空読みして６回目のスキャンで
は0.00019 ％となって、残留電荷がほとんどなくなり、
受光素子で発生した電荷がほぼ完全に転送されることに
なる。

【００８０】上記実施例のイメージセンサの駆動方法で
は、一つの原稿に対して、５回空読みして６回のスキャ
ンを行い、６回目のデータのみを画像信号として出力す
るようにしているので、容量分割比によって生ずる残像
の影響をほとんどなくすことができ、正確な画像の読み
取りを行うことができる効果がある。

【００８１】すなわち、上記実施例の２次元密着型イメ
ージセンサの駆動方法によれば、同一の画像に対して数
回のスキャンを行い、最後のスキャンのデータのみを読
み取るようにしているので、副走査方向の残像をほとん
どなくし、受光素子で発生した電荷を完全に信号線側に
転送することができ、正確な画像信号を得ることができ
る効果がある。

【００８２】また、受光素子で発生した電荷がすべて転
送されるので、ダイナミックレンジを大きくでき、解像
度を向上させることができる効果がある。

【００８３】また、残留電荷をリセットするためのリセ
ット用ＴＦＴをセンサ部の一画素内に設ける必要がない
ので、十分な受光面積を確保することができため、感度
や解像度の低下を防ぐことができ、更に製造工程におけ
る歩留まりの低下をも防ぐことができる効果がある。

【００８４】

【発明の効果】請求項１記載の発明によれば、主走査方
向と副走査方向にマトリック状に配列された複数の画素
の受光素子と、受光素子にそれぞれ接続する画素毎の電
荷転送用スイッチング素子とが形成され、副走査方向の
画素毎の電荷転送用スイッチング素子に共通に接続する
データ線を主走査方向に複数本の単位として１データブ
ロックとし、各データ線に第１の負荷容量とブロック選
択用スイッチング素子とを設け、データブロック単位に
ブロック選択用スイッチング素子を制御するシフトレジ
スタを設け、各ブロック選択用スイッチング素子を多層
配線を介して共通信号線に接続し、該共通信号線に第２
の負荷容量を設けた２次元密着型イメージセンサとして
いるので、受光素子で発生した電荷をデータブロック単
位に共通信号線の第２の負荷容量に転送し、この共通信
号線の電位を１個のアナログマルチプレクサで順次読み
出すことができるため、読み取り面積を広くしてもアナ
ログマルチプレクサの数を大幅に少なくすることがで
き、コストを低減することができる効果がある。

【００８５】請求項２記載の発明によれば、請求項１記
載の２次元密着型イメージセンサにおいて、副走査方向
の複数のゲート線を１ゲートブロックとして、各ゲート
線にゲートブロック選択用スイッチング素子を設け、ゲ
ートブロック選択用スイッチング素子をゲートブロック
毎に制御するゲ−トブロック選択用シフトレジスタと、
ゲートブロック内の各ゲート線毎に一定電圧を印加する
ゲ−ト線選択用シフトレジスタとを設けた２次元密着型
イメージセンサとしているので、ゲ−トブロック選択用
シフトレジスタとゲ−ト線選択用シフトレジスタとの２
個のシフトレジスタでゲートブロックを順次選択して、
ブロック内のゲート線を介して主走査方向の１行全ての
画素毎の電荷転送用スイッチング素子をＯＮ／ＯＦＦさ
せて画像信号を読み取ることができるため、読み取り面
積を広くしても少数のシフトレジスタで駆動させること
ができ、コストを低減することができる効果がある。

【００８６】請求項３記載の発明によれば、請求項１、
請求項２記載の２次元密着型イメージセンサにおいて、
受光素子と画素毎の電荷転送用スイッチング素子の構成
を２個のダイオ−ドを極性を逆向きに直列に接続して、
フォトダイオ−ドとブロッキングダイオ−ドの２次元密
着型イメージセンサとしているので、請求項１、請求項
２記載の２次元密着型イメージセンサと同様に読み取り
面積を広くしてもアナログマルチプレクサ及びシフトレ
ジスタの数を減少させることができ、コストを低減する
ことができる効果がある。

【００８７】請求項４記載の発明によれば、主走査方向
と副走査方向にマトリック状に配列された複数の画素の
受光素子と、受光素子にそれぞれ接続する画素毎の電荷
転送用スイッチング素子とが形成された２次元密着型イ
メージセンサの駆動方法において、同一の画像に対して
数回のスキャンを行って空読みし、空読み後に画像信号
を出力するスキャンを行うようにしているので、副走査
方向の残像をなくして正確な画像信号を出力できる効果
がある。

【００８８】請求項５記載の発明によれば、請求項１、
請求項２、請求項３記載の２次元密着型イメージセンサ
の駆動方法において、同一の画像に対して数回のスキャ
ンを行って空読みし、空読み後に画像信号を出力するス
キャンを行うようにしているので、副走査方向の残像を
なくして正確な画像信号を出力できる効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る２次元密着型イメー
ジセンサの等価回路図である。

【図２】 本実施例のセンサ部エリアの一部の平面説明
図である。

【図３】 図２のＡ−Ａ′部分の断面説明図である。

【図４】 別の実施例における転送される電荷の割合を
示した図である。

【図５】 従来の２次元密着型イメージセンサの等価回
路図である。

【図６】 従来の２次元密着型イメージセンサの一画素
の等価回路図である。

【図７】 従来の２次元密着型イメージセンサの一画素
のタイミングチャート図である。

【図８】 残留電荷をなくすための従来の２次元密着型
イメージセンサの等価回路図である。

【符号の説明】

１…基板、 ２…受光素子、 ３…薄膜トランジスタ、
４…多層配線、 ５…共通信号線、 ６…負荷容量、
７ａ…ゲートブロック選択用シフトレジスタ、７ｂ…
ゲート線選択用シフトレジスタ、 ７ｃ…データブロッ
ク選択用シフトレジスタ、 ８…アナログマルチプレク
サ、 ９…ゲートブロック選択用薄膜トランジスタ、
１０…データブロック選択用薄膜トランジスタ、 １１
…バイアス線、 １２…採光部、 １３…ゲート線、
１４…データ線、 ２１…金属電極、 ２２…光導電
層、 ２３…透明電極、 ２４…ゲート電極 ２５…ゲ
ート絶縁層、 ２６…半導体層、 ２７…トップ絶縁
層、 ２８…オーミックコンタクト層、 ３０…ドレイ
ン電極、 ３１…ソース電極、 ３２…ポリイミド層、
３３…配線層、 ３３′…遮光層、 ３４…透明保護層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/028

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】主走査方向と副走査方向に２次元のマトリ
   クス状に配置された複数の画素の受光素子と、前記受光
   素子にそれぞれ接続して前記受光素子で発生した電荷を
   転送する画素毎の電荷転送用スイッチング素子と、前記
   画素毎の電荷転送用スイッチング素子に接続して主走査
   方向毎に共通するゲート線と、前記画素毎の電荷転送用
   スイッチング素子に接続して副走査方向毎に共通するデ
   ータ線とを有する２次元密着型イメージセンサにおい
   て、 前記各データ線にそれぞれ接続され前記受光素子で発生
   した電荷が転送される第１の負荷容量と、 前記第１の負荷容量に転送された電荷を主走査方向に複
   数の前記受光素子を１データブロックとして前記データ
   ブロック単位に転送する複数のデータブロック選択用ス
   イッチング素子と、 前記データブロック選択用スイッチング素子を前記デー
   タブロック単位にオン・オフ制御するデータブロック選
   択用シフトレジスタと、１データブロックの受光素子数に対応し転送用の第２の
   負荷容量を有する共通信号線と、 前記各共通信号線と各データブロック選択用スイッチン
   グ素子とをマトリクス状に接続する多層配線と、 前記共通信号線の電位を画像信号として出力するアナロ
   グマルチプレクサとを設けた ことを特徴とする２次元密着型イメージセンサ。
2. 【請求項２】請求項１記載の２次元密着型イメージセン
   サにおいて、 各ゲート線にそれぞれ接続し、副走査方向に複数の前記
   ゲート線を１ゲートブロックとして前記ゲートブロック
   単位にオン・オフの制御がなされる複数のゲートブロッ
   ク選択用スイッチング素子と、 前記ゲートブロック選択用スイッチング素子に一定電圧
   を前記ゲートブロック内の前記ゲート線毎に印加するゲ
   ート線選択用シフトレジスタと、 前記ゲートブロック選択用スイッチング素子のオン・オ
   フを前記ゲートブロック単位に制御するゲートブロック
   選択用シフトレジスタとを設けたことを特徴とする２次
   元密着型イメージセンサ。
3. 【請求項３】請求項１又は請求項２記載の２次元密着型
   イメージセンサにおいて、 受光素子部分及び画素毎の電荷転送用スイッチング素子
   の構成が２個のダイオードを極性を逆向きに直列に接続
   し、一方をフォトダイオード、他方をブロッキングダイ
   オードとしたことを特徴とする２次元密着型イメージセ
   ンサ。
4. 【請求項４】主走査方向と副走査方向に２次元のマトリ
   クス状に配置された複数の画素の受光素子と、前記受光
   素子にそれぞれ接続して前記受光素子で発生した電荷を
   転送する画素毎の電荷転送用スイッチング素子と、前記
   画素毎の電荷転送用スイッチング素子に接続して主走査
   方向毎に共通するゲート線と、前記画素毎の電荷転送用
   スイッチング素子に接続して副走査方向毎に共通するデ
   ータ線とを有し、 前記電荷転送用スイッチング素子を主走査方向の列毎に
   オン・オフ制御し、前記受光素子で発生した電荷を前記
   各データ線が有する負荷容量に転送し、データ線の電位
   を画像信号として時系列に出力する２次元密着型イメー
   ジセンサの駆動方法において、 同一の画像に対して複数回のスキャンを行って空読みし
   た後に画像信号を出力するスキャンを行うことを特徴と
   する２次元密着型イメージセンサの駆動方法。
5. 【請求項５】請求項１又は請求項２又は請求項３記載の
   ２次元密着型イメージセンサの駆動方法において、 同一の画像に対して複数回のスキャンを行って空読みし
   た後に画像信号を出力するスキャンを行うことを特徴と
   する２次元密着型イメージセンサの駆動方法。