JP5158148B2 - 撮像装置 - Google Patents

Description

本発明は、撮像装置に関する。

ＴＦＴ液晶表示装置は、アクティブ素子としてのＴＦＴ（Thin Film Transistor）を画素毎に設け、このＴＦＴのオン／オフによって画素容量へデータを書き込むことによって、所望の画像を表示するものである。このように所望の画像を表示させるために、通常、ＴＦＴ液晶表示素子は、ゲートドライバとドレインドライバからなる駆動回路によって構成される。

ゲートドライバは、ＴＦＴ液晶表示素子のゲートラインを１ラインずつ順次選択していくものであり、シフトレジスタが広く用いられている。ゲートドライバを構成するシフトレジスタとして、例えば、特開２０００−３５７７２号公報に記載されているように、ＴＦＴから各段が構成されたものが知られている。このシフトレジスタでは、各段の動作は、その前後の段における回路動作の影響を受ける。

シフトレジスタの各段から液晶表示素子のゲートラインに出力された出力信号は、このゲートライン及びこれに接続されたＴＦＴ、画素容量、補償容量が形成する、分布定数的な特定を有する回路によって減衰されることとなる。従って、各ゲートライン及びそこに接続された素子による分布定数的な特性を有する回路が、シフトレジスタの回路動作にも影響を及ぼすこととなる。

ところが、上記公報において、シフトレジスタの段数は、ＴＦＴ液晶表示素子の表示画素のライン数と同じだけ設けられるものとなっていたため、最後の段の回路動作は、他の段とは異なり、後ろの段の回路動作による影響を受けない。従って、最後の段の回路動作は、それ以前の段の回路動作に対して微妙な差異が生じてしまう。さらに、長期間の駆動を行っていると、その微妙な差異が徐々に前の段にも波及していくことも考えられ、ゲートドライバを構成するシフトレジスタの動作が不安定になってしまうという問題があった。

本発明は、上記従来技術の問題点を解消するためになされたものであり、ドライバとして適用されるシフトレジスタを安定動作させることを可能とした撮像装置を提供することを目的とする。

上記目的を達成するために、請求項１に記載の発明は、半導体層の上下にゲート電極が形成された複数の画素トランジスタがマトリクス状に配置された撮像領域を有する撮像装置であって、互いに平行となるように前記撮像領域に延伸配置された複数のトップゲートラインと、前記各トップゲートラインと交差するように延伸配置された複数のドレインラインと、前記各トップゲートラインと平行となるように且つ前記各ドレインラインと交差するように、前記撮像領域とは異なる領域に延伸配置された複数のダミーラインと、前記ダミーラインと一体的に形成され、前記ダミーラインに対して横方向に突出する矩形状のダミー容量電極と、前記ダミー容量電極と重なるように形成された透明電極と、少なくとも一つの薄膜トランジスタにおける半導体層が前記各画素トランジスタの半導体層と同層に形成され、前記複数のトップゲートラインの数と前記複数のダミーラインの数との合計に等しい出力段数を有し、前記各出力段に前記各トップゲートライン及び前記各ダミーラインの何れか一つが接続され、前記各トップゲートライン及び前記各ダミーラインに選択信号を出力するシフトレジスタと、を備え、前記各ダミーラインは、前記シフトレジスタから該ダミーラインに選択信号を出力する際の負荷が前記シフトレジスタから前記トップゲートラインに選択信号を出力する際の負荷と等しくなるように負荷容量または負荷抵抗が形成されているとともに、隣接するダミーラインとの配線間隔が前記各トップゲートラインの配線間隔よりも短く配置され、前記ダミー容量電極は、前記ダミーラインの延伸方向における長さが前記透明電極の前記ダミーラインの延伸方向における長さよりも短く、前記ドレインラインの延伸方向における長さが前記透明電極の前記ドレインラインの延伸方向における長さよりも短く、前記ダミー容量電極の周縁は、前記透明電極の周縁よりも内側に位置することを特徴とする。

また、請求項２に記載の発明は、半導体層の上下にゲート電極が形成された複数の画素トランジスタがマトリクス状に配置された撮像領域を有する撮像装置であって、互いに平行となるように前記撮像領域に延伸配置された複数のボトムゲートラインと、前記各ボトムゲートラインと交差するように延伸配置された複数のドレインラインと、前記各ボトムゲートラインと平行となるように且つ前記各ドレインラインと交差するように、前記撮像領域とは異なる領域に延伸配置された複数のダミーラインと、前記ダミーラインと一体的に形成され、前記ダミーラインに対して横方向に突出する矩形状のダミー容量電極と、前記ダミー容量電極と重なるように形成された透明電極と、少なくとも一つの薄膜トランジスタにおける半導体層が前記各画素トランジスタの半導体層と同層に形成され、前記複数のボトムゲートラインの数と前記複数のダミーラインの数との合計に等しい出力段数を有し、前記各出力段に前記各ボトムゲートライン及び前記各ダミーラインの何れか一つが接続され、前記各ボトムゲートライン及び前記各ダミーラインに選択信号を出力するシフトレジスタと、を備え、前記各ダミーラインは、前記シフトレジスタから該ダミーラインに選択信号を出力する際の負荷が前記シフトレジスタから前記ボトムゲートラインに選択信号を出力する際の負荷と等しくなるように負荷容量または負荷抵抗が形成されているとともに、隣接するダミーラインとの配線間隔が前記各ボトムゲートラインの配線間隔よりも短く配置され、前記ダミー容量電極は、前記ダミーラインの延伸方向における長さが前記透明電極の前記ダミーラインの延伸方向における長さよりも短く、前記ドレインラインの延伸方向における長さが前記透明電極の前記ドレインラインの延伸方向における長さよりも短く、前記ダミー容量電極の周縁は、前記透明電極の周縁よりも内側に位置することを特徴とする。

また、請求項３に記載の発明は、請求項１または２に記載の撮像装置において、前記半導体層がアモルファスシリコン層であることを特徴とする。

本発明によれば、ドライバとして適用されるシフトレジスタを安定動作させることができる。

本発明の実施の形態にかかる液晶表示装置の構成を示す図である。 （ａ）は、図１の表示領域に形成された各画素の構造を示す図であり、（ｂ）は、その等価回路図である。 （ａ）は、図１のダミー素子領域に形成された各ダミー素子の構造を示す図であり、（ｂ）は、その等価回路図である。 図１のゲートドライバを構成するシフトレジスタの回路構成を示す図である。 図４のシフトレジスタの動作を示すタイミングチャートである。 （ａ）は、ダミー素子の他の構造を示す図であり、（ｂ）は、その等価回路図であり、（ｃ）は、ダミー素子のさらに他の構造を示す図である。 本発明の実施の形態にかかる撮像装置の構成を示すブロック図である。

以下、添付図面を参照して、本発明の実施の形態について説明する。

図１は、この実施の形態にかかる液晶表示装置の構成を、等価回路図を以て示す図である。図示するように、この液晶表示装置は、液晶表示素子１と、ゲートドライバ２と、ドレインドライバ３と、コントローラ４とから構成されている。

液晶表示素子１は、画素基板とコモン基板との間に液晶を封入して構成されるものであり、表示領域１１と、ダミー素子領域１２とを備えている。画素基板上には、表示領域１１に配されたｎ本のゲートラインＧＬ１〜ＧＬｎと、ダミー素子領域１２に配され、ゲートラインＧＬ１〜ＧＬｎと同一材料からなり、ゲートラインＧＬ１〜ＧＬｎと一括してパターニング形成された２本のダミーゲートライン（ダミー走査ライン）ＧＬｎ＋１、ＧＬｎ＋２とが、主走査方向（図では、横方向）に伸延して互いに平行に形成されている。また、ｍ本のドレインラインＤＬ１〜ＤＬｍが、表示領域１１及びダミー素子領域１２をまたがって副走査方向（図では、縦方向）に伸延して互いに平行に形成されている。

画素基板には、表示領域１１においてゲートラインＧＬ１〜ＧＬｎとドレインラインＤＬ１〜ＤＬｍの交差位置に対応して形成されたマトリクス状の画素をそれぞれ構成するＴＦＴ、画素電極等が設けられている（詳細は後述）。また、ダミー素子領域１２において、ダミー素子が設けられている（詳細は後述）。画素基板では、これらＴＦＴ、画素電極、ダミー素子の上に配向膜が形成されている。一方、コモン基板上には、コモン電極と配向膜とが形成されているが、コモン電極は、表示領域１１の範囲にのみ形成されている。

図２（ａ）は、表示領域１１に形成された各画素の構造を示す図である。図では、画素基板上に形成されたもののみを示しているが、実際にはこれにコモン基板のコモン電極が対向している。また、電極や配線を構成する金属層の間には絶縁層が形成されているが、図では省略している。図２（ｂ）は、各画素の等価回路（横方向に隣接する２画素分）を示す図である。

表示領域１１において画素基板上の１番下の層には、金属材料からなるゲートラインＧＬ（ＧＬ１〜ＧＬｎ）と、ゲートラインＧＬと一体に形成されたＴＦＴ１１１のゲート電極Ｇが形成されている。また、補償容量１１３を形成するための補償電極ＣＥと、補償電極ＣＥに定電圧を供給する補償電極ラインＣＬとが一体に形成される。ゲート電極Ｇの上には、ＳｉＮからなるゲート絶縁膜を介して、アモルファスシリコンによって構成され、ＴＦＴ１１１の半導体層を形成するアモルファスシリコン半導体層ａ−Ｓｉが形成されている。半導体層の両側には、不純物層を介してソース電極Ｓ及びドレイン電極Ｄが設けられ、ソース電極Ｓは、透明のＩＴＯ（Indium Tin Oxide）からなり、画素容量１１２を形成するための透明電極ＴＥと接続されている。

ドレイン電極Ｄは、ゲートラインＧＬの延在方向と直交する方向に延在するデータラインＤＬ（ＤＬ１〜ＤＬｍ）と一体に形成されている。そして、これらＴＦＴ１１１上に再びＳｉＮからなる絶縁保護膜が形成され、そしてその上に配向膜が設けられることとなる。透明電極ＴＥは、少なくとも部分的に重なり合うように対向する位置にある補償電極ＣＥと、この補償電極ＣＥとの間のゲート絶縁膜と同じ膜とでコンデンサを構成すると共に補償容量１１３を形成し、対向する位置にあるコモン基板側のコモン電極の間の液晶をコンデンサとしたと共に画素容量１１２を形成する。

このようにして形成される構造により、各画素においては、ゲートラインＧＬによる配線抵抗１１４と、配線抵抗１１４にゲートが接続されたアクティブ素子としてのＴＦＴ１１１と、ＴＦＴ１１１のドレインに並列に接続された画素容量１１２と補償容量１１３とから回路が構成されることとなる。そして、ゲートラインＧＬ１〜ＧＬｎのそれぞれについて、このような各画素の回路が主走査方向の画素数分だけ接続された分布定数的な特性を有する電気回路が負荷として構成されることとなる。

図３（ａ）は、ダミー素子領域１２に形成された各ダミー素子の構造を示す図である。このダミー素子には、表示領域１１の画素と異なり、コモン電極は対向していない。もっとも、この図においても、電極や配線を構成する金属層の間に形成されている絶縁層は省略している。図３（ｂ）は、各ダミー素子の等価回路（横方向に隣接する２つ分）を示す図である。

ダミー素子領域１２において画素基板上の１番下の層には、ゲートライン（ＧＬｎ＋１、ＧＬｎ＋２）と、ゲートラインＧＬと一体に形成されたＴＦＴ１２１のゲート電極Ｇとが形成されている。また、ダミー容量１２３を形成するためのダミー容量電極ＤｉＥ（ｉは１〜ｍのいずれか）と、ダミー容量電極ＤｉＥに定電圧を供給するダミー容量電極ラインＤｉＬとが一体に形成される。これらは、表示領域１１のゲートラインＧＬ等と同じ金属材料で、同一プロセスにおいて形成されている。

ゲート電極Ｇの上には、アモルファスシリコンによって構成され、ＴＦＴ１２１の半導体層を形成するアモルファスシリコン半導体層ａ−Ｓｉが形成されている。これらの上に、透明のＳｉＮからなる絶縁層が形成され、さらにその上に、ＩＴＯからなり、ダミー容量電極ＤｉＥと共にダミー容量１２３を形成する透明電極ＴＥが形成されている。これらも、表示領域１１における対応するものと、同一の材料で同一プロセスにおいて形成されている。

その上に、再びＳｉＮからなるゲート絶縁層が形成され、さらにその上に、金属材料からなるデータラインＤＬ（ＤＬ１〜ＤＬｍ：表示領域１１のものと同一）と、データラインＤＬと一体に形成されたＴＦＴ１２１のドレイン電極Ｄと、ＴＦＴ１２１のソース電極Ｓとが形成されている。ソース電極Ｓと透明電極ＴＥとは、コンタクトホールを介して接続されている。そして、この上に再びＳｉＮからなる絶縁保護膜が形成される。

ダミー容量１２３は、ダミー容量電極ＤｉＥと、透明電極ＴＥと、ダミー容量電極ＤｉＥと透明電極ＴＥとの間のゲート絶縁膜と同一の膜と、から構成され、このようにして形成される構造により、ダミーゲートラインＧＬによる配線抵抗１２４と、配線抵抗１２４にゲートが接続されたアクティブ素子としてのＴＦＴ１２１と、ＴＦＴ１２１のドレインに接続されたダミー容量１２３からなるダミー素子が構成されることとなる。

ＴＦＴ１２１は、形状、寸法、及びデータラインＤＬやゲートラインＧＬとの相対的配置がＴＦＴ１１１と全く同じため、ＴＦＴ１２１における、接続されたデータラインＤＬとの間に生じる寄生容量やゲート−ドレイン間の寄生容量は、ＴＦＴ１１１における、接続されたデータラインＤＬとの間に生じる寄生容量やゲート−ドレイン間の寄生容量に等しい。ダミー容量１２３は、表示領域１１における画素容量１１２と補償容量１１３との合成容量に等しくなるように形成されている。そして、ゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれについて、このようなダミー素子が主走査方向の画素数分だけ接続された分布定数的な特性を有する電気回路が負荷として構成されるが、これらはＧＬ１〜ＧＬｎのそれぞれの負荷と同じ特性を有するものとなる。

ゲートドライバ２は、詳細を後述するシフトレジスタによって構成され、コントローラ４からの制御信号群Ｇｃｎｔに従って、ゲートラインＧＬ１〜ＧＬｎ＋１に順次ハイレベルの選択信号を出力する。ドレインドライバ３は、コントローラ４からの制御信号群Ｄｃｎｔに従って、同じくコントローラ４から供給される画像データ信号Ｄａｔａを１ライン分蓄積し、所定のタイミングでドレインラインＤＬ１〜ＤＬｍに出力する。なお、ゲートドライバ２のａ−Ｓｉ又はｐ−Ｓｉからなる半導体層を有するＴＦＴ２０１〜２０６は、画素基板上に、液晶表示素子１の表示領域１１のＴＦＴ１１１及びダミー素子領域１２のＴＦＴ１２１と同一プロセスで形成される。コントローラ４は、ゲートドライバ２に制御信号群Ｇｃｎｔを供給すると共に、ドレインドライバ３に制御信号群Ｄｃｎｔと画像データ信号Ｄａｔａとを供給する。

図４は、ゲートドライバ２を構成するシフトレジスタの回路構成を示す図である。図示するように、このシフトレジスタは、表示領域１１に配されたｎ本のゲートラインＧＬ１〜ＧＬｎと、ダミー素子領域１２に配された２本のゲートラインＧＬｎ＋１、ＧＬｎ＋２とにそれぞれ対応するｎ＋２個の段２００（１）〜２００（ｎ＋２）から構成されている。

制御信号群Ｇｃｎｔに含まれる信号として、コントローラ４からクロック信号ＣＫ１、ＣＫ２、スタート信号Ｄｓｔ、終了信号Ｄｅｎｄ、正の電圧レベルを有する電源電圧Ｖｄｄ、及び負の電圧レベルを有する基準電圧Ｖｓｓが供給されている。各段２００（１）〜２００（ｎ＋２）の構成はほぼ同じであるため、１番目の段２００（１）を例に採って説明すると、当該段内には、６個のｎチャネル型の電界効果トランジスタであるＴＦＴ２０１〜２０６が形成されている。

ＴＦＴ２０１のゲートには、スタート信号Ｄｓｔが供給され、ドレインには、電源電圧Ｖｄｄが常時供給されている。ＴＦＴ２０１のソースは、ＴＦＴ２０２のゲートと、ＴＦＴ２０５のゲートとに接続されている。このＴＦＴ２０１のソース、ＴＦＴ２０２のゲート及びＴＦＴ２０５のゲートで囲まれた配線を、ノードＡ１と呼ぶ（なお、２段目以降は、それぞれＡ２〜Ａｎ＋２とする）。ハイレベルのスタート信号Ｄｓｔが供給されてＴＦＴ２０１がオンすると、ノードＡ１に電荷が蓄積される。

ＴＦＴ２０２のドレインには、クロック信号ＣＫ１が供給され、ＴＦＴ２０２がオンしている際に、クロック信号ＣＫ１のレベルがほぼそのまま出力信号ＯＵＴとして、そのソースから１番目のゲートラインＧＬ１に出力される。また、ＴＦＴ２０２のソースは、ＴＦＴ２０３のドレインに接続されている。

ＴＦＴ２０４のゲートとドレインとには、電源電圧Ｖｄｄが供給され、常にオン状態となっている。ＴＦＴ２０４は、電源電圧Ｖｄｄを供給する際の負荷として機能し、そのソースから電源電圧ＶｄｄをほぼそのままＴＦＴ２０５のドレインに供給する。ＴＦＴ２０４は、ＴＦＴ以外の抵抗素子などに置き換えることも可能である。ＴＦＴ２０５のソースには、基準電圧Ｖｓｓが供給されており、ＴＦＴ２０５がオンした際に、ＴＦＴ２０４のソースとＴＦＴ２０５のドレインとの間に蓄積された電荷を放出させる。

ＴＦＴ２０６のゲートには、次の段である２番目の段２００（２）の出力信号ＯＵＴ２が供給される。ＴＦＴ２０６のドレインはノードＡ１に接続されており、ソースには基準電圧Ｖｓｓが供給されている。出力信号ＯＵＴ２がハイレベルとなるとＴＦＴ２０６がオンし、ノードＡ１に蓄積されている電荷を放出させる。

他の奇数番目の段２００（３），２００（５），…，２００（ｎ＋１）の構成は、ＴＦＴ２０１のゲートに前の段の出力信号ＯＵＴ２，ＯＵＴ４，…，ＯＵＴｎが供給される以外は、１番目の段２００（１）と同じである。最後の段段以外の偶数番目の段２００（２），２００（４），…，２００（ｎ）の構成は、ＴＦＴ２０１のゲートに前の段の出力信号ＯＵＴ１，ＯＵＴ３，…，ＯＵＴｎが供給され、ＴＦＴ２０２のドレインにクロック信号ＣＫ２が供給される以外は、１番目の段２００（１）と同じである。最後の段２００（ｎ＋２）の構成は、ＴＦＴ２０１のゲートに前の段の出力信号ＯＵＴｎ＋１が供給され、ＴＦＴ２０６のゲートに制御信号群Ｇｃｎｔに含まれる終了信号Ｄｅｎｄが供給される以外は、１番目の段２００（１）と同じである。

以下、この実施の形態にかかる液晶表示装置における動作について説明する。図５は、ゲートドライバ２を構成するシフトレジスタの動作を示すタイミングチャートである。このタイミングチャートにおいて、Ｔの期間が、液晶表示素子１における１水平期間となる。また、各水平期間において、ドレインドライバ３は、コントローラ４からの制御信号群Ｄｃｎｔに従って、当該水平期間の次の水平期間に対応する１ライン分の画像データ信号Ｄａｔａを取り込んでいる。

まず、タイミングＴ０からタイミングＴ１までの間でスタート信号Ｄｓｔがハイレベルとなり、１番目の段２００（１）のＴＦＴ２０１がオンし、１番目の段２００（１）のノードＡ１に電荷が蓄積される。これにより、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３がオフする。次に、タイミングＴ１においてクロック信号ＣＫ１がハイレベルに変化すると、この信号のレベルがほぼそのまま出力信号ＯＵＴ１として表示領域１１の１番目のゲートラインＧＬ１に出力される。

ゲートラインＧＬ１に出力された出力信号ＯＵＴ１は、ゲートラインＧＬ１及びこれに直接的または間接的に接続された各素子が構成する回路によって減衰されるが、ゲートラインＧＬ１に接続された全てのＴＦＴ１１１をオン状態とするのに十分なレベルがある。ゲートラインＧＬ１に接続された各ＴＦＴ１１１がオンしているタイミングで、ドレインドライバ３は、ゲートラインＧＬ１に対応する画素の画像データ信号をドレインラインＤＬ１〜ＤＬｍにそれぞれ出力する。これにより、ゲートラインＧＬ１に対応する画素容量１１２に画像データ信号が書き込まれるが、補償容量１１３を設けたことによってＴＦＴ１１１に起因する減衰を小さく抑えることができる。

また、タイミングＴ１からＴ２の間でハイレベルの出力信号ＯＵＴ１が２番目の段２００（２）のＴＦＴ２０１に供給されると、２番目の段２００（２）のノードＡ２に電荷が蓄積され、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３がオフする。次に、タイミングＴ２においてクロック信号ＣＫ２がハイレベルに変化すると、この信号のレベルがほぼそのま出力信号ＯＵＴ２として表示領域１１の２番目のゲートラインＧＬ２に出力される。

ゲートラインＧＬ２に出力された出力信号ＯＵＴ２により、上記と同様にしてゲートラインＧＬ２に接続された全てのＴＦＴ１１１がオン状態となり、ドレインドライバ３からドレインラインＤＬ１〜ＤＬｍに出力された画像データ信号がゲートラインＧＬ２に対応する画素容量１１２に書き込まれる。出力信号ＯＵＴ２は、また、１番目の段２００（１）のＴＦＴ２０６に供給され、ＴＦＴ２０６をオン状態とさせることにより、１番目の段２００（１）のノードＡ１に蓄積された電荷を放出させる。このとき、出力信号ＯＵＴ２のゲートラインＧＬ２の出力による減衰の影響を、１番目の段２００（１）のＴＦＴ２０６も受けることとなる。

タイミングＴ３以降も同様の動作を繰り返し、タイミングＴｎ−１からＴｎの間で前の段の出力信号がｎ番目の段２００（ｎ）のＴＦＴ２０１に供給されると、ｎ番目の段２００（ｎ）のノードＡｎに電荷が蓄積され、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３がオフする。次に、タイミングＴｎにおいてクロック信号ＣＫ２がハイレベルに変化すると、この信号のレベルがほぼそのまま出力信号ＯＵＴｎとして表示領域１１のｎ番目のゲートラインＧＬｎに出力される。

ゲートラインＧＬｎに出力された出力信号ＯＵＴｎにより、上記と同様にしてゲートラインＧＬｎに接続された全てのＴＦＴ１１１がオン状態となり、ドレインドライバ３からドレインラインＤＬ１〜ＤＬｍに出力された画像データ信号がゲートラインＧＬｎに対応する画素容量１１２に書き込まれる。出力信号ＯＵＴｎは、また、ｎ−１番目の段２００（ｎ−１）のＴＦＴ２０６に供給され、ＴＦＴ２０６をオン状態とさせることにより、ｎ−１番目の段２００（ｎ−１）のノードＡｎ−１に蓄積された電荷を放出させる。

さらに、タイミングＴｎからＴｎ＋１の間で出力信号ＯＵＴｎがｎ＋１番目の段２００（ｎ＋１）のＴＦＴ２０１に供給されることにより、ｎ＋１番目の段２００（ｎ＋１）のノードＡｎ＋１に電荷が蓄積され、ＴＦＴ２０２、２０５がオンし、ＴＦＴ２０３がオフする。次に、タイミングＴｎ＋１においてクロック信号ＣＫ１がハイレベルに変化すると、この信号のレベルがほぼそのまま出力信号ＯＵＴｎ＋１としてダミー素子領域１２のｎ＋１番目（ダミー素子領域１２に限れば１番目）のゲートラインＧＬｎ＋１に出力される。

ゲートラインＧＬｎ＋１に出力された出力信号ＯＵＴｎ＋１により、ゲートラインＧＬｎ＋１に接続された全てのＴＦＴ１２１がオン状態となる。これにより、ゲートラインＧＬｎ＋１及びこれに直接的または間接的に接続された素子が構成する負荷は、上記したゲートラインＧＬ１〜ＧＬｎのものと同等になる。出力信号ＯＵＴ２は、ゲートラインＧＬｎ＋１及びこれに接続された素子からなる負荷によって減衰されながら、ｎ番目の段２００（ｎ）のＴＦＴ２０６に供給され、ＴＦＴ２０６をオン状態とさせることにより、ｎ番目の段２００（ｎ）のノードＡｎに蓄積された電荷を放出させる。

また、タイミングＴｎ＋１からＴｎ＋２の間では出力信号ＯＵＴｎ＋１がｎ＋２番目の段２００（ｎ＋２）のＴＦＴ２０１に供給され、ｎ＋２番目の段２００（ｎ＋２）のノードＡｎ＋２に電荷が蓄積される。そして、タイミングＴｎ＋２においてクロック信号ＣＫ２がハイレベルに変化すると、この信号のレベルがほぼそのまま出力信号ＯＵＴｎ＋２としてダミー素子領域１２のｎ＋２番目（ダミー素子領域１２に限れば２番目）のゲートラインＧＬｎ＋２に出力される。出力信号ＯＵＴｎ＋２は、ゲートラインＧＬｎ＋２及びこれに接続された素子からなる負荷によって減衰されながら、ｎ＋１番目の段２００（ｎ＋１）のＴＦＴ２０６に供給され、ｎ＋１番目の段２００（ｎ＋１）のノードＡｎ＋１に蓄積された電荷を放出させる。

さらに、タイミングＴｎ＋３になると、コントローラ４からの制御信号群Ｇｃｎｔとしてハイレベルの終了信号Ｄｅｎｄがｎ＋２番目の段２００（ｎ＋２）のＴＦＴ２０６に供給され、ＴＦＴ２０６がオンする。これにより、ｎ＋２番目の段２００（ｎ＋２）のノードＡｎ＋２に蓄積された電荷が放出される。以下、垂直期間毎に上記のような動作を繰り返していく。

以上説明したように、この実施の形態にかかる液晶表示装置では、液晶表示素子１において表示領域１１の外側にダミー素子領域１２を設けている。ダミー素子領域１２には、表示領域１１の各ゲートラインＧＬ１〜ＧＬｎ及びこれに直接または間接に接続される素子による負荷と同じ分布定数的な特性を有する負荷が、ゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれについて構成されることとなる。そして、ゲートドライバ２を構成するシフトレジスタは、ダミー素子領域１２にあるゲートラインＧＬｎ＋１、ＧＬｎ＋２についても同じように走査している。

このため、ゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれの負荷並びにトランジスタ構成がゲートラインＧＬ１〜ＧＬｎのそれぞれの負荷並びにトランジスタ構成と等しいので、ゲートラインＧＬｎ＋１、ＧＬｎ＋２にそれぞれ供給される信号、電圧として、ゲートラインＧＬ１〜ＧＬｎにそれぞれ供給される所定の振幅の信号ＣＫ１、ＣＫ２や電圧Ｖｄｄ、Ｖｓｓを利用することができる。また、ダミー段２００（ｎ＋１）、２００（ｎ＋２）用に新たな電圧値や振幅の信号を設定する必要がないので電圧生成回路及び配線設計を簡素化することができる。そして、表示領域１１で最終のゲートラインＧＬｎに対応するシフトレジスタのｎ＋１、ｎ＋２番目のダミー段２００（ｎ＋１）、２００（ｎ＋２）が安定に動作できるので、ｎ番目の段２００（ｎ）も、それより前の段と同様の動作特性を有するものとなり、画像の表示のために必要なシフトレジスタの動作を安定化させることができる。

また、ダミー素子領域１２に形成されている各ダミー素子１２０は、表示領域１１に形成されている各画素の画素容量１１２と補償容量１１３との合成容量に等しいダミー容量１２３を有している。ダミー容量１２３は、表示のために必要なものではないので画素開口率を考慮する必要がなく、同一の基板上にあるため画素容量１１２よりも電極間の間隔が小さいので、画素容量１１２よりも必要な面積を小さくすることができる。このため、ダミー素子領域１２に表示領域１１の各ゲートラインＧＬ１〜ＧＬｎの負荷と同等の負荷を形成するために必要となる面積を小さくすることができ、表示領域１１の面積を相対的に大きくすることができる。

本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。

上記の実施の形態では、ダミー素子領域１２におけるゲートラインＧＬｎ＋１、ＧＬｎ＋２は、表示領域１１におけるゲートラインＧＬ１〜ＧＬｎと同じ幅に構成して配線抵抗１２４が配線抵抗１１４と同じ抵抗値を有するものとし、画素容量１１２と補償容量１１３の合成容量に等しいダミー容量１２３を形成することで、ダミー素子１２０を構成するものとしていた。しかしながら、ダミー素子１２０の構成はこれに限られるものではない。

図６（ａ）は、ダミー素子の他の構造を示す図である。このダミー素子にもコモン電極は対向していない。また、この図においても、電極や配線を構成する金属層の間に形成されている絶縁層は省略している。図６（ｂ）は、各ダミー素子の等価回路（横方向に隣接する２つ分）を示す図である。すなわち、各ダミー容量１３３は、図２（ａ）に示す画素を有する液晶表示装置において、ＴＦＴ１１１のゲートラインＧＬとの寄生容量、ドレインラインＤＬとの寄生容量からなるＴＦＴ（アクティブ素子）１１１の寄生容量と、画素容量１１２の容量と、補償容量１１３の容量と、の合成容量となるように設定されている。

この場合には、ダミー素子領域１２において画素基板上の１番下の層には、ゲートラインＧＬ１〜ＧＬｎと同一材料からなり、ゲートラインＧＬ１〜ＧＬｎと一括してパターニング形成され、各ゲートラインＧＬ１〜ＧＬｎとそれぞれ等しい容量の２本のダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２が形成されている。ゲートラインＧＬの上には、ＳｉＮからなる絶縁層が１層以上形成され、その上にデータラインＤＬ（ＤＬ１〜ＤＬｍ：表示領域１１のものと同一）と、各データラインＤＬには、各データラインＤＬと一体に形成され、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２に向けて突出するダミー容量電極ＤｉＥ（ｉは１〜ｍのいずれか）が形成されている。ダミー容量電極ＤｉＥとダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２との重なり部分によってダミー容量１３３が形成される。すなわち、各データラインＤＬｉ（ｉは１〜ｍのいずれか）は、ダミーゲートラインＧＬと交差する箇所毎にでダミー容量電極ＤｉＥと接続されている。

このように形成される構造により、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２のダミー容量電極ＤｉＥと重ならない部分による配線抵抗１３４と、これに接続されたダミー容量１３３とからなるダミー素子が構成されることとなる。配線抵抗１３４の抵抗値とダミー容量１３３の容量値とは、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２の幅ｗｄ１とダミー容量電極ＤｉＥの長さｌｎ１を調整することによって、調整される。そして、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれについて、このようなダミー素子が主走査方向の画素数分だけ接続された負荷が構成されるが、これらはゲートラインＧＬ１〜ＧＬｎのそれぞれの負荷と同等の分布定数的な電気特性を有するものとなる。

これによっても、ゲートドライバ２を構成するシフトレジスタのｎ番目の段２００（ｎ）を、それより前の段と同様に安定して動作させることが可能となる。また、以上のような構成を有するダミー素子は、上記の実施の形態で示したダミー素子よりも、さらに小さく構成することが可能となる。このため、液晶表示素子１における表示領域１１の面積の割合を、上記の実施の形態よりもさらに大きくすることが可能となる。

上記の実施の形態では、ダミー素子領域１２には、２本のゲートラインＧＬｎ＋１、ＧＬｎ＋２を設けるものとしていた。しかしながら、任意の数のゲートラインをダミー素子領域１２に付加するものとすることができる。ダミー素子領域１２におけるゲートラインの数を多くすれば多くするほど、ゲートドライバ２を構成するシフトレジスタを安定動作させることができ、少なくすれば少なくするほど、表示領域１１の面積比を大きくすることができる。ここで、ダミー素子領域１２にどれくらいの数のゲートラインを形成するかは、回路の安定動作と表示領域の面積との間のバランスによって選ぶことができる。

また、上記実施の形態で示した図６（ａ）のダミー容量電極ＤｉＥの代わりに図６（ｃ）に示すように、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２と一体的に設けられたダミー容量電極ＧｊＥ（ｊは１〜ｍのいずれか）としてもよい。すなわち、ダミーゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれは、データラインＤＬ１、ＤＬ２、ＤＬ３、……、ＤＬｍと交差する箇所毎に設けられたダミー容量電極Ｇ１Ｅ、Ｇ２Ｅ、Ｇ３Ｅ、……、ＧｍＥと接続されている。ここでデータラインＤＬの幅の長さをｗｄ２とし、ダミー容量電極ＧｊＥの縦方向（ＤＬデータラインの延在方向）の長さをｌｎ２とすると、ダミー容量電極ＧｊＥにおけるデータラインＤＬとの重なり部分の面積（ｗｄ２×ｌｎ２）は、上記実施の形態における面積（ｗｄ１×ｌｎ１）に等しいように設計されている。

なお、ダミー容量電極ＧｊＥは、ダミーゲートラインＧＬに跨って２箇所に設けられているが、上記のような面積に設定されれば、図６（ａ）のようにどちらか一方のみに設けてもよい。同様に、図６（ａ）に示すダミー容量電極ＤｉＥは、データラインＤＬに跨って横方向（ダミーゲートラインＧＬの延在方向）の２箇所に設けてもよい。

また、上記各実施形態では液晶表示装置について説明したが、ゲートドライバ２の構成を撮像素子のゲートドライバに応用することができる。

図７は、第３の実施の形態における、フォトセンサとしてダブルゲートトランジスタを適用した撮像素子を有する撮像装置の構成を示すブロック図である。この撮像装置は、例えば指紋センサとして使用されるもので、図示するように、コントローラ７０、撮像素子７１、トップゲートドライバ７２、ボトムゲートドライバ７３及びドレインドライバ７４から構成されている。

トップゲートドライバ７２は、撮像素子領域７１ａに設けられたトップゲートラインＴＧＬ１〜ＴＧＬｎと接続され、ダミー素子領域７１ｂに設けられたダミートップゲートラインＴＧＬｎ＋１、ＴＧＬｎ＋２と接続され、図４に示すシフトレジスタと同一の構成からなる。一方、ボトムゲートドライバ７３は、撮像素子領域７１ａに設けられたボトムゲートラインＢＧＬ１〜ＢＧＬｎと接続され、ダミー素子領域７１ｂに設けられたダミーボトムゲートラインＢＧＬｎ＋１、ＢＧＬｎ＋２と接続され、図４に示すシフトレジスタと同一の構成からなる。

撮像素子７１は、マトリクス状に配置された複数のダブルゲートトランジスタ８１で構成される。ダブルゲートトランジスタ８１のトップゲート電極９１はトップゲートラインＴＧＬに、ボトムゲート電極９２はボトムゲートラインＢＧＬに、ドレイン電極９３はドレインラインＤＬに、ソース電極９４は接地されたグラウンドラインＧｒＬにそれぞれ接続されている。撮像素子７１の下方には、ダブルゲートトランジスタ８１の半導体層を励起する波長域の光は発光するバックライトが載置されている。

このような各トップゲートラインＴＧＬ１〜ＴＧＬｎの合成容量は、接続されたダブルゲートトランジスタ８１における、トップゲート電極９１とドレイン電極９３との間の寄生容量Ｃｔｇｄ、トップゲート電極９１とソース電極９４との間の寄生容量Ｃｔｇｓ、トップゲート電極９１とボトムゲート電極９２との間の寄生容量Ｃｇｅ、並びにトップゲートラインＴＧＬとボトムゲートラインＢＧＬとの間の重なり容量Ｃｇｌの和となる。各ダミートップゲートライン（ダミー走査ライン）ＴＧＬｎ＋１、ＧＬｎ＋２は、各トップゲートラインＴＧＬ１〜ＴＧＬｎの上記合成容量と等しくなるように、交差するドレインラインＤＬとの間の重なり面積を、図６（ａ）又は図６（ｃ）のようにすることで設定されている。

そして、各ボトムゲートラインＢＧＬ１〜ＢＧＬｎの合成容量は、接続されたダブルゲートトランジスタ８１における、ボトムゲート電極９１とドレイン電極９３との間の寄生容量Ｃｂｇｄ、ボトムゲート電極９１とソース電極９４との間の寄生容量Ｃｂｇｓ、ボトムゲート電極９１とボトムゲート電極９２との間の寄生容量Ｃｇｅ、並びにボトムゲートラインＢＧＬとボトムゲートラインＢＧＬとの間の重なり容量Ｃｇｌの和となる。各ダミーボトムゲートライン（ダミー走査ライン）ＢＧＬｎ＋１、ＧＬｎ＋２は、各ボトムゲートラインＢＧＬ１〜ＢＧＬｎの上記合成容量と等しくなるように、交差するドレインラインＤＬとの間の重なり面積を、図６（ａ）又は図６（ｃ）のようにすることで設定されている。

撮像素子７１を構成するダブルゲートトランジスタ８１は、トップゲート電極９１に印加されている電圧が＋２５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が０（Ｖ）であると、トップゲート電極９１と半導体層との間に配置される窒化シリコンからなるゲート絶縁膜と半導体層とに蓄積されている正孔が吐出され、リセットされる。ダブルゲートトランジスタ８１は、ソース、ドレイン電極９３、９４間が０（Ｖ）で、トップゲート電極９１に印加されている電圧が−１５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が０（Ｖ）となり、半導体層への光の入射によって発生した正孔−電子対のうちの正孔が上記半導体層及び上記ゲート絶縁膜に蓄積されるフォトセンス状態となる。この所定期間に蓄積される正孔の量は光量に依存している。

フォトセンス状態において、バックライトがダブルゲートトランジスタ８１に向け光を照射するが、このままではダブルゲートトランジスタ８１の半導体層の下方の位置するボトムゲート電極９２が遮光するので半導体層には十分なキャリアが生成されない。このとき、ダブルゲートトランジスタ８１上方の絶縁膜上に指を載置すると、指の凹部（指紋形状を決める溝にあたる）の直下にあたるダブルゲートトランジスタ８１の半導体層には、絶縁膜等で反射された光があまり入射されない。

このように光の入射量が少なくて十分な量の正孔が半導体層内に蓄積されずに、トップゲート電極９１に印加されている電圧が−１５（Ｖ）で、ボトムゲート電極９２に印加されている電圧が＋１０（Ｖ）となると、半導体層内に空乏層が広がり、ｎチャネルがピンチオフされ、半導体層が高抵抗となる。一方、フォトセンス状態において指の凸部（指の溝と溝の間の山）の直下にあたるダブルゲートトランジスタ８１の半導体層には、絶縁膜等で反射された光が入射され十分な量の正孔が半導体層内に蓄積された状態で、このような電圧が印加された場合は、蓄積されている正孔がトップゲート電極９１に引き寄せられて保持されることにより、半導体層のボトムゲート電極９２側にｎチャネルが形成され、半導体層が低抵抗となる。これらの読み出し状態における半導体層の抵抗値の違いが、ドレインラインＤＬの電位の変化となって現れる。

トップゲートドライバ７２は、撮像素子７１のトップゲートラインＴＧＬに接続され、コントローラ７０からの制御信号群Ｔｃｎｔに従って、各トップゲートラインＴＧＬに＋２５（Ｖ）または−１５（Ｖ）の信号を選択的に出力する。トップゲートドライバ７２は、出力信号のレベルの相違、これに応じた入力信号のレベルの相違、並びに出力信号及び入力信号の位相の違いを除き、上記したゲートドライバ５２を構成するシフトレジスタと実質的に同一の構成を有している。

ボトムゲートドライバ７３は、撮像素子７１のボトムゲートラインＢＧＬに接続され、コントローラ７０からの制御信号群Ｂｃｎｔに従って、各ボトムゲートラインＢＧＬに＋１０（Ｖ）または０（Ｖ）の信号を出力する。ボトムゲートドライバ７３は、出力信号のレベルの相違、これに応じた入力信号のレベルの相違、並びに出力信号及び入力信号の位相の違いを除き、上記したゲートドライバ５２を構成するシフトレジスタと実質的に同一の構成を有している。

ドレインドライバ７４は、撮像素子７１のドレインラインＤＬに接続され、コントローラ７０からの制御信号群Ｄｃｎｔに従って、後述する所定の期間において全てのドレインラインＤＬに定電圧（＋１０（Ｖ））を出力し、電荷をプリチャージさせる。ドレインドライバ７４は、プリチャージの後の所定の期間においてダブルゲートトランジスタ８１の半導体層に光の入射、非入射に応じてチャネルが形成されているか否かによって変化する各ドレインラインＤＬの電位を読み出し、画像データＤＡＴＡとしてコントローラ７０に供給する。

コントローラ７０は、制御信号群Ｔｃｎｔ、Ｂｃｎｔによってそれぞれトップゲートドライバ７２、ボトムゲートドライバ７３を制御して、両ドライバ７２、７３からライン毎に所定のタイミングで所定レベルの信号を出力させる。これにより、撮像素子７１の各ラインを順次リセット状態、フォトセンス状態、読み出し状態とさせる。コントローラ７０は、また、制御信号群Ｄｃｎｔによりドレインドライバ７４にドレインラインＤＬの電位変化を読み出させ、画像データＤＡＴＡとして順次取り込んでいく。

上記の各実施の形態では、本発明のアクティブ素子としてＴＦＴを適用した場合を例として説明したが、ＭＩＭ（Metal Insulator Metal）等の他のアクティブ素子も適用することができる。また、液晶表示素子や撮像素子と同一の基板上にゲートドライバ、ドレインドライバが形成された電子装置だけでなく、別途形成され、液晶表示素子や撮像素子に取り付けられた電子装置にも本発明を適用することができる。

なお、上記各実施の形態では、ダミー素子領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれの負荷の一部として補償容量が設けられているが、表示領域１１に配されたｎ本のゲートラインＧＬ１〜ＧＬｎにそれぞれ接続された画素に補償電極ＣＥが設けられていない構造でのダミー素子領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれの負荷は、上記各実施の形態でのダミー素子領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２のそれぞれの負荷から各画素の補償容量が除かれたものに相当するように設定すればよい。

なお、上記各実施の形態では、ダミー素子領域１２のゲートラインＧＬｎ＋１、ＧＬｎ＋２の２本を設けたが、ゲートラインＧＬｎ＋１の１本のみとし、ゲートドライバ２も段２００（１）〜２００（ｎ＋１）とした構成にしてもよい。

１…液晶表示素子、２…ゲートドライバ、３…ドレインドライバ、４…コントローラ、１１…表示領域、１２…ダミー素子領域、１１０…画素、１１１…ＴＦＴ、１１２…画素容量、１１３…補償容量、１１４…配線抵抗、１２０…ダミー素子、１２１…ＴＦＴ、１２３…ダミー容量、１２４…配線抵抗、１３３…ダミー容量、１３４…配線抵抗、２００…段、２０１〜２０６…ＴＦＴ

Claims (3)

1. 半導体層の上下にゲート電極が形成された複数の画素トランジスタがマトリクス状に配置された撮像領域を有する撮像装置であって、
   互いに平行となるように前記撮像領域に延伸配置された複数のトップゲートラインと、
   前記各トップゲートラインと交差するように延伸配置された複数のドレインラインと、
   前記各トップゲートラインと平行となるように且つ前記各ドレインラインと交差するように、前記撮像領域とは異なる領域に延伸配置された複数のダミーラインと、
   前記ダミーラインと一体的に形成され、前記ダミーラインに対して横方向に突出する矩形状のダミー容量電極と、
   前記ダミー容量電極と重なるように形成された透明電極と、
   少なくとも一つの薄膜トランジスタにおける半導体層が前記各画素トランジスタの半導体層と同層に形成され、前記複数のトップゲートラインの数と前記複数のダミーラインの数との合計に等しい出力段数を有し、前記各出力段に前記各トップゲートライン及び前記各ダミーラインの何れか一つが接続され、前記各トップゲートライン及び前記各ダミーラインに選択信号を出力するシフトレジスタと、
   を備え、
   前記各ダミーラインは、前記シフトレジスタから該ダミーラインに選択信号を出力する際の負荷が前記シフトレジスタから前記トップゲートラインに選択信号を出力する際の負荷と等しくなるように負荷容量または負荷抵抗が形成されているとともに、隣接するダミーラインとの配線間隔が前記各トップゲートラインの配線間隔よりも短く配置され、
   前記ダミー容量電極は、前記ダミーラインの延伸方向における長さが前記透明電極の前記ダミーラインの延伸方向における長さよりも短く、前記ドレインラインの延伸方向における長さが前記透明電極の前記ドレインラインの延伸方向における長さよりも短く、
   前記ダミー容量電極の周縁は、前記透明電極の周縁よりも内側に位置することを特徴とする撮像装置。
2. 半導体層の上下にゲート電極が形成された複数の画素トランジスタがマトリクス状に配置された撮像領域を有する撮像装置であって、
   互いに平行となるように前記撮像領域に延伸配置された複数のボトムゲートラインと、
   前記各ボトムゲートラインと交差するように延伸配置された複数のドレインラインと、
   前記各ボトムゲートラインと平行となるように且つ前記各ドレインラインと交差するように、前記撮像領域とは異なる領域に延伸配置された複数のダミーラインと、
   前記ダミーラインと一体的に形成され、前記ダミーラインに対して横方向に突出する矩形状のダミー容量電極と、
   前記ダミー容量電極と重なるように形成された透明電極と、
   少なくとも一つの薄膜トランジスタにおける半導体層が前記各画素トランジスタの半導体層と同層に形成され、前記複数のボトムゲートラインの数と前記複数のダミーラインの数との合計に等しい出力段数を有し、前記各出力段に前記各ボトムゲートライン及び前記各ダミーラインの何れか一つが接続され、前記各ボトムゲートライン及び前記各ダミーラインに選択信号を出力するシフトレジスタと、
   を備え、
   前記各ダミーラインは、前記シフトレジスタから該ダミーラインに選択信号を出力する際の負荷が前記シフトレジスタから前記ボトムゲートラインに選択信号を出力する際の負荷と等しくなるように負荷容量または負荷抵抗が形成されているとともに、隣接するダミーラインとの配線間隔が前記各ボトムゲートラインの配線間隔よりも短く配置され、
   前記ダミー容量電極は、前記ダミーラインの延伸方向における長さが前記透明電極の前記ダミーラインの延伸方向における長さよりも短く、前記ドレインラインの延伸方向における長さが前記透明電極の前記ドレインラインの延伸方向における長さよりも短く、
   前記ダミー容量電極の周縁は、前記透明電極の周縁よりも内側に位置することを特徴とする撮像装置。
3. 前記半導体層がアモルファスシリコン層であることを特徴とする請求項１または２記載の撮像装置。

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