JP4506026B2 - シフトレジスタ、表示装置及び撮像素子 - Google Patents
シフトレジスタ、表示装置及び撮像素子 Download PDFInfo
- Publication number
- JP4506026B2 JP4506026B2 JP2001128909A JP2001128909A JP4506026B2 JP 4506026 B2 JP4506026 B2 JP 4506026B2 JP 2001128909 A JP2001128909 A JP 2001128909A JP 2001128909 A JP2001128909 A JP 2001128909A JP 4506026 B2 JP4506026 B2 JP 4506026B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- shift register
- tft
- stage
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の属する技術分野】
本発明は、液晶表示素子や撮像素子を駆動するドライバとして好適なシフトレジスタに関する。
【0002】
【従来の技術】
TFT液晶表示装置などのアクティブマトリクス型の液晶表示装置では、マトリクス状に配列された表示画素を1ラインずつ選択し、選択した画素の画素容量に表示データに応じた信号を書き込むことによって所望の表示を得ている。このラインを選択するためのドライバとして、一般に、外部からの制御信号に従って出力信号を順次シフトしていくシフトレジスタが用いられている。
【0003】
このようなシフトレジスタとして、例えば、特開2000−35772号公報に開示されたものがある。図7は、この公報に開示された従来のシフトレジスタの構成を示す。図示するように、このシフトレジスタは、複数の段(図では、1番目から3番目の段RS(1)〜RS(3)を示す)からなり、各段は5つのTFT51〜55によって構成されている。
【0004】
各段RS(k)(k:1以上の整数)では、外部からハイレベルのスタート信号Pstまたは前の段RS(k−1)の出力信号OUT(k−1)がTFT51のドレインに供給され、この間にTFT51のゲートに供給される制御信号φ1またはφ2がハイレベルに変化すると、TFT51のソースとTFT52のゲート及びTFT55の間の配線Caに電荷が蓄積される。これにより、TFT52、55がオンする。
【0005】
次に、TFT55がオンしたことによって、負荷としてのTFT54を介して供給される電源電圧Vddが基準電圧Vssの配線から放出される。これにより、TFT53がオン状態からオフ状態に変化する。この状態でクロック信号CK1またはCK2がハイレベルに変化すると、この信号のレベルがほぼそのまま、当該段RS(k)の出力信号OUT(k)として出力される。以上のような動作が1番目の段RS(1)から順次繰り返されることで、ハイレベルとなる出力信号OUT1,OUT2,・・・が順次シフトしていく。
【0006】
しかしながら、このシフトレジスタでは、ハイレベルの信号を出力すべく動作する段以外でも、TFT52のドレインに供給されるクロック信号CK1またはCK2は、一定周期でハイレベルになることを繰り返している。ここで、TFT52のドレインとゲートとの間の寄生容量に起因して、配線Caの電位が若干上昇する。
【0007】
また、このシフトレジスタを構成するTFT51〜55は、温度条件によって特性が変動し、特に高温の環境下では、出力信号がオフ時でもオン時と同レベルの電圧になる誤動作が発生する恐れがあるが、上記の公報では、温度の変化によるTFT51〜55の特性の変動を考慮していない。また、この温度変化による特性の変動は、シフトレジスタを構成するTFT51〜55の設計に応じて異なるが、高温でも正常な回路動作を行うための設計値が十分把握されていなかった。
【0008】
【発明が解決しようとする課題】
本発明は、高温下においても正しい回路動作が得られ、長期間安定した動作を得ることができるシフトレジスタを提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点にかかるシフトレジスタは、
複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から制御端子に供給された所定レベルの信号によってオンし、所定レベルの信号を電流路の一端から他端に出力する第1のトランジスタと、
制御端子と前記第1のトランジスタの電流路の他端との間の配線に蓄積された電荷によってオンし、外部から電流路の一端に供給される第1または第2の信号を出力信号として電流路の他端から出力する第2のトランジスタと、
所定レベルの電圧を電流路の一端から他端に出力する第3のトランジスタと、
制御端子と前記第1のトランジスタの電流路の他端との間の配線に蓄積された電荷によってオンし、前記第3のトランジスタを介して供給される所定レベルの電圧を電流路の一端から他端に出力して、前記第3のトランジスタからの所定レベルの電圧を異なるレベルの電圧に変位させる第4のトランジスタと、
電流路の一端が前記第2のトランジスタの前記電流路の他端と接続され、前記第4のトランジスタがオフしているときに、前記第3のトランジスタからの所定レベルの電圧に応じてオンする第5のトランジスタと、
制御端子に隣接する他方の段の出力信号が供給され、該他方の段の出力信号によってオンすることにより、前記配線に蓄積された電荷を放出させる第6のトランジスタとを備え、
前記第1のトランジスタの値及び前記第6のトランジスタの値はともに、前記第2のトランジスタの値より小さく、且つ前記第5のトランジスタの値より小さく、且つ前記第3のトランジスタの値より大きく、且つ前記第4のトランジスタの値より大きくし、
トランジスタの値とは、該トランジスタのチャネル幅のチャネル長に対する比で定義される値である
ことを特徴とする。
【0012】
前記第1のトランジスタに供給される所定レベルの信号は、最初に出力信号がアクティブとなる側の端の段においては外部から所定タイミングで供給されるスタート信号であり、それ以外の段においては前側に隣接する段の出力信号であることを特徴とする。
【0013】
前記第1の信号と第2の信号とは、互いに位相が180°異なることを特徴とする。
【0014】
前記複数の段のそれぞれを構成するトランジスタは、同一チャネル型の電界効果トランジスタであることを特徴とする。
さらに、上記目的を達成するため、本発明の第2の観点にかかる表示装置は、上述のシフトレジスタを備えることを特徴とする。
本発明の第3の観点にかかる撮像素子は、上述のシフトレジスタを備えることを特徴とする。
【0015】
【発明の実施の形態】
以下、添付図面を参照して、本発明の実施の形態について説明する。
【0016】
図1は、この実施の形態にかかるシフトレジスタの回路構成を示す図である。図示するように、このシフトレジスタは、その基本構成としてn個(n:2以上の整数)の段から構成されており、図1では、このうちの最初の3つの段RS(1)〜RS(3)を示している。このシフトレジスタには、その動作信号として、外部からクロック信号CK1、CK2、スタート信号Pst、電源電圧Vdd及び基準電圧Vssが供給される。
【0017】
外部から供給される信号のうち、電源電圧Vddは一定の正電圧であり、基準電圧Vssは、電源電圧Vddより低い一定の電圧であるが、マイナスまたは0(V)が望ましい。クロック信号CK1、CK2及びスタート信号Pstのハイレベルは電源電圧Vddの電圧レベルと同じであり、これらの信号のローレベルは基準電圧Vssの電圧レベルと同じである。
【0018】
各段RS(1)〜RS(n)は、基本構成として6つの逆スタガのTFT(Thin Film Transistor)1〜6を有している。TFT1〜6は、いずれもnチャネルMOS型の薄膜トランジスタで構成されている。各段RS(m)のTFT1のゲート電極及びドレイン電極は互いに前段RS(m−1)のTFT2のソース電極に接続され、TFT1のソース電極は、TFT5のゲート電極、TFT2のゲート電極及びTFT6のドレイン電極に接続されている。
【0019】
TFT5のドレイン電極は、TFT4のソース電極及びTFT3のゲート電極に接続され、TFT5のソース電極及びTFT6のソース電極には定電圧Vssが供給されている。そして、TFT4のゲート電極及びドレイン電極には基準電圧Vddが供給され、奇数段のTFT2のドレイン電極には信号CK1が供給され、偶数段のTFT2のドレイン電極には信号CK2が供給され、各段のTFT2のソース電極はTFT3のドレイン電極に接続され、TFT3のソース電極には定電圧Vssが供給されている。TFT6のゲート電極には、次段の出力信号OUT(m+1)が入力される。
【0020】
図2(A)は、本発明に係るシフトレジスタの各TFT1〜TFT6に適用される逆スタガ型のトランジスタの一例を示す概略構成図であり、図2(B)は、図2(A)の(X)−(X)線断面図である。
【0021】
逆スタガ型のトランジスタは、ガラス等の絶縁性基板19上に形成されたゲート電極72と、ゲート電極72上及び絶縁性基板19上に設けられたゲート絶縁膜16と、ゲート電極72に対向して設けられ、アモルファスシリコン等からなる半導体層61と、半導体層61上に互いに離間して並列に配置されたブロック絶縁膜64a、64b、64cと、ブロック絶縁膜64aのチャネル長方向の一方の端部に跨り且つ半導体層61上に設けられた不純物層69aと、ブロック絶縁膜64aのチャネル長方向の他方の端部及びブロック絶縁膜64bのチャネル長方向の一方の端部に跨って且つ半導体層61上に設けられた不純物層69bと、ブロック絶縁膜64bのチャネル長方向の他方の端部及びブロック絶縁膜64cのチャネル長方向の一方の端部に跨って且つ半導体層61上に設けられた不純物層69cと、ブロック絶縁膜64cのチャネル長方向の他方の端部に跨り且つ半導体層61上に設けられた不純物層69dと、不純物層69a上、不純物層69b上、不純物層69c上、及び不純物層69d上にそれぞれ設けられたソース電極65、ドレイン電極66、ソース電極67、及びドレイン電極68と、ゲート絶縁膜16、ブロック絶縁膜64a、64b、64c、ソース電極65、67、及びドレイン電極66、68を覆うように形成された層間絶縁膜15と、から構成されている。
【0022】
ゲート電極72、ソース、ドレイン電極65〜68は、クロム、クロム合金、アルミ、アルミ合金等から選択された部材からなり、不純物層69a、69b、69c、69dは、n型の不純物イオンがドープされたアモルファスシリコンからなる。半導体層61は、図2(A)中で格子状にハッチングされた領域にある単層構造である。
【0023】
次に、このシフトレジスタの各TFT1〜TFT6の作用について説明するが、各段の構成はほぼ同じであるため、1番目の段RS(1)を例として説明する。1番目の段RS(1)は、a−Siによる半導体層を有する6つのTFT1〜6によって構成されている。TFT1〜6は、全て同一のチャネル型(ここでは、nチャネル型)の電界効果トランジスタである。
【0024】
TFT1のゲートとドレインとには、スタート信号Pstが供給される。TFT1のソースは、TFT2のゲートとTFT5のゲートとTFT6のソースとに接続されている。TFT2は、TFT1のソースとの間の配線Caに電荷が蓄積され、これがハイレベルになっているときにオンする。TFT2のドレインにはクロック信号CK1が供給され、TFT2自身がオンし、さらに後述するようにTFT3がオフしている際にこの信号がこの段RS(1)の出力信号OUT1として出力される。
【0025】
TFT4のゲートとドレインとには、電源電圧Vddが供給され、ソース電位が電源電圧Vddに対し十分低いとTFT4はオンし、電源電圧Vddをソースから出力する。TFT4のソースから出力される電圧は、TFT5のドレインに供給されており、TFT4が負荷として機能して、TFT5に電源電圧Vddが供給される。TFT5は、TFT1のソースとの間の配線Caがハイレベルとなっているときにオンし、TFT4を介して供給された電源電圧を基準電圧Vssの配線から放出する。
【0026】
TFT3は、TFT5がオフしているときにTFT4を介して供給される電源電圧Vddによってオンし、TFT2のソースから出力されたクロック信号CK1により出力信号用の配線に蓄積された電圧を基準電圧Vssの配線から放出させる。TFT3は、また、TFT5がオンしているときにはオフし、この際にはクロック信号CK1の電圧レベルが出力信号OUT1の電圧レベルとなる。TFT6は、次の段であるRS(2)の出力信号OUT2によってオンし、TFT1のソースとTFT2のゲート及びTFT5のゲートとの間の配線Caに蓄積された電荷を基準電圧Vssの配線から放出させる。
【0027】
なお、1番目以外の奇数番目の段RS(2k+1)(k:1〜2/nの整数)の構成は、TFT1のゲートとドレインとに前の段RS(2k)の出力信号OUT(2k)が供給される以外は、1番目の段RS(1)と同じである。偶数番目の段RS(2k)の構成は、TFT1のゲートとドレインとに前の段RS(2k−1)の出力信号OUT(2k−1)が供給されること、TFT2のドレインにクロック信号CK2が供給されること以外は、1番目の段RS(1)と同じである。また、最終番目の段RS(n)のTFT6のゲートに供給するリセット信号は、1番目の段RS(1)の出力信号OUT1とするか、或いは外部から供給するものとしてもよい。
【0028】
次に、このシフトレジスタの各段の具体的な設計、特にTFT1〜6の相対的な大きさをどのように設定するかについて説明する。
【0029】
各TFT1〜6の半導体層61のうち、ドレイン電流が流れるチャネル領域は、隣接する二辺がチャネル長L1及びチャネル幅W1で定義される長方形と、隣接する二辺がチャネル長L2及びチャネル幅W1で定義される長方形と、隣接する二辺がチャネル長L3及びチャネル幅W1で定義される矩形と、に設定されている。
【0030】
このトランジスタに流れるドレイン電流Idsは、次の数式1で表される。
【数1】
Ids ∝ (W1/L1+W1/L2+W1/L3)=Σ(W/L)
ここで、L1=L2=L3と設定すればすれば、Σ(W/L)=3W1/L1となる。
【0031】
本発明では、各TFT1〜TFT6の値Σ(W/L)の相対値を最適化して高温の環境下でも誤動作しないシフトレジスタを実現している。以下では、値Σ(W/L)を簡略化して値(W/L)と記載する。したがって値(W/L)はチャネル領域が複数あれば上述のようにΣ(W/L)を意味する。ここで、TFT1、2は、ハイレベルとローレベルとに電圧レベルが変化する信号が外部からドレインに供給され、ソースから出力することが必要であるため、値(W/L)やその大きさの範囲はある程度限定されたものとなる。
【0032】
但し、TFT2は、ローレベルとハイレベルとの間の電圧差の大きいクロック信号CK1またはCK2が供給され、オンレベルの出力信号OUT1〜OUTnとして出力させるものであるため、出力信号OUT1〜OUTnのレベルを短時間で十分に上昇させる必要がある。このため、ブートストラップ効果を生じて短期間に高いドレイン電流を流さなければならず値(W/L)は大きい方が望ましい。また、より大きなブートストラップ効果を得るためにTFT2のゲート−ソース間及びゲート−ドレイン間の寄生容量を大きくしなければならないため、TFT2はトランジスタのサイズが相対的に大きい方が望ましい。
【0033】
一方、TFT1も、ローレベルとハイレベルとの間の電圧差の大きいスタート信号Pstまたは前段の出力信号が供給されて配線Caに出力するものであるが、後述するように配線Caの電位レベルを短時間で上昇させる必要はない。このため、TFT2は、かなり大きなものとする必要があるが、TFT1は、TFT2ほどの値(W/L)は必要なく、TFT2の3分の1程度でもよい。
【0034】
TFT4及びTFT5は、TFT3のスイッチングに用いられるものであって出力信号を出力しないので短期間に大きなドレイン電流を流す必要がなく、各端子にはブートストラップ効果にあるような急峻で大きな電位変化がないので、TFT4、TFT5の値(W/L)は、TFT1、2に比べて小さくしてもシフトレジスタの誤動作の影響が小さい。但し、TFT4は、TFT2の20分の1以上の値(W/L)を有していることが好ましい。
【0035】
また、TFT5は、値(W/L)が小さいほど経時劣化によりしきい値が正電圧方向にシフトしやすくなるが、むしろこのためにTFT3のゲート電圧が高くなるため、TFT3が経時劣化でしきい値が高くなることによる悪影響を相殺し、オフレベルの出力信号のノイズを低減することができるので、誤動作防止のために、TFT5の値(W/L)は、他のTFT1〜4、6の値(W/L)と比べて最も小さい方が望ましい。
【0036】
TFT3は、出力信号OUT1〜OUTnがオンレベルからオフレベルに切り替わるときハイレベルから強制的にローレベルの基準電圧Vssにするために、迅速にドレイン電流を流さなければならないので、TFT2と同程度かそれ以上の値(W/L)とすることが好ましい。
【0037】
TFT6は、TFT1が配線Caに電荷を蓄積させるものであるのに対して配線Caから電荷を放出させるものであり、またクロック信号CK1またはCK2のローレベルとハイレベルの振幅に応じてTFT2のゲート電圧が振れてしまい、TFT2が漏れ電流によりオフレベル時の出力信号OUT1〜OUTnをハイレベルの電圧にしてしまう恐れがあるため、TFT3は常にオフ時の電位を安定して基準電圧Vssにするためにも、TFT2と同程度かそれ以上の値(W/L)とすることが好ましい。
【0038】
また、nチャネルTFT3は、他のTFT1、2、4〜6よりもしきい値の経時的なシフト量が大きいので、誤動作防止のため、TFT3の値(W/L)は、他のTFT1、2、4〜6の値(W/L)のいずれと比べても大きい方が望ましい。
【0039】
高温条件下でもシフトレジスタの誤動作を防ぐには、TFT1〜6の値(W/L)はなるべく大きくすることが望ましい。しかし、TFT1〜6は、大きくすればそれだけシフトレジスタ全体の面積が大きくなるので、使用環境条件や回路配置を考慮して、上記の条件の範囲内においてその値(W/L)を設定すればよい。なお、TFT1〜6の値(W/L)と耐用温度との関係については、後述する実施例に従ってさらに考察する。
【0040】
以下、この実施の形態にかかるシフトレジスタの動作について説明する。図3は、図1に示すシフトレジスタの動作を示すタイミングチャートである。
【0041】
タイミングT0〜T1の間、スタート信号Pstがハイレベルとなると、1段目の段RS(1)のTFT1がオンし、この信号がTFT1のドレインからソースに出力される。これにより、1番目の段RS(1)の配線Ca(1)の電位がハイレベルとなる。これにより、TFT2、5のゲート電圧がハイレベルとなり、TFT2、5がオンする。また、TFT5がオンしたことにより、TFT4を介して供給される電源電圧VddがTFT3のゲートに供給されなくなり、TFT3がオフする。もっとも、この期間においては、クロック信号CK1がローレベルであるため、出力信号OUT1のレベルはローレベルのままである。
【0042】
次に、タイミングT1において、クロック信号CK1がハイレベルに変化すると、これが1番目の段RS(1)のTFT2のドレインからソースに出力されて、出力信号OUT1のレベルがハイレベルに変化する。このとき配線Ca(1)の電位はブートストラップ効果により高い電圧まで上昇するため、TFT2の飽和ゲート電圧まで達し、出力信号OUT1は、ほぼクロック信号CK1のハイレベルと等電位となる。この後、出力信号OUT1は、タイミングT2までの間でクロック信号CK1がローレベルに変化すると、ローレベルに近づく。
【0043】
また、タイミングT1〜T2の期間では、ハイレベルとなった1番目の段RS(1)の出力信号OUT1により、2番目の段RS(2)のTFT1がオンし、配線Ca(2)の電位がハイレベルとなる。これにより、2番目の段RS(2)のTFT2、5がオンし、さらにTFT3がオフする。
【0044】
次に、タイミングT2において、クロック信号CK2がハイレベルに変化すると、これが2番目の段RS(2)のTFT2のドレインからソースに出力されて、出力信号OUT2のレベルがハイレベルに変化する。このとき配線Ca(2)の電位はブートストラップ効果により高い電圧まで上昇するため、TFT2の飽和ゲート電圧まで達し、出力信号OUT2は、ほぼクロック信号CK2のハイレベルと等電位となる。また、ハイレベルの出力信号OUT2が1番目の段RS(1)のTFT6のゲートに供給されることにより、1番目の段RS(1)においてTFT6がオンし、配線Ca(1)に蓄積された電荷が放出され、基準電圧Vssになる。この後、出力信号OUT2は、タイミングT3までの間でクロック信号CK2がローレベルに変化すると、ローレベルに近づく。
【0045】
また、タイミングT2〜T3の期間では、ハイレベルとなった2番目の段RS(2)の出力信号OUT2により、3番目の段RS(3)のTFT1がオンし、配線Ca(3)の電位がハイレベルとなる。これにより、3番目の段RS(3)のTFT2、5がオンし、さらにTFT3がオフする。
【0046】
次に、タイミングT3において、クロック信号CK1がハイレベルに変化すると、これが3番目の段RS(3)のTFT2のドレインからソースに出力されて、出力信号OUT3のレベルがハイレベルに変化する。このとき配線Ca(3)の電位はブートストラップ効果により高い電圧まで上昇するため、TFT2の飽和ゲート電圧まで達し、出力信号OUT3は、ほぼクロック信号CK1のハイレベルと等電位となる。また、ハイレベルの出力信号OUT3が2番目の段RS(2)のTFT6のゲートに供給されることにより、2番目の段RS(2)おいてTFT6がオンし、配線Ca(2)に蓄積された電荷が放出され、基準電圧Vssになる。以下、同様にしてタイミングTnまでの間で1T以内の一定期間ずつ各段の出力信号OUT1〜OUTnがハイレベルとなる。このように、出力信号OUT1〜OUTnのハイレベルの電位は、次段にシフトされても逓減することがない。
【0047】
ところで、上記したシフトレジスタは、理想的には図3に示すタイミングチャートに従って動作するものであるが、温度の上昇に伴ってTFT1〜6の特性が変化するため、温度が高くなればなるほど、誤動作する可能性が高くなる。すなわち、特にTFT2のゲートとTFT1のソースとの間でフローティング状態になっている配線Caの電位がクロック信号CK1またはCK2と同期して上昇し、TFT2、5がオンしてしまうという誤動作を引き起こす可能性が高くなる。
【0048】
以下、上記したシフトレジスタが誤動作することにより、これを用いた電子装置にどのような影響を及ぼすかについて説明する。上記したシフトレジスタは、例えば、液晶表示装置や撮像装置のドライバとして用いられるが、ここでは液晶表示装置に用いた場合を例として説明する。
【0049】
図4は、上記のシフトレジスタを用いた液晶表示装置の構成を示すブロック図である。この液晶表示装置は、液晶表示素子11と、ゲートドライバ12と、ドレインドライバ13とから構成されており、上記のシフトレジスタは、ゲートドライバ12に適用されている。また、この液晶表示装置において、ゲートドライバ12には制御信号群Gcntが、ドレインドライバ13には制御信号群Dcntと画像データdataとが、コントローラから供給されている。
【0050】
液晶表示素子11は、一対の基板に液晶を封入して構成されるもので、その一方の基板には、a−Siを半導体層としたアクティブ駆動用のTFT21がマトリクス状に形成されている。各TFT21のゲート電極はゲートラインGLに、ドレイン電極はドレインラインDLに、ソース電極は同様にマトリクス状に形成された画素電極に接続されている。他方の基板には、所定の電圧が印加されている共通電極が形成されており、この共通電極と各画素電極とその間の液晶とによって、画素容量22が形成される。そして、画素容量22に蓄積された電荷によって液晶の配向状態が変化することで、液晶表示素子11は、透過させる光の量を制御して画像を表示するものである。
【0051】
この実施の形態にかかるシフトレジスタを適用したゲートドライバ12は、コントローラからの制御信号群Gcntに従って動作する。このゲートドライバ12は、コントローラからの制御信号群Gcntに従って、ゲートラインGLを順次選択して所定の電圧を出力する。この制御信号群Gcntに、上記したクロック信号CK1、CK2、スタート信号Pst、電源電圧Vdd及び基準電圧Vssが含まれる。
【0052】
ドレインドライバ13は、コントローラからの制御信号群Dcntに従って、コントローラから画像データdataを順次取り込む。1ライン分の画像データdataを蓄積すると、ドレインドライバ13は、コントローラからの制御信号群Dcntに従ってこれをドレインラインDLに出力し、ゲートドライバ12によって選択されたゲートラインGLに接続されているTFT21(オン状態)を介して、画素容量22に蓄積させる。
【0053】
以下、上記のシフトレジスタを適用したゲートドライバ12が正常に動作している場合と、誤動作している場合とにおいて、液晶表示装置の動作にどのような変化が現れるかについて説明する。なお、以下の説明において、液晶表示素子11とドレインドライバ13とは、誤動作することがなく、常に正常動作しているものとする。
【0054】
ゲートドライバ12が正常に動作している場合、本来ハイレベルの信号を出力すべき段以外の段からゲートラインGLに出力される電圧のレベルは、TFT21の閾値電圧以下に抑えられている。従って、ゲートドライバ12の各段から順次出力される出力信号により、ゲートラインGLに1本ずつハイレベルの信号が出力され、対応する1ライン分のTFT21がオンする。
【0055】
ドレインドライバ13は、コントローラから供給される画像データdataを1行分ずつ取り込んでいき、ゲートラインGLの選択に合わせて対応する信号を各ドレインラインDLに出力する。こうしてドレインラインDLに出力された信号は、オンしているTFT21を介して画素容量22に書き込まれる。そして、画素容量22に書き込まれた信号に応じて液晶の配向状態が変化し、透過する光の量が調整されることによって、液晶表示素子11の画面上に画像が表示される。
【0056】
一方、ゲートドライバ12が上述したような誤動作をした場合には、本来ハイレベルの信号を出力すべきでない段からゲートラインGLに出力された電圧がTFT21の閾値電圧を越え、TFT21が誤ってオンする場合がある。この場合、ドレインドライバ13からドレインラインDLに出力された信号が、本来的に信号を書き込むべき画素容量22だけでなく、誤ってオンしたTFT21を介して信号を書き込むべきでない画素容量22にも書き込まれてしまう。これにより、液晶の配向状態が本来のものとは異なるものとなり、液晶表示素子11上に表示される画像が本来表示されるべき画像とは異なるものになってしまう。
【0057】
以上説明したように、この実施の形態にかかるシフトレジスタでは、TFT1〜6の値(W/L)(チャネル幅とチャネル長の比)を上記した条件の範囲内に設定することにより、高温条件下でも長期間正常に動作することができる。このため、例えば、このシフトレジスタをゲートドライバ12として適用した液晶表示装置では、液晶表示素子11のTFT21が不意にオンしてしまうことがなく、画素容量22に本来書き込むべきでないデータが書き込まれてしまうことがない。これにより、液晶表示素子11上に表示される画像の品位が高くなる。
【0058】
なお、TFT1〜6の値(W/L)を大きくすればするほど、高温条件下でもシフトレジスタが正常に動作することができるようになる。しかし、シフトレジスタの面積が大きくなってしまい、例えば、上記した液晶表示装置において液晶表示素子11とゲートドライバ12とを同一の基板上に形成した場合には、液晶表示素子11の面積が相対的に小さくなってしまう。このため、TFT1〜6の値(W/L)は、大きければ大きいほどいいという訳でもない。シフトレジスタの動作安定性とTFT1〜6の値(W/L)の好ましいバランスについては、後述する実施例において考察する。
【0059】
また、この実施の形態において上記したシフトレジスタをゲートドライバ12として適用した液晶表示装置は、高温条件下でもゲートドライバ12が誤動作することがないので、品質の高い画像を表示することが可能となる。
【0060】
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について説明する。
【0061】
上記の実施の形態では、シフトレジスタの各段RS(1),RS(2),・・・は、6つのTFT1〜6によって構成されるものとしていた。しかしながら、これらのTFT1〜6について述べた値(W/L)の関係は、従来例のシフトレジスタの各段における5つのTFT51〜55にもそのまま当てはめることができる。すなわち、TFT51〜55をそれぞれTFT1〜5に対応させた値(W/L)の関係で構成する。これにより、従来例の構成を有するシフトレジスタも、温度変化等の影響によらずに、長期間安定して動作することができる。なお、TFT4またはTFT54は、トランジスタ以外の抵抗素子に置き換えることもできる。
【0062】
上記の実施の形態では、シフトレジスタを電界効果トランジスタであるTFT1〜6の組み合わせによって構成するものとしていたが、これらをTFT以外のトランジスタに置き換えてもよい。また、上記のシフトレジスタを構成するTFT1〜6としてnチャネル型のものを使用したものを例としていたが、全てpチャネル型のものとしてもよい。このとき、各信号のハイ、ローのレベルは、nチャネル型の場合に比べて反転されるようにすればよい。
【0063】
また、図5に示すように、シフトレジスタの出力信号OUTnを出力するものを最終段RS(n)とすると(nは2以上の偶数)、最終段RS(n)の後段に、最終段RS(n)等を制御するためのダミー段RS(n+1)及びダミー段RS(n+2)を設けてもよい。ダミー段RS(n+1)及びダミー段RS(n+2)は、各段RS(1)〜RS(n)と全く同じ構成でよい。但し、ダミー段RS(n+2)のTFT6のゲートには、ダミー段RS(n+1)のTFT2からの出力信号等によりチャージアップされた配線Ca(n+2)の電圧を基準電圧Vssにするためのリセット用の信号Pendが入力される。
【0064】
このようなシフトレジスタの段RS(1)〜RS(n)は、図3のシフトレジスタの波形と同様に、図6に示すような波形により駆動し、一走査期間Qで出力信号OUT1〜OUTnを出力する。ここで、最終段RS(n)においてハイレベルの出力信号OUTnの出力語に配線Ca(n)の電圧はハイレベルのままで保持されようとするが、出力信号OUTnにより駆動開始するダミー段RS(n+1)のTFT2からの出力信号で最終段RS(n)のTFT6がオンし、配線Ca(n)は基準電圧Vssに変化する。同様に、ダミー段RS(n+2)のTFT2からの出力信号によりダミー段RS(n+1)のTFT6がオンし、配線Ca(n+1)は基準電圧Vssに変化する。そして、ダミー段RS(n+2)の配線Ca(n+2)は、タイミングT3にハイレベルのリセット信号Dendがダミー段RS(n+2)のTFT6に供給されることでハイレベルから基準電圧Vssに変化しリセットされる。このようなシフトレジスタでは、ダミー段RS(n+1)及びダミー段RS(n+2)を設けることにより、段RS(1)〜RS(n)は全て同じ条件の信号により駆動されるので、均一な出力信号OUT1〜OUTnを出力することができる。
【0065】
上記の実施の形態では、シフトレジスタの各段RS(1)〜RS(n)は、電気的に接続された前後の段が、物理的な位置関係も隣り合わせて示されていた。が、これらの段RS(1)〜RS(n)は、出力信号OUT1〜OUTnがハイレベルとなる順番に従って前後関係が電気的に接続されたもの、すなわち論理的に互いに隣接して配置されたものであれば、物理的な位置関係はどのようなものであってもよい。
【0066】
上記の実施の形態では、シフトレジスタの適用例として液晶表示装置のゲートドライバ12を挙げたが、これ以外のタイプの表示装置、例えば有機EL表示装置やプラズマディスプレイパネルなどのドライバにも適用することができる。また、表示装置だけでなく、複数の画素が縦横に所定順序で配された指紋センサ等の撮像素子を駆動するためのドライバとしても適用することができる。この場合、撮像した画像の品位を高いものとすることができる。さらには、このようなドライバとして用いるのみならず、データ処理装置において直列のデータを並列のデータに変換する場合などにも適用することができる。
【0067】
【実施例】
上記の実施の形態に示したシフトレジスタとして、表1に示すように、TFT1のW/Lを120、TFT2のW/Lを320で固定した場合において、TFT3〜TFT6のW/Lが異なるもの(A)〜(J)を作成した。なお、TFT1のW/Lを120としたのは、比較例としてTFT1のW/Lを60としたシフトレジスタがTFT1のW/Lを120としたシフトレジスタに比べて誤動作が発生する温度の下限が低かったためである。ここで、TFT1、2は、前述した理由によりその値(W/L)に制約を受けるため、W/Lを固定した。なお、シフトレジスタは65℃以下の環境下で正常に動作することが望ましい。
【0068】
【表1】
【0069】
ここで表中の全てのTFT1〜TFT6のチャネル長Lは9μmに設定されている。ちなみに比較例としてTFT2、5のチャネル長Lを12μmとし他のTFT1、3、4、6のチャネル長Lを9μmとしても顕著な効果は得られなかった。
【0070】
そして、表1(A)〜(J)に示す10種類のシフトレジスタを、様々な温度条件下で駆動し、その温度特性について考察した。その結果を表2に示す。表2において、“○”は、その温度条件下でシフトレジスタが正常に動作したことを、“×”は、その温度条件下でシフトレジスタが誤動作した、或いは動作しなかったことを示している。
【0071】
【表2】
【0072】
この結果から、次のようなことを導き出すことができる。
【0073】
表1、表2の(A)、(B)、(C)から分かるように、65℃までシフトレジスタを正常に動作させるためには、TFT3の値(W/L)をTFT2の値(W/L)と同等かそれより大きくすればよい。TFT3の値(W/L)をTFT2の値(W/L)よりも大きくすれば、TFT4、5の値(W/L)によっては、90℃までシフトレジスタを正常に動作させることができるので、さらに好ましい。
【0074】
表1、表2の(A)、(D)、(E)から分かるように、65℃までシフトレジスタを正常に動作させるためには、TFT4の値(W/L)をTFT2の値(W/L)の20分の1以上とすればよいが、TFT2の値(W/L)の10分の1以上とすればより好ましく、TFT2の値(W/L)の5分の1程度にまですれば、90℃までシフトレジスタを正常に動作させることができるので、さらに好ましい。
【0075】
表1、表2の(A)、(F)、(G)、(H)から分かるように、65℃までシフトレジスタを正常に動作させるためには、TFT4の値(W/L)をTFT5の値(W/L)以上にすればよいが、TFT5の値(W/L)の3分の4以上とするとより好ましく、TFT5の値(W/L)の2倍程度まで大きくすれば、90℃までシフトレジスタを正常に動作させることができるので、さらに好ましい。
【0076】
表1、表2の(A)、(I)、(J)から分かるように、65℃までシフトレジスタを正常に動作させるためには、TFT6の値(W/L)をTFT1の値(W/L)と2/3以上とすればよい。TFT6の値(W/L)をTFT1よりも30%程度大きくすれば、90℃までシフトレジスタを正常に動作させることができるので、さらに好ましい。
【0077】
そして、TFT1の値(W/L)を、TFT2、3の値(W/L)より小さく、TFT4、5の値(W/L)より大きくし、TFT6の値(W/L)を、TFT2、3の値(W/L)より小さく、TFT4、5の値(W/L)より大きく設定すると、正常に動作しやすく、80℃の環境下で総合的なシフトレジスタの寿命が長かった。
【0078】
【発明の効果】
以上説明したように、本発明のシフトレジスタは、高温条件下において長期間使用しても、安定的に正常動作をすることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態にかかるシフトレジスタの回路構成を示す図である。
【図2】本発明の実施の形態にかかるシフトレジスタの適用される薄膜トランジスタの一例を示す図である。
【図3】図1のシフトレジスタの動作を示すタイミングチャートである。
【図4】図1のシフトレジスタをゲートドライバとして適用した液晶表示装置の構成を示すブロック図である。
【図5】本発明の実施の形態にかかる他のシフトレジスタの回路構成を示す図である。
【図6】図5のシフトレジスタの動作を示すタイミングチャートである。
【図7】従来例にかかるシフトレジスタの回路構成を示す図である。
【符号の説明】
1〜6…TFT、11…液晶表示素子、12…ゲートドライバ、13…ドレインドライバ、21…TFT、22…画素容量、RS(1)〜RS(3)…段、GL…ゲートライン、DL…ドレインライン
Claims (6)
- 複数の段からなるシフトレジスタであって、前記シフトレジスタの各段は、
隣接する一方の段から制御端子に供給された所定レベルの信号によってオンし、所定レベルの信号を電流路の一端から他端に出力する第1のトランジスタと、
制御端子と前記第1のトランジスタの電流路の他端との間の配線に蓄積された電荷によってオンし、外部から電流路の一端に供給される第1または第2の信号を出力信号として電流路の他端から出力する第2のトランジスタと、
所定レベルの電圧を電流路の一端から他端に出力する第3のトランジスタと、
制御端子と前記第1のトランジスタの電流路の他端との間の配線に蓄積された電荷によってオンし、前記第3のトランジスタを介して供給される所定レベルの電圧を電流路の一端から他端に出力して、前記第3のトランジスタからの所定レベルの電圧を異なるレベルの電圧に変位させる第4のトランジスタと、
電流路の一端が前記第2のトランジスタの前記電流路の他端と接続され、前記第4のトランジスタがオフしているときに、前記第3のトランジスタからの所定レベルの電圧に応じてオンする第5のトランジスタと、
制御端子に隣接する他方の段の出力信号が供給され、該他方の段の出力信号によってオンすることにより、前記配線に蓄積された電荷を放出させる第6のトランジスタとを備え、
前記第1のトランジスタの値及び前記第6のトランジスタの値はともに、前記第2のトランジスタの値より小さく、且つ前記第5のトランジスタの値より小さく、且つ前記第3のトランジスタの値より大きく、且つ前記第4のトランジスタの値より大きくし、
トランジスタの値とは、該トランジスタのチャネル幅のチャネル長に対する比で定義される値である
ことを特徴とするシフトレジスタ。 - 前記第1のトランジスタに供給される所定レベルの信号は、最初に出力信号がアクティブとなる側の端の段においては外部から所定タイミングで供給されるスタート信号であり、それ以外の段においては前側に隣接する段の出力信号である
ことを特徴とする請求項1に記載のシフトレジスタ。 - 前記第1の信号と第2の信号とは、互いに位相が180°異なる
ことを特徴とする請求項1又は2に記載のシフトレジスタ。 - 前記複数の段のそれぞれを構成するトランジスタは、同一チャネル型の電界効果トランジスタである
ことを特徴とする請求項1乃至3のいずれか1項に記載のシフトレジスタ。 - 請求項1乃至4のいずれか1項に記載のシフトレジスタを備える
ことを特徴とする表示装置。 - 請求項1乃至4のいずれか1項に記載のシフトレジスタを備える
ことを特徴とする撮像素子。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001128909A JP4506026B2 (ja) | 2000-05-31 | 2001-04-26 | シフトレジスタ、表示装置及び撮像素子 |
US09/852,944 US6611248B2 (en) | 2000-05-31 | 2001-05-10 | Shift register and electronic apparatus |
TW090112883A TW514926B (en) | 2000-05-31 | 2001-05-29 | Shift register and electronic apparatus |
KR10-2001-0029573A KR100393750B1 (ko) | 2000-05-31 | 2001-05-29 | 시프트레지스터 및 전자장치 |
EP01113220A EP1160796B1 (en) | 2000-05-31 | 2001-05-30 | Shift register and electronic apparatus |
DE60138429T DE60138429D1 (de) | 2000-05-31 | 2001-05-30 | Schieberegister und elektronisches Gerät |
DE60121257T DE60121257T2 (de) | 2000-05-31 | 2001-05-30 | Schieberegister und elektronisches Gerät |
EP06009250A EP1684310B1 (en) | 2000-05-31 | 2001-05-30 | Shift register and electronic apparatus |
CNB01115733XA CN1213394C (zh) | 2000-05-31 | 2001-05-31 | 移位寄存器和电子设备 |
HK02103955.5A HK1042369B (zh) | 2000-05-31 | 2002-05-28 | 移位寄存器和電子設備 |
US11/193,995 USRE40673E1 (en) | 2000-05-31 | 2005-07-29 | Shift register and electronic apparatus |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000-162671 | 2000-05-31 | ||
JP2000162671 | 2000-05-31 | ||
JP2001128909A JP4506026B2 (ja) | 2000-05-31 | 2001-04-26 | シフトレジスタ、表示装置及び撮像素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002055644A JP2002055644A (ja) | 2002-02-20 |
JP4506026B2 true JP4506026B2 (ja) | 2010-07-21 |
Family
ID=26593043
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001128909A Expired - Lifetime JP4506026B2 (ja) | 2000-05-31 | 2001-04-26 | シフトレジスタ、表示装置及び撮像素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4506026B2 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2003214699A1 (en) * | 2002-04-08 | 2003-10-27 | Samsung Electronics Co., Ltd. | Liquid crystal display device |
TWI293444B (en) * | 2002-04-08 | 2008-02-11 | Samsung Electronics Co Ltd | Liquid crystal display device |
WO2003104879A2 (en) * | 2002-06-01 | 2003-12-18 | Samsung Electronics Co., Ltd. | Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same |
KR100797522B1 (ko) * | 2002-09-05 | 2008-01-24 | 삼성전자주식회사 | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 |
KR100843383B1 (ko) * | 2002-12-31 | 2008-07-03 | 비오이 하이디스 테크놀로지 주식회사 | 집적 아모퍼스실리콘계 박막트랜지스터 드라이브열을 갖는액정표시장치 |
TWI220255B (en) * | 2003-04-29 | 2004-08-11 | Ind Tech Res Inst | Shifter register unit and shift register circuit comprising the shift register units |
EP1895545B1 (en) | 2006-08-31 | 2014-04-23 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
JP4932415B2 (ja) | 2006-09-29 | 2012-05-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
TWI831616B (zh) | 2006-09-29 | 2024-02-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
JP5116277B2 (ja) | 2006-09-29 | 2013-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
KR101393635B1 (ko) | 2007-06-04 | 2014-05-09 | 삼성디스플레이 주식회사 | 표시 장치의 구동 장치 및 이를 포함하는 표시 장치 |
KR101536218B1 (ko) | 2008-12-26 | 2015-07-13 | 삼성디스플레이 주식회사 | 게이트 구동회로, 이를 갖는 표시 장치 및 이 게이트 구동회로의 제조 방법 |
TWI401663B (zh) | 2009-03-13 | 2013-07-11 | Au Optronics Corp | 具雙向穩壓功能之液晶顯示裝置 |
WO2011070929A1 (en) * | 2009-12-11 | 2011-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
KR101605435B1 (ko) | 2009-12-14 | 2016-03-23 | 삼성디스플레이 주식회사 | 표시 패널 |
JP5312621B2 (ja) * | 2012-01-30 | 2013-10-09 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器 |
JP5683048B2 (ja) * | 2012-10-10 | 2015-03-11 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
JP5459919B2 (ja) * | 2012-11-06 | 2014-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、表示モジュール及び電子機器 |
JP5521061B2 (ja) * | 2013-01-17 | 2014-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、及び電子機器 |
JP5521090B2 (ja) * | 2013-06-05 | 2014-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、液晶表示装置、及び電子機器 |
JP5470492B2 (ja) * | 2013-07-08 | 2014-04-16 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
JP5809722B2 (ja) * | 2014-03-03 | 2015-11-11 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
JP6154445B2 (ja) * | 2015-09-09 | 2017-06-28 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2019090927A (ja) | 2017-11-15 | 2019-06-13 | シャープ株式会社 | 走査信号線駆動回路およびそれを備えた表示装置 |
JP7087132B2 (ja) * | 2021-02-05 | 2022-06-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10500243A (ja) * | 1994-05-17 | 1998-01-06 | トムソン−エルセデ | 同極性を有するmisトランジスタを使用するシフトレジスタ |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5295961A (en) * | 1976-02-09 | 1977-08-12 | Hitachi Ltd | Solid scanning circuit |
JPS5829200A (ja) * | 1981-08-12 | 1983-02-21 | Semiconductor Res Found | 走査回路 |
JPH06104292A (ja) * | 1992-09-19 | 1994-04-15 | Hitachi Ltd | シフトレジスタ |
-
2001
- 2001-04-26 JP JP2001128909A patent/JP4506026B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10500243A (ja) * | 1994-05-17 | 1998-01-06 | トムソン−エルセデ | 同極性を有するmisトランジスタを使用するシフトレジスタ |
Also Published As
Publication number | Publication date |
---|---|
JP2002055644A (ja) | 2002-02-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4506026B2 (ja) | シフトレジスタ、表示装置及び撮像素子 | |
JP4069648B2 (ja) | 半導体装置および表示駆動装置 | |
US6876353B2 (en) | Shift register and electronic apparatus | |
US7499518B2 (en) | Shift register and image display apparatus containing the same | |
US7215315B2 (en) | Shift register and display driving device comprising the same | |
JP4654923B2 (ja) | シフトレジスタ回路、及び表示駆動装置 | |
US7372300B2 (en) | Shift register and image display apparatus containing the same | |
KR100393750B1 (ko) | 시프트레지스터 및 전자장치 | |
US7492853B2 (en) | Shift register and image display apparatus containing the same | |
US8174478B2 (en) | Gate driving circuit and display apparatus having the same | |
JP5568510B2 (ja) | 半導体装置及びアクティブマトリクス型表示装置 | |
US20120044132A1 (en) | Shift register, scanning line drive circuit, electro-optical device, and electronic apparatus | |
JP3809750B2 (ja) | シフトレジスタ及び電子装置 | |
JP2002214643A (ja) | 液晶表示素子及び電子装置 | |
JP3911923B2 (ja) | シフトレジスタ及び電子装置 | |
JP4189585B2 (ja) | シフトレジスタ回路及び電子装置 | |
JP3997674B2 (ja) | シフトレジスタ及び電子装置 | |
JP2002055660A (ja) | 電子装置 | |
JP2009229683A (ja) | 表示装置 | |
JP2001035180A (ja) | シフトレジスタ及び電子装置 | |
JP7383216B2 (ja) | シフトレジスタ回路および表示装置 | |
JP2006120308A (ja) | シフトレジスタ及び電子装置 | |
JP4096859B2 (ja) | 電子装置 | |
JP3555622B2 (ja) | アクティブマトリクス液晶表示装置 | |
JPH10228262A (ja) | 表示装置の駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090605 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100112 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100406 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100419 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4506026 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |