以下、添付図面を参照して、本発明の実施の形態について説明する。
図1(a)は、この実施の形態にかかる撮像装置の構成を示すブロック図である。図示するように、この撮像装置は、バックライトシステム301と、ガラス等の透明な基板5上にそれぞれ設けられた、画像を撮影する撮像素子1、FPCでなるコントローラからの制御信号に従って撮像素子1を駆動するためのトップゲートドライバ2、ボトムゲートドライバ3及びドレインドライバ4から構成されている。図1(b)は、撮像装置の略断面図であり、基板5上に、撮像素子1を構成する複数のダブルゲートトランジスタ10と、トップゲートドライバ2、ボトムゲートドライバ3を構成する薄膜トランジスタ6と、が設けられ、基板5の下方に蛍光管302と拡散板を兼ねた導光板303とからなるバックライトシステム301が配置されている。
マトリクス状に配置された複数のダブルゲートトランジスタ10は、図2に示すように、ガラス等の基板5上に形成されたクロムよりなるボトムゲート電極42と、ボトムゲート電極42上に形成された窒化シリコンよりなるボトムゲート絶縁膜43と、ボトムゲート絶縁膜43上にボトムゲート電極42と対向して形成されたアモルファスシリコンからなる半導体層44と、半導体層44上に形成された窒化シリコンからなるブロッキング層45と、ブロッキング層45の一端上から半導体層44上に跨って設けられたn型不純物がドープされたアモルファスシリコンからなるn型半導体層46aと、ブロッキング層45の他端上から半導体層44上に跨って設けられたn型不純物がドープされたアモルファスシリコンからなるn型半導体層46bと、n型半導体層46a、46b上からボトムゲート絶縁膜43上にわたって形成されたクロムよりなるドレイン電極47、ソース電極48と、ボトムゲート絶縁膜43上及びソース、ドレイン電極47、48上を覆うように形成された窒化シリコンからなるトップゲート絶縁膜49と、トップゲート絶縁膜49上に半導体層44に対向するように形成されたITOよりなるトップゲート電極50と、トップゲート絶縁膜49及びトップゲート電極50を覆うように形成された窒化シリコンからなる層間絶縁膜51と、から構成される。ダブルゲートトランジスタ10のトップゲート電極50はトップゲートラインTGLに、ボトムゲート電極42はボトムゲートラインBGLに、ドレイン電極47はドレインラインDLに、ソース電極48は接地されたグランドラインGLにそれぞれ接続されている。撮像素子1を構成するダブルゲートトランジスタ10の駆動原理については後述する。
トップゲートドライバ2は、撮像素子1のトップゲートラインTGLに接続され、コントローラからの制御信号Tcntに従って、各トップゲートラインTGLに+15(V)または−15(V)の信号を選択的に出力する。制御信号Tcntのうちのクロック信号CK1、CK2のクロック周波数(駆動周波数)は、500kHz以下であり、望ましくは200kHz以下、より望ましくは80〜150kHz程度であり、クロック信号CK1、CK2のハイレベルとローレベルの電位差は15(V)以上必要であり、25(V)以上が望ましい。トップゲートドライバ2は、コントローラから供給される信号に従って、+15(V)の信号を各トップゲートラインTGLに順次選択的に出力するnチャネル型のみの複数の薄膜トランジスタからなるシフトレジスタで構成される。
ボトムゲートドライバ3は、撮像素子1のボトムゲートラインBGLに接続され、コントローラからの制御信号Bcntに従って、各ボトムゲートラインBGLに+15(V)または0(V)の信号を選択的に出力する。制御信号Bcntのうちのクロック信号CK1、CK2のクロック周波数(駆動周波数)は、500kHz以下であり、望ましくは200kHz以下、より望ましくは80〜150kHz程度である。クロック信号CK1、CK2のハイレベルとローレベルの電位差は15(V)以上必要であり、トップゲートドライバ2は、コントローラから供給される信号に従って、+5(V)の信号を各トップゲートラインTGLに順次選択的に出力する複数の薄膜トランジスタからなるシフトレジスタで構成される。
ドレインドライバ4は、単結晶シリコントランジスタからなる集積回路チップであり、基板5上に直接載置(Chip On Glass)されることにより撮像素子1のドレインラインDLに接続され、コントローラからの制御信号Dcntに従って、後述する所定の期間において全てのデータラインDLにプリチャージ電圧(+5(V))を出力し、電荷をプリチャージさせる。ドレインドライバ4は、プリチャージの後の所定の期間においてダブルゲートトランジスタ10の半導体層44にチャネルが形成されているか否かによって変化する各データラインDLの電位を読み出し、画像データDATAとしてコントローラに供給する。ドレインドライバ4は、データラインDLからパラで読み出した電位信号を、内部のC−MOSトランジスタを含む回路構成のシフトレジスタでP/S変換する。ドレインドライバ4内のシフトレジスタはアクティブマトリクス駆動のため、3〜4MHz以上のクロック周波数で動作するのが望ましいが、最低でも1MHz以上であればよい。また、プリチャージ電圧(ハイレベル)は12(V)以下で、非プリチャージ時の電圧(ローレベル)は0(V)でよいが消費電力及び回路規模を考慮すればプリチャージ電圧は5(V)又は3.3(V)の電圧が望ましく、その他の制御信号Dcntもハイレベル電位とローレベル電位との差が3.3(V)又は5.5(V)でもよい。
次に、撮像素子1を構成するダブルゲートトランジスタ10の駆動原理について、図3(a)〜(h)の模式図を参照して説明する。
ダブルゲートトランジスタ10の半導体層44のチャネル形成領域は、n型半導体層46a、46b間のブロッキング層45の下に発生するため、チャネル長はブロッキング層45のチャネル長方向の長さに等しい。したがって、図3(a)に示すように、ボトムゲート電極(BG)42に印加されている電圧が0(V)であるときは、トップゲート電極(TG)50に印加されている電圧が+15(V)であっても、チャネルの両端にかかる電界がトップゲート電極(TG)50に印加されている電圧でなく、ソース、ドレイン電極47、48の電圧になるので半導体層44にはチャネル長方向に連続したnチャネルが形成されず、ドレイン電極46a(D)に+5(V)の電圧が供給されても、ドレイン電極(D)46aとソース電極(S)46bとの間に電流は流れない。また、この状態では、後述するように半導体層44及び半導体層44のチャネル領域直上のブロッキング層45に蓄積された正孔が同じ極性のトップゲート電極(TG)50の電圧により反発し、吐出される。以下、この状態をリセット状態という。
図3(b)に示すように、トップゲート電極(TG)50に印加されている電圧が−15(V)であり、ボトムゲート電極(BG)42に印加されている電圧が0(V)であるときは、半導体層44にはnチャネルが形成されず、ドレイン電極46a(D)に+5(V)の電圧が供給されても、ドレイン電極(D)46aとソース電極(S)46bとの間に電流は流れない。
このように、半導体層44のチャネル領域の両端とトップゲート電極(TG)50との間にそれぞれドレイン電極(D)46aとソース電極(S)46bが配置されているため、チャネル領域の両端には、ドレイン電極(D)46aとソース電極(S)46bとの電界に影響されるため、トップゲート電極(TG)50のみの電界では連続したチャネルを形成することができないので、ボトムゲート電極(BG)42に印加されている電圧が0(V)である場合には、トップゲート電極(TG)18に印加されている電圧の如何に関わらず、半導体層44にnチャネルが形成されることはない。
図3(c)に示すように、トップゲート電極(TG)50に印加されている電圧が+15(V)であり、ボトムゲート電極(BG)42に印加されている電圧が+15(V)であるときは、半導体層44のボトムゲート電極(BG)42側にnチャネルが形成される。これにより、半導体層44が低抵抗化し、ドレイン電極46aに+5(V)の電圧が供給されると、ドレイン電極(D)46aとソース電極(S)46bとの間に電流が流れる。
図3(d)に示すように、後述するように半導体層44内に十分な量の正孔が蓄積されず、トップゲート電極(TG)50に印加されている電圧が−15(V)であると、ボトムゲート電極(BG)42に印加されている電圧が+15(V)であっても、半導体層44の内部に空乏層が広がり、nチャネルがピンチオフされて、半導体層44が高抵抗化する。このため、ドレイン電極46aに+5(V)の電圧が供給されても、ドレイン電極(D)46aとソース電極(S)46bとの間に電流が流れない。以下、この状態を第1の読み出し状態という。
半導体層44には入射された励起光の光量に応じて正孔−電子対が生じる。このとき図3(e)に示すように、トップゲート電極(TG)50に印加されている電圧が−15(V)であり、ボトムゲート電極(BG)42に印加されている電圧が0(V)であると、正孔−電子対のうち正極性の正孔が半導体層44及び半導体層44のチャネル領域直上のブロッキング層45に蓄積される。以下、上述したリセット状態となり、後述する読み出し状態となるまでにおけるこの状態をフォトセンス状態という。なお、こうしてトップゲート電極(TG)50の電界に応じて半導体層44内に蓄積された正孔は、リセット状態となるまで半導体層44から吐出されることはない。
図3(f)に示すように、トップゲート電極(TG)50に印加されている電圧が−15(V)であり、ボトムゲート電極(BG)42に印加されている電圧が+15(V)であるが、半導体層44内に正孔が蓄積されている場合には、蓄積されている正孔が負電圧の印加されているトップゲート電極50に引き寄せられて保持され、トップゲート電極50に印加されている負電圧が半導体層44に及ぼす影響を緩和する方向に働く。このため、半導体層44のボトムゲート電極(BG)42側にnチャネルが形成され、半導体層44が低抵抗化して、ドレイン電極46aに+5(V)の電圧が供給されると、ドレイン電極(D)46aとソース電極(S)46bとの間に電流が流れる。以下、この状態を第2の読み出し状態という。
次に、図1(a)に示すトップゲートドライバ2の詳細について説明する。図4は、トップゲートドライバ2の全体の構成を示すブロック図である。撮像素子1に配されているダブルゲートトランジスタ10の行数(トップゲートラインTGLの数)をnとすると、トップゲートドライバ2は、n個の段RS(1)〜RS(n)から構成される。但し、図4では、nが偶数である場合の構成を示している。
コントローラからの制御信号Tcntとして、奇数番目の段RS(1),RS(3),・・・には、信号CK1が供給されている。偶数番目の段RS(2),RS(4),・・・には、信号CK2が供給されている。各段共に、コントローラから定電圧Vssが供給されている。信号CK1、CK2のハイレベルは+15(V)、ローレベルは−15(V)である。また、定電圧Vssのレベルは−15(V)である。
また、1番目の段RS(1)には、コントローラからスタート信号INが供給される。スタート信号INのハイレベルは+15(V)、ローレベルは−15(V)である。2番目以降の段RS(2)〜RS(n)には、それぞれの前段RS(1)〜RS(n−1)からの出力信号OUT1〜OUTn−1が供給される。さらに、各段RS(k)(k:1〜nの整数)には、後ろの段RS(k+1)〜の出力信号OUTk+1(但し、最終段RS(n)の場合は1番目の段RS(1)の出力信号OUT1がリセットパルスとして供給される。なお、各段RS(1)〜RS(n)の出力信号OUT1〜OUTnは、撮像素子1のトップゲートラインTGLにそれぞれ出力される。
図5は、トップゲートドライバ2の各段RS(1)〜RS(n)の回路構成を示す図である。図示するように、各段RS(1)〜RS(n)は、基本構成として6つのTFT(薄膜トランジスタ)21、22、23、25、26、27を有している。TFT21、22、23、25、26、27は、図1(b)の薄膜トランジスタ6に相当する、いずれもnチャネルMOS型の電界効果トランジスタで構成され、ゲート絶縁膜に窒化シリコンを用い、半導体層にアモルファスシリコンを用いている。各段RS(k)のTFT21のゲート電極及びドレイン電極は互いに前段RS(k−1)のTFT25のソース電極に接続され、TFT21のソース電極は、TFT22のゲート電極、TFT25のゲート電極及びTFT27のドレイン電極に接続されている。TFT22のドレイン電極は、TFT23のソース電極及びTFT26のゲート電極に接続され、TFT22のソース電極及びTFT27のソース電極には定電圧Vssが供給されている。そして、TFT23のゲート電極及びドレイン電極には基準電圧Vddが供給され、奇数段のTFT25のドレイン電極には信号CK1が供給され、偶数段のTFT25のドレイン電極には信号CK2が供給され、各段のTFT25のソース電極はTFT26のドレイン電極に接続され、TFT26のソース電極には定電圧Vssが供給されている。TFT27のゲート電極には、次段の出力信号OUTk+1が入力される。ここで、1段目以外の奇数番目の段RS(k)を例として、各段RS(1)〜RS(n)の機能を説明する。
TFT21のゲート電極とドレイン電極とには、前の段RS(k−1)からの出力信号OUTk−1が供給される。TFT21は、ハイレベルの出力信号OUTk−1が供給されたときにオンし、この出力信号OUTk−1によりドレイン電極とソース電極との間に電流が流れることによって、TFT21のソース電極とTFT22、25のゲート電極との間の配線にそれぞれ形成されている配線容量C2、C5に電荷をチャージさせる。
TFT23のゲート電極とドレイン電極とには、基準電圧Vddが供給されているので、TFT23は、基準電圧Vddを分圧する負荷としての機能を有する。
TFT22は、配線容量C2に電荷がチャージされていないときにオフ状態となり、TFT23を介して供給された基準電圧Vddにより配線容量C6に電荷をチャージさせる。また、TFT22は、配線容量C2に電荷がチャージされているときにオン状態となり、ドレイン電極とソース電極との間に貫通電流が生じる。ここで、TFT22、23は、いわゆるEE型の構成となっているため、TFT23が完全なオフ抵抗とならないことで配線容量C6に蓄積された電荷が完全にディスチャージされないことがあるが、TFT26の閾値電圧よりも十分に低い電圧となる。
TFT25のドレイン電極には、信号CK1が供給される。TFT25は、配線容量C5に電荷がチャージされているとき(すなわち、TFT26がオフ状態のとき)にオン状態となり、入力された信号CK1によりゲート電極とソース電極と並びにそれらの間のゲート絶縁膜からなる寄生容量へのチャージアップや、ゲート電極とドレイン電極と並びにそれらの間のゲート絶縁膜による寄生容量がオン電流によりチャージアップされるブートストラップ効果により配線容量C5の電位が上昇しゲート飽和電圧にまで達するとソース−ドレイン電流がほぼ飽和するので、出力信号OUTkは、実質的に信号CK1とほぼ同電位となる。TFT25は、また、配線容量C5に電荷がチャージされていないとき(すなわち、TFT26がオン状態のとき)にオフ状態となり、ドレイン電極に供給された信号CK1の出力を遮断する。
TFT26のドレイン電極には、定電圧Vssが供給される。TFT26は、配線容量C6に電荷がチャージされていないとき(すなわち、TFT25がオン状態のとき)にオフ状態となり、TFT25のソース電極から出力された信号のレベルを当該段の出力信号OUTkとして出力させる。
TFT26は、また、配線容量C6に電荷がチャージされているとき(すなわち、TFT25がオフ状態のとき)にオン状態となり、ドレイン電極に供給された定電圧Vssのレベルをソース電極から当該段の出力信号OUTkとして出力させる。
TFT27のゲート電極には、後ろの段RS(k+1)の出力信号OUTk+1が供給される。TFT27は、ゲート電極に供給される出力信号OUTk+1がハイレベルになったときにオンし、配線容量C2、C5に蓄積された電荷をディスチャージさせる。
なお、偶数番目の段RS(k)においては、TFT25のドレイン電極に信号CK2が、信号CK1の代わりにコントローラから供給される。また、1番目の段RS(1)においては、TFT21のゲート電極及びドレイン電極にスタート信号INが、前の段の出力信号の代わりにコントローラから供給される。最後の段RS(n)においては、TFT27のゲート電極に1番目の段RS(1)の出力信号OUT1が、供給される。
次に、図1(a)に示すボトムゲートドライバ3の詳細について説明すると、ボトムゲートドライバ3は、全体の構成及び各段の構成共に、トップゲートドライバ2の構成と同じである。但し、ボトムゲートドライバ3は、定電圧Vss(−15(V))の代わりに定電圧Vss(0(V))がコントローラから供給される。信号CK1、CK2のローレベルは、定電圧Vssのレベルと同じ0(V)である。また、制御信号Bcntに含まれる各信号のコントローラからの供給タイミングが、制御信号Tcntに含まれる各信号の供給タイミングと異なる。
以下、この実施の形態にかかる撮像装置の動作について説明する。最初に、トップゲートドライバ2及びボトムゲートドライバ3の動作について説明する。なお、トップゲートドライバ2とボトムゲートドライバ3とは、実質的には信号の入力タイミングと定電圧Vssのレベルが異なり、これに合わせて出力信号の出力タイミングとレベルとが異なるだけなので、ボトムゲートドライバ3については、トップゲートドライバ2と異なる部分だけを説明することとする。
図6は、トップゲートドライバ2(またはボトムゲートドライバ3)の動作を示すタイミングチャートである。1垂直期間が開始したタイミングtnにおいて、コントローラから1番目の段RS(1)に供給されるスタート信号INが立ち上がる。スタート信号INは、1水平期間が終了するタイミングt1までの所定期間においてハイレベルとなっている。
タイミングtnからt1までの間の所定期間、ハイレベルのスタート信号INがコントローラから1番目の段RS(1)のTFT21のゲート電極に供給されると、1番目の段RS(1)のTFT21がオンする。このとき、ハイレベルのスタート信号INは、1番目の段RS(2)のTFT21のドレイン電極にも供給されており、ドレイン電極とソース電極との間に電流が流れることで、1番目の段RS(1)の配線容量C2、C5に電荷がチャージされる。そして、配線容量C2、C5の電位がハイレベルとなることで、TFT22、25がそれぞれオンする。この期間、段RS(2)〜RS(n)のTFT21のドレイン電極及びゲート電極には、ハイレベルのスタート信号INが入力されていないので、段RS(2)〜RS(n)のTFT21のゲート絶縁膜及び半導体層には、TFT21のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積されることはない。また、1番目の段RS(1)のTFT21のゲート電極及びドレイン電極には、1垂直期間のうちタイミングtnからt1までの間だけしかハイレベルにならないので、1番目の段RS(1)のTFT21のゲート絶縁膜及び半導体層には、TFT21のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
TFT22がオンするまで、1番目の段RS(1)の配線容量C6は、TFT23を介して供給される基準電圧Vddによって電荷が蓄積されてハイレベルとなっている。ここで、TFT22がオンしたことによって、配線容量C6に蓄積されている電荷がディスチャージされる。これにより、1番目の段RS(1)TFT26は、ゲート電極の電位がローレベルとなってオフする。また、ハイレベルのスタート信号INが供給されている期間は信号CK2がハイレベルとなっているため、連続して駆動している場合は、n番目の段RS(n)のTFT25から出力信号OUTnが出力される。
次に、タイミングt1からt2までの所定期間、信号CK1がハイレベルとなる。このとき、1番目の段RS(1)においては、TFT25がオン、TFT26がオフとなることから、TFT25のソース電極から、ほぼ信号CK1のハイレベルが出力信号OUT1として出力される。
また、タイミングt1からt2までの所定期間、1番目の段RS(1)から出力されているハイレベルの出力信号OUT1は、2番目の段RS(2)のTFT21のゲート電極及びドレイン電極に供給されている。これにより、1番目の段RS(1)にハイレベルのスタート信号INが供給された場合と同様に、2番目の段RS(2)の配線容量C2、C5に電荷がチャージされる。
タイミングt1からt2までの一部の間、2番目の段RS(2)においては、TFT25がオン、TFT26がオフとなるが、TFT25のドレイン電極に供給されている信号CK2がローレベルであるため、ほぼ信号CK2のローレベルが出力信号OUT2として出力される。
また同時に、ハイレベルの出力信号OUT1は、n番目の段RS(n)のTFT27のゲート電極に供給されているので、前の垂直期間においてn番目の段RS(n)の配線容量C2、C5に蓄積された電荷がディスチャージされ、定電圧Vssとなる。このためn番目の段RS(n)のTFT21が再びオンするまでの間、n番目の段RS(n)の配線容量C2、C5がフローティング状態になることがなく安定して駆動することができる。こうして3〜n番目の段RS(3)〜RS(n)では、タイミングt1からt2までの間、配線容量C2、C5の電位がローレベルとなり、TFT22、25がオフ状態となる。配線容量C6の電位がハイレベルとなり、TFT26がオン状態となる。これにより、3〜n番目の段RS(3)〜RS(n)においては、ほぼ定電圧Vssのレベルが出力信号OUT3〜OUTnとしてそれぞれ出力される。またこの期間、各段RS(1)〜RS(n)のTFT21のうち、ゲート電極及びドレイン電極にハイ電圧が印加されているのは2番目の段RS(2)のみであり、他の段のTFT21のゲート絶縁膜及び半導体層には、TFT21のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
次に、タイミングt2からt3までの所定期間、信号CK2がハイレベルとなる。タイミングt2からt3までの間においては、タイミングt1からt2までの間における1番目、2番目、n番目の段RS(1)、RS(2)、RS(n)をそれぞれRS(2)、RS(3)、RS(1)に、信号CK1、CK2をそれぞれ信号CK2、CK1に置き換えると、各段RS(1)〜RS(n)はタイミングt1からt2までの間と同様に動作することとなる。すなわち、タイミングt2からt3までの間においては、2番目の段RS(2)からの出力信号OUT2が所定期間ハイレベルとなり、それ以外の段RS(1)、RS(3)〜RS(n)からの出力信号OUT1、OUT3〜OUTnがローレベルとなる。2番目の段RS(2)からのハイレベルの出力信号OUT2は、1番目の段RS(1)のTFT27のゲート電極へ出力され、1番目の段RS(1)の配線容量C2、C5の電位を定電圧Vssにする。このため1番目の段RS(1)のTFT21が再びオンするまでの間、1番目の段RS(1)の配線容量C2、C5がフローティング状態になることがなく安定して駆動することができる。またこの期間、各段RS(1)〜RS(n)のTFT21のうち、ゲート電極及びドレイン電極にオン電圧が印加されているのは3番目の段RS(3)のみであり、他の段のTFT21のゲート絶縁膜及び半導体層には、TFT21のしきい値ゲート電圧に大きな影響を及ぼす程度に電子が蓄積され続けることはない。
また、タイミングt3からt4までの間においては、タイミングt1からt2までの間における1番目、2番目、n番目の段RS(1)、RS(2)、RS(n)をそれぞれRS(3)、RS(4)、RS(2)に置き換えると、各段RS(1)〜RS(n)はタイミングt1からt2までの間と同様に動作することとなる。すなわち、タイミングt3からt4までの間においては、3番目の段RS(3)からの出力信号OUT3が所定期間ハイレベルとなり、それ以外の段RS(1)、RS(2)、RS(4)〜RS(n)からの出力信号OUT1、OUT2、OUT4〜OUTnがローレベルとなる。また、3番目の段RS(3)からのハイレベルの出力信号OUT3は、2番目の段RS(2)のTFT27のゲート電極へ出力され、2番目の段RS(2)の配線容量C2、C5の電位を定電圧Vssにする。このため2番目の段RS(2)のTFT21が再びオンするまでの間、2番目の段RS(2)の配線容量C2、C5がフローティング状態になることがなく安定して駆動することができる。
以下同様に、タイミングtn−1からtnまでの所定期間においては、n−1番目の段RS(n−1)のTFT25からハイレベルの出力信号OUTn−1が出力され、タイミングtnからt1までの間にn番目の段RS(n)のTFT25からハイレベルの出力信号OUTnが出力される。したがって、タイミングt1から次のタイミングt1までの間が1垂直期間となって、ハイレベルの出力信号OUT1からOUTn−1を順次出力する。
なお、図6のタイミングチャートにおいて、トップゲートドライバ2として適用した場合には、コントローラからの信号CK1、CK2がハイレベルとなっている所定期間は、1水平期間の全体であっても、1水平期間の一部でもよい。すなわち、トップゲートドライバ2では、後述するようにリセット電圧を1Tの期間出力してもよく、また1T未満の間出力してもよい。一方、ボトムゲートドライバ3として適用した場合には、コントローラからの信号CK1、CK2がハイレベルとなっている所定期間は、1水平期間のうちの前半半分である。すなわち、ボトムゲートドライバ3では、ハイレベルの出力信号OUTkとハイレベルの出力信号OUTk+1との間に、後述するようにデータラインDLにプリチャージ電圧を供給する期間がなる。
また、信号CK1、CK2のローレベル、定電圧Vssのレベルの違いにより、各段RS(1)〜RS(n)から出力される出力信号OUT1〜OUTnのローレベルは、トップゲートドライバ2として適用した場合は−15(V)、ボトムゲートドライバ3として適用した場合は0(V)である。さらに、信号CK1、CK2のハイレベルの違いにより、各段RS(1)〜RS(n)から出力される出力信号OUT1〜OUTnのハイレベルは、トップゲートドライバ2として適用した場合は+15(V)、ボトムゲートドライバ3として適用した場合は+15(V)である。
次に、撮像素子1を駆動して画像を撮影するための全体の動作について、図7(a)〜(i)に示す模式図を参照して説明する。なお、以下の説明において、1Tの期間は、1水平期間と同じ長さを有するものとする。また、説明を簡単にするため、撮像素子1に配置されているダブルゲートトランジスタ10のうち、最初の3行のみを考えることとする。
まず、タイミングT1からT2までの1Tの期間において、図7(a)に示すように、トップゲートドライバ2は、1行目のトップゲートラインTGLを選択して+15(V)を出力し、2、3行目(他の全行)のトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。この期間において、1行目のダブルゲートトランジスタ10がリセット状態となり、2、3行目のダブルゲートトランジスタ10が前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
次に、タイミングT2からT3までの1Tの期間において、図7(b)に示すように、トップゲートドライバ2は、2行目のトップゲートラインTGLを選択して+15(V)を出力し、他のトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。この期間において、1行目のダブルゲートトランジスタ10がフォトセンス状態となり、2行目のダブルゲートトランジスタ10がリセット状態となり、3行目のダブルゲートトランジスタ10が前の垂直期間での読み出し状態を終了した状態(フォトセンスに影響しない状態)となる。
次に、タイミングT3からT4までの1Tの期間において、図7(c)に示すように、トップゲートドライバ2は、3行目のトップゲートラインTGLを選択して+15(V)を出力し、他のトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。この期間において、1、2行目のダブルゲートトランジスタがフォトセンス状態となり、3行目のダブルゲートトランジスタ10がリセット状態となる。
次に、タイミングT4からT4.5までの0.5Tの期間において、図7(d)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。また、ドレインドライバ4は、すべてのデータラインDLに+5(V)を出力する。この期間において、すべての行のダブルゲートトランジスタ10がフォトセンス状態となる。
次に、タイミングT4.5からT5までの0.5Tの期間において、図7(e)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、1行目のボトムゲートラインBGLを選択して+15(V)を出力し、他のボトムゲートラインBGLに0(V)を出力する。この期間において、1行目のダブルゲートトランジスタ10が第1または第2の読み出し状態となり、2、3行目のダブルゲートトランジスタ10がフォトセンス状態のままとなる。
ここで、1行目のダブルゲートトランジスタ10は、フォトセンス状態となっていたタイミングT2からT4.5までの期間で十分な光が半導体層に照射されていると、第2の読み出し状態となって半導体層内にnチャネルが形成されるため、対応するデータラインDL上の電荷がディスチャージされる。一方、タイミングT2からT4.5までの期間で十分な光が半導体層に照射されていないと、第1の読み出し状態となって半導体層内のnチャネルがピンチオフされるため、対応するデータラインDL上の電荷はディスチャージされない。データドライバ4は、タイミングT4.5からT5までの期間で各データラインDL上の電位を読み出し、1行目のダブルゲートトランジスタ10が検出した画像データDATAとしてコントローラに供給する。
次に、タイミングT5からT5.5までの0.5Tの期間において、図7(f)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。また、ドレインドライバ4は、すべてのデータラインDLに+5(V)を出力する。この期間において、1行目のダブルゲートトランジスタ10が読み出しを終了した状態となり、2、3行目のダブルゲートトランジスタ10がフォトセンス状態となる。
次に、タイミングT5.5からT6までの0.5Tの期間において、図7(g)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、1行目のボトムゲートラインBGLを選択して+15(V)を出力し、他のボトムゲートラインBGLに0(V)を出力する。この期間において、1行目のダブルゲートトランジスタ10が読み出しを終了した状態となり、2行目のダブルゲートトランジスタ10が第1または第2の読み出し状態となり、3行目のダブルゲートトランジスタ10がフォトセンス状態となる。
ここで、2行目のダブルゲートトランジスタ10は、フォトセンス状態となっていたタイミングT3からT5.5までの期間で十分な光が半導体層に照射されていると、第2の読み出し状態となって半導体層内にnチャネルが形成されるため、対応するデータラインDL上の電荷がディスチャージされる。一方、タイミングT3からT5.5までの期間で十分な光が半導体層に照射されていないと、第1の読み出し状態となって半導体層内のnチャネルがピンチオフされるため、対応するデータラインDL上の電荷はディスチャージされない。データドライバ4は、タイミングT5.5からT6までの期間で各データラインDL上の電位を読み出し、2行目のダブルゲートトランジスタ10が検出した画像データDATAとしてコントローラに供給する。
次に、タイミングT6からT6.5までの0.5Tの期間において、図7(h)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、すべてのボトムゲートラインBGLに0(V)を出力する。また、ドレインドライバ4は、すべてのデータラインDLに+5(V)を出力する。この期間において、1、2行目のダブルゲートトランジスタ10が読み出しを終了した状態となり、3行目のダブルゲートトランジスタ10がフォトセンス状態となる。
次に、タイミングT6.5からT7までの0.5Tの期間において、図7(i)に示すように、トップゲートドライバ2は、すべてのトップゲートラインTGLに−15(V)を出力する。一方、ボトムゲートドライバ3は、1行目のボトムゲートラインBGLを選択して+15(V)を出力し、他のボトムゲートラインBGLに0(V)を出力する。この期間において、1、2行目のダブルゲートトランジスタ10が読み出しを終了した状態となり、3行目のダブルゲートトランジスタ10が第1または第2の読み出し状態となる。
ここで、3行目のダブルゲートトランジスタ10は、フォトセンス状態となっていたタイミングT4からT6.5までの期間で十分な光が半導体層に照射されていると、第2の読み出し状態となって半導体層内にnチャネルが形成されるため、対応するデータラインDL上の電荷がディスチャージされる。一方、タイミングT4からT6.5までの期間で十分な光が半導体層に照射されていないと、第1の読み出し状態となって半導体層内のnチャネルがピンチオフされるため、対応するデータラインDL上の電荷はディスチャージされない。データドライバ4は、タイミングT6.5からT7までの期間で各データラインDL上の電位を読み出し、3行目のダブルゲートトランジスタ10が検出した画像データDATAとしてコントローラに供給する。
こうしてドレインドライバ4から行毎に供給された画像データDATAに対して、コントローラが所定の処理を行うことで、撮像対象物の画像データが生成される。
なお、フォトセンス時以外でも、例えば読み出し後でもダブルゲートトランジスタ10にはトップゲート電極50に−15(V)、ボトムゲート電極42に0(V)が印加され、励起光に応じて電子−正孔対が発生されるが、読み出し後に蓄積されたキャリアをリセットにより吐出してからフォトセンスを開始するので、フォトセンス時にダブルゲートトランジスタ10で発生した電子−正孔対は、所定期間中の光入射によるものであり、高い精度で撮像することができる。また、励起光に対して感度がよい半導体層を適用した場合、フォトセンス期間が長いと暗くても明るいときと同程度のキャリアを蓄積してしまうことがあるためフォトセンスの暗と明の電圧比が低くなってしまうが、トップゲートドライバ2とボトムゲートドライバ3の転送速度を制御することにより最適な電圧比になるようにフォトセンス時間を設定することができる。
以上説明したように、この実施の形態にかかる撮像装置では、撮像素子1のトップゲートラインTGL及びボトムゲートラインBGLを選択するためのトップゲートドライバ2及びボトムゲートドライバ3は、コントローラから制御信号Tcnt、Bcntとして供給される信号CK1、CK2の電圧レベルを各段RS(1)〜RS(n)の出力信号として出力することができる。このため、撮像素子1に配置されたダブルゲートトランジスタ10の行数が多くなり、トップゲートドライバ2及びボトムゲートドライバ3の段数が多くなっても、後ろの方の段で出力信号のレベルが減衰してしまうことがない。
また、トップゲートドライバ2及びボトムゲートドライバ3の各段RS(k)(k:1〜nの整数)を構成するTFT21のゲート電極にハイレベルの信号が印加されるのは、それぞれの前段からハイレベルの出力信号OUTk−1(但し、第1段RS(1)ではコントローラからのスタート信号IN)が供給されているときだけである。すなわち、各段RS(k)のTFT21は、出力信号をシフトさせるために特に必要な場合以外、オン/オフ駆動されることはない。このため、各段RS(k)のTFT21の閾値電圧特性の変動を極力抑えることができ、閾値電圧特性の変動によるトップゲートドライバ2及びボトムゲートドライバ3の誤動作を抑えることができる。
また、この実施の形態にかかる撮像装置で適用されているトップゲートドライバ2及びボトムゲートドライバ3の各段RS(k)を構成するTFT21は、前段RS(k−1)からの出力信号OUTk−1(但し、1番目の段RS(1)ではコントローラからの制御信号IN)によってオンされ、配線容量C2、C5に電荷をチャージさせる。つまり、配線容量C2、C5に電荷をチャージさせるために特別な制御信号をコントローラから供給する必要がなく、トップゲートドライバ2及びボトムゲートドライバ3を外部のコントローラと接続するための端子数を少なくすることができる。また、一旦配線容量C2、C5にチャージされた電荷は、TFT21を介さずにTFT27を介して排出されるので、配線容量C2、C5をディスチャージの際に前段の出力信号OUTをハイレベルにさせることがない。
さらに、この実施の形態にかかる撮像装置では、撮像素子1を構成する素子は、ダブルゲートトランジスタ10だけであるのに対して、トップゲートドライバ2及びボトムゲートドライバ3を構成する素子は、TFT21〜23、25〜27だけである。ここで、TFT21〜23、25〜27は、ダブルゲートトランジスタ10のトップゲート電極(またはボトムゲート電極)を除いた構造のものとすることができるので、トップゲートドライバ2及びボトムゲートドライバ3の薄膜トランジスタは、撮像素子1のダブルゲートトランジスタ10の薄膜トランジスタ部分と同一の基板上に、同一のプロセスで形成することができる。
従って、撮像素子1、トップゲートドライバ2及びボトムゲートドライバ3を含む撮像装置を低コストで製造することが可能になると共に、撮像素子1とトップゲートドライバ2またはボトムゲートドライバ3との間の接続不良が発生することを抑えることができる。さらには、トップゲートドライバ2及びボトムゲートドライバ3を別モジュールで製造して取り付けるよりも、撮像装置全体を薄型に形成することができる。
本発明は、上記の実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記の実施の形態の変形態様について、説明する。
上記の実施の形態では、トップゲートドライバ2及びボトムゲートドライバ3は、各段が基本構成としての6つのTFT21〜23、25〜27から構成されるものとしていた。しかしながら、トップゲートドライバ2及びボトムゲートドライバ3は、この構成に限られるものではない。トップゲートドライバ2及びボトムゲートドライバ3の他の構成例について、図8〜図14を参照して説明する。
図8に示す構成では、トップゲートドライバ2またはボトムゲートドライバ3の各段(k:1〜nの整数)は、基本構成としてのTFT21〜23、25〜27に加えて、付加構成としてのTFT24を有している。TFT24は、ドレイン電極がTFT25のソース電極に接続され、ソース電極には定電圧Vssが供給されている。奇数番目の段RS(1)、RS(3)、……におけるTFT24のゲート電極には、信号CK1のレベルを反転した信号¬CK1(¬は、論理否定を表す。以下、同じ)が供給され、偶数番目の段RS(2)、RS(4)、……におけるTFT24のゲート電極には、信号CK2のレベルを反転した信号¬CK2が供給される。同様に奇数番目の段RS(1)、RS(3)、……におけるTFT25のドレイン電極には、信号CK1が供給され、偶数番目の段RS(2)、RS(4)、……におけるTFT24のドレイン電極には、信号CK2が供給される。TFT24は、図9に示すように、信号CK1がハイレベルからローレベルに変化したとき、すなわち信号¬CK1がローレベルからハイレベルに変化するとオンし、TFT25のソース電極と接続されている配線に形成された配線容量C1にチャージされた電荷を強制的に排出させる。つまり、TFT24は、TFT25からトップゲートラインTGLまたはボトムゲートラインBGLに出力されたハイレベルの出力信号OUTkを迅速に定電圧Vssに下げる機能を有している。このため、出力信号OUTkのハイレベルからローレベルへの立ち下がりを鋭敏にすることができる。
また図10に示すように、付加構成としてのTFT31を設けてもよい。TFT31は、ゲート電極に基準電圧Vddが印加され、ドレイン電極が配線容量C2に接続され、ソース電極に定電圧Vssが供給されている。これにより、TFT31は、配線容量C6のディスチャージとともにオンし、配線容量C2、C5に蓄積される電荷の量を調整して、配線容量C2、C5の電位を安定させるものである。
図11に示す構成では、図10のTFT31の替わりに抵抗素子32を設けている。
抵抗素子32は、十分な大きさの抵抗値を有しており、TFT31と同様に、配線容量C2、C5に蓄積される電荷の量を調整して、配線容量C2、C5の電位を安定させる機能を有している。
図12、図13に示す構成では、各段RS(k)(k:1〜nの整数)においてそれぞれ図10、図11に示す構成にTFT24が付加されている。このため、図3に示すトップゲートドライバ2またはボトムゲートドライバ3の全体構成において、各段RS(1)〜RS(n)に信号CK1または信号CK2のレベルを反転した信号¬CK1または¬CK2が適宜供給される。
ここで、TFT24がなくても動作可能な理由について説明する。TFT25のソース電極から出力される信号CK1(またはCK2)のレベルがローレベルに変化すると、ハイレベル時にドレイン電極に接続された配線に蓄積された電荷が強制的にディスチャージされることはないものの、出力信号OUTkのレベルは、信号CK1のローレベルまで変化することができる。すなわち、出力信号OUTkのレベルをローレベルまでに変化させるための時間は、図8、図12、図13の例に比べてかかるものの、一定時間の間で出力信号OUTkのレベルをローレベルに変化させることができることによるものである。また上述した各実施の形態では、図14に示すようにTFT23以外の抵抗素子33を設けてもよい。
また、上記の実施の形態では、n番目の段RS(n)の出力信号OUTnを1番目の段RS(1)のTFT27のゲート電極に供給し、これによって配線容量C2、C5に蓄積された電荷をディスチャージさせていた。しかしながら、1番目の段RS(1)のTFT27のゲート電極には、コントローラから所定のタイミングで制御信号を供給するものとしてもよい。これにより、1垂直期間中の最後の水平期間から次の垂直期間の最初の水平期間に至るまでの時間を任意に設定することが可能となる。
また、上記の実施の形態では、図6のタイミングチャートで示したように、1垂直期間が開始するとコントローラからハイレベルのスタート信号INをトップゲートドライバ2(またはボトムゲートドライバ3)の1番目の段RS(1)に供給するものとしていた。しかしながら、この場合におけるスタート信号INは、n番目の段RS(n)から出力される出力信号OUTnと同じである。従って、トップゲートドライバ2(またはボトムゲートドライバ3)を連続駆動させる場合には、図15に示すように、1番最初にイニシャルパルスとしてハイレベルのスタート信号INを供給する以外は、n番目の段RS(n)からの出力信号OUTnを1番目の段RS(1)に供給するものとしてもよい。この場合、一番最初のスタート信号INにより、出力信号OUTnがハイレベルになるが、このタイミングではドレインラインDLにプリチャージ電圧が供給されていないので特に問題ない。
また、トップゲートドライバ2(またはボトムゲートドライバ3)を1度のみ駆動させる場合には、図16に示すように、コントローラからの制御信号Tcntにn番目の段RS(n)の配線容量C2、C5のディスチャージ用の信号φを付加し、ハイレベルの出力信号OUTnが出力された後、信号φによりn番目の段RS(n)の配線容量C2、C5をディスチャージしてもよい。
また、上記の実施の形態では、トップゲートドライバ2の奇数番目の段RS(1),RS(3),・・・には信号CK1、¬CK1を、偶数番目の段RS(2),RS(4),・・・には信号CK2、¬CK2をそれぞれコントローラから供給するものとしていた。しかしながら、トップゲートドライバ2の場合は、ボトムゲートドライバ3と異なり、信号CK1、CK2を1水平期間の全体でハイレベルとさせることができる。すると、信号CK2は信号¬CK1と、信号¬CK2は信号CK1とそれぞれ等価なものとなる。従って、偶数番目の段RS(2),RS(4),・・・には信号¬CK1、CK1をコントローラから供給するものとしてもよい。
次に、上述したような構成を有する撮像装置の製造方法について、図面を参照して説明する。
図17は、本実施形態に係る撮像装置の製造方法を示すプロセス断面図である。
まず、図17(a)に示すように、ガラス基板5上にAl(アルミニウム)合金やTa(タンタル)等の、遮光性を有する金属膜をスパッタリングまたは蒸着により形成し、所定の電極形状にパターニングして、ダブルゲート型トランジスタ10のボトムゲート電極42、及びトップゲートドライバ2、ボトムゲートドライバ3の薄膜トランジスタ6(TFT21〜23、25〜27やTFT24)のゲート電極342を同一工程で同時に形成する。
次いで、図17(b)に示すように、ボトムゲート電極42及びゲート電極342上に、該Al合金やTa等の金属酸化膜、あるいは、CVDシリコン窒化膜等の単層、あるいは、複数層から構成される絶縁膜43を形成する。この絶縁膜43は、ダブルゲート型トランジスタのボトムゲート絶縁膜、及び、TFTのゲート絶縁膜として機能するものであり、後述する半導体層44、344との界面状態により、ダブルゲート型トランジスタ10及び薄膜トランジスタ6の特性に影響を及ぼすため、膜質の向上が不可欠である。そのため、絶縁膜の欠陥を低減する目的で、異種の絶縁膜を積層したり、洗浄工程を追加することが行われる。また、後述する半導体層44、344の形成工程と連続的に行われる。
次いで、図17(c)に示すように、ボトムゲート電極42及びゲート電極342の形成位置に対応する絶縁膜43上にCVD法により、アモルファスシリコンの半導体層44、344を形成する。
さらに、半導体層44、344を後工程におけるダメージから保護するための窒化シリコンからなるブロック層45、345を作成する。上述したように、半導体層44、344に接する絶縁膜は、その界面状態により、ダブルゲート型トランジスタ10及び薄膜トランジスタ6の特性を左右するため、半導体層44、344とブロック層45、345は、真空中で連続成膜することにより、汚れがつかないようにすることが望ましい。
次いで、図17(d)に示すように、半導体層44、344及びブロック層45、345上に、n+シリコン層46、346を形成する。これは、ブロック層45、345上にn+シリコン膜を成膜する方法によってもよいし、半導体層44、344にリンなどをドーピングして形成するものであってもよい。このn+シリコン層46、346(後述する46a、46b、346a、346b)は、後述するソース電極48、348及びドレイン電極47、347と、半導体層44、344との電気的接続(オーミック接続)を良好にし、逆電界におけるリーク電流を防止する目的で形成される。
次いで、図17(e)に示すように、n+シリコン層46、346上に、Al合金やTa等の金属膜をスパッタリングまたは蒸着により形成し、n+シリコン層46、346とともに、所定の電極形状にパターニングして、ダブルゲート型トランジスタのソース電極48及びドレイン電極47と、TFTのソース電極348及びドレイン電極347と、n+シリコン層46a、46b、346a、346bを同一工程で形成する。
そして、図17(f)に示すように、全面にCVDシリコン窒化膜やシリコン酸化膜等の、透明な層間絶縁膜兼トップゲート絶縁膜49を形成した後、ITO等の透明導電膜を蒸着により形成し、所定形状にパターニングして、ダブルゲート型トランジスタのトップゲート電極50を形成する。
その後、図2に示したように、CVDシリコン窒化膜等の透明な絶縁膜51をオーバーコート膜(保護絶縁膜)として形成した後、ダブルゲートトランジスタ10のトップゲート電極50、ボトムゲート電極42、ソース、ドレイン電極47、48に接続されたトップゲートラインTGL、ボトムゲートラインBGL、ドレインラインDLの端子部(図示を省略)や、信号が供給されるTFT6のゲート電極、ドレイン電極を露出するように開口部を形成し、単一のガラス基板5上にフォトセンサアレイとTFTアレイが併設された撮像装置が完成する。
このような構成及び製造方法を有する撮像装置によれば、単一のガラス基板5上にフォトセンサアレイとTFTアレイを、同一の工程で、同時に形成することができ、フォトセンサアレイを指紋読取回路に、また、TFTアレイを指紋読取回路の駆動回路として適用することができる。
したがって、フォトセンサアレイ及びTFTアレイを、同一の生産設備による同一の製造プロセスを経て、単一のモジュール部品として製造することができ、機器の小型軽量化、及び、製造コストの大幅な削減を図ることができる。また上記工程では、製造に要する最高温度は250℃程度でよいので安価なガラスを採用でき、高温発生装置が不要なので製造コストを抑制できる。
また、上記の実施の形態では、図4、図8、図10〜図16に示す構成のシフトレジスタを、撮像素子1を駆動するためのトップゲートドライバ2またはボトムゲートドライバ3として適用した場合を説明した。しかしながら、このような構成のシフトレジスタは、複数の画素が配置された任意の撮像素子または表示素子について、画素を行毎に選択するドライバとして適用することができる。さらには、このような構成のシフトレジスタは、撮像素子または表示素子を駆動するためのドライバとしてだけではなく、直列のデータを並列のデータに変換する場合などの他の用途にも適用することができる。
1…撮像素子、2…トップゲートドライバ、3…ボトムゲートドライバ、4…ドレインドライバ、5…基板、10…ダブルゲートトランジスタ、21〜27…TFT(基本構成)、31…TFT(付加構成)、32…抵抗素子(付加構成)、RS(1)〜RS(n)…段、TGL…トップゲートライン、BGL…ボトムゲートライン、DL…ドレインライン、GL…グランドライン