JP4189585B2 - シフトレジスタ回路及び電子装置 - Google Patents

Description

本発明は、シフトレジスタ回路及びシフトレジスタ回路を備えた電子装置に関する。

近年、ＰＣ、携帯情報端末等の情報機器、デジタルカメラ、スキャナ等の画像処理機器が普及している。このような情報機器、画像処理機器では、表示手段としてＬＣＤ（Liquid Crystal Display）を使用し、画像読取手段又は撮像手段としてフォトセンサアレイを備えた画像読取装置を使用しているものが多い。

画像読取装置やアクティブマトリクス方式のＬＣＤでは、フォトセンサのデータを転送又は選択したり、表示素子を選択するドライバとして、シフトレジスタ回路が用いられている（例えば、特許文献１参照。）。シフトレジスタ回路は、複数段の信号保持段（フリップフロップ回路）が直列に配置され、前段から後段に出力信号を次々シフトすることによって、各段からフォトセンサ、表示素子に対して線順次で信号を出力するものである。

図９に、従来のシフトレジスタ回路における各段（ｋ段目）の信号保持段ＲＳ'（ｋ）の回路構成例を示す。信号保持段ＲＳ'（ｋ）は、図９に示すように、６つの薄膜トランジスタ（Thin Film Transistor）ＴＦＴ２１〜２６を備えており、ＴＦＴ２１〜２６は、何れもｎチャネルＭＯＳ型の電界効果トランジスタである。

図９において、第１制御信号端子Φ１及び第２制御信号端子Φ２は、コントローラ（図示略）により出力される制御信号φが入力される端子である。図９が、ｋ段目の信号保持段回路であるとすると、出力信号端子ＯＵＴは、ｋ段目の出力信号ｏｕｔ（ｋ）が出力される端子であり、第１入力信号端子ＩＮ１は、前段の出力信号ｏｕｔ（ｋ−１）が入力される端子であり、第２入力信号端子ＩＮ２は、次段の出力信号ｏｕｔ（ｋ＋１）が入力される端子である。定電圧印加端子ＤＤは、定電圧Ｖｄｄが印加される端子であり、基準電圧印加端子ＳＳは、基準電圧Ｖｓｓが印加される端子である。クロック端子ＣＬＫは、クロック信号ＣＫが入力される端子である。セット信号入力端子ＳＴは、セット信号ＳＥＴが入力される端子である。

ＴＦＴ２１のソース電極、ＴＦＴ２２のソース電極、ＴＦＴ２３のゲート電極、ＴＦＴ２４のゲート電極に接続される配線には、任意の位置にノードＡを配し、ノードＡの配線を一方の極とする寄生容量が形成される。また、ＴＦＴ２３のドレイン電極、ＴＦＴ２５のゲート電極及びＴＦＴ２６のソース電極に接続される配線には、任意の位置にノードＢを配し、ノードＢの配線を一方の極とする寄生容量が形成される。

ここで例えば段ＲＳ'（２）のＴＦＴ２１のゲート電極にハイレベルの制御信号φが入力されると、そのＴＦＴ２１がＯＮ状態となる。段ＲＳ'（２）のＴＦＴ２１がＯＮ状態である場合に、ＴＦＴ２１のドレイン電極に、段ＲＳ'（１）からハイレベルの出力信号ｏｕｔ（１）が入力されると、段ＲＳ'（２）のＴＦＴ２３及びＴＦＴ２４がＯＮ状態となる。段ＲＳ'（２）のＴＦＴ２４がＯＮ状態である場合に、ハイレベルのクロック信号ＣＫがＴＦＴ２４のドレイン電極に入力されると、ハイレベルの出力信号ｏｕｔ（２）が段ＲＳ'（３）に出力される。このようにして、ハイレベルの出力信号がシフトレジスタ回路の各段から順次出力される。

各信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）から順次出力された信号ｏｕｔ（１）〜ｏｕｔ（ｎ）に基づく走査信号が、ＬＣＤや画像読取装置の走査ラインに順次印加される。最終段の段ＲＳ'（ｎ）からハイレベルの出力信号ｏｕｔ（ｎ）が出力された後に、セット信号ＳＥＴが所定期間ハイレベルになる。これにより、全ての信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）から所定期間ハイレベルの出力信号が出力される。このように、セット信号ＳＥＴを利用することにより、各信号保持段からの出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。
特開平５−３０２７８号公報

しかしながら、上述の従来のシフトレジスタ回路にあっては、次に示すような問題があった。
電界効果トランジスタにおいては、ゲート電極、ソース電極、ドレイン電極間の相対的な電位の関係に応じて、ゲート電極に制御信号を継続的に印加することにより、電界効果トランジスタのしきい値特性が変動することが確認されている。

例えば、ｎチャネル型電界効果トランジスタでは、ゲート電圧Ｖｇがソース電圧Ｖｓより大きくなるように設定して（Ｖｇ＞Ｖｓ）、ゲート電極に制御信号を継続的に印加した場合、図１０に示すように、ゲート電圧Ｖｇに対するドレイン−ソース電流Ｉｄｓの経時変化を示すＶｇ−Ｉｄｓ特性曲線ＳＰ₁が、初期の特性曲線ＳＰ₀に比較して、ゲート電圧Ｖｇの正方向にシフトする現象が観測される。このようなＶｇ−Ｉｄｓ特性曲線の変化が生じると、高いゲート電圧Ｖｇ₁を印加した場合であっても所望のドレイン−ソース電流Ｉｄｓ₁が流下せず、電流量（ドレイン−ソース電流Ｉｄｓ₂）が低くなる現象が生じる。このような現象は、電界効果トランジスタのしきい値特性が変動することを意味している。

従って、図９の各信号保持段ＲＳ'（ｋ）において、ＴＦＴ２１及びＴＦＴ２２のゲート電極に、継続的に制御信号φを印加することにより、ＴＦＴ２１及びＴＦＴ２２のしきい値特性が変動し、ＴＦＴ２１及びＴＦＴ２２のドレイン−ソース電流Ｉｄｓが少なくなるため、Ａ点へのチャージ機能が低下する。これにより、各信号保持段のＡ点におけるブートストラップ効果が減少し、ＴＦＴ２４のゲート電圧が十分高電圧にならずに、各信号保持段ＲＳ'（１）〜段ＲＳ'（ｎ）からの出力信号の波形になまりが生じるとともに、出力電圧が徐々に低下するため、ＬＣＤや画像読取装置の誤動作を招くという問題があった。また、各信号保持段からの出力信号の劣化が著しくなると、シフトレジスタ回路におけるシフト動作自体が停止してしまうという問題があった。

図１１（ａ）、（ｃ）（ｅ）に、従来のシフトレジスタ回路の出力信号ｏｕｔ（ｋ）（ｋ＝１〜８）の波形を示し、図１１（ｂ）、（ｄ）、（ｆ）に、８段分の信号保持段ＲＳ'（ｋ）のＡ点における電位を示す。図１１に示すように、各信号保持段からの出力信号レベルが低下していく。この結果、例えば、画像読取装置において、フォトセンサに印加するリセット信号のレベルが低下することによって、スキャン動作に入る前のリセット機能が低下し、読取感度の劣化を招くこととなる。

本発明の課題は、シフトレジスタ回路における各段の出力信号の劣化を抑制することである。

上記課題を解決するため、請求項１に記載の発明は、直列に接続された複数の信号保持手段を有するシフトレジスタ回路（例えば、シフトレジスタ回路１００）において、前記複数の信号保持手段の各々（例えば、段ＲＳ（ｋ））は、前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタ（例えば、トランジスタ２７）と、制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として出力する第２トランジスタ（例えば、トランジスタ２４）と、前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を出力する第３トランジスタ（例えば、トランジスタ２５）と、後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、前記配線に接続された電流路の他端に出力する第４トランジスタ（例えば、トランジスタ２９）と、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）と、を備えることを特徴としている。

請求項２に記載の発明は、請求項１に記載のシフトレジスタ回路において、前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴としている。

請求項１に記載の発明は、特に、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）を備えることを特徴としている。

請求項３に記載の発明は、請求項１又は２に記載のシフトレジスタ回路において、電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタ（例えば、トランジスタ３０）を備えることを特徴としている。

請求項４に記載の発明は、直列に接続された複数の信号保持手段を有するシフトレジスタ回路を備えた電子装置（例えば、画像読取装置１）において、前記シフトレジスタ回路によって動作する電子回路（例えば、ダブルゲートトランジスタ７）を有し、そして、前記複数の信号保持手段の各々（例えば、段ＲＳ（ｋ））は、前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタ（例えば、トランジスタ２７）と、制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として前記電子回路に出力する第２トランジスタ（例えば、トランジスタ２４）と、前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を前記電子回路に出力する第３トランジスタ（例えば、トランジスタ２５）と、後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、前記配線に接続された電流路の他端に出力する第４トランジスタ（例えば、トランジスタ２９）と、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）と、を備えることを特徴としている。

請求項５に記載の発明は、請求項４に記載の電子装置において、前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴としている。

請求項６に記載の発明は、請求項４又は５に記載の電子装置において、前記シフト走査期間に、前記第２トランジスタにクロック信号を出力し、前記シフト走査期間に、前記第３トランジスタに前記第１出力信号を出力し、前記電圧緩和期間に、前記第３トランジスタに前記第２出力信号を出力する信号出力手段（例えば、コントローラ３）を備えることを特徴としている。

請求項４に記載の発明は、特に、電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタ（例えば、トランジスタ２８）を備えることを特徴としている。

請求項７に記載の発明は、請求項４〜６の何れか一項に記載の電子装置において、電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタ（例えば、トランジスタ３０）を備えることを特徴としている。

請求項１に記載の発明によれば、シフトレジスタ回路の各信号保持手段において、制御端子及び電流路の一端に前段の信号出力手段の出力信号が入力するダイオード接合の第１トランジスタを用いることにより、第１トランジスタのしきい値特性が変動することがなくなる。従って、第１トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、電圧緩和期間に、クロック信号と同極性の第２出力信号を出力することにより、出力信号を供給された側の電気的極性の偏りを緩和することができる。

請求項２に記載の発明によれば、請求項１に記載の発明の効果に加えて、制御端子及び電流路の一端に後段の信号出力手段の出力信号が入力するダイオード接合の第４トランジスタを用いることにより、第４トランジスタのしきい値特性が変動することがなくなる。従って、第４トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、逆シフト走査が可能になることで、シフトレジスタ回路における利便性を向上させることができる。

請求項１に記載の発明によれば、加えて、シフトレジスタ回路が順シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第５トランジスタを設けることにより、正常に順シフト転送することができる。

請求項３に記載の発明によれば、請求項１又は２に記載の発明の効果に加えて、シフトレジスタ回路が逆シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第６トランジスタを設けることにより、正常に逆シフト転送することができる。

請求項４に記載の発明によれば、電子装置が備えるシフトレジスタ回路の各信号保持手段において、制御端子及び電流路の一端に前段の信号出力手段の出力信号が入力するダイオード接合の第１トランジスタを用いることにより、第１トランジスタのしきい値特性が変動することがなくなる。従って、第１トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、電圧緩和期間に、クロック信号と同極性の第２出力信号を出力することにより、出力信号を供給された側の電気的極性の偏りを緩和することができる。これにより、電子回路に誤動作を引き起こすことが少なくなり、電子装置の信頼性を高めることができる。

請求項５に記載の発明によれば、請求項４に記載の発明の効果に加えて、制御端子及び電流路の一端に後段の信号出力手段の出力信号が入力するダイオード接合の第４トランジスタを用いることにより、第４トランジスタのしきい値特性が変動することがなくなる。従って、第４トランジスタと第２トランジスタの間の配線への電荷のチャージ機能の低下を抑制することができ、各信号保持手段からの出力信号の劣化を抑制することができる。また、逆シフト走査が可能になることで、シフトレジスタ回路における利便性を向上させることができる。

請求項６に記載の発明によれば、請求項４又は５に記載の発明の効果に加えて、信号出力手段によって、クロック信号、第１出力信号及び第２出力信号をそれぞれ対応するトランジスタに出力することにより、シフトレジスタ回路におけるシフト動作の効率化を図ることができる。

請求項４に記載の発明によれば、加えて、シフトレジスタ回路が順シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第５トランジスタを設けることによって、正常に順シフト転送することができる。

請求項７に記載の発明によれば、請求項４〜６の何れか一項に記載の発明の効果に加えて、シフトレジスタ回路が逆シフト転送する際に、一度出力信号を出力した段の配線に蓄積された電荷がそのまま保持されると他の段から出力信号を出力するためのクロック信号によって再び出力信号を出力してしまうので、これを防止するために、配線に蓄積された電荷を放出する第６トランジスタを設けることによって、正常に逆シフト転送することができる。

以下、図面を参照して、本発明に係るシフトレジスタ回路及び電子装置について説明する。但し、本実施形態の記述内容は、発明の範囲を図示例に限定するものではない。

図１に、本発明のシフトレジスタ回路を備えた電子装置が適用された画像読取装置１の主要部構成を示す。画像読取装置１は、図１に示すように、基本構成として、光学的にセンシングすることによって画像を取得するための撮像素子２と、画像読取装置１全体を制御するための信号を出力するコントローラ３と、コントローラ３が出力する制御信号群に従って撮像素子２を駆動するためのトップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６とを備える。トップゲートドライバ４、ボトムゲートドライバ５及びドレインドライバ６は、それぞれ、コントローラ３とデータ入出力可能に接続されている。

撮像素子２は、透明基板上にマトリックス状に配置された複数のダブルゲートトランジスタ７、７、…を基本構成としている。図２及び図３に示すように、各ダブルゲートトランジスタ７は、ボトムゲート電極８と、ボトムゲート絶縁膜９と、半導体層１０と、ブロック絶縁膜１１ａ、１１ｂと、不純物層１２ａ、１２ｂ、１３と、ソース電極１４ａ、１４ｂと、ドレイン電極１５と、トップゲート絶縁膜１６と、トップゲート電極１７と、保護絶縁膜１８とを備える。

ボトムゲート電極８は、透明基板１９上に形成されている。透明基板１９は、可視光に対して透過性を有するとともに絶縁性を有する。ボトムゲート電極８及び透明基板１９を被覆するようにして、ボトムゲート絶縁膜９がボトムゲート電極８及び透明基板１９上に設けられている。ボトムゲート電極８に対向するようにして、半導体層１０がボトムゲート絶縁膜９上に設けられている。この半導体層１０はアモルファスシリコン等からなり、この半導体層１０に対して可視光が入射されると、半導体層１０には電子−正孔が発生するようになっている。

半導体層１０には、ブロック絶縁膜１１ａ、１１ｂが、互いに離れて並列に配設されている。不純物層１２ａは半導体層１０のチャネル長方向の一端部に設けられており、他端部に不純物層１２ｂが設けられている。ブロック絶縁膜１１ａとブロック絶縁膜１１ｂとの間において、不純物層１３が半導体層１０の中央上に設けられており、この不純物層１３は不純物層１２ａ、１２ｂから離れている。そして、不純物層１２ａ、１２ｂ、１３及びブロック絶縁膜１１ａ、１１ｂによって、半導体層１０は覆われるようになっている。平面視して、不純物層１２ａの一部はブロック絶縁膜１１ａ上の一部に重なっており、不純物層１２ｂはブロック絶縁膜１１ｂ上の一部に重なっている。また、不純物層１２ａ、１２ｂ、１３は、ｎ型の不純物イオンがドープされたアモルファスシリコンからなる。

不純物層１２ａ上にソース電極１４ａが設けられており、不純物層１２ｂ上にソース電極１４ｂが設けられており、不純物層１３上にドレイン電極１５が設けられている。平面視して、ソース電極１４ａはブロック絶縁膜１１ａ上の一部に重なっており、ソース電極１４ｂはブロック絶縁膜１１ｂ上の一部に重なっており、ドレイン電極１５はブロック絶縁膜１１ａ、１１ｂ上の一部に重なっている。また、ソース電極１４ａ、１４ｂ、ドレイン電極１５は互いに離れている。トップゲート絶縁膜１６は、ボトムゲート絶縁膜９、ブロック絶縁膜１１ａ、１１ｂ、ソース電極１４ａ、１４ｂ及びドレイン電極１５を覆うように形成されている。トップゲート絶縁膜１６上には、半導体層１０に対向配置されたトップゲート電極１７が設けられている。トップゲート絶縁膜１６及びトップゲート電極１７上には、保護絶縁膜１８が設けられている。

トップゲート電極１７は、図１及び図２に示すように、トップゲートライン（以下、ＴＧＬという。）に接続され、ボトムゲート電極８はボトムゲートライン（以下、ＢＧＬという。）に接続され、ドレイン電極１５はドレインライン（以下、ＤＬという。）に接続され、ソース電極１４ａ、１４ｂは接地されたグラウンドライン（以下、ＧＬという。）に接続されている。

また、ブロック絶縁膜１１ａ、１１ｂ、トップゲート絶縁膜１６及び保護絶縁膜１８は、窒化シリコン等の透光性及び絶縁性を有するものである。また、トップゲート電極１７及びＴＧＬは、ＩＴＯ（Indium-Tin-Oxide）等の透光性及び導電性を有するものである。一方、ソース電極１４ａ、１４ｂ、ドレイン電極１５、ボトムゲート電極８及びＢＧＬは、クロム、クロム合金、アルミ、アルミ合金等から選択されたものであり、可視光の透過を遮断するとともに導電性を有するものである。

トップゲートドライバ４は、図１に示すように、撮像素子２の各ＴＧＬに接続されており、駆動信号（出力信号）を各ＴＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｔｃｎｔに従って、適宜各ＴＧＬにリセット電圧又はキャリア蓄積電圧を駆動信号として印加するものである。

ボトムゲートドライバ５は、図１に示すように、撮像素子２の各ＢＧＬに接続されており、駆動信号（出力信号）を各ＢＧＬに順次選択的に出力し、コントローラ３から出力される制御信号群Ｂｃｎｔに従って、適宜各ＢＧＬに適宜チャネル形成用電圧又はチャネル非形成用電圧を駆動信号として印加するものである。

ドレインドライバ６は、図１に示すように、撮像素子２の各ＤＬに接続されており、所定期間において、コントローラ３から出力される制御信号群Ｄｃｎｔに従って、全てのＤＬに基準電圧を印加することで、電荷をプリチャージさせる。また、ドレインドライバ６は、プリチャージ後の所定期間において、各ダブルゲートトランジスタ７に対して入射された光量に応じて変化する各ＤＬの電位又は各ダブルゲートトランジスタ７のソース−ドレイン間を流れるドレイン電流を検知し、データ信号（画像データ）ＤＡＴＡとしてコントローラ３に出力する。

次に、トップゲートドライバ４及びボトムゲートドライバ５の詳細について説明する。図４に、トップゲートドライバ４及びボトムゲートドライバ５に設けられるシフトレジスタ回路１００の回路構成を示す。撮像素子２に配設されたダブルゲートトランジスタ７の行数（ＴＧＬの数）をｎ（ｎは偶数）とすると、トップゲートドライバ４及びボトムゲートドライバ５は、ｎ個の信号保持段ＲＳ（１）〜段ＲＳ（ｎ）から構成される。図４では、本実施形態における説明を簡略化するために、シフトレジスタ回路１００を構成するｎ段の信号保持段（信号保持手段）のうち、ｋ−１段目からｋ＋２段目（１≦ｋ−１〜ｋ＋２≦ｎ）の４段のみを示している。

各信号保持段は、図４に示すように、入力信号端子ＩＮ１〜ＩＮ４、出力信号端子ＯＵＴ、定電圧印加端子ＤＤ、クロック信号入力端子ＣＬＫ、基準電圧印加端子ＳＳ、セット信号入力端子ＳＴを有している。

信号保持段ＲＳ（ｋ）の出力信号端子ＯＵＴは、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）が出力される端子である。図４に示されるシフトレジスタ回路１００がトップゲートドライバ４に設けられている場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応したＴＧＬ（ｋ行目のＴＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＴＧＬに出力される。一方、図４に示されるシフトレジスタ回路１００がボトムゲートドライバ５に設けられている場合、段ＲＳ（ｋ）の出力信号端子ＯＵＴは、対応したＢＧＬ（ｋ行目のＢＧＬ）に接続され、出力信号ｏｕｔ（ｋ）が、対応するＢＧＬに出力される。

シフトレジスタ回路１００が後述する順シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ１は、前段ＲＳ（ｋ−１）の出力信号ｏｕｔ（ｋ−１）が入力される端子となる。また１段目の段ＲＳ（１）の入力信号端子ＩＮ１には、コントローラ３により出力されるスタート信号ＤＩＮ１が入力される。

シフトレジスタ回路１００が後述する順シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ２は、次々段ＲＳ（Ｋ＋２）の出力信号ｏｕｔ（ｋ＋２）が入力信号として入力される端子となる。またシフトレジスタ回路１００にはｎ＋１段目の段ＲＳ（ｎ＋１）の段及びｎ＋２段目の段ＲＳ（ｎ＋２）の段がないため、ｎ−１段目の段ＲＳ（ｎ−１）の入力信号端子ＩＮ２には、出力信号ｏｕｔ（ｎ＋１）の代わりにコントローラ３により出力される入力信号ＥＮＤ（ｎ−１）が入力され、最終段ＲＳ（ｎ）の入力信号端子ＩＮ２には、出力信号ｏｕｔ（ｎ＋２）の代わりにコントローラ３により出力される入力信号ＥＮＤ（ｎ）が入力される。

シフトレジスタ回路１００が後述する逆シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−１）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ３は、後段ＲＳ（ｋ＋１）の出力信号ｏｕｔ（ｋ＋１）が入力される端子である。また最終段ＲＳ（ｎ）の入力信号端子ＩＮ３には、コントローラ３により出力されるスタート信号ＤＩＮ２が入力される。

シフトレジスタ回路１００が後述する逆シフトをしていく際に、段ＲＳ（ｋ）が段ＲＳ（３）〜段ＲＳ（ｎ）のいずれか場合、段ＲＳ（ｋ）の入力信号端子ＩＮ４は、前々段ＲＳ（ｋ−２）の出力信号ｏｕｔ（ｋ−２）が入力される端子となる。シフトレジスタ回路１００が逆シフトをしていく場合、−２段目の段ＲＳ（−２）の段及び−１段目の段ＲＳ（−１）の段がないため、１段目の段ＲＳ（１）の入力信号端子ＩＮ４には、出力信号ｏｕｔ（−２）の代わりにコントローラ３により出力される入力信号ＥＮＤ１が入力され、２段目の段ＲＳ（２）の入力信号端子ＩＮ４には、出力信号ｏｕｔ（−１）の代わりにコントローラ３により出力される入力信号ＥＮＤ２が入力される。

定電圧印加端子ＤＤは、高電位側の動作電圧として、後述する基準電圧Ｖｓｓに対して正側の定電圧Ｖｄｄが入力される端子である。基準電圧印加端子ＳＳは、低電位側の動作電圧として、基準電圧Ｖｓｓが入力される端子である。基準電圧Ｖｓｓは、負又は０（Ｖ）が望ましい。例えば、図４のトップゲートドライバ４に設けられているシフトレジスタ回路１００は、定電圧Ｖｄｄは＋１５（Ｖ）、Ｖｓｓは−２０（Ｖ）程度が好ましく、ボトムゲートドライバ５に設けられているシフトレジスタ回路１００は定電圧Ｖｄｄは＋１０（Ｖ）、基準電圧Ｖｓｓは−１５（Ｖ）程度が好ましい。

クロック信号入力端子ＣＬＫは、クロック信号が入力される端子である。３ｍ−２段目（ｍは、１≦ｍ、３ｍ−２≦ｎを満たす整数）の段ＲＳ（３ｍ−２）のＣＬＫには、第１クロック信号ＣＫ１が入力され、３ｍ−１段目（ｍは、１≦ｍ、３ｍ−１≦ｎを満たす整数）の段ＲＳ（３ｍ−１）のＣＬＫには、第２クロック信号ＣＫ２が入力され、３ｍ段目（ｍは、１≦ｍ、３ｍ≦ｎを満たす整数）の段ＲＳ（３ｍ）のＣＬＫには、第３クロック信号ＣＫ３が入力される。

各クロック信号ＣＫ１、ＣＫ２、ＣＫ３は、各信号保持段からの出力信号のシフト動作が行われる期間、コントローラ３によって、順番にハイレベルになるように制御される。例えば、ハイレベルの出力信号が段ＲＳ（１）から段ＲＳ（ｎ）へと順次シフトしていく場合（以下、「順シフト」と称す。）、図６のタイミングチャートに示すように、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ１、ＣＫ２、ＣＫ３…の順番でクロック信号がハイレベルになる。一方、ハイレベルの出力信号が段ＲＳ（ｎ）から段ＲＳ（１）へと順次シフトしていく場合（以下、「逆シフト」と称す。）、図７のタイミングチャートに示すように、ＣＫ３、ＣＫ２、ＣＫ１、ＣＫ３、ＣＫ２、ＣＫ１…の順番でクロック信号がハイレベルになる。

セット信号入力端子ＳＴは、コントローラ３により出力されるセット信号ＳＥＴが入力される端子である。定電圧Ｖｄｄ、基準電圧Ｖｓｓ及びセット信号ＳＥＴは、各信号保持段ＲＳ（ｋ）に共通に供給される。クロック信号ＣＫ１、ＣＫ２、ＣＫ３及びセット信号ＳＥＴのハイレベルは、定電圧Ｖｄｄの電圧レベルと同一であり、これらの信号のローレベルは、基準電圧Ｖｓｓの電圧レベルと同一に設定されている。

次に、シフトレジスタ回路１００の各段の回路構成について説明する。図５に、シフトレジスタ回路１００の各段の信号保持段ＲＳ（ｋ）（１≦ｋ≦ｎ）の回路構成を示す。図５に示した信号保持段ＲＳ（ｋ）では、図９に示した従来の信号保持段ＲＳ'（ｋ）と同一の構成部分には、同一の符号を付している。

図５に示すように、信号保持段ＲＳ（ｋ）は、８つの薄膜トランジスタからなるトランジスタ２３〜３０を備えている。トランジスタ２３〜３０は、いずれもｎチャネルＭＯＳ型の電界効果トランジスタであり、ゲート絶縁膜に窒化シリコンが用いられ、半導体層にアモルファスシリコンが用いられている。具体的には、図３のダブルゲートトランジスタ７の断面構造に示すように、トランジスタ２３〜３０は、トップゲート電極１７及び保護絶縁膜１８が積層されていない（トップゲート絶縁膜１６が最上層に配置された）トランジスタである。

段ＲＳ（ｋ）のトランジスタ２７のゲート電極及びドレイン電極は、入力信号端子ＩＮ１に接続されている。これにより、トランジスタ２７は、ダイオード接合となっている。トランジスタ２７のソース電極は、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２８のドレイン電極、トランジスタ２９のソース電極、トランジスタ３０のドレイン電極に接続されている。トランジスタ２７のソース電極、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２８のドレイン電極、トランジスタ２９のソース電極、トランジスタ３０のドレイン電極に接続されている配線には、任意の位置にノードＡを配し、ノードＡの配線を一方の極とする寄生容量が形成される。

トランジスタ２４のドレイン電極は、クロック信号入力端子ＣＬＫに接続されており、トランジスタ２４のソース電極は、出力信号端子ＯＵＴ及びトランジスタ２５のドレイン電極に接続されている。トランジスタ２３のドレイン電極は、トランジスタ２６のソース電極及びトランジスタ２５のゲート電極に接続されており、トランジスタ２３のソース電極は、基準電圧印加端子ＳＳに接続されている。トランジスタ２３のドレイン電極、トランジスタ２５のゲート電極及びトランジスタ２６のソース電極に接続される配線には、任意の位置にノードＢを配し、ノードＢの配線を一方の極とする寄生容量が形成される。

トランジスタ２５のドレイン電極は、出力信号端子ＯＵＴに接続されており、トランジスタ２５のソース電極はセット信号入力端子ＳＴに接続されている。トランジスタ２６のドレイン電極及びゲート電極は、定電圧印加端子ＤＤに接続されている。これにより、トランジスタ２６は、ダイオード接合となっている。トランジスタ２８のゲート電極は、入力信号端子ＩＮ２に接続され、トランジスタ２８のソース電極は、基準電圧印加端子ＳＳに接続されている。

トランジスタ２９のゲート電極及びドレイン電極は、入力信号端子ＩＮ３に接続されている。これにより、トランジスタ２９は、ダイオード接合となっている。トランジスタ２９のソース電極は、トランジスタ２３のゲート電極、トランジスタ２４のゲート電極、トランジスタ２７のソース電極、トランジスタ２８のドレイン電極、トランジスタ３０のドレイン電極に接続されている。トランジスタ３０のゲート電極は入力信号端子ＩＮ４に接続され、トランジスタ３０のソース電極は、基準電圧印加端子ＳＳに接続されている。

次に、各信号保持段ＲＳ（ｋ）を構成するトランジスタ２３〜３０の作用について説明する。段ＲＳ（ｋ）が段ＲＳ（２）〜最終段ＲＳ（ｎ）の何れかの場合、段ＲＳ（ｋ）のトランジスタ２７は、前段からハイレベルの出力信号ｏｕｔ（ｋ−１）がトランジスタ２７のゲート電極及びドレイン電極に入力されると、オン状態となる。初段ＲＳ（１）のトランジスタ２７の場合は、コントローラ３によりハイレベルのスタート信号ＤＩＮ１がトランジスタ２７のゲート電極及びドレイン電極に入力された場合にオン状態となる。トランジスタ２７がオン状態になると、電流がドレイン電極からソース電極に流れ、ハイレベルの出力信号がトランジスタ２７のソース電極に出力される。トランジスタ２７からハイレベルの信号が出力されると、ノードＡに電荷が蓄積され、トランジスタ２３及びトランジスタ２４がオン状態となる。

段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−２）の何れかの場合、トランジスタ２８は、次々段からハイレベルの出力信号ｏｕｔ（ｋ＋２）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。最終段ＲＳ（ｎ）のトランジスタ２８は、ハイレベルの入力信号ＥＮＤ（ｎ）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。ｎ−１段目の段ＲＳ（ｎ−１）のトランジスタ２８は、ハイレベルの入力信号ＥＮＤ（ｎ−１）がトランジスタ２８のゲート電極に入力された場合にオン状態となる。トランジスタ２８がオン状態になると、ノードＡが基準電圧印加端子ＳＳに導通してノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。

段ＲＳ（ｋ）が段ＲＳ（１）〜段ＲＳ（ｎ−１）の何れかの場合、トランジスタ２９は、後段からハイレベルの出力信号ｏｕｔ（ｋ＋１）がトランジスタ２９のゲート電極及びドレイン電極に入力されてオン状態となる。最終段ＲＳ（ｎ）のトランジスタ２９では、コントローラ３によりハイレベルのスタート信号ＤＩＮ２がトランジスタ２９のゲート電極及びドレイン電極に入力された場合にオン状態となる。トランジスタ２９がオン状態になると、電流がドレイン電極からソース電極に流れ、ハイレベルの出力信号がトランジスタ２９のソース電極に出力される。トランジスタ２９からハイレベルの信号が出力されると、ノードＡに電荷が蓄積され、トランジスタ２３及びトランジスタ２４がオン状態となる。

段ＲＳ（ｋ）が段ＲＳ（３）〜段ＲＳ（ｎ）の何れかの場合、トランジスタ３０は、前々段からハイレベルの出力信号ｏｕｔ（ｋ−２）がトランジスタ３０のゲート電極に入力されてオン状態となる。初段ＲＳ（１）のトランジスタ３０は、コントローラ３によりハイレベルの入力信号ＥＮＤ１がトランジスタ３０のゲート電極に入力された場合にオン状態となる。２段目の段ＲＳ（２）のトランジスタ３０は、コントローラ３によりハイレベルの入力信号ＥＮＤ２がトランジスタ３０のゲート電極に入力された場合にオン状態となる。トランジスタ３０がオン状態になると、ノードＡに蓄積された電荷が基準電圧Ｖｓｓによって放出され、ノードＡの電位がローレベルになる。

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２６のゲート電極とドレイン電極には、定電圧Ｖｄｄが印加されている。トランジスタ２６のソース電極の電位がローレベルである場合、トランジスタ２６はオン状態となり、ドレイン電極からソース電極に電流が流れ、ソース電極からほぼ定電圧Ｖｄｄのレベルの信号がソース電極から出力される。トランジスタ２６は、定電圧Ｖｄｄを分圧する負荷としての機能を有する。

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２３は、ノードＡの電位がハイレベルのときにオン状態となり、ノードＡの電位がローレベルのときにオフ状態となる。トランジスタ２３がオン状態になると、トランジスタ２３のドレイン電極からソース電極に電流が流れ、ノードＢの電位がローレベルになる。トランジスタ２３がオフ状態になると、トランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、ノードＢの電位がハイレベルになる。

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２４は、ノードＡの電位がハイレベルのときにオン状態となり、ノードＡの電位がローレベルのときにオフ状態となる。トランジスタ２５は、ノードＢの電位がハイレベルのときにオン状態となり、ノードＢの電位がローレベルのときにオフ状態となる。従って、トランジスタ２５がオン状態のとき、トランジスタ２４はオフ状態となり、トランジスタ２５がオフ状態のとき、トランジスタ２４はオン状態となる。以上のように、ノードＡの電位によって、トランジスタ２４をオン状態にするか、トランジスタ２５をオン状態にするかを選択的に切り換えることができる。つまり、トランジスタ２４及びトランジスタ２５は排他的に選択されることになる。

トランジスタ２４がオフ状態である場合、トランジスタ２４は、クロック端子ＣＬＫからドレイン電極に入力されたクロック信号の出力を遮蔽する。トランジスタ２４がオフ状態である場合、トランジスタ２５がオン状態であることから、トランジスタ２５のソース電極から出力されたセット信号ＳＥＴが、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。

トランジスタ２４がオン状態で、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位より高い場合、ローレベルのクロック信号がトランジスタ２４のドレイン電極に入力されると、トランジスタ２４は、ローレベルのクロック信号をソース電極に出力する。また、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位とほぼ等しい場合は、ソース電極の電位はほとんど変わらない。このためトランジスタ２４がオン状態である場合、ローレベルのクロック信号の電位がトランジスタ２４のソース電極の電位以上であると、このローレベルのクロック信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。

一方、トランジスタ２４がオン状態である場合に、トランジスタ２４のソース電極の電位より十分高いハイレベルのクロック信号がトランジスタ２４のドレイン電極に入力されると、トランジスタ２４のソース−ドレイン間に電流が流れ始め、これに伴ってソース電位が高くなると、ゲート電極とソース電極の間の寄生容量への電荷の蓄積（チャージアップ）が生じてゲート−ソース間電圧が上昇し、ノードＡの電位が相対的に更に上昇するブートストラップ現象が生じる。ブートストラップ現象によって、ノードＡの電位がトランジスタ２４のゲート飽和電圧にまで達すると、トランジスタ２４のソース−ドレイン電流が飽和し、出力接点Ｃの電位が、トランジスタ２４に入力されたハイレベルのクロック信号とほぼ同電位となる。トランジスタ２４がオン状態である場合、トランジスタ２５がオフ状態であることから、このハイレベルのクロック信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。

段ＲＳ（１）〜段ＲＳ（ｎ）のトランジスタ２５のソース電極には、順シフト、逆シフトいずれにおいても、セット信号ＳＥＴが入力されている。オン状態のトランジスタ２５は、セット信号ＳＥＴをドレイン電極から出力信号端子ＯＵＴへ出力し、セット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。即ち、オン状態のトランジスタ２５は、ソース電極にハイレベルのセット信号ＳＥＴが入力された場合、ハイレベルのセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。一方、オン状態のトランジスタ２５のソース電極に、ローレベルのセット信号ＳＥＴが入力された場合、ローレベルのセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力する。オフ状態のトランジスタ２５は、ソース電極に入力されたセット信号ＳＥＴの出力を遮断する。このとき、トランジスタ２４のソース電極から出力された信号が段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力される。

以上のように、トランジスタ２３、トランジスタ２４及びトランジスタ２５から構成されるトランジスタ群（以下、「出力信号切換手段」と称す。）は、ノードＡの電位に基づいて、段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）としてクロック信号を出力するかセット信号ＳＥＴを出力するかを選択的に切り換えるようになっている。言い換えれば、出力信号切換手段は、ノードＡの電位がハイレベルの場合にクロック信号を段ＲＳ（ｋ）の出力信号ｏｕｔ（ｋ）として出力し、ノードＡの電位がローレベルの場合にセット信号ＳＥＴを段ＲＳ（ｋ）の出力信号として出力する。

次に、トップゲートドライバ４及びボトムゲートドライバ５のシフトレジスタ回路１００の動作について説明する。なお、トップゲートドライバ４とボトムゲートドライバ５とは、それぞれ入出力される信号のレベルとタイミングとが異なるのみであるため、以下の動作説明では、トップゲートドライバ４のシフトレジスタ回路１００の動作について詳細に説明し、ボトムゲートドライバ５の動作については、トップゲートドライバ４と異なる部分のみを説明する。

まず、図６のタイミングチャートを参照して、シフトレジスタ回路１００から出力されるハイレベルの出力信号が段ＲＳ（１）から段ＲＳ（ｎ）へと順次シフトしていく順シフトの動作について説明する。

シフトレジスタ回路１００のシフト動作の開始に先立って、セット信号ＳＥＴがローレベルに設定される。タイミングＴ０で、コントローラ３により、スタート信号ＤＩＮ１及びクロック信号ＣＫ３がハイレベルになる。タイミングＴ０でハイレベルのスタート信号ＤＩＮ１が段ＲＳ（１）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７はオン状態になり、ハイレベルのスタート信号ＤＩＮ１がドレイン電極からソース電極に出力され、ノードＡの電位が上昇する。

段ＲＳ（１）のノードＡの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（１）のトランジスタ２３がオン状態になることによって、段ＲＳ（１）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（１）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ１が段ＲＳ（１）の出力信号ｏｕｔ（１）として出力される。このとき、クロック信号ＣＫ１のレベルはローレベルであるため、出力信号ｏｕｔ（１）はローレベルである。

その後、コントローラ３によって、スタート信号ＤＩＮ１及びクロック信号ＣＫ３がローレベルになる。スタート信号ＤＩＮ１がローレベルになることによって、段ＲＳ（１）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるスタート信号ＤＩＮ１が遮断される。このとき、段ＲＳ（１）のノードＡの配線電位は配線の寄生容量によってハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（１）はローレベルに維持されている。

次いで、タイミングＴ１において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ１において、段ＲＳ（１）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（１）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（１）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（１）が出力される。

段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（２）のトランジスタ２７及び段ＲＳ（３）のトランジスタ３０に入力される。タイミングＴ１において、段ＲＳ（１）から出力されたハイレベルの出力信号ｏｕｔ（１）が段ＲＳ（３）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（３）のトランジスタ３０がオン状態となり、段ＲＳ（３）のノードＡの電位は基準電圧Ｖｓｓによってローレベルになる。

タイミングＴ１において、段ＲＳ（１）から出力されたハイレベルの出力信号ｏｕｔ（１）が、段ＲＳ（２）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（１）がドレイン電極からソース電極に出力され、段ＲＳ（２）のノードＡの電位が上昇する。

段ＲＳ（２）のノードＡの電位がハイレベルになると、段ＲＳ（２）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（２）のトランジスタ２３がオン状態になることによって、段ＲＳ（２）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（２）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ２が段ＲＳ（２）の出力信号ｏｕｔ（２）として出力される。このとき、クロック信号ＣＫ２のレベルはローレベルであるため、出力信号ｏｕｔ（２）はローレベルである。

その後、コントローラ３により、クロック信号ＣＫ１がローレベルになると、段ＲＳ（１）の出力信号ｏｕｔ（１）がローレベルになる。ｏｕｔ（１）がローレベルになることによって、段ＲＳ（２）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるｏｕｔ（１）が遮断される。このとき、段ＲＳ（２）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（２）はローレベルに維持されている。

次いで、タイミングＴ２において、コントローラ３により、クロック信号ＣＫ２がハイレベルになる。タイミングＴ２において、段ＲＳ（２）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ２が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（２）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（２）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ２とほぼ同電位の出力信号ｏｕｔ（２）が出力される。

段ＲＳ（２）の出力信号ｏｕｔ（２）は、段ＲＳ（１）のトランジスタ２９、段ＲＳ（３）のトランジスタ２７及び段ＲＳ（４）のトランジスタ３０に入力される。タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（１）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、段ＲＳ（１）のトランジスタ２９がオン状態になるが、段ＲＳ（１）のノードＡもハイレベルであることから、段ＲＳ（１）のトランジスタ２９のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（１）のノードＡの電位はハイレベルに維持される。

タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（４）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（４）のトランジスタ３０がオン状態になるが、基準電圧印加端子ＳＳからの基準電圧Ｖｓｓによって段ＲＳ（４）のノードＡの電位がローレベルに維持される。

タイミングＴ２において、段ＲＳ（２）から出力されたハイレベルの出力信号ｏｕｔ（２）が、段ＲＳ（３）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（２）がドレイン電極からソース電極に出力され、段ＲＳ（３）のノードＡの電位が上昇する。

段ＲＳ（３）のノードＡの電位がハイレベルになると、段ＲＳ（３）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（３）のトランジスタ２３がオン状態になることによって、段ＲＳ（３）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（３）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ３が段ＲＳ（３）の出力信号ｏｕｔ（３）として出力される。このとき、クロック信号ＣＫ３のレベルはローレベルであるため、出力信号ｏｕｔ（３）はローレベルである。

その後、コントローラ３により、クロック信号ＣＫ２がローレベルになると、段ＲＳ（２）の出力信号ｏｕｔ（２）がローレベルになる。ｏｕｔ（２）がローレベルになることによって、段ＲＳ（３）のトランジスタ２７がオフ状態となり、トランジスタ２７のドレイン電極に入力されるｏｕｔ（２）が遮断される。このとき、段ＲＳ（３）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（３）はローレベルに維持されている。

次いで、タイミングＴ３において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ３において、段ＲＳ（３）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（３）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（３）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（３）が出力される。

段ＲＳ（３）の出力信号ｏｕｔ（３）は、段ＲＳ（１）のトランジスタ２８、段ＲＳ（２）のトランジスタ２９、段ＲＳ（４）のトランジスタ２７及び段ＲＳ（５）のトランジスタ３０に入力される。タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（２）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、段ＲＳ（２）のトランジスタ２９がオン状態になるが、段ＲＳ（２）のノードＡもハイレベルであることから、段ＲＳ（２）のトランジスタ２９のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（２）のノードＡの電位はハイレベルに維持される。

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（５）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（５）のトランジスタ３０がオン状態になり、基準電圧印加端子ＳＳからの基準電圧Ｖｓｓによって、段ＲＳ（５）のノードＡの電位はローレベルに維持される。

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（１）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（１）のトランジスタ２８のゲート電極がオン状態となる。段ＲＳ（１）のトランジスタ２８がオン状態になると、段ＲＳ（１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。

段ＲＳ（１）のノードＡの電位がローレベルになると、段ＲＳ（１）のトランジスタ２３及びトランジスタ２４がオフ状態となる。段ＲＳ（１）のトランジスタ２３がオフ状態になると、段ＲＳ（１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（１）のノードＢの電位がハイレベルになる。段ＲＳ（１）のトランジスタ２４がオフ状態になることによって、トランジスタ２４のドレイン電極に入力されるクロック信号ＣＫ１の出力が遮断される。

段ＲＳ（１）のノードＢの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２５がオン状態になる。段ＲＳ（１）のトランジスタ２５がオン状態になることによって、段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（１）のトランジスタ２５に入力されたセット信号ＳＥＴとなる。このため出力信号ｏｕｔ（１）の電圧レベルは、セット信号ＳＥＴの電圧レベルとほぼ同一のローレベルである。その後も、セット信号ＳＥＴが段ＲＳ（１）の出力信号ｏｕｔ（１）として出力され、出力信号ｏｕｔ（１）はローレベルに維持される。

タイミングＴ３において、段ＲＳ（３）から出力されたハイレベルの出力信号ｏｕｔ（３）が、段ＲＳ（４）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、トランジスタ２７がオン状態となり、ハイレベルの信号ｏｕｔ（３）がドレイン電極からソース電極に出力され、段ＲＳ（４）のノードＡの電位が上昇する。

その後、コントローラ３により、クロック信号ＣＫ３がローレベルになると、段ＲＳ（３）の出力信号ｏｕｔ（３）がローレベルになる。ｏｕｔ（３）がローレベルになることによって、段ＲＳ（４）のトランジスタ２７がオフ状態となり、段ＲＳ（４）のトランジスタ２７のドレイン電極に入力されるｏｕｔ（３）が遮断される。このとき、段ＲＳ（４）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（４）はローレベルに維持されている。

次いで、タイミングＴ４において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ４において、段ＲＳ（４）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（４）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（４）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（４）が出力される。

以下同様に、クロック信号ＣＫ１、ＣＫ２、ＣＫ３に同期して、各信号保持段からハイレベルの出力信号が、撮像素子２の各ＴＧＬに順次出力される。

ここで、撮像素子２の各ＴＧＬに接続されたダブルゲートトランジスタ７のトップゲート電極１７は、順シフト走査期間中、ほとんどが基準電圧Ｖｓｓと等電位になっているため、印加電圧の正負のバランスが悪くなり特性劣化を引き起こしやすい。このため、順シフト走査期間の後に、電圧緩和期間Ｔｗを設けて正負のバランスを緩和する方向の電圧を印加させる。

まず、順シフト走査期間が終了すると、段ＲＳ（ｎ−１）では、タイミングＴｎ＋１において、トランジスタ２８のゲート電極にハイレベルの入力信号ＥＮＤ（ｎ−１）が入力されると、トランジスタ２８がオン状態となる。段ＲＳ（ｎ−１）のトランジスタ２８がオン状態になると、段ＲＳ（ｎ−１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（ｎ−１）のノードＡの電位がローレベルになると、段ＲＳ（ｎ−１）のトランジスタ２３がオフ状態となり、段ＲＳ（ｎ−１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ−１）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ−１）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ−１）のトランジスタ２５がオン状態になり、段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）は、段ＲＳ（ｎ−１）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ−１）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。

引き続き段ＲＳ（ｎ）では、タイミングＴｎ＋２において、トランジスタ２８のゲート電極にハイレベルの入力信号ＥＮＤ（ｎ）が入力されると、トランジスタ２８がオン状態となる。段ＲＳ（ｎ）のトランジスタ２８がオン状態になると、段ＲＳ（ｎ）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（ｎ）のノードＡの電位がローレベルになると、段ＲＳ（ｎ）のトランジスタ２３がオフ状態となり、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２５がオン状態になり、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。

図６に示すように、シフトレジスタ回路１００では、タイミングＴ０〜Ｔｎ＋１の間（順シフト走査期間）に、各信号保持段ＲＳ（ｋ）からハイレベルの出力信号が順次出力され、タイミングＴｎ＋３までの間に、全ての信号保持段のトランジスタ２５がオン状態となる。順シフト走査期間及び調整期間（Ｔ０〜Ｔｎ＋３）では、セット信号ＳＥＴはローレベルに維持されている。

タイミングＴｎ＋３から所定期間、コントローラ３により、セット信号ＳＥＴがハイレベルに設定され、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、スタート信号ＤＩＮ１、入力信号ＥＮＤ（ｎ−１）及びＥＮＤ（ｎ）がローレベルに設定される。

全ての信号保持段において、オン状態のトランジスタ２５のソース電極にハイレベルのセット信号ＳＥＴが入力されると、トランジスタ２５のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によってノードＢの電位が更に上昇する。そして、ノードＢの電位がゲート飽和電圧に達すると、トランジスタ２５のソース電極とドレイン電極との間に流れる電流が飽和する。これにより、全ての信号保持段ＲＳ（１）〜段ＲＳ（ｎ）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（１）〜ｏｕｔ（ｎ）は、セット信号ＳＥＴのレベルとほぼ同電位のハイレベルとなる。

タイミングＴｎ＋３から所定時間が経過すると、コントローラ３によって、セット信号ＳＥＴがローレベルに設定され、再び、スタート信号ＤＩＮ１がハイレベルとなり、初段ＲＳ（１）のトランジスタ２７に入力され、上述のように、ハイレベルの出力信号が再び段ＲＳ（１）から段ＲＳ（ｎ）へ順次シフトするシフト動作が行われる。以下では、タイミングＴｎ＋３から次の順シフト走査期間が始まるまでの期間を、電圧緩和期間Ｔｗと称す。

電圧緩和期間Ｔｗにおいて、ハイレベルのセット信号ＳＥＴを利用して、全ての信号保持段の出力信号をハイレベルにすることにより、各信号保持段において、出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。即ち、ハイレベルの出力信号の信号レベルをＶｈ、ローレベルの出力信号の信号レベルをＶｌ、ハイレベルの出力信号が出力されている時間Ｔｈ、順シフト走査期間＋調整期間をＴtotal、ハイレベルのセット信号ＳＥＴの信号レベルをＶsetとすると、Ｖset及びＴｗの組合せが、下記の式（１）を満たすことが好ましい。
Ｖｈ×Ｔｈ＋Ｖｌ×（Ｔtotal−Ｔｈ）＋Ｖset×Ｔｗ＝０ （１）
なお上記式（１）を満たさなくても極性の偏りを緩和する電圧を電圧緩和期間Ｔｗに印加すれば、効果が期待できることはいうまでもない。

次に、図７のタイミングチャートを参照して、シフトレジスタ回路１００から出力されるハイレベルの出力信号が段ＲＳ（ｎ）から段ＲＳ（１）へと順次シフトしていく逆シフトの動作について説明する。

シフトレジスタ回路１００のシフト動作の開始に先立って、セット信号ＳＥＴがローレベルに設定される。タイミングＴ０で、コントローラ３により、スタート信号ＤＩＮ２及びクロック信号ＣＫ１がハイレベルになる。タイミングＴ０でハイレベルのスタート信号ＤＩＮ２が段ＲＳ（ｎ）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９はオン状態になり、ハイレベルのスタート信号ＤＩＮ２がドレイン電極からソース電極に出力され、ノードＡの電位が上昇する。

段ＲＳ（ｎ）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ３が段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）として出力される。このとき、クロック信号ＣＫ３のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ）はローレベルである。

その後、コントローラ３によって、スタート信号ＤＩＮ２及びクロック信号ＣＫ１がローレベルになる。スタート信号ＤＩＮ２がローレベルになることによって、段ＲＳ（ｎ）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるスタート信号ＤＩＮ２が遮断される。このとき、段ＲＳ（ｎ）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ）はローレベルに維持されている。

次いで、タイミングＴ１において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ１において、段ＲＳ（ｎ）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（ｎ）が出力される。

段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ−１）のトランジスタ２９及び段ＲＳ（ｎ−２）のトランジスタ２８に入力される。タイミングＴ１において、ハイレベルの出力信号ｏｕｔ（ｎ）が、段ＲＳ（ｎ−２）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（ｎ−２）のトランジスタ２８がオン状態となるが、段ＲＳ（ｎ−２）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−２）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−２）のノードＡの電位はローレベルに維持される。

タイミングＴ１において、段ＲＳ（ｎ）から出力されたハイレベルの出力信号ｏｕｔ（ｎ）が、段ＲＳ（ｎ−１）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−１）のノードＡの電位が上昇する。

段ＲＳ（ｎ−１）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ−１）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ−１）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ−１）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ−１）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ２が段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）として出力される。このとき、クロック信号ＣＫ２のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ−１）はローレベルである。

その後、コントローラ３により、クロック信号ＣＫ３がローレベルになると、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）がローレベルになる。ｏｕｔ（ｎ）がローレベルになることによって、段ＲＳ（ｎ−１）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ）が遮断される。このとき、段ＲＳ（ｎ−１）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−１）はローレベルに維持されている。

次いで、タイミングＴ２において、コントローラ３により、クロック信号ＣＫ２がハイレベルになる。タイミングＴ２において、段ＲＳ（ｎ−１）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ２が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−１）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−１）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ２とほぼ同電位の出力信号ｏｕｔ（ｎ−１）が出力される。

段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）は、段ＲＳ（ｎ）のトランジスタ２７、段ＲＳ（ｎ−２）のトランジスタ２９及び段ＲＳ（ｎ−３）のトランジスタ２８に入力される。タイミングＴ２において、ハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ）のトランジスタ２７のゲート電極ドレイン電極に入力されると、段ＲＳ（ｎ）のトランジスタ２７がオン状態となるが、段ＲＳ（ｎ）のノードＡもハイレベルであることから、段ＲＳ（ｎ）のトランジスタ２７のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ）のノードＡの電位はハイレベルに維持される。

また、タイミングＴ２において、段ＲＳ（ｎ−１）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ−３）のトランジスタ２８のゲート電極に入力されると、トランジスタ２８がオン状態となるが、段ＲＳ（ｎ−３）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−３）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−３）のノードＡの電位はローレベルに維持される。

タイミングＴ２において、段ＲＳ（ｎ−１）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−１）が、段ＲＳ（ｎ−２）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ−１）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−２）のノードＡの電位が上昇する。

段ＲＳ（ｎ−２）のノードＡの電位がハイレベルになると、段ＲＳ（ｎ−２）のトランジスタ２３及びトランジスタ２４がオン状態になる。段ＲＳ（ｎ−２）のトランジスタ２３がオン状態になることによって、段ＲＳ（ｎ−２）のトランジスタ２６のソース電極から出力される定電圧Ｖｄｄのレベルの信号がトランジスタ２３を介し排出されて、段ＲＳ（ｎ−２）のトランジスタ２５がオフ状態となる。トランジスタ２４がオン状態であり、トランジスタ２５がオフ状態であるため、トランジスタ２４のソース電極から、クロック信号ＣＫ１が段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）として出力される。このとき、クロック信号ＣＫ１のレベルはローレベルであるため、出力信号ｏｕｔ（ｎ−２）はローレベルである。

その後、コントローラ３により、クロック信号ＣＫ２がローレベルになると、段ＲＳ（ｎ−１）の出力信号ｏｕｔ（ｎ−１）がローレベルになる。ｏｕｔ（ｎ−１）がローレベルになることによって、段ＲＳ（ｎ−２）のトランジスタ２９がオフ状態となり、トランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ−１）が遮断される。このとき、段ＲＳ（ｎ−２）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−２）はローレベルに維持されている。

次いで、タイミングＴ３において、コントローラ３により、クロック信号ＣＫ１がハイレベルになる。タイミングＴ３において、段ＲＳ（ｎ−２）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ１が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−２）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−２）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ１とほぼ同電位の出力信号ｏｕｔ（ｎ−２）が出力される。

段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）は、段ＲＳ（ｎ−１）のトランジスタ２７、段ＲＳ（ｎ）のトランジスタ３０、段ＲＳ（ｎ−３）のトランジスタ２９及び段ＲＳ（ｎ−４）のトランジスタ２８に入力される。タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−１）のトランジスタ２７のゲート電極及びドレイン電極に入力されると、段ＲＳ（ｎ−１）のトランジスタ２９がオン状態となるが、段ＲＳ（ｎ−１）のノードＡもハイレベルであることから、段ＲＳ（ｎ−１）のトランジスタ２７のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−１）のノードＡの電位はハイレベルに維持される。

また、タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−４）のトランジスタ２８のゲート電極に入力されると、段ＲＳ（ｎ−４）のトランジスタ２８はオン状態となるが、段ＲＳ（ｎ−４）のノードＡの電位がローレベルであることから、段ＲＳ（ｎ−４）のトランジスタ２８のドレイン電極とソース電極は同じ電位に維持される。従って、段ＲＳ（ｎ−４）のノードＡの電位はローレベルに維持される。

タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ）のトランジスタ３０のゲート電極に入力されると、段ＲＳ（ｎ）のトランジスタ３０のゲート電極がオン状態となる。段ＲＳ（ｎ）のトランジスタ３０がオン状態になると、段ＲＳ（ｎ）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。

段ＲＳ（ｎ）のノードＡの電位がローレベルになると、段ＲＳ（ｎ）のトランジスタ２３及びトランジスタ２４がオフ状態となる。段ＲＳ（ｎ）のトランジスタ２３がオフ状態になると、段ＲＳ（ｎ）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（ｎ）のノードＢの電位がハイレベルになる。段ＲＳ（ｎ）のトランジスタ２４がオフ状態になることによって、トランジスタ２４のドレイン電極に入力されるクロック信号ＣＫ３の出力が遮断される。

段ＲＳ（ｎ）のノードＢの電位がハイレベルになると、段ＲＳ（ｎ）のトランジスタ２５がオン状態になる。段ＲＳ（ｎ）のトランジスタ２５がオン状態になることによって、段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）は、段ＲＳ（ｎ）のトランジスタ２５に入力されたセット信号ＳＥＴとなる。出力信号ｏｕｔ（ｎ）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。その後も、セット信号ＳＥＴが段ＲＳ（ｎ）の出力信号ｏｕｔ（ｎ）として出力され、出力信号ｏｕｔ（ｎ）はローレベルに維持される。

タイミングＴ３において、段ＲＳ（ｎ−２）から出力されたハイレベルの出力信号ｏｕｔ（ｎ−２）が、段ＲＳ（ｎ−３）のトランジスタ２９のゲート電極及びドレイン電極に入力されると、トランジスタ２９がオン状態となり、ハイレベルの信号ｏｕｔ（ｎ−２）がドレイン電極からソース電極に出力され、段ＲＳ（ｎ−３）のノードＡの電位が上昇する。

その後、コントローラ３により、クロック信号ＣＫ１がローレベルになると、段ＲＳ（ｎ−２）の出力信号ｏｕｔ（ｎ−２）がローレベルになる。ｏｕｔ（ｎ−２）がローレベルになることによって、段ＲＳ（ｎ−３）のトランジスタ２９がオフ状態となり、段ＲＳ（ｎ−３）のトランジスタ２９のドレイン電極に入力されるｏｕｔ（ｎ−２）が遮断される。このとき、段ＲＳ（ｎ−３）のノードＡの配線電位はハイレベルに維持され、トランジスタ２３及びトランジスタ２４はオン状態に維持され、トランジスタ２５はオフ状態に維持され、出力信号ｏｕｔ（ｎ−３）はローレベルに維持されている。

次いで、タイミングＴ４において、コントローラ３により、クロック信号ＣＫ３がハイレベルになる。タイミングＴ４において、段ＲＳ（ｎ−３）のトランジスタ２４のドレイン電極にハイレベルのクロック信号ＣＫ３が入力されると、トランジスタ２４のゲート電極及びソース電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によって段ＲＳ（ｎ−３）のノードＡの電位が更に上昇する。そして、ノードＡの電位がゲート飽和電圧に達すると、トランジスタ２４のドレイン電極とソース電極との間に流れる電流が飽和され、段ＲＳ（ｎ−３）の出力信号端子ＯＵＴから、ハイレベルのクロック信号ＣＫ３とほぼ同電位の出力信号ｏｕｔ（ｎ−３）が出力される。

以下同様に、クロック信号ＣＫ３、ＣＫ２、ＣＫ１に同期して、各信号保持段からハイレベルの出力信号が、撮像素子２の各ＴＧＬに順次出力される。

段ＲＳ（２）では、タイミングＴｎ＋１において、トランジスタ３０のゲート電極にハイレベルの入力信号ＥＮＤ２が入力されると、トランジスタ３０がオン状態となる。段ＲＳ（２）のトランジスタ３０がオン状態になると、段ＲＳ（２）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（２）のノードＡの電位がローレベルになると、段ＲＳ（２）のトランジスタ２３がオフ状態となり、段ＲＳ（２）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（２）のノードＢの電位がハイレベルになる。段ＲＳ（２）のノードＢの電位がハイレベルになると、段ＲＳ（２）のトランジスタ２５がオン状態になり、段ＲＳ（２）の出力信号ｏｕｔ（２）は、段ＲＳ（２）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（２）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。

段ＲＳ（１）では、タイミングＴｎ＋２において、トランジスタ３０のゲート電極にハイレベルの入力信号ＥＮＤ１が入力されると、トランジスタ３０がオン状態となる。段ＲＳ（１）のトランジスタ３０がオン状態になると、段ＲＳ（１）のノードＡに蓄積された電荷が基準電圧Ｖｓｓの配線から放出され、ノードＡの電位がローレベルになる。段ＲＳ（１）のノードＡの電位がローレベルになると、段ＲＳ（１）のトランジスタ２３がオフ状態となり、段ＲＳ（１）のトランジスタ２６のソース電極から出力された定電圧Ｖｄｄによって、段ＲＳ（１）のノードＢの電位がハイレベルになる。段ＲＳ（１）のノードＢの電位がハイレベルになると、段ＲＳ（１）のトランジスタ２５がオン状態になり、段ＲＳ（１）の出力信号ｏｕｔ（１）は、段ＲＳ（１）のトランジスタ２５に入力されるセット信号ＳＥＴとなる。出力信号ｏｕｔ（１）のレベルは、セット信号ＳＥＴのレベルとほぼ同一のローレベルである。

図７に示すように、シフトレジスタ回路１００では、タイミングＴ０〜Ｔｎ＋１の間（逆シフト走査期間）に、各信号保持段ＲＳ（ｋ）からハイレベルの出力信号が順次出力され、タイミングＴｎ＋３までの間に、全ての信号保持段のトランジスタ２５がオン状態となる。逆シフト走査期間及び調整期間（Ｔ０〜Ｔｎ＋３）では、セット信号ＳＥＴはローレベルに維持されている。

タイミングＴｎ＋３から所定期間、コントローラ３により、セット信号ＳＥＴがハイレベルに設定され、クロック信号ＣＫ３、ＣＫ２、ＣＫ１、スタート信号ＤＩＮ２、入力信号ＥＮＤ２及びＥＮＤ１がローレベルに設定される。

全ての信号保持段において、オン状態のトランジスタ２５のソース電極にハイレベルのセット信号ＳＥＴが入力されると、トランジスタ２５のゲート電極及びドレイン電極並びにそれらの間のゲート絶縁膜からなる寄生容量がチャージアップされて、ブートストラップ効果によってノードＢの電位が更に上昇する。そして、ノードＢの電位がゲート飽和電圧に達すると、トランジスタ２５のソース電極とドレイン電極との間に流れる電流が飽和する。これにより、全ての信号保持段ＲＳ（ｎ）〜段ＲＳ（１）の出力信号端子ＯＵＴから出力される出力信号ｏｕｔ（ｎ）〜ｏｕｔ（１）は、セット信号ＳＥＴのレベルとほぼ同電位のハイレベルとなる。

タイミングＴｎ＋３から所定時間（電圧緩和期間Ｔｗ）が経過すると、コントローラ３によって、セット信号ＳＥＴがローレベルに設定され、再び、スタート信号ＤＩＮ２がハイレベルとなり、段ＲＳ（ｎ）のトランジスタ２９に入力され、上述のように、ハイレベルの出力信号が再び段ＲＳ（ｎ）から段ＲＳ（１）へ順次シフトするシフト動作が行われる。

電圧緩和期間Ｔｗにおいて、ハイレベルのセット信号ＳＥＴを利用して、全ての信号保持段の出力信号をハイレベルにすることにより、各信号保持段において、出力信号の時間積分値（積算電圧）が正負何れか一方の極性に偏るのを緩和することができる。

なお、ボトムゲートドライバ５におけるシフトレジスタ回路の動作は、トップゲートドライバ４におけるシフトレジスタ回路の動作とほぼ同じであるが、コントローラ３から入力されるクロック信号のハイレベルが＋１０（Ｖ）程度となり、トップゲートドライバ４におけるクロック信号のハイレベルよりも低くなる。従って、ボトムゲートドライバ５における各信号保持段ＲＳ（ｋ）（ｋ＝１〜ｎ）の出力信号ｏｕｔ（ｋ）のハイレベルは、トップゲートドライバ４における出力信号のハイレベルよりも低くなる、また、ボトムゲートドライバ５のクロック信号Ｃがハイレベルとなっている期間は、トップゲートドライバ４のクロック信号がハイレベルとなっている期間より短い。また、ボトムゲートドライバ５のシフトレジスタ回路１００での出力信号のローレベルが０（Ｖ）又はそれに近い場合、電圧緩和期間Ｔｗにおける全画素へのハイレベルのセット信号ＳＥＴの出力は必ずしも必要ない。

次に、図８を参照して、本実施形態のシフトレジスタ回路１００の各信号保持段ＲＳ（ｋ）におけるトランジスタ２７及びトランジスタ２９のｄｕｔｙと、図９に示す従来のシフトレジスタ回路の各信号保持段ＲＳ'（ｋ）におけるトランジスタ２１及びトランジスタ２２のｄｕｔｙについて説明する。

本実施形態のシフトレジスタ回路１００及び従来のシフトレジスタ回路が適用された画像読取装置において、１ゲートラインあたりのスキャン時間が６００μｓ、１フレームあたりのゲートライン数が２４０本であるとする。この場合、１フレームあたりのスキャン時間は、６００×２４０＝１４４０００μｓ＝１４４ｍｓとなる。また、２ゲートラインのスキャン時間のうち、図９のトランジスタ２１に印加される制御信号がハイレベルになる時間を１５０μｓであるとする。また、図６及び図７に示すように、シフトレジスタ回路１００に入力される各クロック信号が、１ゲートラインあたりにハイレベルになる時間を２１０μｓとする。

この場合、本実施形態の信号保持段ＲＳ（ｋ）のトランジスタ２７がオン状態になるのは、１フレームあたり２１０μｓ（図８（ａ）参照）であることから、トランジスタ２７のｄｕｔｙは、２１０（μｓ）／１４４０００（μｓ）＝０．００１４６となる。トランジスタ２９のｄｕｔｙも同様である。一方、図９の従来の信号保持段ＲＳ'（ｋ）のトランジスタ２１が１フレームでオン状態になるのは、トランジスタ２１のゲート電極に印加される制御信号が１フレームあたりにハイレベルになる時間に等しくなる（図８（ｂ）参照）。１フレームあたりに制御信号がハイレベルになる回数は、２４０／２＝１２０回であることから、トランジスタ２１のｄｕｔｙは、１５０（μｓ）×１２０／１４４０００（μｓ）＝０．１２５となる。トランジスタ２２のｄｕｔｙも同様である。

このように、本実施形態の信号保持段ＲＳ（ｋ）のトランジスタ２７及びトランジスタ２９のｄｕｔｙは、図９に示した従来の信号保持段ＲＳ'（ｋ）のトランジスタ２１及びＴＦ２２のｄｕｔｙの１／１００程度であるため、従来に比べて、ノードＡへのチャージ機能の低下を十分に抑制することができる。

以上のように、本実施形態のシフトレジスタ回路１００によれば、各信号保持段ＲＳ（ｋ）において、ノードＡへのチャージ機能を有するトランジスタ２７及びトランジスタ２９として、ダイオード接合のトランジスタを用いることにより、図１０に示したように、トランジスタのしきい値特性が変動することがなくなる。従って、図９に示すトランジスタ２１及びトランジスタ２２のように、継続的に制御信号を印加することによってノードＡをチャージする回路に比べて、ノードＡへのチャージ機能の低下を抑制することができ、各信号保持段からの出力信号の劣化を抑制することができる。よって、例えば、本実施形態のシフトレジスタ回路１００を適用した画像読取装置１では、画像読取装置１の誤動作や読取感度の劣化を抑制し、画像読取装置の信頼性を高めることができる。

なお、本発明は、上述の形態に限定されることなく、本発明の趣旨を逸脱しない範囲において、種々の改良又は設計の変更を行ってもよい。

例えば、本実施形態では、シフトレジスタ回路１００の各段のトランジスタ２３〜３０が、何れもｎチャネル型のトランジスタである場合を示したが、これらのトランジスタを全てＰチャネル型のトランジスタに変更し、電源線及び信号線の電位関係を全て反対にすることにより、図５に示した回路と同一の機能を有する回路を作成することが可能である。

また、本実施形態のシフトレジスタ回路１００のトランジスタ２６は、常時定電圧Ｖｄｄが印加される状態の負荷として機能し、トランジスタ２６のソース側は定電圧Ｖｄｄを越える電圧になるようには設定されていないので、トランジスタ２６の代わりに、抵抗配線のようなトランジスタ以外の負荷で構成してもよい。

また、本実施形態では、本発明の電子装置として、撮像素子２を備えた画像読取装置１が適用される場合を示したが、撮像素子の代わりに、画像トランジスタを備えた液晶表示素子を設け、液晶表示素子（即ち、各画素トランジスタ）を駆動するゲートドライバとして、図１のトップゲートドライバ４及びボトムゲートドライバ５を適用することが可能である。

本発明のシフトレジスタ回路を備えた画像読取装置１の構成を示すブロック図。 画像読取装置１の撮像素子２を構成するダブルゲートトランジスタ７の平面図。 図２のα−α線に沿った切断によるダブルゲートトランジスタ７の断面図。 トップゲートドライバ４又はボトムゲートドライバ５に設けられたシフトレジスタ回路１００を示す図。 シフトレジスタ回路１００の各段の信号保持段ＲＳ（ｋ）の回路構成を示す図。 シフトレジスタ回路１００における順シフトの動作を示すタイミングチャート。 シフトレジスタ回路１００における逆シフトの動作を示すタイミングチャート。 本実施形態のシフトレジスタ回路１００の信号保持段ＲＳ（ｋ）のトランジスタ２７のゲート電圧の波形と、従来のシフトレジスタ回路の信号保持段ＲＳ'（ｋ）のトランジスタ２１のゲート電圧の波形を示す図。 従来のシフトレジスタ回路の各段の信号保持段ＲＳ'（ｋ）の回路構成例を示す図。 電界効果トランジスタにおけるゲート電圧−ドレイン電流特性（しきい値特性）の変動傾向を示す図。 従来のシフトレジスタ回路の出力波形（同図（ａ）、（ｃ）、（ｅ））と、各信号保持段ＲＳ'（ｋ）のＡ点の電位（同図（ｂ）、（ｄ）、（ｆ））を示す図。

符号の説明

１ 画像読取装置（電子装置）
２ 撮像素子
３ コントローラ（信号出力手段）
４ トップゲートドライバ
５ ボトムゲートドライバ
７ ダブルゲートトランジスタ
２１〜２３、２６ トランジスタ
２４ トランジスタ（第２トランジスタ）
２５ トランジスタ（第３トランジスタ）
２７ トランジスタ（第１トランジスタ）
２８ トランジスタ（第５トランジスタ）
２９ トランジスタ（第４トランジスタ）
３０ トランジスタ（第６トランジスタ）
１００ シフトレジスタ回路
ＣＫ１、ＣＫ２、ＣＫ３ クロック信号
ＳＥＴ セット信号（第１出力信号、第２出力信号）
段ＲＳ（ｋ） 信号保持段（信号保持手段）

Claims (7)

1. 直列に接続された複数の信号保持手段を有するシフトレジスタ回路において、
   前記複数の信号保持手段の各々は、
   前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタと、
   制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として出力する第２トランジスタと、
   前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を出力する第３トランジスタと、
   後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、前記配線に接続された電流路の他端に出力する第４トランジスタと、
   電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタと、
   を備えることを特徴とするシフトレジスタ回路。
2. 前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴とする請求項１に記載のシフトレジスタ回路。
3. 電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタを備えることを特徴とする請求項１又は２に記載のシフトレジスタ回路。
4. 直列に接続された複数の信号保持手段を有するシフトレジスタ回路を備えた電子装置において、
   前記シフトレジスタ回路によって動作する電子回路を有し、
   前記複数の信号保持手段の各々は、
   前段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、電流路の他端に出力する第１トランジスタと、
   制御端子と前記第１トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になり、シフトレジスタ回路のシフト走査期間にオン状態である場合、所定の極性のクロック信号を当該信号保持手段の出力信号として前記電子回路に出力する第２トランジスタと、
   前記第２トランジスタとの間で排他的に動作し、前記シフト走査期間にオン状態である場合、当該信号保持手段の出力信号として前記所定の極性と逆極性の第１出力信号を出力し、シフトレジスタ回路の電圧緩和期間に、当該信号保持手段の出力信号として前記所定の極性と同極性の第２出力信号を前記電子回路に出力する第３トランジスタと、
   後段の信号保持手段の出力信号を、制御端子及び電流路の一端に入力して、前記配線に接続された電流路の他端に出力する第４トランジスタと、
   電流路の一端が前記配線に接続され、当該段より２つ後段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第５トランジスタと、
   を備えることを特徴とする電子装置。
5. 前記第２トランジスタは、制御端子と前記第４トランジスタの電流路の他端との間の配線に蓄積された電荷によってオン状態になることにより、クロック信号を当該信号保持手段の出力信号として出力することを特徴とする請求項４に記載の電子装置。
6. 前記シフト走査期間に、前記第２トランジスタにクロック信号を出力し、前記シフト走査期間に、前記第３トランジスタに前記第１出力信号を出力し、前記電圧緩和期間に、前記第３トランジスタに前記第２出力信号を出力する信号出力手段を備えることを特徴とする請求項４又は５に記載の電子装置。
7. 電流路の一端が前記配線に接続され、当該段より２つ前段の信号保持手段の出力信号に応じて当該段の前記配線に蓄積された電荷を放出する第６トランジスタを備えることを特徴とする請求項４〜６の何れか一項に記載の電子装置。

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