JP2005134459A - Ｔｆｔアレイ基板、電気光学装置、およびそれを用いた電子機器 - Google Patents

Abstract

【課題】 比較的に高い駆動電圧を必要とする液晶素子やエレクトロルミネセンス素子等に供給する各回路のうち、最も劣化が起こりやすい回路に所定の対策を施すことにより、出力波形の長期安定性を図り、信頼性を効果的に向上可能ＴＦＴアレイ基板、電気光学装置、およびそれを用いた電子機器を提供する。
【解決手段】 走査線駆動回路１０４は、シフトレジスタ１１０と、レベルシフタ回路１２０と、このレベルシフタ回路１２０から出力された信号に対する出力バッファ回路１３０が構成され、出力バッファ回路１３０の最終出力段のインバータ回路１３３は、直列接続されたｎチャネル型のＴＦＴ２６３、２６４を備えたＮＡＮＤ回路１３５によって構成されている。
【選択図】 図３

Description

本発明は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）によって構成されたゲート線駆動回路を備えたＴＦＴアレイ基板、このＴＦＴアレイ基板によって電気光学物質を保持した電気光学装置、およびそれを用いた電子機器に関するものである。

液晶装置やエレクトロルミネッセンス表示装置などの電気光学装置では、電気光学装置用基板によって電気光学物質が保持された電気光学素子を有しており、当該電気光学装置用基板の略中央領域を画像表示領域として各種の画像が表示される。画像表示領域には、縦横に延びた走査線およびデータ線の交点に相当する各位置に、画素スイッチング用のＴＦＴや画素電極を備えた画素が多数、マトリクス状に構成され、各画素のＴＦＴは、ゲートが接続された走査線を介して駆動される。

ここで、電気光学装置用基板には、走査線を駆動する走査線駆動回路もＴＦＴによって構成されることがあり、電気光学装置用基板は、ＴＦＴアレイ基板として構成される。このようなＴＦＴの能動層は、アモルファスシリコン膜またはポリシリコン膜によって構成されるが、ポリシリコン膜を用いたＴＦＴは、アモルファスシリコン膜を用いたＴＦＴに比較して、移動度が高いという利点がある。但し、ポリシリコン膜を低温プロセスで形成した場合、ホット・キャリアによる劣化に起因して、ＴＦＴのしきい値電圧の変動や移動度を低下などといった不具合が発生しやすい。

そこで、走査線駆動回路に対して、クロックバッファをＮＡＮＤ回路で構成し、ＴＦＴに加わる負荷を軽減することが提案されている（例えば、特許文献１参照）。
特開２００２−２８０８８２号公報

しかしながら、特許文献１に記載の構成では、走査線駆動回路のクロックバッファをＮＡＮＤ回路してあるものの、走査線駆動回路の信頼性を向上できないという問題点がある。本願出願人がその理由を種々検討したところ、走査線駆動回路において、ホット・キャリアなどの影響でＴＦＴが劣化しやすいのは、負荷容量の大きな出力バッファ回路であるという知見を得た。すなわち、電気光学装置では、各画素に構成されたＴＦＴを駆動するのに比較的、高い電圧を必要としているため、出力バッファ回路を構成するインバータ回路では、駆動電圧Ｖｄｄが例えば９Ｖを越える場合がある。図６を参照して以下に説明するように、このような駆動電圧Ｖｄｄが高く、しかも負荷容量の大きな回路に、通常のシングルゲートのＴＦＴでＣＭＯＳインバータ回路を構成したままでは、走査線駆動回路の信頼性を向上できないのである。

図６は、低温ポリシリコン膜を用いたシングルゲート構造のＴＦＴを用いたインバータ回路における駆動電圧Ｖｄｄと、相互コンダクタンスｇｍの半減時間τとの関係（デバイス寿命のドレイン電圧依存性）を示すグラフである。なお、図６には、チャネル長を変えた３種類のＴＦＴを用いた場合の結果を示してあり、実線Ｌ１は、チャネル長が長い場合の結果を示し、実線Ｌ３は、チャネル長が短い場合の結果を示し、実線Ｌ２はそれらの中間の場合の結果を示してある。

図６から明らかなように、駆動電圧Ｖｄｄが高いほど、相互コンダクタンスｇｍの半減時間τが短くなる傾向にあり、オン電流が低下する。すなわち、インバータを構成するＮｃｈの相互コンダクタンスの最大値が半減する（５０％）時間は、概ね、ｅｘｐ（ａ／Ｖdd＋ｂ）で表される。とりわけ、走査線駆動回路では、液晶を駆動するために駆動バイアスは高いので、インバータの電源電圧Ｖddが１０Ｖを超えることが多いが、電源電圧Ｖddが１０Ｖを超えると、インバータを構成するＴＦＴ、特にｎチャネル型のＴＦＴにおいて、ホット・キャリアによる劣化が発生しやすい。それ故、駆動電圧Ｖｄｄが高いインバータ回路を通常のシングルゲートのＴＦＴで構成すると、短期間のうちに、インバータ回路としての信号遅延やタイミングずれ、あるいは信号波形の「なまり」を生じてしまう。しかも、このような問題点は、液晶装置やエレクトロルミネッセンス型表示装置を大型化した場合、１本の走査線にぶら下がるＴＦＴが多く、かつ、データ線との交差部分に寄生する寄生容量も大きくなるので、重大な問題となる。

以上の問題点に鑑みて、比較的に高い駆動電圧を必要とする液晶素子やエレクトロルミネセンス素子等に供給する各回路のうち、最も劣化が起こりやすい回路に所定の対策を施すことにより、出力波形の長期安定性を図り、信頼性を効果的に向上可能ＴＦＴアレイ基板、電気光学装置、およびそれを用いた電子機器を提供することにある。

上記課題を解決するために、本発明では、複数のＴＦＴの各ゲートが電気的に接続された複数本のゲート線と、該複数のゲート線の各々にゲート信号を出力するゲート線駆動回路とを有し、該ゲート線駆動回路では、複数のＴＦＴによって、前記ゲート信号の信号波形を形成する波形生成回路と、該波形生成回路から出力された信号を増幅するレベルシフタ回路と、該レベルシフタ回路から出力された信号に対する複数のインバータ回路を有する波形整形用の出力バッファ回路が構成されたＴＦＴアレイ基板において、前記出力バッファ回路の最終出力段でインバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうちの少なくとも一方が、ソース電極とドレイン電極との間に複数のゲート電極を備えたダブルゲート構造を有していることを特徴とする。

本発明は、前記レベルシフタ回路が、前記波形生成回路から出力された信号を１０Ｖ以上に増幅して前記バッファ回路に出力するようなＴＦＴアレイ基板に適用すると効果的である。

また、本発明では、マトリクス状に配置される多数の電気光学素子に信号を供給する走査線およびデータ線と、前記走査線または前記データ線に信号を供給する出力バッファ回路とを有するＴＦＴアレイ基板において、前記出力バッファ回路は、複数のインバータ回路を備えるとともに、当該出力バッファ回路の最終出力段でインバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうちの少なくとも一方が、ソース電極とドレイン電極との間に複数のゲート電極を備えたダブルゲート構造を有していることを特徴とする。

本発明において、前記出力バッファ回路の最終出力段で前記インバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうち、少なくともｎチャネル型ＴＦＴが前記ダブルゲート構造を有していることが好ましい。ｎチャネル型のＴＦＴの劣化は、ホット・エレクトロンに起因するのに対して、ｐチャネル型のＴＦＴの劣化は、ホット・ホールに起因する。但し、ホールの移動度は電子より小さいため、ｐチャネル型のＴＦＴでは、ホット・ホールの発生が少ないので、信頼性などへの影響が極めて小さい。それ故、ダブルゲート構造は、ｎチャネル型のＴＦＴに適用すると効果的である。

本発明の別の形態では、複数のＴＦＴの各ゲートが電気的に接続された複数本のゲート線と、該複数のゲート線の各々にゲート信号を出力するゲート線駆動回路とを有し、該ゲート線駆動回路では、複数のＴＦＴによって、前記ゲート信号の信号波形を形成する波形生成回路と、該波形生成回路から出力された信号を増幅するレベルシフタ回路と、該レベルシフタ回路から出力された信号に対する複数のインバータ回路を有する波形整形用の出力バッファ回路が構成されたＴＦＴアレイ基板において、前記出力バッファ回路は、その最終出力段に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されたＮＡＮＤ回路を備えていることを特徴とする。

本発明は、前記レベルシフタ回路が、前記波形生成回路から出力された信号を１０Ｖ以上に増幅して前記バッファ回路に出力するようなＴＦＴアレイ基板に適用すると効果的である。

本発明において、前記ＮＡＮＤ回路の一方の入力として、隣接するゲート線に対応する前記出力バッファ回路に含まれるインバータ回路の出力が用いられていることが好ましい。

また、本発明では、マトリクス状に配置される多数の電気光学素子に信号を供給する走査線およびデータ線と、前記走査線または前記データ線に信号を供給する出力バッファ回路とを有するＴＦＴアレイ基板において、前記出力バッファ回路は、複数のインバータ回路を備えるとともに、その最終出力段に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されたＮＡＮＤ回路を備えていることを特徴とする。

本発明において、前記ＮＡＮＤ回路は、２つのｎチャネル型のＴＦＴと、２つのｐチャネル型のＴＦＴとから構成され、当該ＴＦＴのうち、２つのｎチャネル型のＴＦＴ同士が直列に接続されていることが好ましい。ｎチャネル型のＴＦＴの劣化は、主にホット・エレクトロンに起因するのに対して、ｐチャネル型のＴＦＴの劣化は、主にホット・ホールに起因する。但し、ｐチャネル型のＴＦＴでは、インパクト・アイオニゼーションに関するホールのイオン化率が少ないので、信頼性などへの影響が極めて小さい。それ故、ＮＡＮＤ回路で直列に接続するのは、ｎチャネル型のＴＦＴ同士の方が効果的である。

本発明は、前記ＴＦＴの能動層が低温ポリシリコン膜から構成されている場合に適用すると効果的である。すなわち、アモルファスのシリコン膜をレーザアニールなどの方法で多結晶化したシリコン膜を能動層として用い、ゲート絶縁膜については、熱酸化法によらず、シリコン酸化膜などをＣＶＤ法などで形成する。このような構成によれば、アモルファスシリコン膜を用いた場合と比較して移動度が高いので、駆動回路を構成に適している。また、処理温度を６００℃以下で行うことができるので、低温プロセスと称せられ、ガラス基板の使用を可能とする。

本発明に係るＴＦＴアレイ基板は、このＴＦＴアレイ基板によって電気光学物質を保持した電気光学装置などに用いられる。このような場合、前記ゲート線に接続するゲートは、前記ＴＦＴアレイ基板上にマトリクス状に配置された各画素において液晶素子を駆動、制御するためのＴＦＴのゲートである、また、前記ゲート線に接続するゲートは、前記ＴＦＴアレイ基板上にマトリクス状に配置された各画素において各画素においてエレクトロルミネッセンス素子を駆動、制御するためのＴＦＴのゲートである。

本発明に係る電気光学装置は、モバイルコンピュータや携帯電話機、さらには大型の表示装置などの電子機器に用いられる。

本発明では、出力バッファ回路の最終出力段のインバータ回路には、ダブルゲート構造のＴＦＴが用いられており、かかる構造のＴＦＴでは、チャネル長を実質長くできるので、ホット・キャリアに起因するＴＦＴの劣化を防止できる。また、出力バッファ回路の最終出力段のインバータをＮＡＮＤ回路で構成した場合には、負荷を軽減できる。しかも、本発明において、このような対策は、レベルシフタ回路で昇圧された信号が入力される出力バッファ回路に施され、しかも、出力バッファ回路のうち、最も電流増幅される最終出力段のインバータ回路に対策を施してある。すなわち、インバータ同士の接続では、出力には次段のゲート容量の負荷だけが加わるのであまり問題にならないが、出力の負荷容量が大きいような場合には、その出力の遅延や波形の「なまり」が無視できない。しかるに本発明では、最もＴＦＴが劣化しやすい部分に対策を施したので、ＴＦＴ回路の信頼性を確実かつ効果的に向上することができる。

以下、図面を参照して本発明の実施の形態を説明する。

［実施の形態１］
（電気光学装置の基本構成）
図１は、本発明を適用した液晶装置（電気光学装置）の電気的な構成を示す説明図である。

図１において、本形態の電気光学装置１００は、アクティブマトリクス型液晶装置であり、ＴＦＴアレイ基板１０上には、複数の画素１００ａがマトリクス状に構成されている。これらの画素１００ａの各々には、画素電極９ａ、およびこの画素電極９を駆動するための画素スイッチング用のＴＦＴ３０が形成されており、データ線駆動回路１０１から出力された画素信号Ｓ１、Ｓ２・・・Ｓｎを供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。また、ＴＦＴ３０のゲートには走査線３ａ（ゲート線）が電気的に接続されており、所定のタイミングで、走査線駆動回路１０４（ゲート線駆動回路）は、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍをこの順に線順次で印加するように構成されている。

画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶素子に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、対向基板の対向電極（図示せず）との間で一定期間保持される。

ここで、液晶素子は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ノーマリーホワイトモードであれば、印加された電圧に応じて入射光が、この液晶素子の部分を通過する光量が低下し、ノーマリーブラックモードであれば、印加された電圧に応じて入射光がこの液晶の部分を通過する光量が増大していく。その結果、全体として電気光学装置１００からは画素信号Ｓ１、Ｓ２、・・・Ｓｎに応じたコントラストを持つ光が出射される。

なお、保持された画素信号Ｓ１、Ｓ２、・・・Ｓｎがリークするのを防ぐために、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量６０を付加することがある。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量６０により保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い電気光学装置１００が実現できる。なお、蓄積容量６０を形成する方法としては、図１に例示するように、蓄積容量６０を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。

（走査線駆動回路１０４の構成）
図２（Ａ）、（Ｂ）は、本形態のＴＦＴアレイ基板１０および電気光学装置１００に用いた走査線駆動回路１０４の構成を示す説明図、およびこの走査線駆動回路に用いたダブルゲート構造のＴＦＴの説明図である。なお、本形態および以下に説明する形態では、各画素に形成されている画素スイッチング用のＴＦＴ３０は、ｎチャネル型のＴＦＴであり、レベルシフタ回路からは、負論理で出力されるものとして図示および説明を行う。

図３（Ａ）において、走査線駆動回路１０４は、概ね、複数の走査線３ａの各々に出力される信号波形を生成する波形生成回路としてのシフトレジスタ１１０と、このシフトレジスタ１１０から出力された信号を増幅するレベルシフタ回路１２０と、このレベルシフタ回路１２０から出力された信号に対する波形整形用の出力バッファ回路１３０が構成されており、これらの回路は、画素スイッチング用のＴＦＴ３０と同様、低温ポリシリコン膜を能動層とするＴＦＴから構成されている。

ここで、シフトレジスタ１１０には、スタート信号ＹＳやクロック信号ＣＬＫ１、ＣＬＫ２が入力されている。レベルシフタ回路１２０には、シフトレジスタ１１０から出力される３Ｖの信号を６Ｖ、１２Ｖ、１５Ｖに増幅する３つのレベルシフタ１２１、１２２、１２３から構成され、各レベルシフタには、電圧ＶＳＳ、ＶＤＨＹ、ＶＬＬ、ＶＤＨ、ＶＬＬ、ＶＨＨが入力されている。

また、本形態の出力バッファ回路１３０は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴで構成された３段のインバータ回路１３１、１３２、１３３を備えている。インバータを複数接続することにより、レベルシフタ回路１２０からの出力の波形が整った形に整形される。本形態において、初段および中段の出力バッファ回路１３１、１３２は、シングゲート構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴからなるＣＯＭＳインバータ回路で構成されている。

これに対して、出力バッファ回路１３０の最終出力段のインバータ回路１３３は、シングゲート構造のｐチャネル型ＴＦＴ２０１と、ダブルゲート構造のｎチャネル型ＴＦＴ２０２とから構成されている。ここで、ダブルゲート構造のＴＦＴ２０２は、図２（Ｂ）に示すように、ソース電極２５１とドレイン電極２５２との間に複数、本形態では、２つのゲート電極２５３、２５４を備えている。なお、ｎチャネル型ＴＦＴ２０２はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を採用するのが良いがそれに限定されるものではない。

このため、ダブルゲート構造のｎチャネル型ＴＦＴ２０２では、他の特性を大きく低下させることなく、チャネル長を長くすることができる。従って、チャネル長が長い分、チャネル領域におけるソース・ドレイン間での電位勾配を緩和できる。それ故、図６からも分かるように、相互コンダクタンスｇｍの半減時間τを延長することができる。

しかも、本形態では、ダブルゲート構造を用いた対策を、レベルシフタ回路１２０で昇圧された信号が入力される出力バッファ回路１３０に施し、しかも、出力バッファ回路１３０のうち、最も電流増幅される最終出力段で、しかも負荷容量の大きなインバータ回路１３３に対策を施してある。それ故、最もＴＦＴが劣化しやすい部分に対策を施したので、走査線駆動回路１０４の信頼性を確実かつ効果的に向上することができる。

また、本形態では、ｐチャネル型ＴＦＴ２０１、およびｎチャネル型ＴＦＴ２０２のうち、ホット・キャリアの影響を受けやすいｎチャネル型ＴＦＴ２０２の方のみをダブルゲート構造にしてある。それ故、ｎチャネル型ＴＦＴ２０２をダブルゲート構造にした場合でも、走査線駆動回路１０４の占有面積を大きく拡張する必要がない。

［実施の形態２］
図３（Ａ）、（Ｂ）は、本形態のＴＦＴアレイ基板１０および電気光学装置１００に用いた走査線駆動回路１０４の構成を示す説明図、およびこの走査線駆動回路に用いたＮＡＮＤ回路の説明図である。なお、本形態および以下に説明する実施の形態３は、基本的な構成が実施の形態１と同様であるため、共通する部分には同一の符号を付してそれらの説明を省略する。

図３（Ａ）において、本形態でも、走査線駆動回路１０４は、概ね、複数の走査線３ａの各々に出力される信号波形を生成する波形生成回路としてのシフトレジスタ１１０と、このシフトレジスタ１１０から出力された信号を増幅するレベルシフタ回路１２０と、このレベルシフタ回路１２０から出力された信号に対する出力バッファ回路１３０が構成されており、これらの回路は、画素スイッチング用のＴＦＴ３０と同様、低温ポリシリコン膜を能動層とするＴＦＴから構成されている。

本形態の出力バッファ回路１３０は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴで構成された３段のインバータ回路１３１、１３２、１３３を備えており、本形態において、初段および中段の出力バッファ回路１３１、１３２は、シングルゲート構造のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴからなるＣＯＭＳインバータ回路で構成されている。

これに対して、出力バッファ回路１３０の最終出力段のインバータ回路１３３は、図３（Ｂ）に示すＮＡＮＤ回路１３５によって構成されている。

図３（Ｂ）に示すＮＡＮＤ回路１３５は、ドレインを共通に並列接続されたｐチャネル型のＴＦＴ２６１、２６２と、直列接続されたｎチャネル型のＴＦＴ２６３、２６４とを備えており、ｐチャネル型のＴＦＴ２６１、２６２とｎチャネル型のＴＦＴ２６４のドレインが接続している。ここで、ｐチャネル型のＴＦＴ２６１、２６２のソースは、電源電圧Ｖdd（図３（Ａ）のＶＨＨに相当）に接続され、ｎチャネル型のＴＦＴ２６３のソースは、接地電圧Ｖss（図３（Ａ）のＶＬＬに相当）に接続されている。また、ｎチャネル型のＴＦＴ２６４、およびｐチャネル型のＴＦＴ２６１のゲートには、入力Ｉ1が印加され、ｎチャネル型のＴＦＴ２６３、およびｐチャネル型のＴＦＴ２６２のゲートには、入力Ｉ2が印加される。

このようなＮＡＮＤ回路１３５では、ｎチャネル型のＴＦＴ２６３、２６４が直列に接続されているため、１つのＴＦＴを用いた場合と比較して、印加される電圧は１／２である。それ故、図６からも分かるように、相互コンダクタンスｇｍの半減時間τを延長することができる。

しかも、本形態では、ＮＡＮＤ１３５を用いた対策を、レベルシフタ回路１２０で昇圧された信号が入力される出力バッファ回路１３０に施し、しかも、出力バッファ回路１３０のうち、最も電流増幅され、しかも負荷容量の大きな最終出力段のインバータ回路１３３に対策を施してある。それ故、最もＴＦＴが劣化しやすい部分に対策を施したので、走査線駆動回路１０４の信頼性を確実かつ効果的に向上することができる。この実施の形態では、ＮＡＮＤ１３５の回路を用いることにより、波形の時間幅を狭めている。つまり、隣合う走査線との信号の重複を防止と、ＴＦＴ特性の変動を抑えて波形の長期再現性を高めることを同時に実現して動作安定性を確保している。ひいては回路を構成する領域も最小にできる。

また、本形態では、ｐチャネル型ＴＦＴ、およびｎチャネル型ＴＦＴのうち、ホット・キャリアの影響を受けやすいｎチャネル型ＴＦＴ２６３、２６４を直列に接続したので、ｎチャネル型ＴＦＴ２６３、２６４の劣化を確実に防止することができる。

［実施の形態３］
図４は、本形態のＴＦＴアレイ基板１０および電気光学装置１００に用いた走査線駆動回路１０４の構成を示す説明図である。

図４に示すように、本形態でも、実施の形態２と同様、出力バッファ回路１３０の最終出力段のインバータ回路１３３は、図３（Ｂ）に示すＮＡＮＤ回路１３５によって構成されている。

但し、実施の形態２では、最終出力段のインバータ回路１３３は、ＮＡＮＤ回路１３５の一方の入力として、レベルシフタ回路１２０の出力が用いられているが、本形態では、ＮＡＮＤ回路１３５の一方の入力として、隣接する走査線３ａに対応する出力バッファ回路１３０に含まれる初段のインバータ回路１３１の出力が用いられている。それ故、本形態によれば、走査線３ａの信号がタイミングずれを起こして隣同士で重なり合うことがない。この実施の形態でも、ＮＡＮＤ１３５の回路の片方の入力を隣の走査線に接続することにより、隣合う走査線との信号の重複を防止と、ＴＦＴ特性の変動を抑えて波形の長期再現性を高めることを同時に実現して動作安定性を確保している。ひいては回路を構成する領域も最小にできる。

［その他の実施の形態］
なお、本発明は、全てのゲート線に適用する必要はなく、特性の劣化具合では、負荷容量の高いところだけに本発明を適用してもよく、このように構成すれば、回路形成面積を極力へらすこともできる。データ線駆動回路においても同様な課題があれば本発明を適用できる。

また、本発明は上記の実施形態に限るものではなく、例えば、図５に示す有機エレクトロルミネッセンスタイプの表示装置に本発明を適用してもよい。

図５は、電荷注入型の有機薄膜エレクトロルミネッセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。

図５に示す電気光学装置１ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。

ここに示す電気光学装置１ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線１０３ｐと、走査線１０３ｐの延設方向に対して交差する方向に延設された複数のデータ線１０６ｐと、これらのデータ線１０６ｐに並列する複数の共通給電線２３ｐと、データ線１０６ｐと走査線１０３ｐとの交点に対応する画素領域１５ｐとが構成されている。データ線１０６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線１０３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。

また、画素領域１５ｐの各々には、走査線１０３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐと、この第１のＴＦＴ３１ｐを介してデータ線１０６ｐから供給される画像信号を保持する保持容量３３ｐと、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（薄膜半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。従って、保持容量３３ｐは、第１のＴＦＴ３１ｐを介してデータ線１０６ｐから供給される画像信号を保持するので、第１のＴＦＴ３１ｐがオフになっても、第２のＴＦＴ３２ｐのゲート電極３１ｐは画像信号に相当する電位に保持される。それ故、発光素子４０ｐには共通給電線２３ｐから駆動電流が流れ続けるので、発光素子４０ｐは発光し続け、画像を表示する。

［電子機器への適用］
図６（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一例としてのモバイル型のパーソナルコンピュータの説明図、および携帯電話機の説明図である。

本発明を適用した電気光学装置１００、１ｐを搭載した電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。また、大型画面を備えた表示装置に適用することができる。

本発明において、出力バッファ回路の最終出力段のインバータ回路には、ダブルゲート構造のＴＦＴが用いられており、かかる構造のＴＦＴでは、チャネル長を長くできるので、ホット・キャリアに起因するＴＦＴの劣化を防止できる。また、出力バッファ回路の最終出力段のインバータをＮＡＮＤ回路で構成した場合には、負荷を軽減できる。しかも、本発明において、このような対策は、レベルシフタ回路で昇圧された信号が入力される出力バッファ回路に施され、しかも、出力バッファ回路のうち、最も電流増幅される最終出力段のインバータ回路に対策を施してある。それ故、最もＴＦＴが劣化しやすい部分に対策を施したので、ＴＦＴ回路の信頼性を確実かつ効果的に向上することができる。よって、高い電圧を必要とするディスプレイ装置や、特に大型ディスプレイの配線などの負荷容量の大きい部分への出力バッファ波形を安定させることが可能となり、信頼性の高い大型ディスプレイを実現することができる。

本発明を適用した液晶装置（電気光学装置）の電気的な構成を示す説明図である。 （Ａ）、（Ｂ）は、本発明の実施の形態１に係るＴＦＴアレイ基板および電気光学装置に用いた走査線駆動回路の構成を示す説明図、およびこの走査線駆動回路に用いたダブルゲート構造のＴＦＴの説明図である。 （Ａ）、（Ｂ）は、本発明の実施の形態２に係るＴＦＴアレイ基板および電気光学装置に用いた走査線駆動回路の構成を示す説明図、およびこの走査線駆動回路に用いたＮＡＮＤ回路の説明図である。 本発明の実施の形態３に係るＴＦＴアレイ基板および電気光学装置に用いた走査線駆動回路の構成を示す説明図である。 エレクトロルミネッセンス表示装置（電気光学装置）の電気的な構成を示すブロック図である。 低温ポリシリコン膜を用いたシングルゲート構造のＴＦＴを用いたインバータ回路における、駆動電圧Ｖｄｄと、相互コンダクタンスｇｍの半減時間τとの関係を示すグラフである。

符号の説明

３ａ 走査線（ゲート線）、６ａ データ線、１０ ＴＦＴアレイ基板、３０ 画素スイッチング用のＴＦＴ、１００ 電気光学装置、１００ａ 画素、１０１ データ線駆動回路、１０４ 走査線駆動回路（ゲート線駆動回路）、１１０ シフトレジスタ、１２０ レベルシフタ回路、１３０ 出力バッファ回路、１３３ 最終出力段のインバータ回路

Claims (14)

1. 複数のＴＦＴの各ゲートが電気的に接続された複数本のゲート線と、該複数のゲート線の各々にゲート信号を出力するゲート線駆動回路とを有し、該ゲート線駆動回路では、複数のＴＦＴによって、前記ゲート信号の信号波形を形成する波形生成回路と、該波形生成回路から出力された信号を増幅するレベルシフタ回路と、該レベルシフタ回路から出力された信号に対する複数のインバータ回路を有する波形整形用の出力バッファ回路が構成されたＴＦＴアレイ基板において、
   前記出力バッファ回路の最終出力段でインバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうちの少なくとも一方が、ソース電極とドレイン電極との間に複数のゲート電極を備えたダブルゲート構造を有していることを特徴とするＴＦＴアレイ基板。
2. 請求項１において、前記レベルシフタ回路は、前記波形生成回路から出力された信号を１０Ｖ以上に増幅して前記バッファ回路に出力することを特徴とするＴＦＴアレイ基板。
3. マトリクス状に配置される多数の電気光学素子に信号を供給する走査線およびデータ線と、前記走査線または前記データ線に信号を供給する出力バッファ回路とを有するＴＦＴアレイ基板において、
   前記出力バッファ回路は、複数のインバータ回路を備えるとともに、当該出力バッファ回路の最終出力段でインバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうちの少なくとも一方が、ソース電極とドレイン電極との間に複数のゲート電極を備えたダブルゲート構造を有していることを特徴とするＴＦＴアレイ基板。
4. 請求項１ないし３のいずれかにおいて、前記出力バッファ回路の最終出力段で前記インバータ回路を構成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのうち、少なくともｎチャネル型ＴＦＴが前記ダブルゲート構造を有していることを特徴とするＴＦＴアレイ基板。
5. 複数のＴＦＴの各ゲートが電気的に接続された複数本のゲート線と、該複数のゲート線の各々にゲート信号を出力するゲート線駆動回路とを有し、該ゲート線駆動回路では、複数のＴＦＴによって、前記ゲート信号の信号波形を形成する波形生成回路と、該波形生成回路から出力された信号を増幅するレベルシフタ回路と、該レベルシフタ回路から出力された信号に対する複数のインバータ回路を有する波形整形用の出力バッファ回路が構成されたＴＦＴアレイ基板において、
   前記出力バッファ回路は、その最終出力段に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されたＮＡＮＤ回路を備えていることを特徴とするＴＦＴアレイ基板。
6. 請求項５において、前記レベルシフタ回路は、前記波形生成回路から出力された信号を１０Ｖ以上に増幅して前記バッファ回路に出力することを特徴とするＴＦＴアレイ基板。
7. 請求項５または６において、前記ＮＡＮＤ回路の一方の入力として、隣接するゲート線に対応する前記出力バッファ回路に含まれるインバータ回路の出力が用いられていることを特徴とするＴＦＴアレイ基板。
8. マトリクス状に配置される多数の電気光学素子に信号を供給する走査線およびデータ線と、前記走査線または前記データ線に信号を供給する出力バッファ回路とを有するＴＦＴアレイ基板において、
   前記出力バッファ回路は、複数のインバータ回路を備えるとともに、その最終出力段に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴによって構成されたＮＡＮＤ回路を備えていることを特徴とするＴＦＴアレイ基板。
9. 請求項５ないし８のいずれかにおいて、前記ＮＡＮＤ回路は、２つのｎチャネル型のＴＦＴと、２つのｐチャネル型のＴＦＴとから構成され、当該ＴＦＴのうち、２つのｎチャネル型のＴＦＴ同士が直列に接続されていることを特徴とするＴＦＴアレイ基板。
10. 請求項１ないし９のいずれかにおいて、前記ＴＦＴは、いずれも能動層が低温ポリシリコン膜から構成されていることを特徴とするＴＦＴアレイ基板。
11. 請求項１ないし１０のいずれかに規定するＴＦＴアレイ基板によって電気光学物質を保持していることを特徴とする電気光学装置。
12. 請求項１、２、４、５、６または７に規定するＴＦＴアレイ基板によって電気光学物質を保持し、前記ゲート線に接続するゲートは、前記ＴＦＴアレイ基板上にマトリクス状に配置された各画素において液晶素子を駆動、制御するためのＴＦＴのゲートであることを特徴とする電気光学装置。
13. 請求項１２において、前記ゲート線に接続するゲートは、前記ＴＦＴアレイ基板上にマトリクス状に配置された各画素において各画素においてエレクトロルミネッセンス素子を駆動、制御するためのＴＦＴのゲートであることを特徴とする電気光学装置。
14. 請求項１１ないし１３のいずれかに規定する電気光学装置を用いたことを特徴とする電子機器。

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