CN109946584A - 检测集成电路的衬底经由其背面的可能减薄的方法、以及相关联的器件 - Google Patents

检测集成电路的衬底经由其背面的可能减薄的方法、以及相关联的器件 Download PDF

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Abstract

半导体衬底包括掩埋半导体层和半导体阱。一种用于检测半导体衬底经由其背面的可能减薄的器件被形成在半导体阱上和半导体阱中。该器件是包括输入端子和输出端子的非反相缓冲器，该器件在供应端子与参考端子之间被供电，其中掩埋半导体层提供供应端子。控制电路向输入端子递送处于第一状态的输入信号，并且如果响应于输入信号处于与第一状态不同的第二状态，信号在输出端子处被生成，则输出指示检测到衬底的减薄的控制信号。

Description

检测集成电路的衬底经由其背面的可能减薄的方法、以及相 关联的器件
优先权声明
本申请要求2017年12月5日提交的法国专利申请No.1761625的优先权权益，该专利申请的内容据此在法律允许的最大范围内以其整体通过引用被并入。
技术领域
实施方式和实施例的模式涉及集成电路，并且更特别地涉及检测集成电路的衬底从其背面的可能减薄。
背景技术
集成电路，特别是被提供有包含敏感信息的存储器的那些集成电路，必须尽可能地受保护而免于攻击，特别是旨在揭露所存储的数据的那些攻击。
可能的攻击可以使用激光束经由集成电路的背面而被执行。
当集成电路的衬底被攻击者从其背面减薄，诸如，以尽可能地接近集成电路的被制造在其正面的组件时，这种攻击的有效性提高。集成电路的背面的减薄可以例如使用聚焦离子束(FIB)和/或使用抛光/磨损步骤而发生。
存在这样的手段，其使得有可能检测衬底经由其背面的减薄。然而，这些手段有时具有低集成水平，并且有时可能扰乱位于附近的组件的操作。
这些已有的手段可以例如使用随着衬底的减薄而变化的电阻。然而，这种类型的解决方案可能是错误的来源，特别是对于具有可变温度的集成电路，即使当不存在减薄时其也改变电阻值。
此外，已有器件有可能在检测之前被攻击者修改，诸如以篡改其结果，例如通过强制输出信号到指示检测不存在的状态。
因此，根据实施例，提出了一种方法和器件，其使得有可能可靠地检测衬底经由其背面的减薄，该器件具有减少的空间要求。
发明内容
根据一个方面，提出了一种包括半导体衬底的集成电路，被制造在掩埋半导体层之上并且包括被配置为接收供应电压的供应端子和被配置为接收参考电压的参考端子；以及用于检测衬底经由其背面的可能减薄的至少一个器件，该至少一个器件包括：非反相缓冲器，非反相缓冲器包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管和第二MOS晶体管是互补的并且串联耦合在供应端子与参考端子之间；包括两个晶体管共同的电极的输出端子和输入端子；包括供应端子的掩埋半导体层，该集成电路包括控制电路，控制电路被配置为生成处于第一状态的输入信号，在处于第一状态的输入信号存在并且在衬底的减薄不存在的情况下，非反相缓冲器适于变换到第一配置，在第一配置中，第一晶体管被配置为授权具有第一状态的输出信号在输出端子上的递送，并且在第一配置中，第二晶体管被关断，并且控制电路此外被配置为如果输出端子上的信号处于与第一状态不同的状态，则生成与衬底的减薄相对应的控制信号。
在衬底减薄的情况下，包括供应端子的半导体层被破坏并且非反相缓冲器不再由供应电压供电。
在其输入端子上的高状态的传输期间，它可能不再在其输出端子上传输高状态，因为该高状态常规地与输出端子到供应端子的电耦合相对应。
非反相缓冲器的使用，使得有可能具有包括简单部件的检测器件并且具有减少的空间要求。
根据实施例，控制电路可以被配置为递送处于第二状态的输入信号，在处于其第二状态的输入信号存在的情况下，非反相缓冲器然后适于变换到器件的第二配置，在该配置中，第一晶体管授权具有第二状态的信号在输出端子上的递送，以及如果由输出端子递送的信号处于第一状态，则用于生成第二控制信号。
因此，该器件可以被配置为通过非反相缓冲器来验证低状态的正确传输。
实际上，想要绕过检测器件的攻击者可以向输出端子递送具有高状态的信号，以使得处于其第一配置的器件不适于检测衬底经由其背面的减薄。
第二配置因此使得有可能确保第一配置中对衬底的可能减薄的检测是可靠的。
第一MOS晶体管包括：电极半导体第一区域，位于衬底的正面并且耦合到输出端子；绝缘竖直栅极区域，在电极半导体第一区域与掩埋半导体层之间延伸，掩埋半导体层包括竖直晶体管的电极半导体第二区域；并且第二MOS晶体管耦合在输出端子与参考端子之间，控制电路被配置为：在第二配置中，关断第一晶体管并且经由第二晶体管将输出端子耦合到参考端子，以及在第一配置中，经由第一晶体管将输出端子耦合到供应端子并且关断第二晶体管。
竖直晶体管的使用有利地使得有可能简化将非反相缓冲器耦合到掩埋半导体层。
该器件可以包括第一导电类型的第一半导体阱、第二导电类型的第二半导体阱，第一晶体管具有第二导电类型并且被制造在第一阱中，第二晶体管具有第一导电类型并且被制造在第二阱中。
根据实施例，第二MOS晶体管可以是水平晶体管，该水平晶体管的电极半导体第一区域和电极半导体第二区域被制造在衬底的正面处。
第二水平晶体管的使用使得有可能使用简单部件来制造该器件。
根据实施例，衬底耦合到参考端子，第二MOS晶体管是竖直晶体管，该竖直晶体管的栅极包括第二绝缘竖直电极，第二绝缘竖直电极从衬底的正面延伸到第二阱中，诸如以穿过掩埋半导体层，衬底包括第二MOS晶体管的电极半导体区域。
第二竖直晶体管的使用有利地使得有可能获得具有小表面空间要求的检测器件。
该集成电路可以包括多个如上面描述的检测器件，它们串联耦合在所有器件共同的输入端子与所有器件共同的输出端子之间。
根据一个方面，提出了一种系统，该系统包括如上面描述的集成电路，其中该系统可以是芯片卡。
根据另一方面，提出了一种用于检测集成电路的半导体衬底经由其背面的可能减薄的方法，该集成电路被制造在掩埋半导体层之上，并且包括被配置为接收供应电压的供应端子以及被配置为接收参考电压的参考端子，其中：非反相缓冲器被制造，其包括输入端子和输出端子、互补的并且串联耦合在供应端子与参考端子(BR)之间的第一MOS晶体管和第二MOS晶体管、包括供应端子的掩埋半导体层，处于第一状态的输入信号被生成，在处于第一状态的输入信号存在并且衬底的减薄不存在的情况下，非反相缓冲器适于变换到第一配置，在第一配置中，第一晶体管被配置为授权具有第一状态的信号在输出端子上的递送，并且在第一配置中，第二晶体管被关断，以及控制信号被生成，如果由输出端子递送的信号处于与第一状态不同的状态，则该控制信号与检测到衬底的减薄相对应。
根据实施方式的模式，处于第二状态的输入信号被递送，在处于其第二状态的输入信号存在的情况下，非反相缓冲器然后适于变换到第二配置，在第二配置中，第一晶体管授权具有第二状态的信号在输出端子上的递送，以及如果由输出端子递送的信号处于第一状态，则第二控制信号被生成。
附图说明
为了更好地理解实施例，现在将仅通过示例的方式来参考附图，在附图中：
图1是集成电路的截面视图；
图2-图3示出了示意性电路图；
图4图示了衬底的减薄；
图5图示了第二MOS晶体管是竖直晶体管的实施例；
图6图示了衬底的减薄；
图7图示了包括以均衡方式分布的器件的集成电路；以及
图8示出了并入到产品中的集成电路。
具体实施方式
图1是集成电路CI的截面视图，针对该集成电路，图2和图3是具有两种不同细节水平的从电气视角来看的示意性表示。
集成电路CI被制造在第一导电类型(例如，在该情况下是P-型导电性)的半导体衬底S中和半导体衬底S上。
该衬底包括例如多个半导体阱，其中的至少一些半导体阱(未示出)包括可以形成存储单元、加密电路、或任何其他电子模块的组件，例如晶体管。
为了保护在存储单元中存储的数据，集成电路CI包括用于检测衬底经由其背面(Fr)的减薄的若干器件，为了简单，其中的单个器件DIS在图1中示出。
器件DIS包括输入端子BE和输出端子BS，输入端子BE被配置为接收输入信号SE，输入信号SE可以处于第一状态(例如，在该情况下是低状态)或者处于第二状态(例如，在该情况下是高状态)，输出端子BS被配置为递送可以处于第一状态或第二状态的输出信号SS。
器件DIS在该情况下包括非反相缓冲器TNI，非反相缓冲器TNI的输入耦合到输入端子BE，输出耦合到输出端子BS，并且其在供应端子BV与参考端子BR之间被供电，供应端子BV旨在接收供应电压Vdd，参考端子BR被配置为接收参考电压，例如在该情况下是大地。
非反相缓冲器TNI耦合到控制电路CTRL，控制电路CRTL被配置为在输出端子BE上递送输入信号SE，以及读取输出信号SS。
在非反相缓冲器TNI的第一配置中，器件DIS被配置为执行对衬底经由其背面Fr的可能减薄的检测，如将在后文看到的，该检测包括非反相缓冲器TNI对高状态的正确传输的验证。
在该第一配置中，控制电路CTRL被配置为如果减薄被检测到，则生成第一控制信号C1，并且集成电路被配置为一经接收到该第一控制信号而停止或重置。
在非反相缓冲器TNI的第二配置中，器件DIS被配置为验证由输出端子BS递送的输出信号SS未被强制到指示衬底S的减薄不存在的状态，如将在后文看到的，该检测包括非反相缓冲器TNI对低状态的正确传输的验证。
实际上，攻击者将有可能在器件DIS启动之前强制器件的输出，而使得处于其第一配置的器件DIS不能检测衬底S的减薄。
在该第二配置中，控制电路CTRL被配置为如果由输出端子递送的信号已经被强制，则生成第二控制信号C2，并且集成电路CI被配置为一经接收到该第二控制信号而停止或重置。
非反相缓冲器TNI可以处于第三配置，第三配置与器件DIS的去激活相对应。
器件DIS通过隔离沟槽TR与集成电路CI的其余部分分离，隔离沟槽TR例如在该情况下是浅型沟槽(STI，本领域的技术人员熟知的“浅沟槽隔离”)，并且器件DIS通过与第一导电类型相反的第二导电类型的掩埋半导体层1而与衬底S的其余部分分离，该层被制造在器件DIS之下。
该掩埋层1通常被本领域的技术人员称为用于n-型隔离的“NISO层”，并且耦合到供应端子BV。
包括这种掩埋层的集成电路架构对本领域的技术人员已知为“三阱架构”。
器件DIS包括第一导电类型的第一半导体阱C1、以及第二导电类型(在该情况下为N-型导电性)的第二半导体阱C2，它们以并列方式彼此接触地被制造。
第一阱C1包括第二导电类型的第一竖直MOS晶体管TR1(这里竖直是指电流以垂直于表面Fv的竖直方向流过沟道)，第一竖直MOS晶体管耦合在供应端子BV与输出端子BS之间，并且第二阱C2包括第一导电类型的第二晶体管TR2，在该情况下为水平晶体管(这里水平是指电流以与表面Fv平行的水平方向流通沟道)，第二晶体管TR2耦合在输出端子BS与参考端子BR之间。
两个晶体管TR1和TR2的栅极耦合到输入端子BE，并且以该方式连接的两个晶体管形成非反相缓冲器TNI。
第一阱C1包括第一绝缘竖直电极2，第一绝缘竖直电极2被制造在第一半导体阱C1中，诸如从衬底的正面Fv延伸而远至掩埋半导体层1。
第一绝缘竖直电极2包括沟槽，该沟槽包括绝缘壁20(例如在该情况下为二氧化硅)，并且被填充有导电材料21(例如在该情况下为多晶硅)。
绝缘竖直电极2在该情况下包括第一晶体管TR1的栅极区域G1。
第一晶体管TR1的电极半导体第一区域(在该情况下为漏极D1)被制造在衬底S的正面处，并且包括第一阱C1的被掺杂具有第二导电类型的一部分。
第一晶体管TR1的漏极D1在该情况下耦合到输出端子BS。
掩埋半导体层1包括第一晶体管TR1的电极半导体第二区域，在该情况下为源极S1，其因此耦合到供应端子BV。
第二晶体管TR2在该情况下包括栅极区域G2，栅极区域G2常规地被制造在栅极氧化物Ox的薄层上，栅极氧化物Ox的薄层本身被制造在第二阱C2的正面处。
第二晶体管TR2包括电极半导体第一区域(在该情况下为源极S2)、以及电极半导体第二区域(在该情况下为漏极D2)，它们通过正面Fv处的第二阱C2的局部掺杂而被制造在栅极区域的任一侧。
第二晶体管TR2的源极S2在该情况下耦合到参考端子BR，并且漏极D2在该情况下耦合到输出端子BS。
第一晶体管TR1因此是NMOS晶体管，并且第二晶体管TR2因此是PMOS晶体管。
当输入信号SE处于高状态时，即在该情况下为当两个晶体管的栅极接收到高状态(常规地是供应电压)时，NMOS晶体管的栅极到源极电压为零，并且PMOS晶体管的栅极到源极电压是正的且近似等于供应电压。
因此，晶体管TR1和TR2中没有晶体管具有超出阈值电压的其栅极到源极电压。
然而，归因于它的零栅极到源极电压，第一NMOS晶体管TR1在其源极与其漏极之间传导泄漏电流。
因此，输出端子借助于第一NMOS晶体管TR1耦合到供应端子，特别是由于第一NMOS晶体管TR1的泄漏电流。
第二PMOS晶体管TR2(其栅极被正偏置)不传导任何泄漏电流。
当输入信号SE处于低状态时，即在该情况下为当两个晶体管TR1和TR2的栅极接收到低状态(常规地是参考电压，在该情况下为大地)时，第一NMOS晶体管TR1的栅极到源极电压是负的，并且第二PMOS晶体管TR2的栅极到源极电压为零。
因此，晶体管TR1和TR2中没有晶体管具有超出其阈值电压的其栅极到源极电压。
然而，归因于它的零栅极到源极电压，第二PMOS晶体管TR2在其源极与其漏极之间传导泄漏电流。
因此，输出端子BS借助于第二PMOS晶体管TR2耦合到参考端子BR，特别是由于第二PMOS晶体管TR2的泄漏电流。
第一NMOS晶体管TR1(其栅极被负偏置)不传导任何泄漏电流。
在集成电路CI的操作期间，例如在集成电路CI启动时或者在集成电路CI启动之后的任何时刻，器件DIS检测衬底经由其背面的可能减薄。
在该检测方法期间，非反相缓冲器TNI可以例如被初始地设置在第二配置中，并且器件DIS然后验证输出端子BS处的输出信号SS没有被强制到指示衬底S未减薄的逻辑状态，例如高状态，然后变换到第一配置，并且器件DIS验证衬底S未经由其背面Fr被减薄。
然而，非反相缓冲器完全有可能初始地处于第一配置，然后如果没有减薄被检测到，则变换到第二配置，以便验证未减薄的检测没有被篡改。
在后文中，将描述初始地处于非反相缓冲器的第二配置并且然后变成非反相缓冲器的第一配置的器件的操作。
当控制电路CTRL向输入端子BE递送处于其低状态的输入信号SE时，非反相缓冲器TNI处于第二配置。
因此，第一NMOS晶体管TR1的栅极到源极电压是负的且第一晶体管TR1不传导任何泄漏电流，并且第二PMOS晶体管TR2的栅极到源极电压为零且第二PMOS晶体管TR2传导泄漏电流。输出端子BS因此连接到参考端子BR，并且因此递送等于参考电压的输出信号SS(在该情况下输出信号具有低状态)。
一经接收到处于低状态的输出信号SS，控制电路CTRL将非反相缓冲器变换到其第二配置。
如果输出信号SS处于高状态，则这意味着攻击者将输出信号SS强制到其高状态，以便篡改由具有非反相缓冲器的第一配置的器件DIS执行的对衬底减薄的检测，使得减薄不被检测到。
因此，在第二配置中，如果输出信号处于高状态，即在该情况下为不等于参考电压，则控制电路CTRL递送第二控制信号C2，并且集成电路CI被去激活或重置。
当非反相缓冲器TNI处于其第一配置时，控制电路CTRL向输入端子BE递送处于其高状态的信号SE。
第一NMOS晶体管TR1的栅极到源极电压因此为零，且第一NMOS晶体管TR1因此传导泄漏电流，并且第二PMOS晶体管TR2的栅极到源极电压是正的，且第二PMOS晶体管TR2不传导任何泄漏电流。输出端子BS因此连接到供应端子BV，并且因此递送等于供应电压Vdd的输出信号，因此具有高状态。
一经接收到处于其高状态的输出信号SS，控制电路CTRL通过不再递送输入信号SE并且不再读取输出信号SS，而将非反相缓冲器TNI变换到第三配置。
如图4中图示的，如果集成电路CI的衬底S已经经由其背面Fr被减薄(通常超出掩埋半导体层1)，则供应端子BV与第一晶体管TR1的漏极D1之间的耦合被断开，并且因此不再存在输出端子BS与供应端子BV之间的连接。
指示性地，由减薄造成的空腔4在二十五平方微米的表面上延伸，也即，比位于器件DIS之下的半导体层3的一部分的表面大的表面，半导体层3的一部分的表面在该情况下近似为九平方微米。
输出信号SS因此不再处于其高状态，并且控制电路CTRL然后递送第一控制信号C1，并且集成电路CI被去激活或重置。
因此，通过以第一配置和以第二配置验证输出信号SS实际上处于与输入信号SE相同的状态，即通过验证非反相缓冲器TNI的正确操作，有可能可靠地检测衬底的可能减薄。
图5图示了第二MOS晶体管TR2是竖直晶体管的实施例。
在该实施例中，第二阱C2包括第二绝缘竖直电极3，第二绝缘竖直电极3被制造在第二半导体阱C2中，诸如从衬底S的正面Fv延伸而远至位于超出掩埋半导体层1的衬底S区域10。
第二绝缘竖直电极3包括沟槽，该沟槽包括绝缘壁30(例如在该情况下为二氧化硅)，并且被填充有导电材料31(例如在该情况下为多晶硅)。
第二绝缘竖直电极3包括耦合到输入端子BE的第二电极接触区域CT2。
第二绝缘竖直电极3在该情况下包括第二晶体管TR2的栅极。
第二晶体管TR2的电极半导体第一区域(在该情况下为漏极D2)被制造在衬底S的正面Fv处，并且包括第二阱C2的一部分，该部分被掺杂具有第二导电类型。
第二晶体管TR2的漏极D2在该情况下耦合到输出端子BS。
位于掩埋半导体层1之下的衬底S区域10在该情况下耦合到参考端子BR，并且形成第二晶体管TR2的电极半导体第二区域，在该情况下为源极S2。
在该实施例中，控制电路CTRL以与上文关于图1-图4所描述的实施例相同的方式来操作。
然而，应当注意，如图6中图示的，当衬底S经由其背面Fr而被减薄时，那么第一晶体管TR1的漏极D1到供应端子BV的耦合被断开，第二晶体管TR2的源极S2到参考端子BR的耦合也被断开。
此外将有可能的是，衬底的减薄不足以深到断开在第一晶体管TR1的漏极D1与供应端子BV之间的连接，而是仅断开第二晶体管TR2的源极S2与参考端子之间的连接。
在该情况下，控制电路CRTL将生成第二控制信号C2，即使输出信号SS未被强制到高状态。
实际上，在该情况下，当非反相缓冲器TNI处于其第二配置时，输出端子BS正在浮置并且控制电路CTRL重置或关闭集成电路CI，则控制电路CRTL不读取处于低状态(即等于参考电压)的输出信号SS。
本领域的技术人员已知的是，竖直晶体管的栅极宽度短于水平晶体管的栅极宽度。因此，两个竖直晶体管的使用有利地使得有可能减小器件DIS的表面。
图7图示了包括多个器件DIS的集成电路CI，该多个器件DIS在集成电路CI的整个表面上以均衡方式分布。
在该实施例中，器件DIS串联耦合在共同的输入端子BEc与共同的输出端子BSc之间。集成电路CI因此被可靠地保护而免于其衬底在其整个表面上的减薄。
如上面关于图1-图7所描述的集成电路CI可以被并入到任何类型的对象中，特别是芯片卡CP，如图8中示意性图示的。

Claims (13)

1.一种用于检测集成电路的半导体衬底经由其背面的可能减薄的方法，所述集成电路被制造在掩埋半导体层之上并且包括被配置为接收供应电压的供应端子和被配置为接收参考电压的参考端子，其中所述集成电路包括由第一MOS晶体管和第二MOS晶体管形成的具有输入端子和输出端子的非反相缓冲器，所述第一MOS晶体管和所述第二MOS晶体管是互补的并且串联耦合在所述供应端子与所述参考端子之间，其中所述掩埋半导体层包括所述供应端子，所述方法包括：
将处于第一状态的输入信号施加到所述非反相缓冲器的所述输入端子；
在处于所述第一状态的所述输入信号存在并且所述衬底的减薄不存在的情况下，将所述非反相缓冲器变换到第一配置，在所述第一配置中，所述第一晶体管被配置为在所述输出端子处递送处于所述第一状态的信号，并且在所述第一配置中，所述第二晶体管被关断；以及
如果由所述输出端子递送的所述信号处于与所述第一状态不同的状态，则生成指示所述衬底的减薄已经发生的第一控制信号。
2.根据权利要求1所述的方法，进一步包括：
将处于第二状态的所述输入信号施加到所述非反相缓冲器的所述输入端子；
在处于所述第二状态的所述输入信号存在并且所述衬底的减薄不存在的情况下，将所述非反相缓冲器变换到第二配置，在所述第二配置中，所述第一晶体管被配置为在所述输出端子上递送处于所述第二状态的信号；以及
如果由所述输出端子递送的所述信号处于所述第一状态，则生成指示所述衬底的减薄已经发生的第二控制信号。
3.一种集成电路，包括：
半导体衬底，所述半导体衬底被制造在掩埋半导体层之上，并且包括被配置为接收供应电压的供应端子和被配置为接收参考电压的参考端子；
所述半导体衬底支撑至少一个器件，所述至少一个器件被配置为检测所述半导体衬底经由其背面的可能减薄，所述至少一个器件包括：
非反相缓冲器，所述非反相缓冲器包括第一MOS晶体管和第二MOS晶体管，所述第一MOS晶体管和所述第二MOS晶体管是互补的并且串联耦合在所述供应端子与所述参考端子之间；输入端子和输出端子，所述输出端子是所述第一MOS晶体管和所述第二MOS晶体管两者共同的电极；包括所述供应端子的所述掩埋半导体层；
控制电路，所述控制电路被配置为生成处于第一状态的输入信号；
其中在处于所述第一状态的所述输入信号存在并且所述衬底的减薄不存在的情况下，所述非反相缓冲器以第一配置操作，在所述第一配置中，所述第一晶体管被配置为在所述输出端子上递送具有所述第一状态的信号，并且在所述第一配置中，所述第二晶体管被关断；并且
其中所述控制电路被配置为如果所述输出端子上的所述信号处于与所述第一状态不同的状态，则生成指示所述衬底的减薄已经发生的控制信号。
4.根据权利要求3所述的集成电路：
其中所述控制电路进一步被配置为生成处于第二状态的所述输入信号；并且
其中在处于所述第二状态的所述输入信号存在并且所述衬底的减薄不存在的情况下，所述非反相缓冲器以第二配置操作，在所述第二配置中，所述第一晶体管被配置为在所述输出端子处递送具有所述第二状态的信号；并且
其中如果由所述输出端子递送的所述信号处于所述第一状态，则所述控制电路进一步生成指示所述衬底的减薄已经发生的第二控制信号。
5.根据权利要求4所述的集成电路，其中所述第一MOS晶体管包括：
电极半导体第一区域，所述电极半导体第一区域位于所述半导体衬底的正面并且耦合到所述输出端子；
绝缘竖直栅极区域，所述绝缘竖直栅极区域在所述电极半导体第一区域与所述掩埋半导体层之间延伸，所述掩埋半导体层包括竖直晶体管的电极半导体第二区域；并且
其中所述第二MOS晶体管耦合在所述输出端子与所述参考端子之间；
所述控制电路被配置为：在所述第二配置中，关断所述第一MOS晶体管，并且经由所述第二晶体管将所述输出端子耦合到所述参考端子，以及在所述第一配置中，经由所述第一MOS晶体管将所述输出端子耦合到所述供应端子，并且关断所述第二MOS晶体管。
6.根据权利要求5所述的集成电路，其中所述第二MOS晶体管是水平晶体管，所述水平晶体管的电极半导体第一区域和电极半导体第二区域被制造在所述半导体衬底的正面处。
7.根据权利要求5所述的集成电路，其中所述半导体衬底耦合到所述参考端子，所述第二MOS晶体管是竖直晶体管，所述第二MOS晶体管的栅极包括第二绝缘竖直电极，所述第二绝缘竖直电极从所述半导体衬底的正面延伸到第二半导体阱中，诸如以穿过所述掩埋半导体层，所述半导体衬底包括所述第二MOS晶体管的电极半导体区域。
8.根据权利要求5所述的电路，其中所述半导体衬底包括第一导电类型的第一半导体阱和第二导电类型的第二半导体阱，所述第一MOS晶体管具有所述第二导电类型并且被制造在所述第一半导体阱中，所述第二MOS晶体管具有所述第一导电类型并且被制造在所述第二半导体阱中。
9.根据权利要求8所述的集成电路，其中所述第二MOS晶体管是水平晶体管，所述水平晶体管的电极半导体第一区域和电极半导体第二区域被制造在所述半导体衬底的正面处。
10.根据权利要求8所述的集成电路，其中所述半导体衬底耦合到所述参考端子，所述第二MOS晶体管是竖直晶体管，所述第二MOS晶体管的栅极包括第二绝缘竖直电极，所述第二绝缘竖直电极从所述半导体衬底的正面延伸到所述第二半导体阱中，诸如以穿过所述掩埋半导体层，所述半导体衬底包括所述第二MOS晶体管的电极半导体区域。
11.根据权利要求3所述的集成电路，其中所述至少一个器件包括多个器件，所述多个器件串联耦合在输入端子与输出端子之间，所述输入端子是所述多个器件中的所有器件共同的，所述输出端子是所述多个器件中的所有器件共同的。
12.根据权利要求3所述的集成电路，所述集成电路并入到系统中。
13.根据权利要求12所述的集成电路，其中所述系统是芯片卡。
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