FR3074605A1 - Procede de detection d'un amincissement eventuel d'un substrat d'un circuit integre par sa face arriere, et dispositif associe - Google Patents

Procede de detection d'un amincissement eventuel d'un substrat d'un circuit integre par sa face arriere, et dispositif associe Download PDF

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Abstract

Circuit intégré comportant un substrat semi-conducteur (S), réalisé au dessus d'une couche semi-conductrice enterrée (1) et comportant au moins un dispositif (DIS) de détection d'un amincissement éventuel du substrat (S) par sa face arrière (Fr) comportant un tampon non-inverseur (TNI) comportant une borne d'entrée (BE) et une borne de sortie (BS) et alimenté entre une borne d'alimentation (BV) et une borne de référence (BR), la couche semiconductrice enterrée (1) comportant la borne d'alimentation (BV), des moyens de contrôle (CTRL) configurés pour, dans une première configuration du tampon non inverseur (TNI), délivrer un signal d'entrée (SE) dans un premier état à la borne d'entrée (BE), et pour générer un premier signal de contrôle correspondant à une détection d'un amincissement du substrat (S) si le signal délivré par la borne de sortie (BS) est dans un deuxième état différent du premier état.

Description

® PROCEDE DE DETECTION D'UN AMINCISSEMENT PAR SA FACE ARRIERE, ET DISPOSITIF ASSOCIE.
@) Circuit intégré comportant un substrat semi-conducteur (S), réalisé au dessus d'une couche semi-conductrice enterrée (1) et comportant au moins un dispositif (DIS) de détection d'un amincissement éventuel du substrat (S) par sa face arrière (Fr) comportant un tampon non-inverseur (TNI) comportant une borne d'entrée (BE) et une borne de sortie (BS) et alimenté entre une borne d'alimentation (BV) et une borne de référence (BR), la couche semiconductrice enterrée (1) comportant la borne d'alimentation (BV), des moyens de contrôle (CTRL) configurés pour, dans une première configuration du tampon non inverseur (TNI), délivrer un signal d'entrée (SE) dans un premier état à la borne d'entrée (BE), et pour générer un premier signal de contrôle correspondant à une détection d'un amincissement du substrat (S) si le signal délivré par la borne de sortie (BS) est dans un deuxième état différent du premier état.
EVENTUEL D'UN SUBSTRAT D'UN CIRCUIT INTEGRE
I CTRL|
Figure FR3074605A1_D0001
Figure FR3074605A1_D0002
Procédé de détection d’un amincissement éventuel d’un substrat d’un circuit intégré par sa face arrière, et dispositif associé.
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, et plus particulièrement la détection d’un éventuel amincissement du substrat d’un circuit intégré depuis sa face arrière.
Les circuits intégrés, en particulier ceux équipés de mémoires contenant des informations sensibles, doivent être autant que possible protégés contre des attaques, en particulier celles destinées à découvrir des données mémorisées.
Une attaque possible peut être effectuée par la face arrière d’un circuit intégré, à l’aide d’un faisceau laser.
L’efficacité d’une telle attaque augmente lorsque le substrat du circuit intégré est aminci par l’attaquant depuis sa face arrière de façon à se rapprocher le plus possible des composants du circuit intégré, réalisés au niveau de sa face avant. L’amincissement de la face arrière du circuit intégré peut se faire par exemple, à l’aide d’un faisceau d’ions focalisé (FIB, Focus Ion Beam) et/ou à l’aide d’une étape de polissage/abrasion.
Il existe des moyens permettant de détecter un amincissement du substrat par sa face arrière. Cela étant ces moyens ont parfois un faible taux d’intégration, et peuvent parfois perturber le fonctionnement des composants situés à proximité.
Ces moyens existants peuvent par exemple mettre en œuvre une variation d’une résistance avec l’amincissement du substrat. Cela étant, ce type de solution peut être source d’erreurs, notamment pour les circuits intégrés dont la température peut varier, faisant varier la valeur de la résistance même en l’absence d’amincissement.
En outre, il est possible que les dispositifs existant soient modifiés par un attaquant préalablement à la détection, afin d’en fausser le résultat, par exemple en forçant un signal de sortie à un état indiquant une absence de détection.
Ainsi, selon un mode de réalisation, il est proposé un procédé et un dispositif permettant de détecter de façon fiable un amincissement du substrat par sa face arrière, le dispositif présentant un encombrement réduit.
Selon un aspect, il est proposé un circuit intégré comportant un substrat semi-conducteur, réalisé au dessus d’une couche semiconductrice enterrée et comportant une borne d’alimentation configurée pour recevoir une tension d’alimentation et une borne de référence configurée pour recevoir une tension de référence, et au moins un dispositif de détection d’un amincissement éventuel du substrat par sa face arrière comportant
- un tampon non-inverseur comportant un premier transistor MOS et un deuxième transistor MOS complémentaires couplés en série entre la borne d’alimentation (BV) et la borne de référence, une borne d’entrée et une borne de sortie comprenant l’électrode commune aux deux transistors, la couche semiconductrice enterrée comportant la borne d’alimentation,
- des moyens de contrôle configurés pour générer un signal d’entrée dans un premier état,
- le tampon non-inverseur étant apte, en présence du signal d’entrée dans le premier état et en l’absence d’amincissement du substrat, à passer dans une première configuration dans laquelle le premier transistor est configuré pour autoriser la délivrance sur la borne de sortie d’un signal de sortie ayant le premier état et dans lequel le deuxième transistor est bloqué et,
- les moyens de contrôle étant en outre configurés pour générer un signal de contrôle correspondant à un amincissement du substrat si le signal sur la borne de sortie est dans un état différent du premier état.
En cas d’amincissement du substrat, la couche semiconductrice comportant la borne d’alimentation est détériorée et le tampon inverseur n’est plus alimenté par la tension d’alimentation.
Lors de la transmission d’un état haut sur sa borne d’entrée, il ne peut plus transmettre un état haut sur sa borne de sortie puisque cet état haut correspond classiquement à un couplage électrique de la borne de sortie à la borne d’alimentation.
L’utilisation d’un tampon non inverseur permet d’avoir un dispositif de détection comprenant des moyens simples et présentant un encombrement réduit.
Selon un mode de réalisation, les moyens de contrôle peuvent être configurés pour délivrer le signal d’entrée dans un deuxième état, le tampon non inverseur étant alors apte, en présence du signal d’entrée dans son deuxième état, à passer dans une deuxième configuration du dispositif dans laquelle le premier transistor autorise la délivrance sur la borne de sortie d’un signal ayant le deuxième état, et pour générer un deuxième signal de contrôle si le signal délivré par la borne de sortie est dans le premier état.
Ainsi, le dispositif peut être configuré pour vérifier la bonne transmission d’un état bas par le tampon non inverseur.
En effet, un attaquant qui voudrait contourner le dispositif de détection pourrait délivrer un signal ayant un état haut à la borne de sortie, de façon à ce que le dispositif dans sa première configuration ne soit pas apte à détecter un amincissement du substrat par sa face arrière.
La deuxième configuration permet donc de s’assurer que la détection d’un amincissement éventuel du substrat dans la première configuration soit fiable.
Le premier transistor MOS comporte une première région semiconductrice d’électrode située au niveau d’une face avant du substrat et couplée à la borne de sortie, une région de grille verticale isolée s’étendant entre la première région semi-conductrice d’électrode et la couche semi-conductrice enterrée incluant une deuxième région semiconductrice d’électrode du transistor vertical, et un deuxième transistor MOS couplé entre la borne de sortie et la borne de référence, les moyens de contrôle étant configurés pour rendre le premier transistor bloqué et pour coupler la borne de sortie à la borne de référence via le deuxième transistor dans la première configuration, et pour coupler la borne de sortie à la borne d’alimentation via le premier transistor et pour rendre le deuxième transistor bloqué dans la deuxième configuration.
L’utilisation d’un transistor vertical permet avantageusement de coupler de façon simple le tampon non-inverseur à la couche semiconductrice enterrée.
Le dispositif peut comprendre un premier caisson semiconducteur d’un premier type de conductivité, un deuxième caisson semi-conducteur d’un deuxième type de conductivité, le premier transistor étant du deuxième type de conductivité et réalisé dans le premier caisson, le deuxième transistor étant du premier type de conductivité et réalisé dans le deuxième caisson.
Selon un mode de réalisation, le deuxième transistor MOS peut être un transistor horizontal dont une première région semiconductrice d’électrode et une deuxième région semi-conductrice d’électrode sont réalisées au niveau de la face avant du substrat.
L’utilisation d’un deuxième transistor horizontal permet de réaliser le dispositif par des moyens simples.
Selon un mode de réalisation, le substrat est couplé à la borne de référence, le deuxième transistor MOS étant un transistor vertical dont la grille comporte une deuxième électrode verticale isolée s’étendant depuis la face avant du substrat dans le deuxième caisson de façon à traverser la couche semi-conductrice enterrée, le substrat incluant une région semi-conductrice d’électrode du deuxième transistor MOS.
L’utilisation d’un deuxième transistor vertical permet avantageusement d’obtenir un dispositif de détection présentant un faible encombrement surfacique.
Le circuit intégré peut comporter une pluralité de dispositifs de détection tels que décrit précédemment, couplés en série entre une borne d’entrée commune à tous les dispositifs et une borne de sortie commune à tous les dispositifs.
Selon un aspect, il est proposé un système comprenant un circuit intégré tel que décrit précédemment, le système pouvant être une carte à puce.
Selon un autre aspect, il est proposé un procédé de détection d’un amincissement éventuel d’un substrat semi-conducteur d’un circuit intégré par sa face arrière, le circuit intégré étant réalisé au dessus d’une couche semi-conductrice enterrée et comportant une borne d’alimentation configurée pour recevoir une tension d’alimentation et une borne de référence configurée pour recevoir une tension de référence, dans lequel
- on réalise un tampon non-inverseur (buffer, en langue anglaise) comportant une borne d’entrée et une borne de sortie, un premier transistor MOS et un deuxième transistor MOS complémentaires couplés en série entre la borne d’alimentation et la borne de référence (BR), la couche semi-conductrice enterrée comportant la borne d’alimentation,
- on génère un signal d’entrée dans un premier état,
- le tampon non-inverseur étant apte, en présence du signal d’entrée dans le premier état et en l’absence d’amincissement du substrat, à passer dans une première configuration dans laquelle le premier transistor est configuré pour autoriser la délivrance sur la borne de sortie d’un signal ayant le premier état et dans laquelle le deuxième transistor est bloqué, et
- on génère un signal de contrôle correspondant à une détection d’un amincissement du substrat si le signal délivré par la borne de sortie est dans un état différent du premier état.
Selon un mode de mise en œuvre, on délivre le signal d’entrée dans un deuxième état, le tampon non inverseur étant alors apte, en présence du signal d’entrée dans son deuxième état, à passer dans une deuxième configuration dans laquelle le premier transistor autorise la délivrance sur la borne de sortie d’un signal ayant le deuxième état, et on génère un deuxième signal de contrôle si le signal délivré par la borne de sortie est dans le premier état.
- les figures 1 à 8 représentent des modes de mise en œuvre et de réalisation de l’invention.
La figure 1 est une vue en coupe d’un circuit intégré CI, dont les figures 2 et 3 sont des représentations schématiques d’un point de vu électrique, à deux niveaux de détail différents.
Le circuit intégré CI est réalisé dans et sur un substrat semiconducteur S d’un premier type de conductivité, par exemple ici une conductivité de type P.
Le substrat comporte par exemple une pluralité de caissons semi-conducteurs, dont certains au moins (non représentés) comprennent des composants, par exemple des transistors, pouvant former des cellules mémoires, des circuits de chiffrement, ou tout autre module électronique.
Afin de protéger les données mémorisées dans les cellules mémoires, le circuit intégré CI comprend plusieurs dispositifs de détection d’un amincissement du substrat par sa face arrière Fr, dont un seul dispositif DIS est représenté sur la figure 1 à des fins de simplification.
Le dispositif DIS comporte une borne d’entrée BE, configurée pour recevoir un signal d’entrée SE pouvant être dans un premier état, par exemple ici un état bas, ou dans un deuxième état, par exemple ici un état haut, et une borne de sortie BS, configurée pour délivrer un signal de sortie SS pouvant être dans le premier état ou dans le deuxième état.
Le dispositif DIS comporte ici un tampon inverseur TNI, dont l’entrée est couplée à la borne d’entrée BE, la sortie est couplée à la borne de sortie BS, et qui est alimenté entre une borne d’alimentation BV destinée à recevoir une tension d’alimentation Vdd, et une borne de référence BR configurée pour recevoir une tension de référence, par exemple ici la masse.
Le tampon non-inverseur TNI est couplé à des moyens de contrôle CTRL, configurés pour délivrer le signal d’entrée SE sur la borne d’entrée BE et pour lire le signal de sortie SS.
Dans une première configuration du tampon non-inverseur TNI, le dispositif DIS est configuré pour réaliser une détection d’un amincissement éventuel du substrat par sa face arrière Fr, la détection comprenant la vérification de la bonne transmission d’un état haut par le tampon non-inverseur TNI comme il sera vu ci-après.
Dans cette première configuration, les moyens de contrôle CTRL sont configurés pour générer un premier signal de contrôle si un amincissement est détecté, et le circuit intégré est configuré pour s’arrêter ou se réinitialiser à la réception de ce premier signal de contrôle.
Dans une deuxième configuration du tampon non inverseur TNI, le dispositif DIS est configuré pour vérifier que le signal de sortie SS délivré par la borne de sortie BS n’a pas été forcé à un état indiquant une absence d’amincissement du substrat S, la détection comprenant la vérification de la bonne transmission d’un état bas par le tampon non-inverseur TNI comme il sera vu ci-après.
En effet, il serait possible qu’un attaquant, préalablement au démarrage du dispositif DIS, force la sortie du dispositif afin que le dispositif DIS dans sa première configuration ne soit pas apte à détecter un amincissement du substrat S.
Dans cette deuxième configuration, les moyens de contrôle CTRL sont configurés pour générer un deuxième signal de contrôle si le signal délivré par la borne de sortie a été forcé, et le circuit intégré CI est configuré pour s’arrêter ou se réinitialiser à la réception de ce deuxième signal de contrôle.
Le tampon non inverseur TNI peut être dans une troisième configuration correspondant à une désactivation du dispositif DIS.
Le dispositif DIS est séparé du reste du circuit intégré CI par une tranchée isolante TR, par exemple ici une tranchée de type peu profonde (STI, « Shallow Trench Isolation » selon la dénomination anglo-saxonne bien connue de l’homme du métier) et du reste du substrat S par une couche semi-conductrice enterrée 1 d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée sous le dispositif DIS.
Cette couche enterrée 1 est communément désignée par l’homme du métier sous le terme « couche NISO », et est couplée à la borne d’alimentation BV.
Une architecture de circuit intégré comportant une telle couche enterrée est connue de l’homme du métier sous le terme « architecture triple caisson » (« triple well architecture », en langue anglaise)
Le dispositif DIS comporte un premier caisson semi-conducteur Cl, du premier type de conductivité, et un deuxième caisson semiconducteur C2, du deuxième type de conductivité, ici une conductivité de type N, réalisés de façon juxtaposée.
Le premier caisson Cl comporte un premier transistor MOS vertical TRI du deuxième type de conductivité, couplé entre la borne d’alimentation BV et la borne de sortie BS, et le deuxième caisson C2 comporte un deuxième transistor TR2 du premier type de conductivité, ici un transistor horizontal, couplé entre la borne de sortie BS et la borne de référence BR.
Les grilles des deux transistors TRI et TR2 sont couplées à la borne d’entrée BE, et les deux transistors ainsi connectés forment le tampon non inverseur TNI.
Le premier caisson Cl comporte une première électrode verticale isolée 2, réalisée dans le premier caisson semi-conducteur Cl, de façon à s’étendre depuis la face avant Fv du substrat jusqu’à la couche semi-conductrice enterrée 1.
La première électrode verticale isolée 2 comprend une tranchée comportant une paroi isolante 20, par exemple ici du dioxyde de silicium, et remplie d’un matériau conducteur 21, par exemple ici du polysilicium.
L’électrode verticale isolée 2 comporte ici la grille du premier transistor TRI.
Une première région semi-conductrice d’électrode du premier transistor TRI, ici la le drain Dl, est réalisée au niveau de la face avant du substrat S, et comporte une portion du premier caisson Cl, dopée du deuxième type de conductivité.
Le drain DI du premier transistor TRI est ici couplée à la borne de sortie BS.
La couche semi-conductrice enterrée 1 comporte une deuxième région semi-conductrice d’électrode du premier transistor TRI, ici la source St qui est donc couplée à la borne d’alimentation BV.
Le deuxième transistor TR2 comporte ici une région de grille G2, réalisée classiquement sur une fine couche d’oxyde de grille Ox, elle même réalisée au niveau de la face avant du deuxième caisson C2.
Le deuxième transistor TR2 comporte une première région semi-conductrice d’électrode, ici la source S2, et une deuxième région semi-conductrice d’électrode, ici le drain D2, réalisées de part et d’autre de la région de grille par des dopages localisés du deuxième caisson C2 au niveau de la face avant Fv.
La source S2 du deuxième transistor TR2 est ici couplée à la borne de référence BR, et le drain D2 est ici couplé à la borne de sortie BS.
Le premier transistor TRI est donc un transistor NMOS, et le deuxième transistor TR2 est donc un transistor PMOS.
Lorsque le signal d’entrée SE est dans un état haut, c’est à dire ici quand les grilles des deux transistors reçoivent un état haut, classiquement la tension d’alimentation, la tension grille-source du transistor NMOS est nulle, et la tension grille-source du transistor PMOS est positive et environ égale à la tension d’alimentation.
Ainsi, aucun des transistors TRI et TR2 n’a sa tension grillesource qui dépasse sa tension de seuil.
Cela étant, en raison de sa tension grille-source nulle, le premier transistor TRI NMOS laisse passer des courants de fuites entre sa source et son drain.
Ainsi, la borne de sortie est couplée à la borne d’alimentation par l’intermédiaire du premier transistor TRI NMOS, en particulier grâce aux courants de fuite du premier transistor TRI NMOS.
Le deuxième transistor TR2 PMOS, dont la grille est polarisée positivement, ne laisse passer aucun courant de fuite.
Lorsque le signal d’entrée SE est dans un état bas, c’est à dire ici quand les grilles des deux transistors TRI et TR2 reçoivent un état bas, classiquement la tension de référence, ici la masse, la tension grille-source du premier transistor TRI NMOS est négative, et la tension grille-source du deuxième transistor TR2 PMOS est nulle.
Ainsi, aucun des transistors TRI et TR2 n’a sa tension grillesource qui dépasse sa tension de seuil.
Cela étant, en raison de sa tension grille-source nulle, le deuxième transistor TR2 PMOS laisse passer des courants de fuites entre sa source et son drain.
Ainsi, la borne de sortie BS est couplée à la borne de référence BR par l’intermédiaire du deuxième transistor TR2 PMOS, en particulier grâce aux courants de fuite du deuxième transistor TR2 PMOS.
Le premier transistor TRI NMOS, dont la grille est polarisée négativement, ne laisse passer aucun courant de fuite.
Lors du fonctionnement du circuit intégré CI, par exemple au démarrage du circuit intégré CI ou à un instant quelconque après le démarrage du circuit intégré CI, le dispositif DIS réalise une détection d’un amincissement éventuelle du substrat par sa face arrière.
Durant le procédé de détection, le tampon non inverseur TNI peut par exemple être initialement placé dans la deuxième configuration, et le dispositif DIS vérifie alors que le signal de sortie SS au niveau de la borne de sortie BS n’a pas été forcé à un état logique indiquant un non amincissement du substrat S, par exemple un état haut, puis passer dans la première configuration, et le dispositif DIS vérifie que le substrat S n’a pas été aminci par sa face arrière Fr.
Cela étant, il serait tout à fait possible que le tampon non inverseur soit initialement dans la première configuration, puis passe dans la deuxième configuration si aucun amincissement n’a été détecté, afin de vérifier que la détection du non amincissement n’a pas été faussée.
Ci-après, il sera décrit un fonctionnement du dispositif initialement dans la deuxième configuration du tampon non inverseur, et qui passe ensuite dans la première configuration du tampon non inverseur.
Lorsque les moyens de contrôle CTRL délivrent le signal d’entrée SE dans son état bas à la borne d’entrée BE, le tampon non inverseur TNI est dans la deuxième configuration.
Ainsi, la tension grille-source du premier transistor TRI NMOS est négative et le premier transistor TRI ne laisse passer aucun courant de fuite, et la tension grille-source du deuxième transistor TR2 PMOS est nulle et le deuxième transistor TR2 PMOS laisse passer des courants de fuite. La borne de sortie BS est donc connectée à la borne de référence BR, et délivre donc le signal de sortie SS étant égal à la tension de référence, ici le signal de sortie ayant un état bas.
A la réception du signal de sortie SS dans un état bas, les moyens de contrôle CTRL font passer le tampon non inverseur dans sa deuxième configuration.
Si le signal de sortie SS est dans un état haut, cela signifie qu’un attaquant a forcé le signal de sortie SS à son état haut afin de fausser la détection d’un amincissement du substrat réalisé par le dispositif DIS ayant la première configuration du tampon non inverseur, afin qu’un amincissement ne soit pas détecté.
Ainsi, dans la deuxième configuration, si le signal de sortie est dans un état haut, c’est à dire ici non égal à la tension de référence, les moyens de contrôle CTRL délivrent le deuxième signal de contrôle et le circuit intégré CI se désactive ou se réinitialise.
Lorsque le tampon non inverseur TNI est dans sa première configuration, les moyens de contrôle CTRL délivrent le signal SE dans sont état haut à la borne d’entrée BE.
La tension grille-source du premier transistor TRI NMOS est donc nulle, et le premier transistor TRI NMOS laisse donc passer des courants de fuite, et la tension grille-source du deuxième transistor TR2 PMOS est positive, et le deuxième transistor TR2 PMOS ne laisse passer aucun courant de fuite. La borne de sortie BS est donc connectée à la borne d’alimentation BV, et délivre donc le signal de sortie égal à la tension d’alimentation VDD, ayant donc un état haut.
A la réception du signal de sortie SS dans sont état haut, les moyens de contrôle CTRL font passer le tampon non inverseur TNI dans la troisième configuration en ne délivrant plus le signal d’entrée SE, et ne lisent plus le signal de sortie SS.
Si, comme l’illustre la figure 4, le substrat S du circuit intégré CI a été aminci par sa face arrière Fr, classiquement au delà de la couche semi-conductrice enterrée 1, alors le couplage entre la borne d’alimentation BV et drain DI du premier transistor TRI est rompu, il n’y a donc plus de connexion entre la borne de sortie BS et la borne d’alimentation BV.
A titre indicatif, la cavité 4 résultant de l’amincissement s’étend sur une surface de vingt-cinq micromètres carrés, soit une surface supérieure à la surface de partie de la couche semi-conductrice 3 située sous le dispositif DIS, qui est ici d’environ neuf micromètres carrés.
Le signal de sortie SS n’est donc plus dans son état haut, et les moyens de contrôle CTRL délivrent alors le premier signal de contrôle et le circuit intégré CI se désactive ou se réinitialise.
Il est donc possible de détecter de manière fiable un amincissement éventuel du substrat, en vérifiant dans la première et dans la deuxième configuration que le signal de sortie SS est bien dans le même état que le signal d’entrée SE, c’est à dire en vérifiant le bon fonctionnement du tampon non inverseur TNI.
La figure 5 illustre un mode de réalisation dans lequel le deuxième transistor MOS TR2 est un transistor vertical.
Dans ce mode de réalisation, le deuxième caisson C2 comporte une deuxième électrode verticale isolée 3, réalisée dans le deuxième caisson semi-conducteur C2 de façon à s’étendre depuis la face avant Fv du substrat S jusqu’à une région 10 du substrat S située au delà de la couche semi-conductrice enterrée 1.
La deuxième électrode verticale isolée 3 comprend une tranchée comportant une paroi isolante 30, par exemple ici du dioxyde de silicium, et remplie d’un matériau conducteur 31, par exemple ici du polysilicium.
La deuxième électrode verticale isolée 3 comporte une deuxième région de contact d’électrode CT2, couplée à la borne d’entrée BE.
La deuxième électrode verticale isolée 3 comporte ici la grille du deuxième transistor TR2.
Une première région semi-conductrice d’électrode du deuxième transistor TR2, ici le drain D2, est réalisée au niveau de la face avant Fv du substrat S, et comporte une portion du deuxième caisson C2, dopée du deuxième type de conductivité.
Le drain D2 du deuxième transistor TR2 est ici couplé à la borne de sortie BS.
La région 10 du substrat S située sous la couche semiconductrice enterrée 1 est ici couplée à la borne de référence BR, et forme une deuxième région semi-conductrice d’électrode du deuxième transistor TR2, ici la source S2.
Dans ce mode de réalisation, les moyens de contrôle CTRL fonctionnent de la même manière que dans le mode de réalisation décrit précédemment en lien avec les figures 1 à 4.
Il convient cependant de noter que, comme l’illustre la figure 6, lorsque le substrat S est aminci par sa face arrière Fr, alors le couplage du drain DI du premier transistor TRI à la borne d’alimentation BV est rompu, mais aussi le couplage de la source S2 du deuxième transistor TR2 à la borne de référence BR.
Il serait en outre possible qu’un amincissement du substrat ne soit pas suffisamment profond pour rompre la connexion entre le drain DI du premier transistor TRI et la borne d’alimentation BV, mais simplement la connexion entre la source S2 du deuxième transistor TR2 et la borne de référence.
Dans ce cas, les moyens de contrôle CTRL généreraient le deuxième signal de contrôle, même si le signal de sortie SS n’a pas été forcé à un état haut.
En effet dans ce cas, lorsque le tampon non inverseur TNI est dans sa deuxième configuration, la borne de sortie BS est flottante et les moyens de contrôle CTRL réinitialisent ou coupent le circuit intégré CI, puisque les moyens de contrôle CTRL ne lisent pas le signal de sortie SS dans un état bas, c’est à dire égal à la tension de référence.
Il est connu de l’homme du métier que la largeur de grille d’un transistor vertical est moins longue que celle d’un transistor horizontal. Ainsi, l’utilisation de deux transistors verticaux permet avantageusement de réduire la surface du dispositif DIS.
La figure 6 illustre un circuit intégré CI comportant une pluralité de dispositif DIS, répartis de façon équilibrée sur toute la surface du circuit intégré CI.
Dans ce mode de réalisation, les dispositifs DIS sont couplés en série entre une borne d’entrée commune BEc et une borne de sortie commune BSc. Le circuit intégré CI est ainsi protégé de façon fiable contre les amincissements de son substrat sur toute sa surface.
Un circuit intégré CI tel que décrit précédemment en lien avec les figures 1 à 7 peut être incorporé dans tout type d’objet, notamment une carte à puce CP, comme illustré schématiquement sur la figure 8.

Claims (11)

  1. REVENDICATIONS
    1. Procédé de détection d’un amincissement éventuel d’un substrat semi-conducteur (S) d’un circuit intégré (CI) par sa face arrière (Fr), le circuit intégré (CI) étant réalisé au dessus d’une couche semi-conductrice enterrée (1) et comportant une borne d’alimentation (BV) configurée pour recevoir une tension d’alimentation (Vdd) et une borne de référence (BR) configurée pour recevoir une tension de référence, dans lequel
    - on réalise un tampon non-inverseur comportant une borne d’entrée (BE) et une borne de sortie (BS), un premier transistor MOS et un deuxième transistor MOS complémentaires couplés en série entre la borne d’alimentation (BV) et la borne de référence (BR), la couche semi-conductrice enterrée (1) comportant la borne d’alimentation (BV),
    - on génère un signal d’entrée (SE) dans un premier état,
    - le tampon non-inverseur (TNI) étant apte, en présence du signal d’entrée (SE) dans le premier état et en l’absence d’amincissement du substrat, à passer dans une première configuration dans laquelle le premier transistor (TRI) est configuré pour autoriser la délivrance sur la borne de sortie (BS) d’un signal ayant le premier état et dans lequel le deuxième transistor est bloqué, et
    - on génère un signal de contrôle correspondant à un amincissement du substrat si le signal délivré par la borne de sortie est dans un état différent du premier état.
  2. 2. Procédé selon la revendication 1, dans lequel on délivre le signal d’entrée (SE) dans un deuxième état, le tampon non inverseur (TNI) étant alors apte, en présence du signal d’entrée dans son deuxième état, passer dans une deuxième configuration dans laquelle le premier transistor (TR2) autorise la délivrance sur la borne de sortie d’un signal ayant le deuxième état, et on génère un deuxième signal de contrôle si le signal délivré par la borne de sortie (BS) est dans le premier état.
  3. 3. Circuit intégré comportant un substrat semi-conducteur (S), réalisé au dessus d’une couche semi-conductrice enterrée (1) et comportant une borne d’alimentation (BV) configurée pour recevoir une tension d’alimentation (Vdd) et une borne de référence (BR) configurée pour recevoir une tension de référence, et au moins un dispositif (DIS) de détection d’un amincissement éventuel du substrat (S) par sa face arrière (Fr) comportant
    - un tampon non-inverseur (TNI) comportant un premier transistor MOS et un deuxième transistor MOS complémentaires couplés en série entre la borne d’alimentation (BV) et la borne de référence (BR), une borne d’entrée (BE) et une borne de sortie (BS) comprenant l’électrode commune aux deux transistors, la couche semiconductrice enterrée (1) comportant la borne d’alimentation (BV),
    - des moyens de contrôle (CTRL) configurés pour générer un signal d’entrée (SE) dans un premier état,
    - le tampon non-inverseur (TNI) étant apte, en présence du signal d’entrée (SE) dans le premier état et en l’absence d’amincissement du substrat, à passer dans une première configuration dans laquelle le premier transistor (TRI) est configuré pour autoriser la délivrance d’un signal ayant le premier état sur la borne de sortie (BS) et dans laquelle le deuxième transistor est bloqué,
    - les moyens de contrôle (CTRL) étant en outre configurés pour générer un signal de contrôle correspondant à un amincissement du substrat si le signal sur la borne de sortie est dans un état différent du premier état.
  4. 4. Circuit intégré selon la revendication 3, dans lequel les moyens de contrôle (CTRL) sont configurés pour délivrer le signal d’entrée (SE) dans une deuxième état, le tampon non inverseur (TNI) étant alors apte, en présence du signal d’entrée dans son deuxième état, à passer dans une deuxième configuration dans laquelle le premier transistor (TR2) autorise la délivrance sur la borne de sortie d’un signal ayant le deuxième état, et pour générer un deuxième signal de contrôle si le signal délivré par la borne de sortie (BS) est dans le premier état.
  5. 5. Circuit intégré selon la revendication 3 ou 4, dans lequel le premier transistor MOS (TRI) comporte une première région semiconductrice d’électrode (SI) située au niveau d’une face avant (Fv) du substrat et couplé à la borne de sortie (BS), une région de grille verticale (2) isolée s’étendant entre la première région semiconductrice d’électrode (SI) et la couche semi-conductrice enterrée (1) incluant une deuxième région semi-conductrice d’électrode (Dl) du transistor vertical, et un deuxième transistor MOS couplé entre la borne de sortie (BS) et la borne de référence, les moyens de contrôle (CTRL) étant configurés pour rendre le premier transistor (TRI) bloqué et pour coupler la borne de sortie (BS) à la borne de référence via le deuxième transistor (TR2) dans la première configuration, et pour coupler la borne de sortie à la borne d’alimentation via le premier transistor (TRI) et pour rendre le deuxième transistor (TR2) bloqué dans la deuxième configuration.
  6. 6. Circuit selon la revendication 5, dans lequel le dispositif comprend un premier caisson semi-conducteur (Cl) d’un premier type de conductivité, un deuxième caisson semi-conducteur (C2) d’un deuxième type de conductivité, le premier transistor (TRI) étant du deuxième type de conductivité et réalisé dans le premier caisson (Cl), le deuxième transistor (TR2) étant du premier type de conductivité et réalisé dans le deuxième caisson (C2).
  7. 7. Circuit intégré selon la revendication 5 ou 6, dans lequel le deuxième transistor MOS (TR2) est un transistor horizontal dont une première région semi-conductrice d’électrode (D2) et une deuxième région semi-conductrice d’électrode (S2) sont réalisées au niveau de la face avant (Fv) du substrat.
  8. 8. Circuit intégré selon la revendication 5 ou 6, dans lequel le substrat (S) est couplé à la borne de référence (BR), le deuxième transistor MOS (TR2) étant un transistor vertical dont la grille comporte une deuxième électrode verticale isolée (3) s’étendant depuis la face avant (Fv) du substrat dans le deuxième caisson (C2) de façon à traverser la couche semi-conductrice enterrée (1), le substrat (S) 5 incluant une région semi-conductrice d’électrode (S2) du deuxième transistor MOS (TR2).
  9. 9. Circuit intégré comportant une pluralité de dispositifs de détection (DIS) selon l’une quelconque des revendications 3 à 8, couplés série entre une borne d’entrée commune (BEc) à tous les
  10. 10 dispositifs (DIS) et une borne de sortie commune (BSc) à tous les dispositifs (DIS).
    10. Système comprenant un circuit intégré selon l’une quelconque des revendications 3 à 9.
  11. 11. Système selon la revendication 10, le système étant une 15 carte à puce (CP).
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