FR3069954A1 - Procede de detection d'un amincissement du substrat d'un circuit integre par sa face arriere, et circuit integre associe - Google Patents
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Abstract
Circuit électronique intégré comportant un substrat semi-conducteur (1) comprenant un caisson semi-conducteur (2) isolé du reste du substrat (1) par au moins une région semi-conductrice (3) réalisée au moins en partie sous le caisson semi-conducteur (2), et comprenant un dispositif (DIS) de détection d'un amincissement du substrat (1) par sa face arrière comportant un transistor vertical (TR2), des moyens de polarisation du transistor vertical, et des moyens de comparaison (5) couplés au transistor vertical (TR2) et configurés pour générer un signal (RST) ayant une première valeur si la valeur du courant traversant le transistor vertical (TR2) est supérieure ou égale à une valeur seuil, et une deuxième valeur si la valeur du courant traversant le transistor vertical (TR2) est inférieure à la valeur seuil.
Description
Procédé de détection d’un amincissement du substrat d’un circuit intégré par sa face arrière, et circuit intégré associé.
Des modes de mise en œuvre et de réalisation de l’invention concernent les circuits intégrés, et plus particulièrement la détection d’un éventuel amincissement du substrat d’un circuit intégré depuis sa face arrière.
Les circuits intégrés, en particulier ceux équipés de mémoires contenant des informations sensibles, doivent être autant que possible protégés contre des attaques, en particulier destinées à découvrir des données mémorisées.
Une attaque possible peut être effectuée par la face arrière d’un circuit intégré, à l’aide d’un faisceau laser.
L’efficacité d’une telle attaque augmente lorsque le substrat du circuit intégré est aminci par l’attaquant depuis sa face arrière de façon à se rapprocher le plus possible des composants du circuit intégré, réalisés au niveau de sa face avant. L’amincissement de la face arrière du circuit intégré peut se faire par exemple, à l’aide d’un faisceau d’ion focalisé (FIB, Focus Ion Beam) et/ou à l’aide d’une étape de polissage/abrasion.
Il existe des moyens permettant de détecter un amincissement du substrat par sa face arrière. Cela étant ces moyens ont parfois un faible taux d’intégration, et peuvent parfois perturber le fonctionnement des composants situés à proximité.
Ces moyens existants peuvent par exemple mettre en œuvre une variation d’une résistance avec l’amincissement du substrat. Cela étant, ce type de solution peut être source d’erreurs, notamment pour les circuits intégrés dont la température peut varier, faisant varier la valeur de la résistance même en l’absence d’amincissement.
Selon un mode de réalisation, il est proposé un circuit intégré comportant des moyens pour détecter un amincissement du substrat par sa face arrière, présentant un fort taux d’intégration, avec un taux de déclenchement erroné très faible.
Selon un aspect, il est proposé un procédé de détection d’un éventuel amincissement d’un substrat semi-conducteur d’un circuit intégré depuis sa face arrière, le substrat comprenant un caisson semiconducteur isolé du reste du substrat par au moins une couche semiconductrice enterrée réalisée au moins en partie sous le caisson semiconducteur, le procédé comprenant une réalisation, dans le caisson semi-conducteur, d’un transistor MOS vertical comportant une première région semi-conductrice d’électrode située au niveau de la face avant du substrat, une région de grille verticale isolée s’étendant entre la première région semi-conductrice d’électrode et la couche semi-conductrice enterrée incluant une deuxième région semiconductrice d’électrode du transistor vertical, et une polarisation du transistor vertical correspondant à un état passant du transistor, une comparaison du courant délivré par l’une des régions semiconductrices d’électrode du transistor vertical avec une valeur seuil et une génération d’un signal de contrôle ayant une première valeur correspondant à une détection d’un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d’un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil.
Le caisson semi-conducteur peut comprendre au moins un premier transistor MOS comportant une région semi-conductrice d’électrode commune avec ladite première région semi-conductrice d’électrode du transistor vertical, le procédé comprenant en outre après une détection d’un non amincissement du substrat, une désactivation de la comparaison de la valeur dudit courant à ladite valeur seuil.
Selon un autre aspect, il est proposé un circuit électronique intégré comportant un substrat semi-conducteur d’un premier type de conductivité comprenant un caisson semi-conducteur isolé du reste du substrat par au moins une couche semi-conductrice enterrée d’un deuxième type de conductivité opposé au premier type de conductivité réalisée au moins en partie sous le caisson semi-conducteur
Le circuit électronique comporte un dispositif de détection d’un amincissement du substrat par sa face arrière comportant
- un transistor MOS vertical comportant une première région semi-conductrice d’électrode située au niveau de la face avant du substrat, une région de grille verticale isolée s’étendant entre la première région semiconductrice d’électrode et la couche semi-conductrice enterrée incluant une deuxième région semi-conductrice d’électrode du transistor vertical,
- des moyens de polarisation du transistor vertical configurés pour, dans une première configuration, appliquer des polarisations sur le transistor vertical correspondant à un état passant de ce transistor, et
- des moyens de comparaison couplés à l’une desdites régions semi-conductrice d’électrode du transistor vertical et configurés pour comparer le courant délivré par ladite région semi-conductrice d’électrode du transistor vertical avec une valeur seuil et pour générer un signal de contrôle ayant une première valeur correspondant à une détection d’un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d’un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil.
En d’autres termes, le circuit intégré comporte un transistor vertical qui s’étend dans le caisson, et au travers duquel un courant peut circuler. Un amincissement de la face arrière du substrat endommage le transistor vertical, empêchant ainsi le courant de circuler au travers du transistor.
Il est donc ainsi possible de détecter de manière fiable, en réduisant l’encombrement surfacique du dispositif de détection, si un amincissement du substrat a eu lieu.
Selon un mode de réalisation, les moyens de comparaison sont couplés électriquement à la première région semi-conductrice d’électrode du transistor vertical, et sont configurés pour comparer le courant délivré par ladite première région semi-conductrice d’électrode du transistor vertical avec ladite valeur seuil.
Selon un autre mode de réalisation possible, les moyens de comparaison sont couplés électriquement à la deuxième région semiconductrice d’électrode du transistor vertical, et sont configurés pour comparer le courant délivré par ladite deuxième région semiconductrice d’électrode du transistor vertical avec ladite valeur seuil.
Le caisson semi-conducteur peut comprendre au moins un premier transistor MOS comportant une région semi-conductrice d’électrode commune avec ladite première région semi-conductrice d’électrode du transistor vertical, le dispositif pouvant être dans la première configuration dans laquelle les moyens de comparaison sont activés ou dans une deuxième configuration dans laquelle les moyens de comparaison sont désactivés, et le circuit intégré comprend en outre des moyens de commande configurés pour faire passer le dispositif de sa première configuration à sa deuxième configuration après une détection d’un non amincissement du substrat.
Ainsi le transistor vertical peut avoir avantageusement deux fonctions, à savoir une fonction de détection d’amincissement et une fonction classique de transistor vertical.
Ladite région semi-conductrice d’électrode commune peut être dépourvue de prise de contact et les moyens de polarisation peuvent alors être configurés pour, dans la première configuration, appliquer des polarisations sur le transistor vertical correspondant à un état passant de ce transistor.
Ainsi, puisque le premier transistor et le transistor vertical sont montés en série, il est possible de s’affranchir de la réalisation de prise de contact sur la région semi-conductrice d’électrode commune, ce qui permet avantageusement un gain de surface et une simplification de la conception du circuit intégré.
Selon un mode de réalisation, le circuit intégré comporte une électrode verticale isolée s’étendant depuis la face avant du substrat jusqu’à la couche semi-conductrice enterrée et comportant la région de grille du transistor vertical.
Ainsi, le dispositif peut être réalisé par le simple ajout dans le caisson d’une électrode verticale isolée et d’une couche semiconductrice enterrée; il présente donc un très bon taux d’intégration, et des perturbations réduites sur les autres composants.
Selon un mode de réalisation, le caisson est entouré d’une tranchée d’isolation, et l’électrode verticale isolée s’étend en partie au travers de la tranchée d’isolation.
La gravure étant plus rapide au travers d’une tranchée d’isolation, cela permet avantageusement de réaliser une électrode plus profonde, à temps de gravure égal.
Selon un autre mode de réalisation, l’électrode verticale isolée s’étend uniquement dans le caisson semi-conducteur, et comprend en outre une portion semi-conductrice du même type de conductivité que la couche semi-conductrice enterrée s’étendant depuis l’électrode verticale isolée jusqu’à la couche semi-conductrice enterrée.
La portion semi-conductrice forme ainsi un prolongement de la couche semi-conductrice enterrée jusqu’à l’électrode verticale isolée, et permet donc la réalisation du transistor vertical malgré une électrode qui ne s’étend pas jusqu’à la couche semi-conductrice enterrée.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 5 illustrent des modes de mise en œuvre et de réalisation de l’invention.
La figure 1 illustre une vue de dessus d’une portion d’un circuit intégré CI, dont la figure 2 est une vue en coupe selon la ligne de coupe II-II de la figure 1.
Le circuit intégré CI comporte un substrat semi conducteur 1 comportant une face avant Fv et une face arrière Fr et un dispositif DIS de détection d’un amincissement du substrat 1 par sa face arrière.
Le substrat semi-conducteur 1 comporte ici un premier caisson semi-conducteur 2 ayant un premier type de conductivité, ici une conductivité de type P, et isolé électriquement du reste du substrat.
Une tranchée d’isolation peu profonde 6 (STI : « Shallow Trench Isolation » selon un acronyme anglo-saxon communément utilisé par l’homme du métier), par exemple une tranchée comportant de l’oxyde de silicium, est réalisée autour du premier caisson semiconducteur 2, et une couche semi-conductrice enterrée 3 comprenant un matériau semi-conducteur ayant un deuxième type de conductivité opposé au premier type de conductivité, ici du silicium ayant une conductivité de type N, est réalisée sous le premier caisson semiconducteur 2. Cette couche enterrée 3 est communément désignée par l’homme du métier sous le terme « couche NISO ».
La tranchée d’isolation peu profonde 6 et la couche semiconductrice enterrée 3 contribuent à l’isolation du caisson 2 du reste du substrat.
Un deuxième caisson semi-conducteur 30, du même type de conductivité que celui de la couche enterrée 3, ici une conductivité de type N, est réalisé à côté du caisson semi-conducteur 2, et est séparé du premier caisson semi-conducteur 2 par la tranchée d’isolation 6.
Ce deuxième caisson semi-conducteur 30, dont la partie supérieure est ici siliciurée, permet la réalisation d’une région de contact Z3 réalisée sur la face avant Fv du substrat. La prise de contact Z3 est couplée à des moyens de polarisation MPL, de structure classique, configurés pour polariser la couche semi-conductrice 3. Lors du fonctionnement normal du circuit intégré CI, la région de contact Z3 est typiquement polarisée à une tension d’alimentation du circuit.
Un premier transistor NMOS TRI est réalisé dans et sur le premier caisson 2. Le premier transistor TRI est par exemple ici un transistor faisant partie d’une zone mémoire du circuit intégré CI, et participe à la mémorisation de données sécurisées.
Le premier transistor TRI comporte classiquement une région de grille G, ou ligne de grille, comportant par exemple du polysilicium et qui est réalisée sur une fine couche isolante, par exemple une couche d’oxyde de silicium.
Le premier transistor TRI comporte une première région semiconductrice d’électrode D comportant une première portion du premier caisson 2 dopée du type de conductivité opposée à celui du caisson 2, ici de type N, formant ici le drain du premier transistor TRI, et une deuxième région semi-conductrice d’électrode S comportant une deuxième portion du premier caisson 2 dopée du type de conductivité opposée à celui du caisson 2, ici de type N, formant ici la source du premier transistor TRI, réalisées de part et d’autre de la région de grille G.
La polarisation de la grille est ici obtenue par deux prises de contact Zg placées sur la partie supérieure siliciurée de la ligne de grille G.
Une pluralité de prises de contact de drain Zd sur la partie supérieure siliciurée de la première région semi-conductrice d’électrode D, et une pluralité de prise de contact de source Zs sur la partie supérieure siliciurée de la deuxième région semi-conductrice d'électrode S, sont au même titre que les prises de contact Zg, couplées aux moyens de polarisation et permettent classiquement de polariser indépendamment les régions de grille, de source, et de drain dans le cadre du fonctionnement classique du premier transistor TRI.
Plusieurs régions de grille fictive Gf sont ici réalisées sur la face avant Fv du substrat, de part et d’autre de la région de grille G du premier transistor TRI. Ces grilles fictives Gf sont utilisées pour uniformiser certaines couches de matériau lors des étapes de dépôt, de photolithographie, et de gravure, durant le procédé de fabrication du circuit intégré CI, et n’ont ici aucun rôle électrique.
Afin de vérifier si un attaquant n’a pas aminci le substrat par sa face arrière, par exemple dans le but de récupérer, lors du fonctionnement du circuit intégré CI, des données sécurisées telles que par exemple des clés de chiffrement, le circuit intégré CI comporte un dispositif de détection DIS de l’amincissement du substrat 1 par sa face arrière Fr.
Le dispositif de détection DIS est par exemple configuré dans une première configuration dans laquelle il est activé lors de l’initialisation du circuit intégré CI. Si durant la période d’activation du dispositif DIS aucun amincissement n’est détecté, le dispositif DIS est placé dans une deuxième configuration dans laquelle il est désactivé et le circuit intégré démarre selon son fonctionnement normal.
Le dispositif DIS peut également passer de la deuxième configuration à la première configuration pendant le fonctionnement normal du circuit intégré CI, par exemple pendant une période durant laquelle le premier transistor TRI n’est pas utilisé pour la réalisation des opérations du circuit intégré CI, puis repasser de la première configuration à la deuxième configuration si aucun amincissement n’est détecté.
Des moyens de commande MCM, par exemple un circuit logique, permettent de placer le dispositif DIS dans sa première configuration ou dans sa deuxième configuration.
Si un amincissement du substrat est détecté, un signal de contrôle RST est généré à destination d’une unité de contrôle (non représentée) du circuit intégré CI, et par exemple les données sécurisées mémorisées dans le circuit intégré CI sont effacées et le circuit intégré CI se réinitialise.
Le dispositif DIS comporte une électrode verticale isolée 4, réalisée dans le caisson semi-conducteur 2, de façon à s’étendre depuis la face avant Fv jusque la couche semi-conductrice 3.
L’électrode verticale 4 comprend une tranchée comportant une paroi isolante 40, par exemple ici du dioxyde de silicium, et remplie d’un matériau conducteur 41, par exemple ici du polysilicium.
L’électrode verticale 4 comporte une région de contact d’électrode CT, couplée aux moyens de polarisation et permettant de polariser l’électrode verticale 4.
Dans cet exemple, l’électrode verticale isolée 4 est réalisée partiellement au travers de la tranchée d’isolation 6, et partiellement au travers du substrat semi-conducteur 2.
Réaliser l’électrode verticale au travers de la tranchée d’isolation 6 permet avantageusement de réaliser une tranchée plus profonde, et donc une électrode plus longue. En effet, la gravure de l’oxyde de silicium de la tranchée d’isolation 6 est plus rapide que la gravure du silicium du caisson. Ainsi, pour un temps de gravure égal, une gravure sera plus profonde si elle est effectuée au travers d’une tranchée d’isolation.
Le dispositif DIS de protection comporte un transistor vertical
TR2.
L’électrode verticale isolée 4 comprend ici la grille du transistor TR2, la deuxième électrode du premier transistor TRI forme la région de drain du transistor vertical TR2, et la région semiconductrice 3 comprend la région de source du transistor TR2.
Le dispositif DIS comporte également un comparateur 5, dont une première entrée El est électriquement couplée à la couche semiconductrice 3, et dont une deuxième entrée E2 est configurée pour recevoir un courant de référence Iref, par exemple un courant d’une intensité de deux nano ampères.
Le comparateur 5 comporte une sortie configurée pour délivrer le signal de contrôle RST ayant une première valeur, par exemple une valeur nulle, si un courant arrivant sur la première entrée El a une valeur supérieure ou égale à la valeur du courant de référence Iref arrivant sur sa deuxième entrée E2, et pour délivrer le signal de contrôle RST ayant une deuxième valeur, par exemple une valeur non nulle, si le courant arrivant sur la première entrée El a une valeur inférieure au courant de référence Iref arrivant sur la deuxième entrée E2.
Lorsque le comparateur 5 est désactivé (deuxième configuration du dispositif DIS), la couche semi-conductrice 3 est reliée à la masse, laissée flottante ou polarisée à une tension quelconque, et l’électrode verticale isolée 4 est par exemple mais non limitativement reliée à la masse.
Lors du fonctionnement du dispositif de protection DIS (première configuration du dispositif DIS), les moyens de polarisation
MPL sont adaptés pour appliquer des polarisations sur le transistor vertical TR2 correspondant à un état passant de ce transistor.
Ici, les moyens de polarisation MPL sont adaptés pour coupler à la masse la deuxième électrode S du premier transistor, qui forme ici la région de drain ou de source du transistor vertical TR2, et pour polariser la couche semi-conductrice 3 à une première valeur, par exemple 1,2 volts.
L’électrode verticale isolée 4 est quant à elle polarisée à une deuxième valeur, par exemple 3,5 volts, et la deuxième entrée E2 du comparateur 5 reçoit le courant de référence Iref.
Ainsi, le transistor vertical TR2 est polarisé par les moyens de polarisation MPL de façon à ce que sa tension grille-source soit supérieure à sa tension de seuil, et un courant de détection Id circule dans le caisson semi-conducteur 2 entre la deuxième électrode S et la couche semi-conductrice 3. Par exemple ici, le courant de détection Id a une valeur de dix micro-ampères.
Le comparateur 5, dont la première entrée reçoit le courant de détection Id, délivre alors le signal de contrôle RST ayant par exemple une valeur basse.
A la réception du signal de contrôle RST ayant par exemple une valeur basse, les moyens de commande MCM désactivent le dispositif DIS et le circuit intégré démarre son fonctionnement normal.
Il serait également possible d’envisager un dispositif dépourvu de contacts sur la deuxième région semi-conductrice d’électrode S du premier transistor TRI, et, lors du fonctionnement du dispositif DIS, de coupler la première région semi-conductrice d’électrode D du premier transistor TRI à la masse, et la couche semi-conductrice enterrée 3, la grille G du premier transistor TRI et l’électrode verticale isolée 4 à la première valeur.
Ainsi, le courant de détection Id circulerait au travers du premier transistor TRI et du transistor vertical TR2.
Il serait possible que les moyens de polarisation MPL soient adaptés pour polariser à la première valeur la deuxième électrode S du premier transistor, qui formerait alors la région de source du transistor vertical TR2, et pour coupler à la masse la couche semi-conductrice 3, qui formerait alors la région de drain du transistor vertical TR2.
Par ailleurs, il convient de noter ici que les valeurs de tension et de courant sont données à titre indicatif, et que le fonctionnement du dispositif de détection n’est pas limité à ces valeurs.
Et, comme l’illustre la figure 3, il serait également possible que la première entrée El du comparateur 5 soit couplée à la première région semi-conductrice d’électrode D du transistor vertical TR2. Cela étant, dans un souci de simplification, la suite de la description sera faite en lien avec le mode de réalisation décrit précédemment en lien avec les figures 1 et 2.
Les opérations de récupération de données sécurisées nécessitent, afin d’être efficaces, que le substrat soit le plus mince possible, afin de pouvoir approcher les dispositifs de récupération de données au plus près des composants. Ainsi, l’amincissement du substrat 1, par exemple par un faisceau d’ions focalisés, peut s’étendre jusque dans le caisson 2, au delà de la couche semi-conductrice 3.
La figure 4 illustre le circuit intégré CI, dans lequel le substrat a été partiellement aminci. A la suite de cet amincissement, le substrat 2 comporte une cavité 7 s’étendant depuis la face arrière Fr du substrat, jusqu’au caisson semi-conducteur 2.
La cavité 7 passe donc au travers de la couche semiconductrice 3, et le couplage entre la couche semi-conductrice 3 et la première entrée El du comparateur 5 n’est plus assurée.
A titre indicatif, la cavité s’étend sur une surface de vingt-cinq micromètres carrés environ, soit une surface supérieure à la surface de la couche semi-conductrice 3 située à l’intérieur de la tranchée d’isolation 6, qui est ici d’environ neuf micromètres carrés.
Ainsi, même en polarisant la deuxième électrode S, l’électrode verticale isolée 4, et la couche semi-conductrice 3 de façon à ce que la tension grille-source du transistor vertical TR2 soit supérieure à sa tension de seuil, le courant arrivant sur la première entrée El du comparateur 5 est très faible, et la valeur du signal de contrôle RST généré par le comparateur 5 est par exemple haute.
A la réception du signal de contrôle RST ayant la valeur par exemple haute, l’unité de contrôle du circuit intégré peut par exemple effacer les données sécurisées, et réinitialiser ou éteindre le circuit intégré CI.
Ainsi, le circuit intégré CI est protégé contre les attaques comportant un amincissement du substrat.
De plus, les faibles dimensions de l’électrode verticale isolée 4 permettent avantageusement un très bon taux d’intégration du dispositif de détection.
Par ailleurs, les inventeurs ont observé que la variation de la tension de seuil du premier transistor TRI par rapport à sa tension de seuil en l’absence de l’électrode verticale est inférieure à trois pourcents.
Bien qu’il ait été décrit ici un circuit intégré CI dans lequel l’électrode verticale isolée 4 s’étend au travers de la tranchée d’isolation 6, il serait tout à fait possible, comme l’illustre la figure 5, de réaliser une électrode verticale isolée 4 qui s’étend uniquement dans le caisson semi-conducteur 2, par exemple entre la deuxième électrode S et la tranchée d’isolation 6.
Dans ce cas, la gravure de la tranchée dans laquelle est réalisée l’électrode verticale 4 est plus lente, et donc s’étend moins profondément dans le substrat. Afin de réaliser le contact entre l’électrode verticale 4 et la couche semi-conductrice 3, il est possible, préalablement à la réalisation de la paroi isolante 40, de réaliser une implantation du même type de conductivité que celle de la couche semi-conductrice 3, ici de type N, dans la portion 8 du caisson située entre l’électrode verticale 4 et la couche semi-conductrice 3.
On forme ainsi une extension de la région verticale permettant un contact électrique entre la couche semi-conductrice 3 et l’électrode verticale 4.
Bien qu’il ait été décrit en lien avec les figure 1 à 5 un dispositif de détection comportant un transistor vertical TR2 dont le drain comprend la source du premier transistor TRI, il serait tout à fait possible d’envisager un dispositif DIS dans lequel l’électrode verticale 4 est située de l’autre côté de la grille G, et dans lequel le drain ou la source du transistor vertical comprend le drain ou la source du premier transistor TRI.
Et bien qu’il ait été décrit un caisson 2 comportant seulement 5 le premier transistor TRI, il est possible de réaliser un dispositif de protection réalisé dans un caisson sur lequel sont réalisés plusieurs transistors.
Il est également possible de réaliser un dispositif de protection commun à plusieurs caissons semi-conducteurs de même conductivité.
Claims (10)
- REVENDICATIONS1. Procédé de détection d’un amincissement éventuel d’un substrat semi-conducteur (1) d’un circuit intégré (CI) depuis sa face arrière, le substrat (1) comprenant un caisson semi-conducteur (2) isolé du reste du substrat (1) par au moins une couche semiconductrice enterrée (3) réalisée au moins en partie sous le caisson semi-conducteur (2), le procédé comprenant une réalisation dans le caisson semi-conducteur (2) d’un transistor MOS vertical (TR2) comportant une première région semi-conductrice d’électrode (D) située au niveau d’une face avant (Fv) du substrat, une région de grille verticale (4) isolée s’étendant entre la première région semiconductrice d’électrode (D) et la couche semi-conductrice enterrée (3) incluant une deuxième région semi-conductrice d’électrode du transistor vertical, et une polarisation du transistor vertical (TR2) correspondant à un état passant du transistor (TR2), une comparaison du courant délivré par l’une des régions semi-conductrices d’électrode du transistor vertical (TR2) avec une valeur seuil et une génération d’un signal de contrôle (RST) ayant une première valeur correspondant à une détection d’un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d’un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil.
- 2. Procédé selon la revendication 1, dans lequel le caisson semi-conducteur (2) comprend au moins un premier transistor MOS (TRI) comportant une région semi-conductrice d’électrode commune avec ladite première région semi-conductrice d’électrode (D) du transistor vertical (TR2), le procédé comprenant en outre après une détection d’un non amincissement du substrat, une désactivation de la comparaison de la valeur dudit courant à ladite valeur seuil.
- 3. Circuit électronique intégré comportant un substrat semiconducteur (1) comprenant un caisson semi-conducteur (2) d’un premier type de conductivité isolé du reste du substrat (1) par au moins une couche semi-conductrice enterrée (3) d’un deuxième type de conductivité opposé au premier type de conductivité, réalisée au moins en partie sous le caisson semi-conducteur (2), et comprenant un dispositif (DIS) de détection d’un amincissement du substrat (1) par sa face arrière, le dispositif comportant- un transistor MOS vertical (TR2) comportant une première région semi-conductrice d’électrode (D) située au niveau d’une face avant (Fv) du substrat, une région de grille verticale isolée (4) s’étendant entre la première région semi-conductrice d’électrode (D) et la couche semi-conductrice enterrée (3) incluant une deuxième région semi-conductrice d’électrode du transistor vertical (TR2),- des moyens de polarisation configurés pour, dans une première configuration, appliquer des polarisations sur le transistor vertical (TR2) correspondant à un état passant de ce transistor, et- des moyens de comparaison (5) couplés à l’une desdites régions semi-conductrice d’électrode (D, 3) du transistor vertical (TR2) et configurés pour comparer le courant délivré par ladite région (D,3) semi-conductrice d’électrode (D, 3) du transistor vertical (TR2) avec une valeur seuil et pour générer un signal de contrôle (RST) ayant une première valeur correspondant à une détection d’un non amincissement du substrat si la valeur dudit courant est supérieure à la valeur seuil, et ayant une deuxième valeur correspondant à une détection d’un amincissement du substrat si la valeur du courant est inférieure à la valeur seuil.
- 4. Circuit intégré selon la revendication 3, dans lequel les moyens de comparaison sont couplés électriquement à la première région semi-conductrice d’électrode (D) du transistor vertical (TR2), et sont configurés pour comparer le courant délivré par ladite première région semi-conductrice d’électrode (D) du transistor vertical (TR2) avec ladite valeur seuil.
- 5. Circuit intégré selon la revendication 3, dans lequel les moyens de comparaison sont couplés électriquement à la deuxième région semi-conductrice d’électrode (3) du transistor vertical (TR2), et sont configurés pour comparer le courant délivré par ladite deuxième région semi-conductrice d’électrode (3) du transistor vertical (TR2) avec ladite valeur seuil.
- 6. Circuit intégré selon l’une quelconque des revendications 3 à 5, dans lequel le caisson semi-conducteur (2) comprend au moins un premier transistor MOS (TRI) comportant une région semi-conductrice d’électrode commune avec ladite première région semi-conductrice d’électrode (D) du transistor vertical (TR2), le dispositif (DIS) pouvant être dans la première configuration dans laquelle les moyens de comparaison (5) sont activés ou dans une deuxième configuration dans laquelle les moyens de comparaison (5) sont désactivés, et le circuit intégré comprend en outre des moyens de commande (MCM) configurés pour faire passer le dispositif (DIS) de sa première configuration à sa deuxième configuration après une détection d’un non amincissement du substrat.
- 7. Circuit intégré selon la revendication 6 prise en combinaison avec la revendication 5, dans lequel ladite région semiconductrice d’électrode commune (D) est dépourvue de prise de contact, et les moyens de polarisation sont configurés pour, dans la première configuration, appliquer des polarisations sur le premier transistor vertical (TRI) correspondant à un état passant de ce transistor.
- 8. Circuit intégré selon l’une des revendications 3 à 7, comportant une électrode verticale isolée (4) s’étendant depuis la face avant du caisson jusqu’à la couche semi-conductrice enterrée (3) et comportant la région de grille du transistor vertical (TR2).
- 9. Circuit intégré selon la revendication 8, dans lequel le caisson est entouré d’une tranchée d’isolation (4), et l’électrode verticale isolée (4) s’étend en partie au travers de la tranchée d’isolation.
- 10. Circuit intégré selon la revendication 8, dans lequel l’électrode verticale isolée (4) s’étend uniquement dans le caisson semi-conducteur, et comprend en outre une portion semi-conductrice (8) du même type de conductivité que la couche semi-conductrice enterrée (3) s’étendant depuis la tranchée d’isolation (4) jusqu’à la couche semi-conductrice enterrée (3).
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Cited By (1)
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|---|---|---|---|---|
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100283456A1 (en) * | 2007-10-18 | 2010-11-11 | Nxp B.V. | Magnetic detection of back-side layer |
| US20120320480A1 (en) * | 2011-06-17 | 2012-12-20 | Stmicroelectronics (Rousset) Sas | Device for protecting an integrated circuit chip against attacks |
| US20140138686A1 (en) * | 2012-11-21 | 2014-05-22 | St Microelectronics (Rousset) Sas | Protection of an integrated circuit against attacks |
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Family Cites Families (8)
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|---|---|---|---|---|
| JP4545548B2 (ja) * | 2004-10-21 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及び半導体装置 |
| GB201014843D0 (en) * | 2010-09-08 | 2010-10-20 | Univ Edinburgh | Single photon avalanche diode for CMOS circuits |
| US9070683B2 (en) * | 2013-06-20 | 2015-06-30 | Freescale Semiconductor, Inc. | Die fracture detection and humidity protection with double guard ring arrangement |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100283456A1 (en) * | 2007-10-18 | 2010-11-11 | Nxp B.V. | Magnetic detection of back-side layer |
| US20120320480A1 (en) * | 2011-06-17 | 2012-12-20 | Stmicroelectronics (Rousset) Sas | Device for protecting an integrated circuit chip against attacks |
| US20140138686A1 (en) * | 2012-11-21 | 2014-05-22 | St Microelectronics (Rousset) Sas | Protection of an integrated circuit against attacks |
| CN205828352U (zh) * | 2016-02-22 | 2016-12-21 | 意法半导体(鲁塞)公司 | 集成电路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3115631A1 (fr) * | 2020-10-23 | 2022-04-29 | Stmicroelectronics (Crolles 2) Sas | Composant semiconducteur de circuit intégré |
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