FR2953643A1 - Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante - Google Patents

Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante Download PDF

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Abstract

L'invention concerne selon un premier aspect une cellule mémoire Flash (1, 10) composée d'un transistor FET à grille flottante (10, 20) sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base (5) par une couche isolante (BOX), le transistor disposant dans la couche mince d'un canal (4), caractérisée en ce qu'elle comporte deux grilles de contrôle, une grille de contrôle avant (12, 22) étant disposée au-dessus de la grille flottante (10, 20) et séparée de celle-ci par un diélectrique inter-grilles (13, 23) et une grille de contrôle arrière (6, 34-37) étant disposée dans le substrat de base (5) et séparée du canal (4) par la couche isolante (BOX), les deux grilles de contrôle (10, 20 ; 6, 34-37) étant destinées à être utilisées conjointement pour réaliser une opération de programmation de la cellule. L'invention s'étend également à une matrice mémoire comprenant une pluralité de cellules mémoires selon le premier aspect de l'invention ainsi qu'à un procédé de fabrication d'une telle cellule mémoire.

Description

DOMAINE DE L'INVENTION Le domaine de l'invention est celui des dispositifs semi-conducteurs, et plus particulièrement celui des dispositifs mémoire comprenant une pluralité de cellules mémoires.
L'invention concerne plus particulièrement une cellule mémoire de type Flash sur substrat semi-conducteur sur isolant (substrat SeOI selon la terminologie anglo-saxonne « Semiconductor On Insulator »), formée par un transistor à effet de champ FET (Field Effect Transistor) disposant d'une grille flottante. L'invention concerne également une matrice mémoire constituée d'une pluralité de cellules mémoires de ce type, ainsi qu'un procédé de commande d'une telle cellule mémoire Flash. ARRIERE PLAN DE L'INVENTION La structure d'une cellule Flash est globalement similaire à celle d'un transistor MOSFET conventionnel, à l'exception de ce que le transistor Flash dispose de deux grilles à la place d'une seule. Une grille supérieure correspond à la grille de contrôle du transistor (comme c'est le cas pour les autres transistors MOS), tandis qu'une autre grille, la grille flottante, est agencée entre la grille de contrôle et le canal du transistor. Une couche diélectrique inter-grilles est disposée entre la grille de contrôle et la grille flottante, tandis qu'une couche diélectrique de grille est disposée entre la grille flottante et le canal. Dans la mesure où la grille flottante est totalement isolée de part ces couches diélectriques, des charges peuvent y être stockées de manière particulièrement durable. On prend ci-après l'exemple d'une cellule Flash de type NOR constituée d'un transistor NMOS. Une telle cellule est équivalente dans son état inactif à un « 1 » logique parce qu'un courant circule à travers le canal en appliquant une tension appropriée sur la grille de contrôle. Une telle cellule peut être programmée (pour l'établir à l'état logique « 0 ») par la procédure suivante mettant en oeuvre un phénomène d'injection d'électrons chauds.
Une tension très élevée est appliquée à la grille de contrôle et au drain. Le canal est passant de sorte que des électrons circulent de la source vers le drain. Le courant source-drain est alors suffisamment important pour que des électrons de haute énergie (électrons chauds résultant de la collision des charges avec le réseau cristallin du canal) rejoignent la grille flottante en passant à travers la couche diélectrique de grille. Ces électrons chauds sont alors piégés dans la grille flottante, ce qui modifie la tension de seuil du transistor. Ce mécanisme décroit la tension dans la grille flottante, et augmente la tension de seuil apparente du transistor (de telle sorte qu'une tension plus élevée doit être appliquée sur la grille de contrôle pour que le transistor puisse être passant û état ON). Mais dans les conditions de lecture normales, le couplage des deux grilles est insuffisant pour rendre le transistor passant. Le courant de lecture d'une cellule programmée est ainsi « 0 ».
La cellule peut être effacée (remise à l'état logique « 1 ») en appliquant une tension basse à la grille de contrôle de sorte que le transistor n'est pas passant (état OFF), peu importe s'il contenait un « 0 » ou un « 1 » (c'est-à-dire s'il était programmé ou non). Une tension très importante est appliquée sur le drain pour qu'une tension importante, de polarité opposée à celle mise en oeuvre lors de la programmation, soit ainsi appliquée entre la grille de contrôle et la source. Le champ électrique entre les deux grilles augmente jusqu'à ce que des électrons puissent s'échapper de la grille flottante à travers la couche diélectrique de grille par effet tunnel. Lors de cette opération d'effacement, la tension de la grille flottante diminue et la tension de seuil apparente du transistor diminue. Afin de lire la cellule, une tension nominale de lecture VDD est appliquée sur la grille de contrôle. En fonction du statut de la cellule (programmée ou effacée), le transistor est soit passant (état ON s'il est effacé) soit bloqué (état OFF s'il est programmé) Une tension positive est également appliquée au drain (n'importe quelle valeur en dessous de VDD pour éviter des perturbations tout en obtenant suffisamment de signal de lecture). Le drain va alors se décharger si le transistor est ON. Un amplificateur d'analyse peut alors lire soit le courant soit la chute de tension. De telles cellules Flash présentent l'inconvénient de ce qu'une très forte tension doit être appliquée à la grille de contrôle lors des opérations de programmation pour générer les électrons chauds susceptibles de rejoindre la grille flottante à travers la couche diélectrique de grille. Or de telles tensions de programmation élevées ne sont pas désirables dans la mesure où elles complexifient la conception des circuits périphériques (une circuiterie dédiée mettant en oeuvre des pompes de charge est en particulier nécessaire pour générer ces tensions élevées), sont susceptibles d'endommager la cellule et même de perturber le fonctionnement de cellules mémoires avoisinantes. BREVE DESCRIPTION DE L'INVENTION L'invention a pour objectif d'apporter une réponse à ces problèmes de complexité de conception des circuits périphériques et de fiabilité de la cellule et du circuit en général. A cet effet, l'invention propose selon un premier aspect, une cellule mémoire Flash composée d'un transistor FET à grille flottante sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base par une couche isolante, le transistor disposant dans la couche mince d'un canal, caractérisée en ce qu'elle comporte deux grilles de contrôle, une grille de contrôle avant étant disposée au-dessus de la grille flottante et séparée de celle-ci par un diélectrique inter-grilles et une grille de contrôle arrière étant disposée dans le substrat de base et séparée du canal par la couche isolante, les deux grilles de contrôle étant destinées à être utilisées conjointement pour réaliser une opération de programmation de la cellule. Certains aspects préférés, mais non limitatifs, de cette cellule mémoire sont les suivants : ù la grille de contrôle arrière s'étend sous toute la largeur de la cellule ; 4
ù la grille de contrôle arrière est localisée de manière à ne s'étendre qu'en regard de la grille flottante ; ù la polarité de la grille de contrôle arrière est du même type que celle du canal du transistor ; s ù la grille de contrôle arrière est isolée dans le substrat de base par un caisson de polarisation opposée ; ù la cellule comprend en outre des régions d'isolation s'étendant en profondeur dans le substrat de base pour isoler la grille de contrôle arrière ; ù la cellule est de type totalement déplétée ; Zo ù la grille flottante est agencée en surface de la couche mince et est isolée du canal dans la couche mince par l'intermédiaire d'une couche diélectrique de grille ; ù la grille flottante est formée dans une tranchée pratiquée dans le canal, et isolée du canal par l'intermédiaire d'une couche diélectrique de grille 15 disposée sur les parois de la tranchée ; ù le transistor FET comprend une région de source et une région de drain agencées de manière asymétrique dans la couche mince de part et d'autre de la grille flottante formée dans le canal de telle manière que la région de drain soit plus proche de la grille flottante que ne l'est la région de source. 20 Selon un autre aspect, l'invention concerne une matrice mémoire comprenant une pluralité de cellules selon le premier aspect de l'invention disposées en lignes et en colonnes, dans laquelle une ligne de grille arrière est couplée à la grille de contrôle arrière de chacune des cellules le long d'une ligne ou d'une colonne. 25 Une ligne de mot peut être couplée à la grille de contrôle avant de chacune des cellules le long d'une colonne, la ligne de grille arrière s'étendant en parallèle de la ligne de mot. Selon encore un autre aspect, l'invention concerne une matrice mémoire comprenant une pluralité de cellules mémoires disposées en lignes 30 et en colonnes, dans laquelle un premier ensemble de cellules est constitué de cellules Flash à grille flottante enfoncée dans le canal conformes au premier aspect de l'invention, et un second ensemble de cellules est constitué de cellules DRAM à canal flottant et grille de contrôle enfoncée dans le canal. Selon encore un autre aspect, l'invention concerne un procédé de 5 fabrication d'une matrice mémoire comprenant un premier ensemble de cellules mémoire Flash à grille flottante enfoncée dans le canal conformes au premier aspect de l'invention et un second ensemble de cellules mémoire DRAM à canal flottant et grille de contrôle enfoncée dans le canal. Le procédé comprend : û une première série d'étapes commune auxdits premier et second ensembles de cellules, comprenant pour chaque cellule : o la formation d'une tranchée dans la couche mince, o le revêtement des parois de la tranchée par la couche diélectrique de grille, o le remplissage de la tranchée par un matériau de grille ; ladite première série d'étapes étant suivie : o pour chacune des cellules du premier ensemble, par la formation de la couche diélectrique inter-grilles sur la tranchée et la formation de la grille de contrôle avant sur la couche 20 diélectrique inter-grilles, o pour chacune des cellules du second ensemble, par la formation d'une grille de contrôle directement sur la tranchée. L'invention s'étend également à un procédé de commande d'une cellule mémoire selon le premier aspect de l'invention, dans lequel, lors d'une 25 opération de programmation de la cellule on utilise conjointement la grille de contrôle avant et la grille de contrôle arrière en appliquant une première tension positive sur la grille de contrôle avant et une seconde tension positive sur la grille de contrôle arrière, ladite première tension étant inférieure à la tension nécessaire pour programmer la cellule lorsqu'aucune tension n'est 30 appliquée sur la grille de contrôle arrière.
BREVE DESCRIPTION DES DESSINS D'autres aspects, buts et avantages de la présente invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés sur lesquels : ù la figure 1 représente un mode de réalisation possible d'une cellule mémoire Flash planaire totalement déplétée conforme à l'invention ; ù la figure 2 représente un mode de réalisation possible d'une cellule mémoire Flash à grille flottante enfoncée totalement déplétée conforme à l'invention ; ù les figures 3a-3k illustrent différentes étapes de séquences de constitution et d'isolation d'une grille de contrôle arrière dans le substrat de base ; ù la figure 4 représente une topologie d'une matrice mémoire conforme à un mode de réalisation préférentiel de l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION En référence à la figure 1, on a représenté une cellule mémoire Flash 1 composée d'un transistor FET à grille flottante sur un substrat semi- conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base 5 par une couche isolante, typiquement une couche d'oxyde enterrée BOX (« Buried Oxide Layer »). Le substrat semi-conducteur sur isolant est par exemple un substrat silicium sur isolant SOI (« Silicon On Insulator ») Selon un mode de réalisation préférentiel, la couche isolante est une couche de SiO2. Selon une variante avantageuse, la couche isolante comprend une couche de Si3N4 prise en sandwich entre deux couches de SiO2. Le transistor comprend dans la couche mince une région de source 2, une région de drain 3 et un canal 4 séparant la région de source 2 de la région de drain 3.
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Sur cette figure 1, le drain D et la source S sont en contact avec la couche d'oxyde enterré BOX de sorte que le transistor FET est totalement déplété (« totally depleted » selon la terminologie anglo-saxonne). La source S peut ainsi être partagée entre deux cellules mémoires adjacentes (le long d'une ligne d'une matrice mémoire s'étendant dans le plan de la figure 2a ; les colonnes de la matrice mémoire s'étendant perpendiculairement au plan de la figure 2a). Un tel partage permet de réduire la surface occupée par une cellule mémoire. On comprendra que l'invention n'est pas limitée à une cellule mémoire totalement déplétée mais s'étend également à une cellule mémoire sur SeOI partiellement déplétée. De manière classiquement connue en soi, il s'avère alors nécessaire d'isoler les cellules le long d'une ligne de la matrice mémoire afin d'isoler entre eux les canaux de cellules adjacentes. Cela est classiquement réalisé par l'intermédiaire de tranchées d'isolation (selon la technique STI - « Shallow Trench Isolation » - désignant une isolation par tranchées) s'étendant en profondeur depuis la surface du substrat jusqu'au BOX. En référence à la figure 1, la cellule mémoire Flash 1 comprend une grille flottante 10 s'étendant en surface du substrat au-dessus du canal 4. La grille flottante 10 est isolée du canal par l'intermédiaire d'une couche diélectrique de grille 11. Une grille de contrôle avant 12 est disposée de manière classiquement connue en soi au-dessus de la grille flottante 10, une couche diélectrique inter-grilles 13 étant interposée entre la grille de contrôle avant 12 et la grille flottante 10. La cellule mémoire Flash 1 comprend en outre une grille de contrôle arrière 6 disposée dans le substrat de base 5 et séparée du canal 4 par la couche isolante BOX. La cellule mémoire dispose ainsi de deux grilles de contrôle : la grille de contrôle avant 12 classiquement utilisée, et la grille de contrôle arrière 6 proposée par l'invention qui est notamment destinée à être utilisée
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conjointement avec la grille de contrôle avant pour réaliser une opération de programmation de la cellule. A titre d'exemple purement illustratif, l'épaisseur de la couche mince du substrat semi-conducteur sur isolant est comprise entre 1,5 nm et 50 nm, l'épaisseur de la couche isolante est comprise entre 1,5nm et 50 nm. La figure 2 illustre un autre mode de réalisation possible d'une cellule mémoire Flash 10 totalement déplétée conforme à l'invention, dans laquelle la grille flottante n'est pas agencée en surface du substrat, mais est au contraire noyée dans le canal. La grille flottante 20 vient dans ce cas de figure remplir une tranchée formée dans l'épaisseur du canal 4, une couche diélectrique de grille 21 étant disposé sur les parois de la tranchée de manière à isoler la grille flottante 20 du canal 4. Ce second mode de réalisation est avantageux en ce que la grille de contrôle arrière 6 est alors située relativement à proximité de la grille flottante 20 enfoncée dans le canal. Ce second mode de réalisation autorise ainsi des épaisseurs de couche mince plus importantes, par exemple jusqu'à 300 nm. Dans chacun des modes de réalisation présentés ci-dessus, la grille de contrôle arrière 6 permet d'augmenter le courant circulant dans le canal lors d'une opération de programmation de la cellule (la grille de contrôle arrière fournit ainsi un effet boost). Du fait que le courant est plus élevé, la densité de courant augmente également puisque les dimensions du transistor Flash restent sensiblement minimales. Le recours à la grille de contrôle arrière permet donc d'obtenir à plus basse tension des électrons chauds lors de la programmation. Les tensions de programmation peuvent ainsi être abaissées, ce qui aide considérablement à la conception des circuits périphériques et renforce la fiabilité de la cellule et du circuit en général. A titre d'exemple illustratif, pour les technologies courantes mises en oeuvre en 2009, la programmation se fait avec des tensions de l'ordre de 7 à 9V, l'effacement avec des tensions de l'ordre de -4V à -6V. L'invention permet globalement d'abaisser d'environ 40% les tensions requises pour la
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programmation, et donc d'avoir sensiblement les mêmes amplitudes pour les opérations de programmation et d'effacement. On notera qu'au lieu d'abaisser les tensions de programmation, on peut recourir à des tensions de programmation de même amplitude. Le recours à la grille de contrôle arrière permet alors de réduire le temps nécessaire pour réaliser la programmation, ce qui est particulièrement intéressant pour une cellule Flash classiquement peu rapide en écriture. La polarité de la grille de contrôle arrière 6 est préférentiellement choisie de manière à être du même type que celle du canal du transistor (soit une polarité de type N pour un transistor de type NPN, une polarité de type P pour un transistor PNP). On définit de telle manière une tension de seuil du transistor basse. L'invention s'étend cependant également à une grille arrière présentant une tension de travail (polarité opposée à celle du transistor FET). Dans ce cas de figure toutefois, la tension de seuil du transistor est augmentée et on doit alors appliquer une tension plus importante sur la grille de contrôle arrière lors d'une opération de programmation de la cellule. Selon un mode de réalisation non représenté, la région de source et la région de drain du transistor FET sont agencées de manière asymétrique dans la couche mince de part et d'autre de la grille flottante formée dans le canal de telle manière que la région de drain soit plus proche de la grille flottante que ne l'est la région de source. Une opération d'effacement de la cellule peut être modélisée par deux condensateurs de couplage en série, l'un entre le drain et la grille flottante, l'autre entre la grille flottante et la grille de contrôle avant. La tension de la grille flottante suit alors la tension de drain selon un couplage qui dépend du ratio entre ces condensateurs de couplages. En réalisant un implant supplémentaire N- ou N+ dans la région de drain de sorte qu'elle soit plus proche de la grille flottante que ne l'est la région de source, on vient augmenter le couplage drain û grille flottante. Le champ électrique entre la grille de contrôle avant et la grille flottante augment alors jusqu'à ce que, par
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effet tunnel, des électrons passent de la grille flottante à la grille de contrôle avant. Les figures 3a-3k représentent différentes étapes de séquences possibles de constitution et d'isolation d'une grille de contrôle arrière dans le substrat de base. Sur ces figures, on a représenté à la fois le cas d'une grille de contrôle arrière de type P et de type N. La figure 3a représente un substrat SeOI comprenant une couche mince de matériau semi-conducteur 30 séparée d'un substrat de base 31 par une couche isolante BOX.
Lors d'une première étape, on définit des marques d'alignement dans le substrat SeOI de manière à permettre l'alignement nécessaire lors des étapes ultérieures de masquage et de formation de motifs (formation de caissons, de grilles de contrôle arrière, de structures d'isolation, etc.). Cette première étape de marquage du substrat consiste ainsi à former dans le substrat une rainure, une tranchée, une mesa, ou tout autre signe (tel qu'une croix par exemple). La figure 3b illustre à cet effet la formation de mésas par gravure de la couche superficielle. On a recours pour ce faire aux procédés standards de fabrication CMOS.
En référence aux figures 3c, 3d et 3e, on a représenté différentes approches possibles pour la formation de caissons enterrés sous la couche isolante BOX (« wells » dans la terminologie anglo-saxonne) visant à assurer au final l'isolation d'une ou plusieurs grilles de contrôle arrière vis-à-vis du substrat de base 31.
Sur chacune des figures 3c, 3d et 3e, le substrat de base 31 est dopé de manière à présenter, dans une couche supérieure de celui-ci, une conductivité de type N. Le niveau de dopage est typiquement compris entre 1 1015 et 51016 cm-3. Sur la figure 3c, on a réalisé, par implantation de dopants, un caisson 30 32 de type P en-dessous de la couche isolante BOX dans le substrat de
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base de type N 31. Le caisson 32 de type P est ainsi isolé du substrat de type N par une jonction pn. Sur la figure 3d, on a réalisé à la fois un caisson 32 de type P et un caisson 33 de type N. Les caissons 32, 33 sont isolés l'un de l'autre par une jonction pn. Sur la figure 3e, on a réalisé à la fois un caisson 32 de type P et un caisson 33 de type N comme pour la figure 3d. On a en outre réalisé une tranchée d'isolation de type STI 38 s'étendant, depuis la surface du substrat SeOl, sous la couche isolante BOX, en profondeur dans le substrat de base 31, cette tranchée assurant l'isolation entre les caissons 32, 33. Le niveau de dopage dans les caissons des figures 3c, 3d et 3e est typiquement compris entre 51016 et 51018 cm-3. On notera que les étapes nécessaires pour fabriquer les structures représentées sur les figures 3c, 3d et 3e relèvent de procédés standards de 15 fabrication CMOS. Partant de la structure représentée sur la figures 3c (respectivement figure 3d et figure 3e), on met ensuite en oeuvre une implantation de dopants afin de former des grilles de contrôle arrière 34, 35, 36, 37 sous la couche isolante BOX comme représenté sur la figure 3f (respectivement figure 3g et 20 figure 3h). Le niveau de dopage pour la formation d'une grille de contrôle arrière est typiquement compris entre 51018 et 51020 cm-3. Comme représenté sur les figures 3g et 3h, la grille de contrôle arrière 34, 35, 36, 37 est isolée du substrat de base 5 par un caisson 32, 33 de 25 polarisation opposée (caisson 32 de type P pour la grille de contrôle arrière de type N 34, 36 ; caisson 33 de type N pour une grille de contrôle arrière de type P 35, 37). Dans le cas de la figure 3f, on n'a réalisé un caisson que pour une seule polarisation de grille de contrôle arrière (caisson P 32 d'isolation d'une 30 grille de contrôle arrière N 34, alors qu'une grille de contrôle arrière de type P 35 est agencée directement dans le substrat de base 31 polarisé N).
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On relèvera que d'une manière générale, la tension du caisson est choisie de façon à ce que la diode créée par le noeud électrique entre la grille de contrôle arrière et le caisson soit toujours en inverse, la diode isolant alors la grille de contrôle arrière du caisson et de tout ce qu'il peut contenir (autres grilles de contrôles arrière notamment). Selon un premier mode de réalisation représenté sur la figure 3h, la grille de contrôle arrière 36, 37 s'étend sous toute la largeur du caisson 32, 33. Dans ce cas de figure, la tranchée d'isolation 38 permet d'isoler les grilles de contrôle arrière 37, 38 entre elles.
Selon un autre mode de réalisation représentée sur la figure 3g, la grille de contrôle arrière 34, 35 est localisée pour ne s'étendre que sur une portion de la largeur du caisson 32, 33. On notera qu'une tranchée d'isolation peut également être prévue lorsque la grille de contrôle arrière est localisée en contribuant ainsi à l'isolation des caissons.
Selon une variante de réalisation non représentée, une seconde couche isolante, agencée dans le substrat de base en dessous de la couche isolante BOX, peut contribuer, totalement ou en partie, à isoler une grille de contrôle arrière du substrat de base. Partant de la structure représentée sur la figure 3f (respectivement figure 3g et figure 3h), on réalise ensuite un remplissage des mésas, et les cas échéant des tranchées d'isolation, par dépôt d'un diélectrique. Ce remplissage met en oeuvre des traitements standard de passivation des parois latérales, de remplissage et de planarisation de surface. Un ou plusieurs transistors (de même type) peuvent ensuite être formés 25 dans chacune des régions de la couche mince 30 délimitées par les régions d'isolation 39 formées du diélectrique ainsi déposé. On aura compris de ce qui précède que l'invention prévoit une cellule mémoire Flash disposant d'une grille de contrôle arrière individualisée. A tout le moins, seules les cellules agencées le long d'une même ligne ou d'une 30 même colonne de la matrice mémoire partagent la même grille de contrôle
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arrière. Une ligne de grille arrière est ainsi couplée à la grille de contrôle arrière chacune des cellules le long d'une ligne ou d'une colonne. De manière connue en soi, une ligne de mot (`Word Line') est couplée à la grille de contrôle avant de chacune des cellules long d'une colonne de la matrice mémoire. On prévoit de manière préférentielle, que la ligne de grille arrière s'étende en parallèle de la ligne de mot (la grille de contrôle arrière venant effectivement assister la grille de contrôle avant lors de la programmation). On a représenté sur la figure 4, une topologie d'une matrice mémoire conforme à un mode de réalisation préférentiel de l'invention. Sur cette figure, les pointillés identifient deux cellules mémoires Cl et C2 adjacentes telles que décrites précédemment. On a par ailleurs représenté les différentes lignes d'accès ou de contrôle aux différentes régions des transistors : ligne de source SL reliant les régions de source S de chacun des transistors, lignes de bit BL1, BL2 permettant d'adresser la région de drain de chacun des transistors, ligne de mot WL1, WL2 reliant la grille de contrôle avant de chacun des transistors, lignes de grille arrière BG1, BG2 permettant d'adresser la grille de contrôle arrière de chacun des transistors. Dans le mode de réalisation préférentiel illustré par cette figure 4, la grille de contrôle arrière BG1, BG2 associée à une cellule mémoire C1-C2 s'étend en parallèle de la ligne de mot WL1, WL2 couplée à la grille de contrôle avant du transistor constituant la cellule mémoire. Dans le cadre de l'invention, la grille de contrôle arrière individualisée est utilisée dynamiquement : la tension qui lui est appliquée est effectivement modulée en fonction du type d'opérations de commande de la cellule (programmation, effacement, lecture, maintien). Selon un mode de réalisation préférentiel, la tension de grille de contrôle arrière est positive pour la programmation (ce qui permet de réduire la tension de programmation devant être appliquée sur la grille de contrôle avant) et nulle les autres opérations.
En variante, la tension appliquée sur la grille de contrôle arrière peut être négative lors d'une opération de maintien, pour permettre une meilleure rétention des charges dans la grille flottante. L'invention s'avère également avantageuse en ce qu'elle permet de fabriquer aisément sur un même substrat à la fois des cellules mémoires de type Flash et des cellules mémoires de type DRAM à canal flottant (DRAM étant l'acronyme de « Dynamic Random Access Memory » désignant une mémoire vive dynamique). En référence aux figures 1 et 2, la suppression de la couche d'oxyde inter-grilles 13, 23, ou plus directement l'assemblage de la grille flottante 11, 21 et de la grille de contrôle avant 12, 22 en une unique grille de contrôle permet de passer effectivement d'une cellule de mémoire Flash à une cellule mémoire DRAM dont le canal 4 flottant peut accumuler des charges. On relèvera que la grille de contrôle arrière est également avantageuse pour une cellule DRAM dans la mesure où elle permet d'en modifier la tension de seuil effective. Une commande appropriée de la grille de contrôle arrière permet ainsi de diminuer la tension de seuil effective (par exemple une tension positive appliquée à une grille de contrôle arrière sans fonction de travail), ce qui permet d'augmenter le courant de conduction, avantageusement lors d'opérations où le circuit doit être le plus performant possible. On peut également venir augmenter la tension de seuil effective (via une tension négative appliquée à une grille de contrôle arrière sans fonction de travail), ce qui permet de diminuer les fuites, avantageusement dans un état globalement inactif du circuit.
L'invention s'étend ainsi à un procédé de fabrication d'une matrice mémoire mixte comprenant un premier ensemble de cellules mémoires Flash et un second ensemble de cellules mémoires DRAM. Le procédé comprend plus précisément : une première série d'étapes commune auxdits premier et second 30 ensembles de cellules, comprenant pour chaque cellule : o la formation d'une tranchée dans la couche mince, 15
o le revêtement des parois de la tranchée par la couche diélectrique de grille, o le remplissage de la tranchée par un matériau de grille ; ladite première série d'étapes étant suivie : s o pour chacune des cellules du premier ensemble, par la formation de la couche diélectrique inter-grilles sur la tranchée et la formation de la grille de contrôle avant sur la couche diélectrique inter-grilles de manière à former des cellules Flash à grille flottante o pour chacune des cellules du second ensemble, par la formation 10 d'une grille de contrôle directement sur la tranchée, de manière à former des cellules DRAM à canal flottant. On relèvera par ailleurs que la grille de contrôle arrière d'une cellule Flash conforme au premier aspect de l'invention peut également être utilisée en tant que grille de contrôle de cellule DRAM, le canal 4 formant alors canal 15 flottant pour la cellule DRAM. On constitue ainsi une cellule mémoire mixte, comprenant une cellule Flash en face avant et une cellule DRAM en face arrière. 20

Claims (15)

  1. REVENDICATIONS1. Cellule mémoire Flash (1, 10) composée d'un transistor FET à grille flottante (10, 20) sur un substrat semi-conducteur sur isolant comprenant une couche mince de matériau semi-conducteur séparée d'un substrat de base (5) par une couche isolante (BOX), le transistor disposant dans la couche mince d'un canal (4), caractérisée en ce qu'elle comporte deux grilles de contrôle, une grille de contrôle avant (12, 22) étant disposée au-dessus de la grille flottante (10, 20) et séparée de celle-ci par un diélectrique inter-grilles (13, 23) et une grille de contrôle arrière (6, 34-37) étant disposée dans le substrat de base (5) et séparée du canal (4) par la couche isolante (BOX), les deux grilles de contrôle (10, 20 ; 6, 34-37) étant destinées à être utilisées conjointement pour réaliser une opération de programmation de la cellule.
  2. 2. Cellule mémoire selon la revendication 1, dans laquelle la grille de contrôle arrière (37, 38) s'étend sous toute la largeur de la cellule.
  3. 3. Cellule mémoire selon la revendication 1, dans laquelle la grille de contrôle arrière (6, 34, 35) est localisée de manière à ne s'étendre qu'en regard de la grille flottante (10, 20).
  4. 4. Cellule mémoire selon l'une des revendications précédentes, dans laquelle la polarité de la grille de contrôle arrière est du même type que celle du canal du transistor.
  5. 5. Cellule mémoire selon l'une des revendications précédentes, dans laquelle la grille de contrôle arrière est isolée dans le substrat de base (5, 31) par un caisson de polarisation opposée (32, 33).17
  6. 6. Cellule mémoire selon l'une des revendications précédentes, comprenant en outre des tranchées d'isolation (38) s'étendant en profondeur dans le substrat de base pour isoler la grille de contrôle arrière. s
  7. 7. Cellule mémoire selon l'une des revendications précédentes, caractérisée en ce qu'elle est de type totalement déplétée.
  8. 8. Cellule mémoire (1) selon l'une des revendications 1 à 7, dans laquelle la grille flottante (10) est agencée en surface de la couche mince et est isolée 10 du canal (4) dans la couche mince par l'intermédiaire d'une couche diélectrique de grille (11).
  9. 9. Cellule mémoire (10) selon l'une des revendications 1 à 7, dans laquelle la grille flottante (20) est formée dans une tranchée pratiquée dans le canal, 15 et isolée du canal par l'intermédiaire d'une couche diélectrique de grille (21) disposée sur les parois de la tranchée.
  10. 10.Cellule mémoire selon la revendication 9, dans laquelle le transistor FET comprend une région de source et une région de drain agencées de manière 20 asymétrique dans la couche mince de part et d'autre de la grille flottante formée dans le canal de telle manière que la région de drain soit plus proche de la grille flottante que ne l'est la région de source.
  11. 11. Matrice mémoire comprenant une pluralité de cellules selon l'une des 25 revendications 1 à 10 disposées en lignes et en colonnes, dans laquelle une ligne de grille arrière est couplée à la grille de contrôle arrière de chacune des cellules le long d'une ligne ou d'une colonne.
  12. 12.Matrice mémoire selon la revendication 11, dans laquelle une ligne de 3o mot (WL1, WL2) est couplée à la grille de contrôle avant de chacune des 18 cellules (Cl, C2) le long d'une colonne et dans laquelle la ligne de grille arrière (BG1, BG2) s'étend en parallèle de la ligne de mot.
  13. 13. Matrice mémoire comprenant une pluralité de cellules mémoires disposées en lignes et en colonnes, dans laquelle un premier ensemble de cellules de ladite pluralité de cellules est constitué de cellules Flash conformes à l'une des revendications 9 ou 10, et un second ensemble de cellules de ladite pluralité de cellules est constitué de cellules DRAM à canal flottant et grille de contrôle enfoncée dans le canal.
  14. 14. Procédé de fabrication d'une matrice mémoire selon la revendication 13, comprenant : une première série d'étapes commune auxdits premier et second ensembles de cellules, comprenant pour chaque cellule : o la formation d'une tranchée dans la couche mince, o le revêtement des parois de la tranchée par la couche diélectrique de grille, o le remplissage de la tranchée par un matériau de grille ; ladite première série d'étapes étant suivie : o pour chacune des cellules du premier ensemble, par la formation de la couche diélectrique inter-grilles sur la tranchée et la formation de la grille de contrôle avant sur la couche diélectrique inter-grilles, o pour chacune des cellules du second ensemble, par la formation d'une grille de contrôle directement sur la tranchée.
  15. 15. Procédé de commande d'une cellule mémoire selon l'une des revendications 1 à 10, dans lequel, lors d'une opération de programmation de la cellule on utilise conjointement la grille de contrôle avant et la grille de contrôle arrière en appliquant une première tension positive sur la grille de contrôle avant et une seconde tension positive sur la grille de contrôlearrière, ladite première tension étant inférieure à la tension nécessaire pour programmer la cellule lorsqu'aucune tension n'est appliquée sur la grille de contrôle arrière.
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