JP2003188383A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JP2003188383A JP2003188383A JP2001381120A JP2001381120A JP2003188383A JP 2003188383 A JP2003188383 A JP 2003188383A JP 2001381120 A JP2001381120 A JP 2001381120A JP 2001381120 A JP2001381120 A JP 2001381120A JP 2003188383 A JP2003188383 A JP 2003188383A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor layer
- insulating film
- integrated circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 183
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 150000002500 ions Chemical class 0.000 claims abstract description 22
- 239000013078 crystal Substances 0.000 claims description 57
- 238000009792 diffusion process Methods 0.000 claims description 51
- 238000004519 manufacturing process Methods 0.000 claims description 48
- 238000005468 ion implantation Methods 0.000 claims description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- 238000005498 polishing Methods 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 230000000903 blocking effect Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- 229910052787 antimony Inorganic materials 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- 230000036961 partial effect Effects 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- 230000002441 reversible effect Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 14
- 239000000126 substance Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 238000009826 distribution Methods 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 10
- 230000002829 reductive effect Effects 0.000 description 10
- 238000000137 annealing Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 230000005465 channeling Effects 0.000 description 5
- 239000000470 constituent Substances 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 101100454433 Biomphalaria glabrata BG01 gene Proteins 0.000 description 1
- 102100021735 Galectin-2 Human genes 0.000 description 1
- 101000592773 Halobacterium salinarum (strain ATCC 700922 / JCM 11081 / NRC-1) 50S ribosomal protein L22 Proteins 0.000 description 1
- 101001042446 Homo sapiens Galectin-2 Proteins 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000004949 mass spectrometry Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Abstract
(57)【要約】
【課題】埋め込みゲート絶縁膜界面に高濃度に不純物を
再分布させ、ダブルゲートの位置合わせを自己整合的に
行うと同時に、埋め込みゲート電極を各々電気的に完全
に分離した高性能な超微細ダブルゲート型ＳＯＩＭＯＳ
及びその製造方法を提供することにある。 【解決手段】ＳＯＩ層下部に埋め込みゲート絶縁膜を介
して構成された非晶質又は多結晶である半導体層を有す
る多層ＳＯＩ基板を用い、上部ゲート電極の逆パターン
で上記半導体層にイオン注入を施し、埋め込みゲートを
上部ゲートと自己整合の関係で構成することを特徴とす
る。
再分布させ、ダブルゲートの位置合わせを自己整合的に
行うと同時に、埋め込みゲート電極を各々電気的に完全
に分離した高性能な超微細ダブルゲート型ＳＯＩＭＯＳ
及びその製造方法を提供することにある。 【解決手段】ＳＯＩ層下部に埋め込みゲート絶縁膜を介
して構成された非晶質又は多結晶である半導体層を有す
る多層ＳＯＩ基板を用い、上部ゲート電極の逆パターン
で上記半導体層にイオン注入を施し、埋め込みゲートを
上部ゲートと自己整合の関係で構成することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は低電圧、大電流動作
が可能な絶縁ゲート型電界効果（一般にMOS型と称され
る）トランジスタを主構成素子とする半導体集積回路装
置とその製造方法に関する。特に、シリコン・オン・イ
ンシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔ
ｏｒ: ＳＯＩと称される）構造ＭＯＳトランジスタを主
構成素子とする半導体集積回路装置とその製造方法に関
する。
が可能な絶縁ゲート型電界効果（一般にMOS型と称され
る）トランジスタを主構成素子とする半導体集積回路装
置とその製造方法に関する。特に、シリコン・オン・イ
ンシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔ
ｏｒ: ＳＯＩと称される）構造ＭＯＳトランジスタを主
構成素子とする半導体集積回路装置とその製造方法に関
する。
【０００２】
【従来の技術】微細化に伴うＭＯＳトランジスタ特性の
劣化を低減する手段の一つとして、ＳＯＩ構造ＭＯＳト
ランジスタ（以下、ＳＯＩＭＯＳと略記する）が一般に
知られている。そのＳＯＩ構造ＭＯＳトランジスタをさ
らに改善した素子構造として、図２に示すダブルゲート
型ＳＯＩＭＯＳがあり、たとえば、特開２０００―２０
８７７０号に記載されている。すなわち、上記ダブルゲ
ート型ＳＯＩＭＯＳはＳＯＩ層１０５内にソース拡散層
１１０、及びドレイン拡散層１１１をダミーゲート電極
と自己整合で形成した後、ダミーゲート電極の逆パター
ン溝の形成、上記溝から支持基板１への不純物のイオン
注入による埋め込みゲート２００の形を順次施し、しか
る後に上記溝領域にＷなどの金属膜を選択的に埋め込み
上部ゲート電極とするものである。
劣化を低減する手段の一つとして、ＳＯＩ構造ＭＯＳト
ランジスタ（以下、ＳＯＩＭＯＳと略記する）が一般に
知られている。そのＳＯＩ構造ＭＯＳトランジスタをさ
らに改善した素子構造として、図２に示すダブルゲート
型ＳＯＩＭＯＳがあり、たとえば、特開２０００―２０
８７７０号に記載されている。すなわち、上記ダブルゲ
ート型ＳＯＩＭＯＳはＳＯＩ層１０５内にソース拡散層
１１０、及びドレイン拡散層１１１をダミーゲート電極
と自己整合で形成した後、ダミーゲート電極の逆パター
ン溝の形成、上記溝から支持基板１への不純物のイオン
注入による埋め込みゲート２００の形を順次施し、しか
る後に上記溝領域にＷなどの金属膜を選択的に埋め込み
上部ゲート電極とするものである。
【０００３】他のＳＯＩ構造ＭＯＳトランジスタとし
て、図３に断面構造が示されるダブルゲート型ＳＯＩ構
造ＭＯＳトランジスタも公知である。図３は相補型ＭＯ
Ｓトランジスタ（以下、ＣＭＯＳと略記する）の例であ
り、図の左半分がＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳと略記する）、右半分がＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略記する）領域を示
している。図３で示されるダブルゲート型ＳＯＩＭＯＳ
は通常Ｓｉ基板を用いてＬＯＣＯＳと称される素子間分
離絶縁膜１０１やゲート絶縁膜１０２、ゲート電極１０
３、１０４を予め形成してから軟化温度の比較的低い絶
縁膜１００を主表面に堆積し、その表面を平坦化してか
ら支持基板１と貼り合わせている。
て、図３に断面構造が示されるダブルゲート型ＳＯＩ構
造ＭＯＳトランジスタも公知である。図３は相補型ＭＯ
Ｓトランジスタ（以下、ＣＭＯＳと略記する）の例であ
り、図の左半分がＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳと略記する）、右半分がＮチャネル型ＭＯ
Ｓトランジスタ（以下、ＮＭＯＳと略記する）領域を示
している。図３で示されるダブルゲート型ＳＯＩＭＯＳ
は通常Ｓｉ基板を用いてＬＯＣＯＳと称される素子間分
離絶縁膜１０１やゲート絶縁膜１０２、ゲート電極１０
３、１０４を予め形成してから軟化温度の比較的低い絶
縁膜１００を主表面に堆積し、その表面を平坦化してか
ら支持基板１と貼り合わせている。
【０００４】上記貼り合わせ工程の後、素子が形成され
たＳｉ基板の裏面から研削と化学的機械的研磨を行い、
薄いＳＯＩ層１０５、１０６を形成している。化学的機
械的研磨において、素子間分離絶縁膜１０１底面を研磨
阻止に利用することにより薄いＳＯＩ層１０５、１０６
の選択残置を実現している。この状態から、薄いＳＯＩ
層１０５、１０６の化学的機械的研磨面にゲート電極１
０３、１０４に整合させて第二のゲート電極１０８、１
０９を形成してから、第二のゲート電極１０８、１０９
と自己整合でソース拡散層１０７及び１１３とドレイン
拡散層１１１及び１１２を従来公知のＭＯＳ製造技術に
基づいて形成している。図３では配線工程以降に基づく
部分は説明の簡略化のため省略してある。
たＳｉ基板の裏面から研削と化学的機械的研磨を行い、
薄いＳＯＩ層１０５、１０６を形成している。化学的機
械的研磨において、素子間分離絶縁膜１０１底面を研磨
阻止に利用することにより薄いＳＯＩ層１０５、１０６
の選択残置を実現している。この状態から、薄いＳＯＩ
層１０５、１０６の化学的機械的研磨面にゲート電極１
０３、１０４に整合させて第二のゲート電極１０８、１
０９を形成してから、第二のゲート電極１０８、１０９
と自己整合でソース拡散層１０７及び１１３とドレイン
拡散層１１１及び１１２を従来公知のＭＯＳ製造技術に
基づいて形成している。図３では配線工程以降に基づく
部分は説明の簡略化のため省略してある。
【０００５】ダブルゲート型ＳＯＩＭＯＳの特徴は、低
接合寄生容量に基づく高速動作特性、素子間完全分離に
基づくラッチアップ不良からの完全開放、又は耐放射線
照射環境特性等である。更に上下のゲート電極により薄
いＳＯＩ層全体がチャネルとして作用するため、遮断電
流の極小化と導通電流の極大化を同時に達成できる特徴
を有している。
接合寄生容量に基づく高速動作特性、素子間完全分離に
基づくラッチアップ不良からの完全開放、又は耐放射線
照射環境特性等である。更に上下のゲート電極により薄
いＳＯＩ層全体がチャネルとして作用するため、遮断電
流の極小化と導通電流の極大化を同時に達成できる特徴
を有している。
【０００６】
【発明が解決しようとする課題】上部電極と下部に設け
られた埋め込みゲート電極（高濃度不純物層）を自己整
合により形成する技術が、上記特開２０００―２０８７
７０号に開示されており、これにより従来技術の貼り合
わせ法によるパターンシフトの問題は解消されている。
しかし、埋め込みゲート絶縁膜との界面での不純物濃度
を十分に高濃度にし、埋め込みゲート層内で空乏化を防
止することに関しては配慮がなされていなかった。
られた埋め込みゲート電極（高濃度不純物層）を自己整
合により形成する技術が、上記特開２０００―２０８７
７０号に開示されており、これにより従来技術の貼り合
わせ法によるパターンシフトの問題は解消されている。
しかし、埋め込みゲート絶縁膜との界面での不純物濃度
を十分に高濃度にし、埋め込みゲート層内で空乏化を防
止することに関しては配慮がなされていなかった。
【０００７】また、上記のウエーハ貼り合せ技術により
形成するダブルゲート型ＳＯＩＭＯＳにおいて、ＳＯＩ
基板は貼り合わせ法、及び酸素イオン注入法に基づく何
れの場合においても通常（１００）面を用いている。こ
れは前者においては貼り合わせ界面の平坦性が良好なこ
と、又後者においては欠陥回復特性が良好な事等に因
る。（１００）面よりなる支持基板へ、図２で示すよう
にゲート逆パターン溝を介して垂直イオン注入を実施し
た場合、イオン注入法でよく知られているチャネリング
現象を回避することが極めて難しい。チャネリング現象
により注入イオンは所定到達深さの数倍にまで達し、不
純物濃度分布の無用な拡がりと、最大不純物濃度の低下
をもたらすと言う問題があった。
形成するダブルゲート型ＳＯＩＭＯＳにおいて、ＳＯＩ
基板は貼り合わせ法、及び酸素イオン注入法に基づく何
れの場合においても通常（１００）面を用いている。こ
れは前者においては貼り合わせ界面の平坦性が良好なこ
と、又後者においては欠陥回復特性が良好な事等に因
る。（１００）面よりなる支持基板へ、図２で示すよう
にゲート逆パターン溝を介して垂直イオン注入を実施し
た場合、イオン注入法でよく知られているチャネリング
現象を回避することが極めて難しい。チャネリング現象
により注入イオンは所定到達深さの数倍にまで達し、不
純物濃度分布の無用な拡がりと、最大不純物濃度の低下
をもたらすと言う問題があった。
【０００８】また、上記のウエーハの貼り合わせ技術に
おいては、貼り合わせ後の接着強度を確保するために、
貼り合わせ後の熱処理として９００℃以上に熱処理を要
し、通常は１１００℃の熱処理が用いられている。貼り
合わせ工程における応力のため、ウエーハ内で不均一な
パターンシフトが生じ下部ゲート電極１０３、１０４と
上部ゲート電極１０８、１０９の位置合わせができない
場合が生じる問題点があった。さらに、上記の貼り合わ
せ技術では、貼り合わせ面をゲート絶縁膜として、用い
ることに信頼度上の問題があり、ＳＯＩ膜厚や、埋め込
みゲート絶縁膜を薄膜化することが困難であった。
おいては、貼り合わせ後の接着強度を確保するために、
貼り合わせ後の熱処理として９００℃以上に熱処理を要
し、通常は１１００℃の熱処理が用いられている。貼り
合わせ工程における応力のため、ウエーハ内で不均一な
パターンシフトが生じ下部ゲート電極１０３、１０４と
上部ゲート電極１０８、１０９の位置合わせができない
場合が生じる問題点があった。さらに、上記の貼り合わ
せ技術では、貼り合わせ面をゲート絶縁膜として、用い
ることに信頼度上の問題があり、ＳＯＩ膜厚や、埋め込
みゲート絶縁膜を薄膜化することが困難であった。
【０００９】さらに、基板内の分離には通常ウエル構造
が一般的であるが、単体ＭＯＳごとにウエル構造を形成
することは占有面積の増大化、および寄生容量の増加を
招き、ＭＯＳの高性能化とは逆行する結果となってしま
う問題があった。あるいは、公知のＳＯＩＭＯＳ技術で
は、例えば、特開平８−１３０３１５号で記載されるよ
うに、ウエル構造の代わりに酸化膜分離構造が使用され
ているが、埋め込みゲート電極間が電気的に完全分離で
きないという問題があった。
が一般的であるが、単体ＭＯＳごとにウエル構造を形成
することは占有面積の増大化、および寄生容量の増加を
招き、ＭＯＳの高性能化とは逆行する結果となってしま
う問題があった。あるいは、公知のＳＯＩＭＯＳ技術で
は、例えば、特開平８−１３０３１５号で記載されるよ
うに、ウエル構造の代わりに酸化膜分離構造が使用され
ているが、埋め込みゲート電極間が電気的に完全分離で
きないという問題があった。
【００１０】本発明の目的は、埋め込みゲート絶縁膜界
面に高濃度に不純物を再分布させ、ダブルゲートの位置
合わせを自己整合的に行うと同時に、埋め込みゲート電
極を各々電気的に完全に分離した高性能な超微細ダブル
ゲート型ＳＯＩＭＯＳ及びその製造方法を提供すること
にある。
面に高濃度に不純物を再分布させ、ダブルゲートの位置
合わせを自己整合的に行うと同時に、埋め込みゲート電
極を各々電気的に完全に分離した高性能な超微細ダブル
ゲート型ＳＯＩＭＯＳ及びその製造方法を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の上記目的は、
（１）非晶質半導体又は多結晶半導体からなる第１の半
導体層、第１の絶縁膜及び第２の半導体層の順に積層化
されたウエーハを準備し、ゲート電極形成予定領域を含
む前記ウエーハの第２の半導体層の主表面上の一部領域
に第２の絶縁膜を形成し、前記ゲート電極形成予定領域
に対向する前記第１の半導体層内の領域に高濃度不純物
層を形成し、さらに前記ゲート電極形成予定領域の前記
第２の半導体層上に第３の絶縁膜を形成し、前記ゲート
電極形成予定領域の前記第２の半導体層の主表面側に第
３の絶縁膜を介して、上部ゲート電極を設けることを特
徴とする半導体集積回路装置の製造方法により、（２）
前記高濃度不純物層は、所望の不純物イオンを前記第２
の絶縁膜、前記第２の半導体層及び前記第１の絶縁膜を
貫通させ、前記第１の半導体層に注入し、前記第１の半
導体層内において最大不純物濃度となるように形成され
ることを特徴とする上記（１）に記載の半導体集積回路
装置の製造方法により、（３）支持基板上に形成された
第１の絶縁膜上に、第１の半導体層、第２の絶縁膜及び
第２の半導体層からなるウエーハを載置し、前記第２の
半導体層の主表面上に第３の絶縁膜を形成し、前記第３
の絶縁膜上に、イオン注入阻止膜を成膜し、前記イオン
注入阻止膜に、前記ゲート電極形成予定領域に対応した
開口部を設け、前記開口部に所望の不純物イオンを前記
第３の絶縁膜、前記第２の半導体層及び前記第２の絶縁
膜を貫通させ、前記第１の半導体層内に高濃度不純物か
らなる不純物拡散層を形成し、前記不純物拡散層に対向
するように前記ウエーハ主表面側に上部ゲート電極を設
けることを特徴とする半導体集積回路装置の製造方法に
より、（４）支持基板上に形成された第１の絶縁膜上
に、第１の半導体層、第２の絶縁膜及び第２の半導体層
からなるウエーハを設け、前記第２の半導体層の主表面
上に第３の絶縁膜を形成し、前記第３の絶縁膜上に、イ
オン注入阻止膜を成膜し、前記イオン注入阻止膜、前記
第３絶縁膜、前記第２の半導体層、前記第２の絶縁膜及
び前記第１の半導体層のからなる多層膜の所望個所に、
前記第１の絶縁膜に達する開口を設け、前記開口内に前
記多層膜の高さ以上の膜厚の絶縁膜を堆積し、前記絶縁
膜を所望の膜厚まで研磨することにより、前記開口内に
絶縁分離膜を形成し、前記絶縁分離膜により互いに絶縁
分離された複数の領域において、少なくとも一部の前記
第１の半導体層中に高濃度不純物を導入し、前記高濃度
不純物の導入領域に対向するように前記ウエーハ主表面
側に上部ゲート電極を形成することを特徴とする半導体
集積回路装置の製造方法により達成される。
（１）非晶質半導体又は多結晶半導体からなる第１の半
導体層、第１の絶縁膜及び第２の半導体層の順に積層化
されたウエーハを準備し、ゲート電極形成予定領域を含
む前記ウエーハの第２の半導体層の主表面上の一部領域
に第２の絶縁膜を形成し、前記ゲート電極形成予定領域
に対向する前記第１の半導体層内の領域に高濃度不純物
層を形成し、さらに前記ゲート電極形成予定領域の前記
第２の半導体層上に第３の絶縁膜を形成し、前記ゲート
電極形成予定領域の前記第２の半導体層の主表面側に第
３の絶縁膜を介して、上部ゲート電極を設けることを特
徴とする半導体集積回路装置の製造方法により、（２）
前記高濃度不純物層は、所望の不純物イオンを前記第２
の絶縁膜、前記第２の半導体層及び前記第１の絶縁膜を
貫通させ、前記第１の半導体層に注入し、前記第１の半
導体層内において最大不純物濃度となるように形成され
ることを特徴とする上記（１）に記載の半導体集積回路
装置の製造方法により、（３）支持基板上に形成された
第１の絶縁膜上に、第１の半導体層、第２の絶縁膜及び
第２の半導体層からなるウエーハを載置し、前記第２の
半導体層の主表面上に第３の絶縁膜を形成し、前記第３
の絶縁膜上に、イオン注入阻止膜を成膜し、前記イオン
注入阻止膜に、前記ゲート電極形成予定領域に対応した
開口部を設け、前記開口部に所望の不純物イオンを前記
第３の絶縁膜、前記第２の半導体層及び前記第２の絶縁
膜を貫通させ、前記第１の半導体層内に高濃度不純物か
らなる不純物拡散層を形成し、前記不純物拡散層に対向
するように前記ウエーハ主表面側に上部ゲート電極を設
けることを特徴とする半導体集積回路装置の製造方法に
より、（４）支持基板上に形成された第１の絶縁膜上
に、第１の半導体層、第２の絶縁膜及び第２の半導体層
からなるウエーハを設け、前記第２の半導体層の主表面
上に第３の絶縁膜を形成し、前記第３の絶縁膜上に、イ
オン注入阻止膜を成膜し、前記イオン注入阻止膜、前記
第３絶縁膜、前記第２の半導体層、前記第２の絶縁膜及
び前記第１の半導体層のからなる多層膜の所望個所に、
前記第１の絶縁膜に達する開口を設け、前記開口内に前
記多層膜の高さ以上の膜厚の絶縁膜を堆積し、前記絶縁
膜を所望の膜厚まで研磨することにより、前記開口内に
絶縁分離膜を形成し、前記絶縁分離膜により互いに絶縁
分離された複数の領域において、少なくとも一部の前記
第１の半導体層中に高濃度不純物を導入し、前記高濃度
不純物の導入領域に対向するように前記ウエーハ主表面
側に上部ゲート電極を形成することを特徴とする半導体
集積回路装置の製造方法により達成される。
【００１２】以上説明したように、上記構成によれば、
非晶質又は多結晶半導体内において、不純物の拡散速度
が単結晶内に比べて桁違いに速く、速やかに不純物の再
分布を実現でき、非晶質又は多結晶半導体であることに
より、注入イオンのチャネリング現象に基づく不純物の
予期せぬ拡がりの問題も本質的に解消することが可能と
なるため、高性能な超微細ダブルゲート型ＳＯＩＭＯＳ
を製造することができる。
非晶質又は多結晶半導体内において、不純物の拡散速度
が単結晶内に比べて桁違いに速く、速やかに不純物の再
分布を実現でき、非晶質又は多結晶半導体であることに
より、注入イオンのチャネリング現象に基づく不純物の
予期せぬ拡がりの問題も本質的に解消することが可能と
なるため、高性能な超微細ダブルゲート型ＳＯＩＭＯＳ
を製造することができる。
【００１３】
【発明の実施の形態】以下、本発明を実施例によりさら
に詳細に説明する。理解を容易にするため、図面を用い
て説明し、要部は他の部分よりも拡大して示されてい
る。各部の材質、導電型、及び製造条件等は本実施例の
記載に限定されるものではなく、各々多くの変形が可能
であることは言うまでもない。
に詳細に説明する。理解を容易にするため、図面を用い
て説明し、要部は他の部分よりも拡大して示されてい
る。各部の材質、導電型、及び製造条件等は本実施例の
記載に限定されるものではなく、各々多くの変形が可能
であることは言うまでもない。
【００１４】
【実施例】<実施例１>図１は本発明の第一の実施例によ
る半導体集積回路装置を構成するダブルゲート型ＳＯＩ
ＭＯＳの完成断面図、図１０は図９における平面図、図
５から図９はその製造工程順を示す断面図である。Ｓｉ
単結晶よりなる直径２０ｃｍの支持基板１上に３００ｎ
ｍ厚のシリコン酸化膜２と、２００ｎｍ厚の半導体層３
と、１．８ｎｍのシリコン酸化膜とその表面をＮＯガス
により窒化して形成した０．２ｎｍのシリコン窒化膜に
よる積層膜４と、１０ｎｍ厚の面方位（１００）でＰ導
電型１０Ωｃｍの単結晶半導体層５が順に積層化された
多層構造ＳＯＩ基板を準備する。ここで、単結晶半導体
層５は、単結晶のＳｉ、または単結晶のＳｉＧｅ、ある
いは単結晶Ｓｉ及びＳｉＧｅからなる積層膜である。
る半導体集積回路装置を構成するダブルゲート型ＳＯＩ
ＭＯＳの完成断面図、図１０は図９における平面図、図
５から図９はその製造工程順を示す断面図である。Ｓｉ
単結晶よりなる直径２０ｃｍの支持基板１上に３００ｎ
ｍ厚のシリコン酸化膜２と、２００ｎｍ厚の半導体層３
と、１．８ｎｍのシリコン酸化膜とその表面をＮＯガス
により窒化して形成した０．２ｎｍのシリコン窒化膜に
よる積層膜４と、１０ｎｍ厚の面方位（１００）でＰ導
電型１０Ωｃｍの単結晶半導体層５が順に積層化された
多層構造ＳＯＩ基板を準備する。ここで、単結晶半導体
層５は、単結晶のＳｉ、または単結晶のＳｉＧｅ、ある
いは単結晶Ｓｉ及びＳｉＧｅからなる積層膜である。
【００１５】トランジスタのソース、ドレイン及びチャ
ネルを構成すべき活性領域を隣接トランジスタの活性領
域から互いに分離するため単結晶半導体層５をパターン
ニングする(図示せず)。しかる後、表面にシリコン酸化
膜とシリコン窒化膜による５ｎｍ厚の積層絶縁膜６０を
堆積する。ここで、上記イオン注入に先立ってＳＯＩ層
５表面に表面保護膜６０を形成しておくのは、現状のイ
オン注入装置においてはビーム通過経路の側壁等に衝突
し、叩き出された汚染不純物等がウエーハに被着するた
め、表面保護膜で上記汚染不純物の進入を阻止し、ＳＯ
Ｉ層５への汚染を防止するためである。続いて、１００
ｎｍ厚のマスク材用半導体膜７、５０ｎｍ厚のシリコン
窒化膜８を順次堆積する(図５)。
ネルを構成すべき活性領域を隣接トランジスタの活性領
域から互いに分離するため単結晶半導体層５をパターン
ニングする(図示せず)。しかる後、表面にシリコン酸化
膜とシリコン窒化膜による５ｎｍ厚の積層絶縁膜６０を
堆積する。ここで、上記イオン注入に先立ってＳＯＩ層
５表面に表面保護膜６０を形成しておくのは、現状のイ
オン注入装置においてはビーム通過経路の側壁等に衝突
し、叩き出された汚染不純物等がウエーハに被着するた
め、表面保護膜で上記汚染不純物の進入を阻止し、ＳＯ
Ｉ層５への汚染を防止するためである。続いて、１００
ｎｍ厚のマスク材用半導体膜７、５０ｎｍ厚のシリコン
窒化膜８を順次堆積する(図５)。
【００１６】なお、多層膜構造ＳＯＩ基板は、通常以下
の手順で準備する。つまり、支持基板１としては通常Ｓ
ｉ単結晶基板を用い、その主表面に熱酸化法で形成した
１００から４００ｎｍ厚のシリコン酸化膜面と、薄い絶
縁膜４と非晶質な半導体層３の積層膜をＳｉ単結晶基板
上に形成した別途準備の基板とを貼り合わせた後、後者
のＳｉ単結晶基板を薄膜化してＳＯＩ層５としている。
ＳＯＩ層５を膜厚の制御性良く実現する手法としては水
素イオン注入を非晶質な半導体層３表面より後者のＳｉ
単結晶基板内で最大飛程となる如く実施し、その後の貼
り合わせ工程と５００℃程度の低温熱処理による最大飛
程面での剥離現象を用いる公知技術等に依れば良い。所
望ＳＯＩ層５の層厚は水素イオン注入エネルギーの設定
により制御可能であり、ウエーハ内におけるＳＯＩ層厚
の分布は２ｎｍ以下に抑えられることが知られている。
上記多層構造ＳＯＩ基板の製造は従来の貼り合わせ技術
に基づくものである。
の手順で準備する。つまり、支持基板１としては通常Ｓ
ｉ単結晶基板を用い、その主表面に熱酸化法で形成した
１００から４００ｎｍ厚のシリコン酸化膜面と、薄い絶
縁膜４と非晶質な半導体層３の積層膜をＳｉ単結晶基板
上に形成した別途準備の基板とを貼り合わせた後、後者
のＳｉ単結晶基板を薄膜化してＳＯＩ層５としている。
ＳＯＩ層５を膜厚の制御性良く実現する手法としては水
素イオン注入を非晶質な半導体層３表面より後者のＳｉ
単結晶基板内で最大飛程となる如く実施し、その後の貼
り合わせ工程と５００℃程度の低温熱処理による最大飛
程面での剥離現象を用いる公知技術等に依れば良い。所
望ＳＯＩ層５の層厚は水素イオン注入エネルギーの設定
により制御可能であり、ウエーハ内におけるＳＯＩ層厚
の分布は２ｎｍ以下に抑えられることが知られている。
上記多層構造ＳＯＩ基板の製造は従来の貼り合わせ技術
に基づくものである。
【００１７】本発明に適用する多層構造ＳＯＩ基板の概
略仕様はＳＯＩ層５の層厚が２０ｎｍ以下、望ましくは
５から１０ｎｍ程度であり、薄い埋め込み絶縁膜４は本
発明における埋め込みゲート絶縁膜として用いられるも
ので、シリコン酸化膜と電気的等価膜厚で２から１ｎｍ
以下程度の膜厚を有し、且つ本発明の半導体集積回路装
置の製造工程における通常熱処理工程で好ましくない不
純物拡散を阻止し得る特性を有することが望ましい。即
ち、シリコン窒化膜、又はシリコン窒化膜と他の絶縁膜
との積層膜であることが望ましい。上記積層膜の構成材
料としてＳｉ、Ａｌ、Ｔｉ、Ｔａ、Ｎｂ、Ｚｒ、Ｈｆ、
Ｌａ系希土類金属、及びＹ等の酸化膜、又は上記元素に
基づくシリケート膜であれば良い。上記薄い埋め込み絶
縁膜４は従来のウエーハ貼り合わせ技術と独立に構成す
ることができる。従って超微細ＭＯＳの極薄ゲート絶縁
膜に対応した膜厚に設定することが可能となり、超微細
ＭＯＳに関する新規課題にも適用できる。
略仕様はＳＯＩ層５の層厚が２０ｎｍ以下、望ましくは
５から１０ｎｍ程度であり、薄い埋め込み絶縁膜４は本
発明における埋め込みゲート絶縁膜として用いられるも
ので、シリコン酸化膜と電気的等価膜厚で２から１ｎｍ
以下程度の膜厚を有し、且つ本発明の半導体集積回路装
置の製造工程における通常熱処理工程で好ましくない不
純物拡散を阻止し得る特性を有することが望ましい。即
ち、シリコン窒化膜、又はシリコン窒化膜と他の絶縁膜
との積層膜であることが望ましい。上記積層膜の構成材
料としてＳｉ、Ａｌ、Ｔｉ、Ｔａ、Ｎｂ、Ｚｒ、Ｈｆ、
Ｌａ系希土類金属、及びＹ等の酸化膜、又は上記元素に
基づくシリケート膜であれば良い。上記薄い埋め込み絶
縁膜４は従来のウエーハ貼り合わせ技術と独立に構成す
ることができる。従って超微細ＭＯＳの極薄ゲート絶縁
膜に対応した膜厚に設定することが可能となり、超微細
ＭＯＳに関する新規課題にも適用できる。
【００１８】非晶質な半導体層３を用いた場合は、貼り
合わせ後の熱処理工程により非晶質半導体が多結晶化さ
れるが、この半導体層３の膜厚は１０ｎｍ以上、５００
ｎｍ以下望ましくは１００から２００ｎｍ程度が望まし
く、Ｓｉ又はＳｉとＧｅの混晶膜であることが望まし
い。上記半導体層３は本発明において、埋め込みゲート
電極を構成すべき領域を提供するもので、単結晶半導体
でないことを特徴としている。
合わせ後の熱処理工程により非晶質半導体が多結晶化さ
れるが、この半導体層３の膜厚は１０ｎｍ以上、５００
ｎｍ以下望ましくは１００から２００ｎｍ程度が望まし
く、Ｓｉ又はＳｉとＧｅの混晶膜であることが望まし
い。上記半導体層３は本発明において、埋め込みゲート
電極を構成すべき領域を提供するもので、単結晶半導体
でないことを特徴としている。
【００１９】図５の状態から埋め込みゲートが構成され
るべき半導体層３において、埋め込みゲート電極と上部
ゲート電極の接続領域と上記活性領域を外部から分離す
る如く、シリコン窒化膜８、マスク材用半導体膜７、積
層絶縁膜６０、単結晶半導体層５、積層膜４、及び半導
体層３の多層構造膜に溝加工を施した。上記溝加工の
後、上記溝内を完全に充填するごとく厚い酸化膜を全面
に堆積してからシリコン窒化膜８上面を研磨終点とする
化学的機械的研磨により上記溝内部のみに厚い酸化膜を
残置させ、素子間分離絶縁膜９とした（図６）。
るべき半導体層３において、埋め込みゲート電極と上部
ゲート電極の接続領域と上記活性領域を外部から分離す
る如く、シリコン窒化膜８、マスク材用半導体膜７、積
層絶縁膜６０、単結晶半導体層５、積層膜４、及び半導
体層３の多層構造膜に溝加工を施した。上記溝加工の
後、上記溝内を完全に充填するごとく厚い酸化膜を全面
に堆積してからシリコン窒化膜８上面を研磨終点とする
化学的機械的研磨により上記溝内部のみに厚い酸化膜を
残置させ、素子間分離絶縁膜９とした（図６）。
【００２０】図６の状態より後に形成するゲート電極の
パターンの逆パターンで１００ｎｍ厚のマスク材用半導
体膜７、５０ｎｍ厚のシリコン窒化膜８に開口を施し
た。開口幅の最小寸法は７０ｎｍである。しかる後、上
記開口のエッチング終点は積層絶縁膜６０であるが、所
望により単結晶半導体層５表面まで開口を施してから、
露出された単結晶半導体層５表面に別途、薄い保護膜を
形成しても良い。１０ｎｍ厚のシリコン酸化膜７１の堆
積とその異方性ドライエッチにより上記側壁にのみ選択
残置させた。続いて、ゲート電極の逆パターンによる開
口領域にＡｓのイオン注入とレーザー照射熱処理を繰り
返し実施した。一回のイオン注入条件は加速エネルギー
２００ｋｅＶ、注入量１ｘ１０14／ｃｍ2で、熱処理は
Ｈｅガス雰囲気、波長３０８ｎｍのＸｅＣｌエキシマレ
ーザー照射に依った。照射エネルギー密度は０．０５Ｊ
／ｃｍ2である。イオン注入とレーザー熱処理工程の繰
り返しによる積算注入量は２ｘ１０15／ｃｍ2である。
上記条件のイオン注入では高濃度Ａｓ領域は１０ｎｍ厚
の単結晶半導体層５を貫通し、最大不純物濃度深さは積
層絶縁膜６０表面から約１１０ｎｍ深さ、即ち、半導体
層３内で表面側から約９０ｎｍ深さで最大不純物濃度を
有する分布となった。単結晶半導体層５での最大不純物
濃度は１ｘ１０20／ｃｍ3以上であった。上記高濃度イ
オン注入ではなるべく質量の大きなイオンを注入するこ
とが望ましい。
パターンの逆パターンで１００ｎｍ厚のマスク材用半導
体膜７、５０ｎｍ厚のシリコン窒化膜８に開口を施し
た。開口幅の最小寸法は７０ｎｍである。しかる後、上
記開口のエッチング終点は積層絶縁膜６０であるが、所
望により単結晶半導体層５表面まで開口を施してから、
露出された単結晶半導体層５表面に別途、薄い保護膜を
形成しても良い。１０ｎｍ厚のシリコン酸化膜７１の堆
積とその異方性ドライエッチにより上記側壁にのみ選択
残置させた。続いて、ゲート電極の逆パターンによる開
口領域にＡｓのイオン注入とレーザー照射熱処理を繰り
返し実施した。一回のイオン注入条件は加速エネルギー
２００ｋｅＶ、注入量１ｘ１０14／ｃｍ2で、熱処理は
Ｈｅガス雰囲気、波長３０８ｎｍのＸｅＣｌエキシマレ
ーザー照射に依った。照射エネルギー密度は０．０５Ｊ
／ｃｍ2である。イオン注入とレーザー熱処理工程の繰
り返しによる積算注入量は２ｘ１０15／ｃｍ2である。
上記条件のイオン注入では高濃度Ａｓ領域は１０ｎｍ厚
の単結晶半導体層５を貫通し、最大不純物濃度深さは積
層絶縁膜６０表面から約１１０ｎｍ深さ、即ち、半導体
層３内で表面側から約９０ｎｍ深さで最大不純物濃度を
有する分布となった。単結晶半導体層５での最大不純物
濃度は１ｘ１０20／ｃｍ3以上であった。上記高濃度イ
オン注入ではなるべく質量の大きなイオンを注入するこ
とが望ましい。
【００２１】なお、注入イオンはＳＯＩ層５内部にはな
るべく少 量しか残留しない様に注入イオン種と加速エ
ネルギーを選定する。前述のように、上記目的に合致す
るイオンは質量が大きいことが望ましく、Ｎ導電型イオ
ンではＳｂ又はＡｓが、Ｐ導電型イオンではＩｎが望ま
しい。ただし、ＩｎはＳｉ内でのアクセプタ準位は価電
子帯端から０．１６ｅＶと離れており、電気的に活性化
する割合が小さいため、注入イオンはＮ導電型イオンで
あるＳｂ又はＡｓが望ましい。半導体層３としてＳｉと
Ｇｅの混晶を用いる場合、Ｇｅの割合の増加と共にＩｎ
のアクセプタ準位と価電子帯端のかい離は小さくなり、
電気的活性化の問題は解消される。従って半導体層３が
ＳｉとＧｅの混晶で構成される場合、注入不純物はＩｎ
であっても差し支えない。
るべく少 量しか残留しない様に注入イオン種と加速エ
ネルギーを選定する。前述のように、上記目的に合致す
るイオンは質量が大きいことが望ましく、Ｎ導電型イオ
ンではＳｂ又はＡｓが、Ｐ導電型イオンではＩｎが望ま
しい。ただし、ＩｎはＳｉ内でのアクセプタ準位は価電
子帯端から０．１６ｅＶと離れており、電気的に活性化
する割合が小さいため、注入イオンはＮ導電型イオンで
あるＳｂ又はＡｓが望ましい。半導体層３としてＳｉと
Ｇｅの混晶を用いる場合、Ｇｅの割合の増加と共にＩｎ
のアクセプタ準位と価電子帯端のかい離は小さくなり、
電気的活性化の問題は解消される。従って半導体層３が
ＳｉとＧｅの混晶で構成される場合、注入不純物はＩｎ
であっても差し支えない。
【００２２】重いイオンの注入深さ分布は最大濃度位置
に対して非対称の分布を示し、最大濃度位置より深い領
域ではガウス分布よりなだらかに、最大濃度深さより浅
い領域ではより急峻な分布を有する。従って、注入イオ
ンが貫通する表面領域の単結晶半導体層５の厚さが１０
ｎｍ、又はそれ以下と薄い場合、単結晶半導体層５内部
への注入イオンの残留を極めて少量に抑えることが可能
となる。単結晶半導体層５内部への注入イオン残留の低
減には注入角度をチャネリング現象が容易に生じる結晶
方位に合致させることも有効である。上記イオン注入は
（１００）面に対し垂直方向から実施し、単結晶半導体
層５内部でのチャネリング現象を積極的に用いている。
一回のＡｓイオン注入後の単結晶半導体層５の結晶性は
同一処理を施した別途準備の試料による透過型電子顕微
鏡により観察では非晶質状態には達していないが多数の
結晶欠陥の発生が確認されたが熱処理後は結晶欠陥が観
察されず、完全結晶に回復したことが確認された。
に対して非対称の分布を示し、最大濃度位置より深い領
域ではガウス分布よりなだらかに、最大濃度深さより浅
い領域ではより急峻な分布を有する。従って、注入イオ
ンが貫通する表面領域の単結晶半導体層５の厚さが１０
ｎｍ、又はそれ以下と薄い場合、単結晶半導体層５内部
への注入イオンの残留を極めて少量に抑えることが可能
となる。単結晶半導体層５内部への注入イオン残留の低
減には注入角度をチャネリング現象が容易に生じる結晶
方位に合致させることも有効である。上記イオン注入は
（１００）面に対し垂直方向から実施し、単結晶半導体
層５内部でのチャネリング現象を積極的に用いている。
一回のＡｓイオン注入後の単結晶半導体層５の結晶性は
同一処理を施した別途準備の試料による透過型電子顕微
鏡により観察では非晶質状態には達していないが多数の
結晶欠陥の発生が確認されたが熱処理後は結晶欠陥が観
察されず、完全結晶に回復したことが確認された。
【００２３】上記イオン注入後のレーザー照射熱処理の
繰り返しは単結晶半導体層５の結晶回復、及び外方拡散
による単結晶半導体層５からの残留Ａｓの低減化、更に
は半導体層３内におけるＡｓの活性化を行なうものであ
る。なお、上記熱処理は他の手法、例えば所謂スパイク
アニール、ランプアニール、更にはヤグレーザー等他の
光源に基づくレーザーアニールに基づいても良い。熱処
理雰囲気に関してもＨｅに限らず、所望によりＨ、Ａ
ｒ、Ｎ等に依っても良い。レーザーアニールにおいて、
照射エネルギー密度の設定は単結晶半導体層５が蒸発に
基づき表面荒れが生じない条件に設定したが、所望によ
りＳｉＨ4ガス等の雰囲気への導入によりＳｉ蒸気圧を
上昇させ、表面荒れを防止する手法を採用しても良い。
上記熱処理の後、１．８ｎｍのシリコン酸化膜とその表
面をＮＯガスにより窒化して形成した０．２ｎｍのシリ
コン窒化膜による積層ゲート絶縁膜６を露出された単結
晶半導体層５表面に形成した(図７)。
繰り返しは単結晶半導体層５の結晶回復、及び外方拡散
による単結晶半導体層５からの残留Ａｓの低減化、更に
は半導体層３内におけるＡｓの活性化を行なうものであ
る。なお、上記熱処理は他の手法、例えば所謂スパイク
アニール、ランプアニール、更にはヤグレーザー等他の
光源に基づくレーザーアニールに基づいても良い。熱処
理雰囲気に関してもＨｅに限らず、所望によりＨ、Ａ
ｒ、Ｎ等に依っても良い。レーザーアニールにおいて、
照射エネルギー密度の設定は単結晶半導体層５が蒸発に
基づき表面荒れが生じない条件に設定したが、所望によ
りＳｉＨ4ガス等の雰囲気への導入によりＳｉ蒸気圧を
上昇させ、表面荒れを防止する手法を採用しても良い。
上記熱処理の後、１．８ｎｍのシリコン酸化膜とその表
面をＮＯガスにより窒化して形成した０．２ｎｍのシリ
コン窒化膜による積層ゲート絶縁膜６を露出された単結
晶半導体層５表面に形成した(図７)。
【００２４】図７の状態より活性領域以外でイオン注入
により低抵抗化された半導体層３領域上において、積層
ゲート絶縁膜６に開口(図１０に図示)を施してからＢが
高濃度に添加されたＳｉ膜を全面的に堆積し、開口部を
完全に充填した。積層ゲート絶縁膜６への開口は埋め込
みゲート電極となる低抵抗シリコン領域３とこれから形
成する上部ゲート電極の接続口である。Ｂが高濃度に添
加されたＳｉ膜の堆積工程の後、シリコン窒化膜８を研
磨阻止膜とする公知の化学的機械的研磨によりシリコン
窒化膜８上の上記Ｂが高濃度に添加されたＳｉ膜を選択
除去し、開口部内にのみ選択残置して上部ゲート電極１
１とした。続いて、上部ゲート電極１１の上部を僅かに
等方的にエッチングしてから今度はシリコン酸化膜の堆
積とシリコン窒化膜８を研磨阻止膜とする公知の化学的
機械的研磨によりシリコン窒化膜８上のシリコン酸化膜
の選択除去により上部ゲート電極１１部分にのみ選択残
置し、ゲート保護絶縁膜１２とした(図８)。
により低抵抗化された半導体層３領域上において、積層
ゲート絶縁膜６に開口(図１０に図示)を施してからＢが
高濃度に添加されたＳｉ膜を全面的に堆積し、開口部を
完全に充填した。積層ゲート絶縁膜６への開口は埋め込
みゲート電極となる低抵抗シリコン領域３とこれから形
成する上部ゲート電極の接続口である。Ｂが高濃度に添
加されたＳｉ膜の堆積工程の後、シリコン窒化膜８を研
磨阻止膜とする公知の化学的機械的研磨によりシリコン
窒化膜８上の上記Ｂが高濃度に添加されたＳｉ膜を選択
除去し、開口部内にのみ選択残置して上部ゲート電極１
１とした。続いて、上部ゲート電極１１の上部を僅かに
等方的にエッチングしてから今度はシリコン酸化膜の堆
積とシリコン窒化膜８を研磨阻止膜とする公知の化学的
機械的研磨によりシリコン窒化膜８上のシリコン酸化膜
の選択除去により上部ゲート電極１１部分にのみ選択残
置し、ゲート保護絶縁膜１２とした(図８)。
【００２５】なお、ゲート電極材料としてはＳｉ、高融
点金属、又はＳｉと高融点金属の積層膜等が好ましく、
ＳｉとＧｅの混晶でも良い。Ｓｉ又はＳｉとＧｅ混晶へ
の不純物添加は膜形成時に添加しても良く、成膜後のイ
オン注入に依っても良い。開口部をゲート電極材料で埋
め戻し工程の後、開口を施したイオン注入阻止膜上面を
研磨阻止終点とする化学的機械的研磨により上記開口部
のみにゲート電極材料を選択的に残置する。
点金属、又はＳｉと高融点金属の積層膜等が好ましく、
ＳｉとＧｅの混晶でも良い。Ｓｉ又はＳｉとＧｅ混晶へ
の不純物添加は膜形成時に添加しても良く、成膜後のイ
オン注入に依っても良い。開口部をゲート電極材料で埋
め戻し工程の後、開口を施したイオン注入阻止膜上面を
研磨阻止終点とする化学的機械的研磨により上記開口部
のみにゲート電極材料を選択的に残置する。
【００２６】図８の状態からシリコン窒化膜８、シリコ
ン膜７１を選択的に除去した。Ｂが高濃度に添加された
Ｓｉ膜よりなる上部ゲート電極１１はシリコン酸化膜７
１の存在により保護される。続いてシリコン酸化膜７１
の除去を行なってからＡｓのイオン注入と公知のスパイ
クアニールによりにより露出された単結晶半導体層５に
上部ゲート電極１１と自己整合の関係でソース拡散層１
３とドレイン拡散層１４を形成した。次に２０ｎｍ厚で
シリコン窒化膜の全面堆積とその異方性ドライエッチン
グにより選択的にゲート側壁保護絶縁膜１５を形成し
た。上記工程において、シリコン酸化膜７１は所望によ
り除去しなくとも良い(図９)。
ン膜７１を選択的に除去した。Ｂが高濃度に添加された
Ｓｉ膜よりなる上部ゲート電極１１はシリコン酸化膜７
１の存在により保護される。続いてシリコン酸化膜７１
の除去を行なってからＡｓのイオン注入と公知のスパイ
クアニールによりにより露出された単結晶半導体層５に
上部ゲート電極１１と自己整合の関係でソース拡散層１
３とドレイン拡散層１４を形成した。次に２０ｎｍ厚で
シリコン窒化膜の全面堆積とその異方性ドライエッチン
グにより選択的にゲート側壁保護絶縁膜１５を形成し
た。上記工程において、シリコン酸化膜７１は所望によ
り除去しなくとも良い(図９)。
【００２７】図９の状態からＰが高濃度に添加されたＳ
ｉ膜の堆積を行い、素子間分離絶縁膜９上部を研磨阻止
マスクとする化学的機械的研磨によりソース拡散層１３
とドレイン拡散層１４領域以外の堆積Ｓｉ膜を選択的に
除去して積み上げソース拡散層１６と積み上げドレイン
拡散層１７とした。次にＣｏ膜をスパッタリング法によ
り全面に薄く堆積し、５００℃における短時間アニール
によるシリサイド化を施した。未反応Ｃｏ膜を塩酸と過
酸化水素水混合液で除去し、積み上げソース拡散層１６
と積み上げドレイン拡散層１７上に選択的にＣｏシリサ
イド膜を選択的に残置させた(図示せず)。この状態より
８００℃における短時間熱処理によりＣｏシリサイド膜
の低抵抗化を施した。次に厚いシリコン酸化堆積膜を全
面に形成した後、その表面を機械的化学的研摩により平
坦化して表面保護絶縁膜２０とした。該表面保護絶縁膜
の所望領域に開口を施してから配線金属の拡散障壁材と
してのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その
平坦化研摩により開口部分のみに選択的にＷ膜を残置し
てソース電極１８、ドレイン電極１９とした。その後、
所望回路構成に従いアルミニュームを主材料とする金属
膜の堆積とそのパターニングにより配線(図示せず)を形
成し、ＭＯＳを製造した（図１）。
ｉ膜の堆積を行い、素子間分離絶縁膜９上部を研磨阻止
マスクとする化学的機械的研磨によりソース拡散層１３
とドレイン拡散層１４領域以外の堆積Ｓｉ膜を選択的に
除去して積み上げソース拡散層１６と積み上げドレイン
拡散層１７とした。次にＣｏ膜をスパッタリング法によ
り全面に薄く堆積し、５００℃における短時間アニール
によるシリサイド化を施した。未反応Ｃｏ膜を塩酸と過
酸化水素水混合液で除去し、積み上げソース拡散層１６
と積み上げドレイン拡散層１７上に選択的にＣｏシリサ
イド膜を選択的に残置させた(図示せず)。この状態より
８００℃における短時間熱処理によりＣｏシリサイド膜
の低抵抗化を施した。次に厚いシリコン酸化堆積膜を全
面に形成した後、その表面を機械的化学的研摩により平
坦化して表面保護絶縁膜２０とした。該表面保護絶縁膜
の所望領域に開口を施してから配線金属の拡散障壁材と
してのＴｉＮ膜と配線金属としてのＷ膜を堆積し、その
平坦化研摩により開口部分のみに選択的にＷ膜を残置し
てソース電極１８、ドレイン電極１９とした。その後、
所望回路構成に従いアルミニュームを主材料とする金属
膜の堆積とそのパターニングにより配線(図示せず)を形
成し、ＭＯＳを製造した（図１）。
【００２８】上記製造工程を経て製造された本実施例に
基づくＭＯＳを特性比較のために同時に試作した従来構
造のＳＯＩＭＯＳとゲート長５０ｎｍの条件で比較し
た。ＳＯＩ層厚が１０ｎｍの従来公知の完全空乏型ＳＯ
ＩＭＯＳは電源電圧１．０Ｖにおいて、ゲート電圧が０
Ｖの条件で漏洩する電流がチャネル幅１μｍ当たり１．
３ｘ１０-5Ａと大きく、完全にパンチスルーの状態にあ
った。ゲート電圧が１．０Ｖにおける電流値はパンチス
ルー状態にあるにも係らず、チャネル幅１μｍ当たり
０．７４ｍＡであった。一方、本実施例に基づくＳＯＩ
ＭＯＳにおいてはＳＯＩ層厚が１０ｎｍ、電源電圧１．
０Ｖにおいて、ゲート電圧が０Ｖの条件で漏洩する電流
がチャネル幅１μｍ当たり２．４ｘ１０-8Ａと小さく、
且つゲート電圧が１．０Ｖにおける電流値をチャネル幅
１μｍ当たり１．４２ｍＡとほぼ倍の電流値を得ること
ができた。本実施例において、ＳＯＩ層５の層厚を２０
ｎｍと厚くするとゲート電圧が１．０Ｖにおける電流値
を大きくすることはできるが漏洩電流も増加するため、
漏洩電流を１ｘ１０-7Ａ以下に抑制するためにはゲート
長に対するＳＯＩ層５の層厚を１／４以下に設定するこ
とが望ましい。
基づくＭＯＳを特性比較のために同時に試作した従来構
造のＳＯＩＭＯＳとゲート長５０ｎｍの条件で比較し
た。ＳＯＩ層厚が１０ｎｍの従来公知の完全空乏型ＳＯ
ＩＭＯＳは電源電圧１．０Ｖにおいて、ゲート電圧が０
Ｖの条件で漏洩する電流がチャネル幅１μｍ当たり１．
３ｘ１０-5Ａと大きく、完全にパンチスルーの状態にあ
った。ゲート電圧が１．０Ｖにおける電流値はパンチス
ルー状態にあるにも係らず、チャネル幅１μｍ当たり
０．７４ｍＡであった。一方、本実施例に基づくＳＯＩ
ＭＯＳにおいてはＳＯＩ層厚が１０ｎｍ、電源電圧１．
０Ｖにおいて、ゲート電圧が０Ｖの条件で漏洩する電流
がチャネル幅１μｍ当たり２．４ｘ１０-8Ａと小さく、
且つゲート電圧が１．０Ｖにおける電流値をチャネル幅
１μｍ当たり１．４２ｍＡとほぼ倍の電流値を得ること
ができた。本実施例において、ＳＯＩ層５の層厚を２０
ｎｍと厚くするとゲート電圧が１．０Ｖにおける電流値
を大きくすることはできるが漏洩電流も増加するため、
漏洩電流を１ｘ１０-7Ａ以下に抑制するためにはゲート
長に対するＳＯＩ層５の層厚を１／４以下に設定するこ
とが望ましい。
【００２９】本実施例に基づくＮチャネル型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳと略記する）においては埋め
込みゲート電極１０をＮ導電型、上部ゲート電極１１を
Ｐ導電型にしたが上部ゲート電極１１を仕事関数がＳｉ
の禁止帯中央近傍となる例えばＷ等の金属材料で構成し
ても良い。また、埋め込みゲート電極１０をＰ導電型、
上部ゲート電極１１をＮ導電型と逆転して製造しても、
得られる特性には殆んど違いは生じない。埋め込みゲー
ト電極１０をＮ導電型、上部ゲート電極１１をＷで構成
し、他の工程は上記実施例に従って製造したＳＯＩＭＯ
ＳにおいてはＳＯＩ層厚を５ｎｍまで薄膜化することに
より電源電圧１．０Ｖにおいて、ゲート電圧が０Ｖの条
件で漏洩する電流がチャネル幅１μｍ当たり６．８ｘ１
０-7Ａとやや大きいが、ゲート電圧が１．０Ｖにおける
電流値をチャネル幅１μｍ当たり２．０１ｍＡと大電流
化を達成することができた。上記特性は閾電圧値が負の
値に設定されたことに基づくもので、パンチスルー状態
になったわけではない。なお、ＳＯＩ層厚が１０ｎｍ以
上では漏洩電流がさらに大きくなってしまう。
ンジスタ（以下、ＮＭＯＳと略記する）においては埋め
込みゲート電極１０をＮ導電型、上部ゲート電極１１を
Ｐ導電型にしたが上部ゲート電極１１を仕事関数がＳｉ
の禁止帯中央近傍となる例えばＷ等の金属材料で構成し
ても良い。また、埋め込みゲート電極１０をＰ導電型、
上部ゲート電極１１をＮ導電型と逆転して製造しても、
得られる特性には殆んど違いは生じない。埋め込みゲー
ト電極１０をＮ導電型、上部ゲート電極１１をＷで構成
し、他の工程は上記実施例に従って製造したＳＯＩＭＯ
ＳにおいてはＳＯＩ層厚を５ｎｍまで薄膜化することに
より電源電圧１．０Ｖにおいて、ゲート電圧が０Ｖの条
件で漏洩する電流がチャネル幅１μｍ当たり６．８ｘ１
０-7Ａとやや大きいが、ゲート電圧が１．０Ｖにおける
電流値をチャネル幅１μｍ当たり２．０１ｍＡと大電流
化を達成することができた。上記特性は閾電圧値が負の
値に設定されたことに基づくもので、パンチスルー状態
になったわけではない。なお、ＳＯＩ層厚が１０ｎｍ以
上では漏洩電流がさらに大きくなってしまう。
【００３０】本実施例は説明を簡便にするため、ＮＭＯ
Ｓの場合について記載したが、全ての導電型を逆にした
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略
記する）についても同様に製造でき、従来公知のＳＯＩ
ＭＯＳでは実現出来なかった少ない漏洩電流で、且つ駆
動電流値の大きな特性を実現することができた。これは
本実施例に基づくことにより埋め込みゲート電極と上部
ゲート電極を自己整合の関係で構成することができ、こ
れによりダブルゲート構造ＳＯＩＭＯＳが超微細ゲート
寸法で実現できたことによる。
Ｓの場合について記載したが、全ての導電型を逆にした
Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略
記する）についても同様に製造でき、従来公知のＳＯＩ
ＭＯＳでは実現出来なかった少ない漏洩電流で、且つ駆
動電流値の大きな特性を実現することができた。これは
本実施例に基づくことにより埋め込みゲート電極と上部
ゲート電極を自己整合の関係で構成することができ、こ
れによりダブルゲート構造ＳＯＩＭＯＳが超微細ゲート
寸法で実現できたことによる。
【００３１】本実施例においては埋め込みゲート電極１
０と上部ゲート電極１１の接続は図１０に示すごとく活
性領域の両端で実施した。これは一箇所における接続で
は埋め込みゲート電極１０の抵抗がＳｉにより構成され
るため、微細ゲート構造では抵抗値が無視できなくなる
ことを緩和するためである。従って適用回路に依っては
埋め込みゲート電極１０と上部ゲート電極１１の接続を
一箇所のみで実施することで占有面積の低減を図っても
良い。
０と上部ゲート電極１１の接続は図１０に示すごとく活
性領域の両端で実施した。これは一箇所における接続で
は埋め込みゲート電極１０の抵抗がＳｉにより構成され
るため、微細ゲート構造では抵抗値が無視できなくなる
ことを緩和するためである。従って適用回路に依っては
埋め込みゲート電極１０と上部ゲート電極１１の接続を
一箇所のみで実施することで占有面積の低減を図っても
良い。
【００３２】<実施例２>図１５は本発明の第二の実施例
による半導体集積回路装置を構成するダブルゲート型Ｓ
ＯＩＭＯＳの完成断面図、図１６は図１４における平面
図、図１１から図１４はその製造工程順を示す断面図で
ある。図１６におけるａ、ｂは図１４におけるＮＭＯ
Ｓ、及びＰＭＯＳ部分の断面を示す切断線であるが、各
断面図ではＮＭＯＳ、及びＰＭＯＳ部分を説明の都合
上、連続された構造のごとく示してある。前記実施例１
に用いたものと同一仕様の多層構造ＳＯＩ基板を準備す
る。上記基板に対し、単結晶半導体層５のＮＭＯＳとＰ
ＭＯＳの活性領域を画定するパターニングを行なった
(図１６の平面図参照)。次にシリコン酸化膜２を底面と
する素子間分離溝の形成と、溝内を充填する如くシリコ
ン酸化膜を堆積してから従来公知の化学的機械的研磨に
より、溝内にのみ選択的に上記シリコン膜を残置して素
子間分離絶縁膜９１とした。しかる後、表面にシリコン
酸化膜とシリコン窒化膜による５ｎｍ厚の積層絶縁膜６
０を堆積し、続いて１００ｎｍ厚のマスク材用半導体膜
７、５０ｎｍ厚のシリコン窒化膜８を順次堆積した。
(図１１)図１１の状態から後に形成する上部ゲート電極
のパターンと逆パターンで１００ｎｍ厚のマスク材用半
導体膜７、５０ｎｍ厚のシリコン窒化膜８に開口を施し
た。開口幅の最小寸法は５０ｎｍである。しかる後、上
記開口のエッチング終点は積層絶縁膜６０であるが、所
望により単結晶半導体層５まで開口を施してから、露出
された単結晶半導体層５に別途、薄い保護膜を形成して
も良い。(図１２)。
による半導体集積回路装置を構成するダブルゲート型Ｓ
ＯＩＭＯＳの完成断面図、図１６は図１４における平面
図、図１１から図１４はその製造工程順を示す断面図で
ある。図１６におけるａ、ｂは図１４におけるＮＭＯ
Ｓ、及びＰＭＯＳ部分の断面を示す切断線であるが、各
断面図ではＮＭＯＳ、及びＰＭＯＳ部分を説明の都合
上、連続された構造のごとく示してある。前記実施例１
に用いたものと同一仕様の多層構造ＳＯＩ基板を準備す
る。上記基板に対し、単結晶半導体層５のＮＭＯＳとＰ
ＭＯＳの活性領域を画定するパターニングを行なった
(図１６の平面図参照)。次にシリコン酸化膜２を底面と
する素子間分離溝の形成と、溝内を充填する如くシリコ
ン酸化膜を堆積してから従来公知の化学的機械的研磨に
より、溝内にのみ選択的に上記シリコン膜を残置して素
子間分離絶縁膜９１とした。しかる後、表面にシリコン
酸化膜とシリコン窒化膜による５ｎｍ厚の積層絶縁膜６
０を堆積し、続いて１００ｎｍ厚のマスク材用半導体膜
７、５０ｎｍ厚のシリコン窒化膜８を順次堆積した。
(図１１)図１１の状態から後に形成する上部ゲート電極
のパターンと逆パターンで１００ｎｍ厚のマスク材用半
導体膜７、５０ｎｍ厚のシリコン窒化膜８に開口を施し
た。開口幅の最小寸法は５０ｎｍである。しかる後、上
記開口のエッチング終点は積層絶縁膜６０であるが、所
望により単結晶半導体層５まで開口を施してから、露出
された単結晶半導体層５に別途、薄い保護膜を形成して
も良い。(図１２)。
【００３３】図１２の状態より５ｎｍ厚のシリコン酸化
膜７１の堆積とその異方性ドライエッチにより上記側壁
にのみ選択残置させた。続いて、ゲート電極の逆パター
ンによる開口領域にＮ導電型不純物の中濃度イオン注入
とレーザー照射熱処理を前記実施例１に基づいて繰り返
し実施し低抵抗シリコン領域１０とした。前記実施例に
おいて注入イオン種としてＡｓを用いたが、本実施例に
おいてはＳｂを用いた。上記イオン注入は中濃度イオン
注入によらず、１ｘ１０15から２ｘ１０15／ｃｍ2程度
の注入量による一括高濃度イオン注入によっても良い。
上記イオン注入とレーザ照射極短時間アニールの繰り返
しの後、露出されている積層絶縁膜６０を選択除去して
から新たに１．８ｎｍのシリコン酸化膜とその表面をＮ
Ｏガスにより窒化して形成した０．２ｎｍのシリコン窒
化膜による積層膜を形成し、積層ゲート絶縁膜６とし
た。活性領域以外でイオン注入により低抵抗化された半
導体層３領域上において、積層ゲート絶縁膜６に開口
(図１６に図示)を施してからＢが高濃度に添加されたＳ
ｉ膜を全面的に堆積し、開口部を完全に充填した。積層
ゲート絶縁膜６への開口は埋め込みゲート電極となる低
抵抗シリコン膜１０領域とこれから形成する上部ゲート
電極の接続口である。Ｂが高濃度に添加されたＳｉ膜の
堆積工程の後、シリコン窒化膜８を研磨阻止膜とする公
知の化学的機械的研磨によりシリコン窒化膜８上の上記
Ｂが高濃度に添加されたＳｉ膜を選択除去し、開口部内
にのみ選択残置して上部ゲート電極１１とした。続い
て、上部ゲート電極１１の上部を僅かに等方的にエッチ
ングしてから今度はシリコン酸化膜の堆積とシリコン窒
化膜８を研磨阻止膜とする公知の化学的機械的研磨によ
りシリコン窒化膜８上のシリコン酸化膜の選択除去によ
り上部ゲート電極１１部分にのみ選択残置し、ゲート保
護絶縁膜１２とした(図１３)。
膜７１の堆積とその異方性ドライエッチにより上記側壁
にのみ選択残置させた。続いて、ゲート電極の逆パター
ンによる開口領域にＮ導電型不純物の中濃度イオン注入
とレーザー照射熱処理を前記実施例１に基づいて繰り返
し実施し低抵抗シリコン領域１０とした。前記実施例に
おいて注入イオン種としてＡｓを用いたが、本実施例に
おいてはＳｂを用いた。上記イオン注入は中濃度イオン
注入によらず、１ｘ１０15から２ｘ１０15／ｃｍ2程度
の注入量による一括高濃度イオン注入によっても良い。
上記イオン注入とレーザ照射極短時間アニールの繰り返
しの後、露出されている積層絶縁膜６０を選択除去して
から新たに１．８ｎｍのシリコン酸化膜とその表面をＮ
Ｏガスにより窒化して形成した０．２ｎｍのシリコン窒
化膜による積層膜を形成し、積層ゲート絶縁膜６とし
た。活性領域以外でイオン注入により低抵抗化された半
導体層３領域上において、積層ゲート絶縁膜６に開口
(図１６に図示)を施してからＢが高濃度に添加されたＳ
ｉ膜を全面的に堆積し、開口部を完全に充填した。積層
ゲート絶縁膜６への開口は埋め込みゲート電極となる低
抵抗シリコン膜１０領域とこれから形成する上部ゲート
電極の接続口である。Ｂが高濃度に添加されたＳｉ膜の
堆積工程の後、シリコン窒化膜８を研磨阻止膜とする公
知の化学的機械的研磨によりシリコン窒化膜８上の上記
Ｂが高濃度に添加されたＳｉ膜を選択除去し、開口部内
にのみ選択残置して上部ゲート電極１１とした。続い
て、上部ゲート電極１１の上部を僅かに等方的にエッチ
ングしてから今度はシリコン酸化膜の堆積とシリコン窒
化膜８を研磨阻止膜とする公知の化学的機械的研磨によ
りシリコン窒化膜８上のシリコン酸化膜の選択除去によ
り上部ゲート電極１１部分にのみ選択残置し、ゲート保
護絶縁膜１２とした(図１３)。
【００３４】図１２の状態よりシリコン窒化膜８、マス
ク材用半導体膜７を選択的に除去した後、従来公知の自
己整合コンタクト法を用いてシリコン酸化膜によるダミ
ーゲート９１を素子間分離領域上に形成した。続いてＢ
が高濃度に添加されたＳｉ膜よりなる上部ゲート電極１
１はシリコン酸化膜７１の存在により保護される。続い
てシリコン酸化膜７１の除去を行なってからＮＭＯＳ領
域にはＡｓのイオン注入を、ＰＭＯＳ領域にはＢのイオ
ン注入を選択的に実施してから公知のスパイクアニール
によりにより露出された単結晶半導体層５に上部ゲート
電極１１と自己整合の関係で高濃度Ｎ導電型ソース拡散
層１３、高濃度Ｎ導電型ドレイン拡散層１４と高濃度Ｐ
導電型ソース拡散層２１、高濃度Ｐ導電型ドレイン拡散
層２２を各々形成した。次に２０ｎｍ厚でシリコン窒化
膜の全面堆積とその異方性ドライス電極１８、２６及び
ドレイン電極１９、２５とした。その後、所望回路構成
に従いアルミニュームを主材料とする金属膜の堆積とそ
のパターニングにより配線(図示せず)を形成し、ＣＭＯ
Ｓを製造した(図１５)。
ク材用半導体膜７を選択的に除去した後、従来公知の自
己整合コンタクト法を用いてシリコン酸化膜によるダミ
ーゲート９１を素子間分離領域上に形成した。続いてＢ
が高濃度に添加されたＳｉ膜よりなる上部ゲート電極１
１はシリコン酸化膜７１の存在により保護される。続い
てシリコン酸化膜７１の除去を行なってからＮＭＯＳ領
域にはＡｓのイオン注入を、ＰＭＯＳ領域にはＢのイオ
ン注入を選択的に実施してから公知のスパイクアニール
によりにより露出された単結晶半導体層５に上部ゲート
電極１１と自己整合の関係で高濃度Ｎ導電型ソース拡散
層１３、高濃度Ｎ導電型ドレイン拡散層１４と高濃度Ｐ
導電型ソース拡散層２１、高濃度Ｐ導電型ドレイン拡散
層２２を各々形成した。次に２０ｎｍ厚でシリコン窒化
膜の全面堆積とその異方性ドライス電極１８、２６及び
ドレイン電極１９、２５とした。その後、所望回路構成
に従いアルミニュームを主材料とする金属膜の堆積とそ
のパターニングにより配線(図示せず)を形成し、ＣＭＯ
Ｓを製造した(図１５)。
【００３５】上記製造工程を経て製造された本実施例に
基づくＣＭＯＳを従来構造の完全空乏型ＳＯＩＣＭＯＳ
と同一ゲート長５０ｎｍの条件で比較した。本実施例に
基づくＣＭＯＳにおいてＮＭＯＳは前記実施例と同一特
性を示し、十分に小さな漏洩電流で且つ大電流特性をエ
ッチングにより選択的にゲート側壁保護絶縁膜１５を形
成した。上記工程において、シリコン酸化膜７１は所望
により除去しなくとも良い(図１４)。
基づくＣＭＯＳを従来構造の完全空乏型ＳＯＩＣＭＯＳ
と同一ゲート長５０ｎｍの条件で比較した。本実施例に
基づくＣＭＯＳにおいてＮＭＯＳは前記実施例と同一特
性を示し、十分に小さな漏洩電流で且つ大電流特性をエ
ッチングにより選択的にゲート側壁保護絶縁膜１５を形
成した。上記工程において、シリコン酸化膜７１は所望
により除去しなくとも良い(図１４)。
【００３６】図１４の状態より前記実施例１に従って高
濃度Ｎ導電型積み上げソース拡散層１６と高濃度Ｎ導電
型積み上げドレイン拡散層１７、更には高濃度Ｐ導電型
積み上げソース拡散層２４と高濃度Ｐ導電型積み上げド
レイン拡散層２３を形成したが不純物の添加はＮＭＯ
Ｓ、ＰＭＯＳ領域へのそれぞれＡｓ及びＢの高濃度選択
イオン注入に基づいた。次にＣｏ膜をスパッタリング法
により全面に薄く堆積し、５００℃における短時間アニ
ールによるシリサイド化を施した。未反応Ｃｏ膜を塩酸
と過酸化水素水混合液で除去し、積み上げソース拡散層
１６及び２４と積み上げドレイン拡散層１７及び２３上
に選択的にＣｏシリサイド膜を選択的に残置させた(図
示せず)。この状態より８００℃における短時間熱処理
によりＣｏシリサイド膜の低抵抗化を施した。次に厚い
シリコン酸化堆積膜を全面に形成した後、その表面を機
械的化学的研摩により平坦化して表面保護絶縁膜２０と
した。該表面保護絶縁膜の所望領域に開口を施してから
配線金属の拡散障壁材としてのＴｉＮ膜と配線金属とし
てのＷ膜を堆積し、その平坦化研摩により開口部分のみ
に選択的にＷ膜を残置してソー実現できた。ＰＭＯＳに
おいては電源電圧１．０Ｖにおいて、ゲート電圧が０Ｖ
の条件で漏洩電流がチャネル幅１μｍ当たり２．７ｘ１
０-9Ａと小さく、ゲート電圧が１．０Ｖにおける電流値
はチャネル幅１μｍ当たり０．７３ｍＡもの大電流化が
達成できた。ゲート長４５ｎｍのＰＭＯＳでは漏洩電流
１．１ｘ１０-8Ａ、ゲート電圧１．０Ｖにおけるチャネ
ル幅１μｍ当たりの電流値０．８０ｍＡと従来構造の完
全空乏型ＳＯＩＮＭＯＳ以上、ＰＭＯＳ比較では倍以上
の駆動電流特性を漏洩電流の増加なしに達成できた。
濃度Ｎ導電型積み上げソース拡散層１６と高濃度Ｎ導電
型積み上げドレイン拡散層１７、更には高濃度Ｐ導電型
積み上げソース拡散層２４と高濃度Ｐ導電型積み上げド
レイン拡散層２３を形成したが不純物の添加はＮＭＯ
Ｓ、ＰＭＯＳ領域へのそれぞれＡｓ及びＢの高濃度選択
イオン注入に基づいた。次にＣｏ膜をスパッタリング法
により全面に薄く堆積し、５００℃における短時間アニ
ールによるシリサイド化を施した。未反応Ｃｏ膜を塩酸
と過酸化水素水混合液で除去し、積み上げソース拡散層
１６及び２４と積み上げドレイン拡散層１７及び２３上
に選択的にＣｏシリサイド膜を選択的に残置させた(図
示せず)。この状態より８００℃における短時間熱処理
によりＣｏシリサイド膜の低抵抗化を施した。次に厚い
シリコン酸化堆積膜を全面に形成した後、その表面を機
械的化学的研摩により平坦化して表面保護絶縁膜２０と
した。該表面保護絶縁膜の所望領域に開口を施してから
配線金属の拡散障壁材としてのＴｉＮ膜と配線金属とし
てのＷ膜を堆積し、その平坦化研摩により開口部分のみ
に選択的にＷ膜を残置してソー実現できた。ＰＭＯＳに
おいては電源電圧１．０Ｖにおいて、ゲート電圧が０Ｖ
の条件で漏洩電流がチャネル幅１μｍ当たり２．７ｘ１
０-9Ａと小さく、ゲート電圧が１．０Ｖにおける電流値
はチャネル幅１μｍ当たり０．７３ｍＡもの大電流化が
達成できた。ゲート長４５ｎｍのＰＭＯＳでは漏洩電流
１．１ｘ１０-8Ａ、ゲート電圧１．０Ｖにおけるチャネ
ル幅１μｍ当たりの電流値０．８０ｍＡと従来構造の完
全空乏型ＳＯＩＮＭＯＳ以上、ＰＭＯＳ比較では倍以上
の駆動電流特性を漏洩電流の増加なしに達成できた。
【００３７】本実施例におけるＣＭＯＳはＰＭＯＳ、Ｎ
ＭＯＳの何れにおいても埋め込みゲート電極１０をＮ導
電型に、上部ゲート電極１１をＰ導電型で構成しＰＭＯ
Ｓ、ＮＭＯＳのゲートを同一工程で形成する。これは従
来ＣＭＯＳのゲート電極が閾電圧制御のためにＰＭＯ
Ｓ、ＮＭＯＳで導電型を異にする必要があった事実に対
し、工程削減の効果があり、廉価にＣＭＯＳを製造でき
ることを示している。本実施例において、前記実施例１
のＮＭＯＳと同様に上部ゲート電極１１をＷで構成した
ＰＭＯＳも試作し、その特性を評価したところ、ゲート
長５０ｎｍで漏洩電流は１ｘ１０-13Ａ以下、ゲート電
圧が１．０Ｖにおける電流値はチャネル幅１μｍ当たり
０．２５ｍＡ、ゲート長３０ｎｍで漏洩電流は１ｘ１０
-13Ａ以下、ゲート電圧が１．０Ｖにおける電流値はチ
ャネル幅１μｍ当たり０．３７ｍＡと駆動電流はＰ導電
型上部ゲート電極構造による本実施例のＰＭＯＳに比べ
て約１／３であった。これはＷ上部ゲート電極構成では
ＰＭＯＳの閾電圧が高く設定されてことに基づく。即
ち、Ｗ上部ゲート電極構成のＮＭＯＳは実施例１に示し
た如く閾電圧が低すぎ、ＰＭＯＳの閾電圧は高すぎてＣ
ＭＯＳとしての特性向上ははＰ導電型上部ゲート電極構
成に比べて劣るが適用する半導体集積回路の用途に従っ
て設計すればよい。
ＭＯＳの何れにおいても埋め込みゲート電極１０をＮ導
電型に、上部ゲート電極１１をＰ導電型で構成しＰＭＯ
Ｓ、ＮＭＯＳのゲートを同一工程で形成する。これは従
来ＣＭＯＳのゲート電極が閾電圧制御のためにＰＭＯ
Ｓ、ＮＭＯＳで導電型を異にする必要があった事実に対
し、工程削減の効果があり、廉価にＣＭＯＳを製造でき
ることを示している。本実施例において、前記実施例１
のＮＭＯＳと同様に上部ゲート電極１１をＷで構成した
ＰＭＯＳも試作し、その特性を評価したところ、ゲート
長５０ｎｍで漏洩電流は１ｘ１０-13Ａ以下、ゲート電
圧が１．０Ｖにおける電流値はチャネル幅１μｍ当たり
０．２５ｍＡ、ゲート長３０ｎｍで漏洩電流は１ｘ１０
-13Ａ以下、ゲート電圧が１．０Ｖにおける電流値はチ
ャネル幅１μｍ当たり０．３７ｍＡと駆動電流はＰ導電
型上部ゲート電極構造による本実施例のＰＭＯＳに比べ
て約１／３であった。これはＷ上部ゲート電極構成では
ＰＭＯＳの閾電圧が高く設定されてことに基づく。即
ち、Ｗ上部ゲート電極構成のＮＭＯＳは実施例１に示し
た如く閾電圧が低すぎ、ＰＭＯＳの閾電圧は高すぎてＣ
ＭＯＳとしての特性向上ははＰ導電型上部ゲート電極構
成に比べて劣るが適用する半導体集積回路の用途に従っ
て設計すればよい。
【００３８】本実施例においては図１６の製造工程途中
の平面図に示した如くＣＭＯＳを構成するＰＭＯＳとＮ
ＭＯＳの各々の埋め込みゲート電極１０と上部ゲート電
極１１の接続をＰＭＯＳとＮＭＯＳの各々の活性領域に
挟まれた領域で実施した。上記接続領域は従来ＣＭＯＳ
においても入力端子として外部配線と接続する領域とし
て使用されていた領域であり、埋め込みゲート電極１０
と上部ゲート電極１１の接続に上記領域を用いても占有
面積の増加とはならない。即ち、従来ＣＭＯＳと同一の
占有面積でダブルゲート構造に基づく大電流、少漏洩電
流特性のＣＭＯＳを実現することができる。
の平面図に示した如くＣＭＯＳを構成するＰＭＯＳとＮ
ＭＯＳの各々の埋め込みゲート電極１０と上部ゲート電
極１１の接続をＰＭＯＳとＮＭＯＳの各々の活性領域に
挟まれた領域で実施した。上記接続領域は従来ＣＭＯＳ
においても入力端子として外部配線と接続する領域とし
て使用されていた領域であり、埋め込みゲート電極１０
と上部ゲート電極１１の接続に上記領域を用いても占有
面積の増加とはならない。即ち、従来ＣＭＯＳと同一の
占有面積でダブルゲート構造に基づく大電流、少漏洩電
流特性のＣＭＯＳを実現することができる。
【００３９】<実施例３>実施例１において、低抵抗シリ
コン領域１０を形成するＡｓ注入工程を１ｘ１０15から
２ｘ１０15／ｃｍ2程度の注入量による一括高濃度イオ
ン注入により実施した後、続いてＩｎのイオン注入を行
なった。Ｉｎの注入条件は積層膜４に近接し、半導体層
３内で最大濃度となる如く、加速エネルギー６０ｋｅ
Ｖ、注入量８ｘ１０12／ｃｍ2とした。上記条件による
イオン注入によりＩｎは半導体層３内の積層膜４境界面
から１０ｎｍの深さ位置で４ｘ１０18／ｃｍ3なる最大
不純物濃度となった。Ｉｎは単結晶半導体層５、積層膜
４界面側で最大濃度２ｘ１０ 17／ｃｍ3程度残留する
が、これは単結晶半導体層５内に残留するＡｓを補償す
るごとく作用する。低抵抗シリコン領域１０を形成する
上記イオン注入を施した後、前記実施例１の製造工程に
従って半導体集積回路装置を製造した。最終製造工程を
経た低抵抗シリコン領域１０内のＡｓの分布を二次イオ
ン質量分析法により評価したところ最大不純物濃度深さ
はＩｎの分布に重畳するごとく積層膜４境界面近傍に移
動し、埋め込みゲート電極１０における埋め込みゲート
絶縁膜界面近傍の空乏化を低減し、ダブルゲート構造の
ゲート電界を前記実施例１に基づくＭＯＳに比べてさら
に有効にゲート電界を単結晶半導体層５に作用すること
ができた。
コン領域１０を形成するＡｓ注入工程を１ｘ１０15から
２ｘ１０15／ｃｍ2程度の注入量による一括高濃度イオ
ン注入により実施した後、続いてＩｎのイオン注入を行
なった。Ｉｎの注入条件は積層膜４に近接し、半導体層
３内で最大濃度となる如く、加速エネルギー６０ｋｅ
Ｖ、注入量８ｘ１０12／ｃｍ2とした。上記条件による
イオン注入によりＩｎは半導体層３内の積層膜４境界面
から１０ｎｍの深さ位置で４ｘ１０18／ｃｍ3なる最大
不純物濃度となった。Ｉｎは単結晶半導体層５、積層膜
４界面側で最大濃度２ｘ１０ 17／ｃｍ3程度残留する
が、これは単結晶半導体層５内に残留するＡｓを補償す
るごとく作用する。低抵抗シリコン領域１０を形成する
上記イオン注入を施した後、前記実施例１の製造工程に
従って半導体集積回路装置を製造した。最終製造工程を
経た低抵抗シリコン領域１０内のＡｓの分布を二次イオ
ン質量分析法により評価したところ最大不純物濃度深さ
はＩｎの分布に重畳するごとく積層膜４境界面近傍に移
動し、埋め込みゲート電極１０における埋め込みゲート
絶縁膜界面近傍の空乏化を低減し、ダブルゲート構造の
ゲート電界を前記実施例１に基づくＭＯＳに比べてさら
に有効にゲート電界を単結晶半導体層５に作用すること
ができた。
【００４０】これにより、ゲート電圧が０Ｖの条件で漏
洩する電流をチャネル幅１μｍ当たり２ｘ１０-7Ａ、ゲ
ート電圧が１．０Ｖにおける電流値をチャネル幅１μｍ
当たり２．２ｍＡと前記実施例１に基づくＭＯＳに比べ
てさら大電流化及び低漏洩電流化を達成することができ
た。
洩する電流をチャネル幅１μｍ当たり２ｘ１０-7Ａ、ゲ
ート電圧が１．０Ｖにおける電流値をチャネル幅１μｍ
当たり２．２ｍＡと前記実施例１に基づくＭＯＳに比べ
てさら大電流化及び低漏洩電流化を達成することができ
た。
【００４１】本実施例条件により製造されたＭＯＳの単
結晶半導体層５の積層膜4界面近傍にはＡｓの残留が避
けられず、本来は閾電圧値が負となり、漏洩電流の増大
を招くがＩｎも単結晶半導体層５の積層膜４界面近傍に
局在し、Ａｓの残留効果を補償するごとく作用する。こ
れにより閾電圧値の好ましくない低下が結果的に防止さ
れている。
結晶半導体層５の積層膜4界面近傍にはＡｓの残留が避
けられず、本来は閾電圧値が負となり、漏洩電流の増大
を招くがＩｎも単結晶半導体層５の積層膜４界面近傍に
局在し、Ａｓの残留効果を補償するごとく作用する。こ
れにより閾電圧値の好ましくない低下が結果的に防止さ
れている。
【００４２】本発明においては埋め込みゲート絶縁膜界
面への不純物再分布を更に促進するために不純物を引き
寄せる作用を有する第二の不純物を埋め込みゲート絶縁
膜界面近傍に別途導入している。本発明においては上記
第二の不純物として、例えばＩｎを用いた。Ｉｎが２桁
以上のＡｓ等の不純物を吸引する作用を示す事を新たに
見出し、この新現象を埋め込みゲート電極の空乏化対策
に応用することにより超微細ＭＯＳへの適用を可能にし
た。
面への不純物再分布を更に促進するために不純物を引き
寄せる作用を有する第二の不純物を埋め込みゲート絶縁
膜界面近傍に別途導入している。本発明においては上記
第二の不純物として、例えばＩｎを用いた。Ｉｎが２桁
以上のＡｓ等の不純物を吸引する作用を示す事を新たに
見出し、この新現象を埋め込みゲート電極の空乏化対策
に応用することにより超微細ＭＯＳへの適用を可能にし
た。
【００４３】本実施例の効果は注入ＩｎがＡｓを吸引拡
散させる現象に基づくと考えられるが、同一現象はＦや
Ｈの高濃度イオン注入によっても見出すことができる。
従って本実施例におけるＩｎのイオン注入工程はＦやＨ
の高濃度イオン注入に基づいても何ら問題ない。
散させる現象に基づくと考えられるが、同一現象はＦや
Ｈの高濃度イオン注入によっても見出すことができる。
従って本実施例におけるＩｎのイオン注入工程はＦやＨ
の高濃度イオン注入に基づいても何ら問題ない。
【００４４】<実施例４>前記実施例１から３において、
準備した積層化された多層構造ＳＯＩ基板は支持基板１
上に３００ｎｍ厚のシリコン酸化膜２、２００ｎｍ厚の
半導体層３、１．８ｎｍのシリコン酸化膜とその表面を
ＮＯガスにより窒化して形成した０．２ｎｍのシリコン
窒化膜による積層膜４、１０ｎｍ厚の面方位（１００）
でＰ導電型１０Ωｃｍの単結晶半導体層５で構成されて
いたが、本実施例においては半導体層３の代わりにＧｅ
が２０％混入されたＳｉ0.8Ｇｅ0.2混晶膜３を用い、製
造工程は前記実施例３に従って半導体集積回路装置を製
造した。Ｇｅの混晶率は上部シリコン膜に結晶欠陥が発
生しない程度の応力範囲であれば良く、２０％には限定
されない。なお、本実施例の製造工程においては図７の
状態から堆積するＢが高濃度に添加されたＳｉ膜の代わ
りにＢが高濃度に添加された低抵抗Ｓｉ0.8Ｇｅ0.2混晶
膜の堆積を化学的気相反応により行い、しかる後前記実
施例１に従った製造工程により半導体集積回路装置を製
造した。
準備した積層化された多層構造ＳＯＩ基板は支持基板１
上に３００ｎｍ厚のシリコン酸化膜２、２００ｎｍ厚の
半導体層３、１．８ｎｍのシリコン酸化膜とその表面を
ＮＯガスにより窒化して形成した０．２ｎｍのシリコン
窒化膜による積層膜４、１０ｎｍ厚の面方位（１００）
でＰ導電型１０Ωｃｍの単結晶半導体層５で構成されて
いたが、本実施例においては半導体層３の代わりにＧｅ
が２０％混入されたＳｉ0.8Ｇｅ0.2混晶膜３を用い、製
造工程は前記実施例３に従って半導体集積回路装置を製
造した。Ｇｅの混晶率は上部シリコン膜に結晶欠陥が発
生しない程度の応力範囲であれば良く、２０％には限定
されない。なお、本実施例の製造工程においては図７の
状態から堆積するＢが高濃度に添加されたＳｉ膜の代わ
りにＢが高濃度に添加された低抵抗Ｓｉ0.8Ｇｅ0.2混晶
膜の堆積を化学的気相反応により行い、しかる後前記実
施例１に従った製造工程により半導体集積回路装置を製
造した。
【００４５】本実施例に基づいて製造された半導体集積
回路装置の構成ＭＯＳ素子においては埋め込みゲートを
構成する低抵抗領域形成がＳｉ膜に比べて更なる低抵抗
化が実現され、更に上部ゲート電極１１も低抵抗化が実
現された。これによりゲート電極における抵抗容量積の
低減により実施例１に基づくトランジスタに比べて更に
高速動作化を図ることができた。なお、本実施例におい
ては上部ゲート電極１１もＳｉＧｅ混晶としたが上部ゲ
ート電極は実施例１と同様に低抵抗Ｓｉ膜のままであっ
ても良い。
回路装置の構成ＭＯＳ素子においては埋め込みゲートを
構成する低抵抗領域形成がＳｉ膜に比べて更なる低抵抗
化が実現され、更に上部ゲート電極１１も低抵抗化が実
現された。これによりゲート電極における抵抗容量積の
低減により実施例１に基づくトランジスタに比べて更に
高速動作化を図ることができた。なお、本実施例におい
ては上部ゲート電極１１もＳｉＧｅ混晶としたが上部ゲ
ート電極は実施例１と同様に低抵抗Ｓｉ膜のままであっ
ても良い。
【００４６】<実施例５>前記実施例１において、図７の
状態から堆積する上部ゲート電極１１としてＷよりなる
金属膜をスパッタ法により堆積し、しかる後実施例１の
製造工程に従った工程順により半導体集積回路装置を製
造した。
状態から堆積する上部ゲート電極１１としてＷよりなる
金属膜をスパッタ法により堆積し、しかる後実施例１の
製造工程に従った工程順により半導体集積回路装置を製
造した。
【００４７】本実施例に基づいて製造された半導体集積
回路装置の構成ＭＯＳ素子においては前記実施例１に基
づくＭＯＳに比べて閾電圧値が０．２V程度小さくなっ
たがゲート長５０ｎｍでもパンチスルーを生じることな
く十分に動作することが確認された。最大電流もゲート
長５０ｎｍの素子において、１V電源電圧でチャネル幅
１μｍ当たり２．０５ｍＡと実施例１に基づくＭＯＳに
比べて1．4倍の大電流化が達成された。尚、本実施例に
おいては上部ゲート電極１１としてＷの例について示し
たＷの替わりにＴｉＮ、Ａｌ、Ｔｉ、Ｐｔ、Ｉｒ、Ｗ
Ｎ、Ｍｏ、Ｃｏ、Ｔａ、ＴａＮ、Ｒｕ等の金属または金
属化合物であっても良い。
回路装置の構成ＭＯＳ素子においては前記実施例１に基
づくＭＯＳに比べて閾電圧値が０．２V程度小さくなっ
たがゲート長５０ｎｍでもパンチスルーを生じることな
く十分に動作することが確認された。最大電流もゲート
長５０ｎｍの素子において、１V電源電圧でチャネル幅
１μｍ当たり２．０５ｍＡと実施例１に基づくＭＯＳに
比べて1．4倍の大電流化が達成された。尚、本実施例に
おいては上部ゲート電極１１としてＷの例について示し
たＷの替わりにＴｉＮ、Ａｌ、Ｔｉ、Ｐｔ、Ｉｒ、Ｗ
Ｎ、Ｍｏ、Ｃｏ、Ｔａ、ＴａＮ、Ｒｕ等の金属または金
属化合物であっても良い。
【００４８】<実施例６>前記実施例５において、埋め込
みゲート電極１０を構成するイオン注入種としてＮ導電
型ではなく、Ｐ導電型であるＢ、又はＩｎを用い、且つ
半導体層３にはＧｅが１０％程度添加されたＳｉＧｅ混
晶を用い、その他の製造工程は前記実施例５に従って半
導体集積回路装置を製造した。
みゲート電極１０を構成するイオン注入種としてＮ導電
型ではなく、Ｐ導電型であるＢ、又はＩｎを用い、且つ
半導体層３にはＧｅが１０％程度添加されたＳｉＧｅ混
晶を用い、その他の製造工程は前記実施例５に従って半
導体集積回路装置を製造した。
【００４９】本実施例に基づく半導体集積回路装置を構
成するＭＯＳ素子においては実施例５に基づくゲート長
５０ｎｍの同一ゲート寸法のＭＯＳとの特性比較におい
て、１V電源電圧でチャネル幅１μｍ当たり最大電流は
１．７ｍＡとやや劣るものの閾電圧値が０．２V程度大
きくなり、チャネル幅１μｍ当たりの漏洩電流が５０ｎ
Ａと１桁以上低減でき、低消費電力で且つ大電流の特性
を実現することができた。
成するＭＯＳ素子においては実施例５に基づくゲート長
５０ｎｍの同一ゲート寸法のＭＯＳとの特性比較におい
て、１V電源電圧でチャネル幅１μｍ当たり最大電流は
１．７ｍＡとやや劣るものの閾電圧値が０．２V程度大
きくなり、チャネル幅１μｍ当たりの漏洩電流が５０ｎ
Ａと１桁以上低減でき、低消費電力で且つ大電流の特性
を実現することができた。
【００５０】<実施例７>図１７は本発明の第７の実施例
による半導体集積回路装置の構成を示すＮＡＮＤ回路
図、図１８は図１７における直列接続トランジスタＮＭ
１とＮＭ２部分の完成断面を示す図である。本実施例は
３入力ＮＡＮＤと称される論理回路に本発明を適用した
例である。３入力ＮＡＮＤ回路においては入力信号端
子、入力1、入力２、入力３に対応して３個のダブルゲ
ート構造ＳＯＩＮＭＯＳ、ＮＭ１、ＮＭ２、ＮＭ３が直
列接続され、３個のダブルゲート構造ＳＯＩＰＭＯＳ、
ＰＭ１、ＰＭ２、ＰＭ３が並列接続される。上記ＮＭＯ
Ｓ及びＰＭＯＳは各々前記実施例２に基本的に従った製
造工程により製造した。ＮＡＮＤ回路において、各入力
端子は互いに絶縁されなければならない。従って本実施
例における各埋め込みゲート電極間は互いに絶縁分離さ
れた構成が要求される。上記要求を満たし、且つＮＭＯ
Ｓの直列接続を可能とするために本実施例においては前
記した実施例２における製造工程に基づきシリコン酸化
膜２を底面とする素子間分離絶縁膜９１、９１０を形成
し、その後の製造工程も実施例２に従って実施した。こ
こで、高濃度Ｎ導電型積み上げソース拡散層１６と高濃
度Ｎ導電型積み上げドレイン拡散層１７の製造工程にお
いて、ＮＭ１のドレイン拡散層とＮＭ２のソース拡散層
が接続される如く素子間分離絶縁膜９２を予めパターニ
ングしておく。しかる後、前記実施例２に従って低抵抗
Ｓｉ膜を選択的研磨除去して積み上げソース/ドレイン
拡散層１６１、積み上げソース拡散層１６、積み上げド
レイン拡散層１７１等を形成した。その後の製造工程は
前記実施例２に従って本実施例の半導体集積回路装置を
製造した。
による半導体集積回路装置の構成を示すＮＡＮＤ回路
図、図１８は図１７における直列接続トランジスタＮＭ
１とＮＭ２部分の完成断面を示す図である。本実施例は
３入力ＮＡＮＤと称される論理回路に本発明を適用した
例である。３入力ＮＡＮＤ回路においては入力信号端
子、入力1、入力２、入力３に対応して３個のダブルゲ
ート構造ＳＯＩＮＭＯＳ、ＮＭ１、ＮＭ２、ＮＭ３が直
列接続され、３個のダブルゲート構造ＳＯＩＰＭＯＳ、
ＰＭ１、ＰＭ２、ＰＭ３が並列接続される。上記ＮＭＯ
Ｓ及びＰＭＯＳは各々前記実施例２に基本的に従った製
造工程により製造した。ＮＡＮＤ回路において、各入力
端子は互いに絶縁されなければならない。従って本実施
例における各埋め込みゲート電極間は互いに絶縁分離さ
れた構成が要求される。上記要求を満たし、且つＮＭＯ
Ｓの直列接続を可能とするために本実施例においては前
記した実施例２における製造工程に基づきシリコン酸化
膜２を底面とする素子間分離絶縁膜９１、９１０を形成
し、その後の製造工程も実施例２に従って実施した。こ
こで、高濃度Ｎ導電型積み上げソース拡散層１６と高濃
度Ｎ導電型積み上げドレイン拡散層１７の製造工程にお
いて、ＮＭ１のドレイン拡散層とＮＭ２のソース拡散層
が接続される如く素子間分離絶縁膜９２を予めパターニ
ングしておく。しかる後、前記実施例２に従って低抵抗
Ｓｉ膜を選択的研磨除去して積み上げソース/ドレイン
拡散層１６１、積み上げソース拡散層１６、積み上げド
レイン拡散層１７１等を形成した。その後の製造工程は
前記実施例２に従って本実施例の半導体集積回路装置を
製造した。
【００５１】本実施例に基づく半導体集積回路装置にお
いては代表的な論理回路であるＮＡＮＤ回路に関しても
大電流で且つ漏洩電流の小さな超微細回路を実現するこ
とができ、超高速論理が可能となった。本実施例はＮＭ
ＯＳの直列接続に関するものであるが、上記の直列接続
はＰＭＯＳであっても全く同じ思想で実現できる。従っ
て、本実施例はＮＡＮＤ回路に適用できるばかりでな
く、他の論理回路、即ちＮＯＲ、ＯＲ、ＡＮＤ、ＥＸＯ
Ｒ、ＥＸＮＯＲ等の論理回路にも適用できる。更にスタ
テックＲＡＭ（ランダム・アクセス・メモリ）やダイナ
ミックＲＡＭ、更にはフラシュメモリ等の不揮発性メモ
リ、及びこれらのメモリが混載されている半導体集積回
路装置にも適用できる。
いては代表的な論理回路であるＮＡＮＤ回路に関しても
大電流で且つ漏洩電流の小さな超微細回路を実現するこ
とができ、超高速論理が可能となった。本実施例はＮＭ
ＯＳの直列接続に関するものであるが、上記の直列接続
はＰＭＯＳであっても全く同じ思想で実現できる。従っ
て、本実施例はＮＡＮＤ回路に適用できるばかりでな
く、他の論理回路、即ちＮＯＲ、ＯＲ、ＡＮＤ、ＥＸＯ
Ｒ、ＥＸＮＯＲ等の論理回路にも適用できる。更にスタ
テックＲＡＭ（ランダム・アクセス・メモリ）やダイナ
ミックＲＡＭ、更にはフラシュメモリ等の不揮発性メモ
リ、及びこれらのメモリが混載されている半導体集積回
路装置にも適用できる。
【００５２】
【発明の効果】本発明によれば、埋め込みゲート電極を
高濃度な不純物領域とすることができ、上部及び埋め込
みゲート電極を自己整合的に形成し、かつ各素子間の埋
め込みゲート電極を絶縁膜により完全に分離できるた
め、低接合寄生容量に基づく高速動作特性を有し、さら
には素子間完全分離に基づくラッチアップを抑制したダ
ブルゲート型ＳＯＩＭＯＳを製造する効果が可能とな
る。
高濃度な不純物領域とすることができ、上部及び埋め込
みゲート電極を自己整合的に形成し、かつ各素子間の埋
め込みゲート電極を絶縁膜により完全に分離できるた
め、低接合寄生容量に基づく高速動作特性を有し、さら
には素子間完全分離に基づくラッチアップを抑制したダ
ブルゲート型ＳＯＩＭＯＳを製造する効果が可能とな
る。
【図１】本発明の第１の実施例による半導体集積回路装
置の完成断面図。
置の完成断面図。
【図２】従来のダブルゲートＭＯＳ型電界効果トランジ
スタの断面図。
スタの断面図。
【図３】従来のダブルゲートＳＯＩＭＯＳ型電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図４】本発明の第１の実施例による半導体集積回路装
置の埋め込みゲート電極領域におけるイオン注入不純物
の深さ方向分布図。
置の埋め込みゲート電極領域におけるイオン注入不純物
の深さ方向分布図。
【図５】本発明の第１の実施例による半導体集積回路装
置の製造工程順を示す断面図。
置の製造工程順を示す断面図。
【図６】本発明の第１の実施例による半導体集積回路装
置の製造工程順を示す断面図。
置の製造工程順を示す断面図。
【図７】本発明の第１の実施例による半導体集積回路装
置の製造工程順を示す断面図。
置の製造工程順を示す断面図。
【図８】本発明の第１の実施例による半導体集積回路装
置の製造工程順を示す断面図。
置の製造工程順を示す断面図。
【図９】本発明の第１の実施例による半導体集積回路装
置の製造工程順を示す断面図。
置の製造工程順を示す断面図。
【図１０】本発明の第１の実施例による半導体集積回路
装置の図８の製造工程における平面図。
装置の図８の製造工程における平面図。
【図１１】本発明の第２の実施例による半導体集積回路
装置の製造工程順を示す断面図。
装置の製造工程順を示す断面図。
【図１２】本発明の第２の実施例による半導体集積回路
装置の製造工程順を示す断面図。
装置の製造工程順を示す断面図。
【図１３】本発明の第２の実施例による半導体集積回路
装置の製造工程順を示す断面図。
装置の製造工程順を示す断面図。
【図１４】本発明の第２の実施例による半導体集積回路
装置の製造工程順を示す断面図。
装置の製造工程順を示す断面図。
【図１５】本発明の第２の実施例による半導体集積回路
装置の完成断面図。
装置の完成断面図。
【図１６】本発明の第２の実施例による半導体集積回路
装置の図１３の製造工程における平面図。
装置の図１３の製造工程における平面図。
【図１７】本発明の第７の実施例による半導体集積回路
装置の回路構成図。
装置の回路構成図。
【図１８】本発明の第７の実施例による半導体集積回路
装置における直列接続トランジスタ部分の完成断面図。
装置における直列接続トランジスタ部分の完成断面図。
１…支持基板、２…シリコン酸化膜、３…半導体層、４
…積層絶縁膜、５…単結晶半導体層、６…ゲート絶縁
膜、７…マスク材用半導体膜、８…シリコン窒化膜、９
…素子間分離絶縁膜、１０…埋め込みゲート電極又は低
抵抗シリコン領域、１１…上部ゲート電極、１２…ゲー
ト保護絶縁膜、１３…ソース拡散層、１４…ドレイン拡
散層、１５…ゲート側壁保護絶縁膜、１６…積み上げソ
ース拡散層、１７…積み上げドレイン拡散層、１８及び
２６…ソース電極、１９及び２５…ドレイン電極、２０
…表面保護絶縁膜、２１…高濃度Ｐ導電型ソース拡散
層、２２…高濃度Ｐ導電型ドレイン拡散層、２３…高濃
度Ｐ導電型積み上げドレイン拡散層、２４…高濃度Ｐ導
電型積み上げソース拡散層。
…積層絶縁膜、５…単結晶半導体層、６…ゲート絶縁
膜、７…マスク材用半導体膜、８…シリコン窒化膜、９
…素子間分離絶縁膜、１０…埋め込みゲート電極又は低
抵抗シリコン領域、１１…上部ゲート電極、１２…ゲー
ト保護絶縁膜、１３…ソース拡散層、１４…ドレイン拡
散層、１５…ゲート側壁保護絶縁膜、１６…積み上げソ
ース拡散層、１７…積み上げドレイン拡散層、１８及び
２６…ソース電極、１９及び２５…ドレイン電極、２０
…表面保護絶縁膜、２１…高濃度Ｐ導電型ソース拡散
層、２２…高濃度Ｐ導電型ドレイン拡散層、２３…高濃
度Ｐ導電型積み上げドレイン拡散層、２４…高濃度Ｐ導
電型積み上げソース拡散層。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６１６Ｔ
６１６Ｕ
(72)発明者 ▲高▼濱 高
東京都小平市上水本町五丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 4M104 AA01 AA03 AA09 BB01 BB02
BB04 BB06 BB13 BB14 BB16
BB17 BB18 BB20 BB30 BB32
BB33 BB40 CC01 CC05 DD04
DD17 DD26 DD37 DD75 DD78
DD84 DD91 EE03 EE05 EE09
EE12 EE16 EE17 FF14 GG09
GG10 GG16 HH07 HH14 HH15
HH16 HH20
5F048 AC03 BA01 BA02 BA16 BG01
BG13 DA24
5F110 AA02 AA06 AA30 BB04 DD05
DD13 EE01 EE02 EE03 EE04
EE08 EE09 EE14 EE30 EE32
EE44 EE45 FF02 FF03 FF09
FF26 GG01 GG02 GG12 GG19
GG28 HJ01 HJ13 HJ23 HL01
HL03 HL04 HL05 HL12 HL14
HL23 NN03 NN23 NN24 NN62
QQ11 QQ17 QQ19
Claims (19)
- 【請求項１】非晶質半導体又は多結晶半導体からなる第
１の半導体層、第１の絶縁膜及び第２の半導体層の順に
積層化されたウエーハを準備する工程と、ゲート電極形
成予定領域を含む前記ウエーハの第２の半導体層の主表
面上の一部領域に第２の絶縁膜を形成する工程と、前記
ゲート電極形成予定領域に対向する前記第１の半導体層
内の領域に高濃度不純物層を形成する工程と、前記ゲー
ト電極形成予定領域の前記第２の半導体層上に第３の絶
縁膜を形成する工程と、前記ゲート電極形成予定領域の
前記第２の半導体層の主表面側に第３の絶縁膜を介し
て、上部ゲート電極を設ける工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項２】前記高濃度不純物層は、所望の不純物イオ
ンを前記第２の絶縁膜、前記第２の半導体層及び前記第
１の絶縁膜を貫通させ、前記第１の半導体層に注入し、
前記第１の半導体層内において最大不純物濃度となるよ
うに形成されることを特徴とする請求項１記載の半導体
集積回路装置の製造方法。 - 【請求項３】前記不純物イオンはＡｓ又はＳｂであるこ
とを特徴とする請求項２記載の半導体集積回路装置の製
造方法。 - 【請求項４】Ａｓ又はＳｂの不純物が注入された前記第
１半導体層に、Ｉｎ、Ｆ又はＨの不純物を注入する工程
を有することを特徴とする請求項３記載の半導体集積回
路装置の製造方法。 - 【請求項５】前記第１の半導体層内の最大不純物濃度が
１ｘ１０20／ｃｍ3以上であることを特徴とする請求項
１記載の半導体集積回路装置の製造方法。 - 【請求項６】前記第１の半導体層中の積算注入不純物が
１ｘ１０15／ｃｍ2以上となるように、前記第１の半導
体層への不純物注入工程と熱処理工程とを繰り返し実施
する工程を有することを特徴とする請求項２記載の半導
体集積回路装置の製造方法。 - 【請求項７】前記第２の半導体層は、単結晶Ｓｉ膜、単
結晶ＳｉＧｅ膜又は単結晶Ｓｉ膜と単結晶ＳｉＧｅ膜の
積層膜で構成されていることを特徴とする請求項１記載
の半導体集積回路装置の製造方法。 - 【請求項８】前記第２の絶縁膜は、シリコン窒化膜又は
シリコン窒化膜とシリコン酸化膜との積層膜で構成され
ていることを特徴とする請求項１記載の半導体集積回路
装置の製造方法。 - 【請求項９】前記第１の半導体層及び前記上部ゲート電
極を構成する材料は、Ｓｉ又はＳｉとＧｅの混晶である
ことを特徴とする請求項１記載の半導体集積回路装置の
製造方法。 - 【請求項１０】支持基板上に形成された第１の絶縁膜上
に、第１の半導体層、第２の絶縁膜及び第２の半導体層
からなるウエーハを載置する工程と、前記第２の半導体
層の主表面上に第３の絶縁膜を形成する工程と、前記第
３の絶縁膜上にイオン注入阻止膜を成膜する工程と、前
記イオン注入阻止膜に、前記ゲート電極形成予定領域に
対応した開口部を設ける工程と、前記開口部に所望の不
純物イオンを前記第３の絶縁膜、前記第２の半導体層及
び前記第２の絶縁膜を貫通させ、前記第１の半導体層内
に高濃度不純物からなる不純物拡散層を形成する工程
と、前記不純物拡散層に対向するように前記ウエーハ主
表面側に上部ゲート電極を設ける工程とを有することを
特徴とする半導体集積回路装置の製造方法。 - 【請求項１１】支持基板上に形成された第１の絶縁膜上
に、第１の半導体層、第２の絶縁膜及び第２の半導体層
からなるウエーハを設ける工程と、前記第２の半導体層
の主表面上に第３の絶縁膜を形成する工程と、前記第３
の絶縁膜上に、イオン注入阻止膜を成膜する工程と、前
記イオン注入阻止膜、前記第３絶縁膜、前記第２の半導
体層、前記第２の絶縁膜及び前記第１の半導体層のから
なる多層膜の所望個所に、前記第１の絶縁膜に達する開
口を設ける工程と、前記開口内に前記多層膜の高さ以上
の膜厚の絶縁膜を堆積し、前記絶縁膜を所望の膜厚まで
研磨することにより、前記開口内に絶縁分離膜を形成す
る工程と、前記絶縁分離膜により互いに絶縁分離された
複数の領域において、少なくとも一部の前記第１の半導
体層中に高濃度不純物を導入する工程と、前記高濃度不
純物の導入領域に対向するように前記ウエーハ主表面側
に上部ゲート電極を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項１２】支持基板上の第１の絶縁膜上に設けられ
た多結晶半導体からなる第１の半導体層、第２の絶縁
膜、第２の半導体層及び第３の絶縁膜と、前記第２の半
導体層内の対峙する位置に形成されたソース層およびド
レイン層及び前記ソース層およびドレイン層に挟まれた
チャネル部を有し、前記チャネル部に対応した第２の半
導体層上に、第３の絶縁膜を介して配置された上部ゲー
ト電極と、前記第１の半導体層内において前記上部ゲー
ト電極に対向する領域に形成された高濃度不純物拡散領
域とを有することを特徴とする半導体集積回路装置。 - 【請求項１３】前記高濃度不純物拡散領域の導電型は、
Ｎ型であることを特徴とする請求項１２記載の半導体集
積回路装置。 - 【請求項１４】前記高濃度不純物拡散領域の導電型は、
前記上部ゲート電極の導電型とは反対の導電型であるこ
とを特徴する請求項１２記載の半導体集積回路装置。 - 【請求項１５】前記上部ゲート電極は、少なくとも金属
膜で構成されていることを特徴とする請求項１２記載の
半導体集積回路装置。 - 【請求項１６】前記第２の半導体層は、単結晶Ｓｉ膜、
単結晶ＳｉＧｅ膜又は単結晶Ｓｉ膜と単結晶ＳｉＧｅ膜
の積層膜のいずれかの膜からなることを特徴とする請求
項１２記載の半導体集積回路装置。 - 【請求項１７】前記第１の半導体層の膜厚は、前記第２
の半導体層の膜厚より厚いことを特徴とする請求項１２
記載の半導体集積回路装置。 - 【請求項１８】前記第２の半導体層の膜厚は、前記上部
ゲート電極長よりも薄いことを特徴とする請求項１２記
載の半導体集積回路装置。 - 【請求項１９】前記高濃度不純物拡散領域と前記上部ゲ
ート電極の接続が１つのＭＯＳトランジスタに対して少
なくとも１箇所以上の領域で実施されることを特徴とす
る請求項１２記載の半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381120A JP2003188383A (ja) | 2001-12-14 | 2001-12-14 | 半導体集積回路装置及びその製造方法 |
| KR1020020068337A KR20030051212A (ko) | 2001-12-14 | 2002-11-06 | 반도체 집적회로장치 및 그 제조방법 |
| TW091133544A TWI256692B (en) | 2001-12-14 | 2002-11-15 | Semiconductor device and manufacturing method thereof |
| US10/299,793 US6800513B2 (en) | 2001-12-14 | 2002-11-20 | Manufacturing semiconductor device including forming a buried gate covered by an insulative film and a channel layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381120A JP2003188383A (ja) | 2001-12-14 | 2001-12-14 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188383A true JP2003188383A (ja) | 2003-07-04 |
Family
ID=19187292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381120A Withdrawn JP2003188383A (ja) | 2001-12-14 | 2001-12-14 | 半導体集積回路装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6800513B2 (ja) |
| JP (1) | JP2003188383A (ja) |
| KR (1) | KR20030051212A (ja) |
| TW (1) | TWI256692B (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251776A (ja) * | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2006004974A (ja) * | 2004-06-15 | 2006-01-05 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007103490A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007103551A (ja) * | 2005-10-03 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007150016A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007201005A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2010525562A (ja) * | 2007-04-20 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド基板およびこのハイブリッド基板を形成するための方法 |
| JP2011071530A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体記憶装置 |
| JPWO2014174937A1 (ja) * | 2013-04-24 | 2017-02-23 | 国立研究開発法人産業技術総合研究所 | 異種材料接合を有する半導体デバイス |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003188114A (ja) * | 2001-12-18 | 2003-07-04 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP4254430B2 (ja) * | 2003-08-07 | 2009-04-15 | ソニー株式会社 | 半導体装置の製造方法 |
| JP3962009B2 (ja) * | 2003-12-05 | 2007-08-22 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100561998B1 (ko) * | 2003-12-31 | 2006-03-22 | 동부아남반도체 주식회사 | 이미지 센서의 제조방법 |
| JP4540359B2 (ja) * | 2004-02-10 | 2010-09-08 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US7112997B1 (en) | 2004-05-19 | 2006-09-26 | Altera Corporation | Apparatus and methods for multi-gate silicon-on-insulator transistors |
| FR2874454B1 (fr) * | 2004-08-19 | 2006-11-24 | Commissariat Energie Atomique | Element en couches minces et procede de fabrication associe |
| KR100696766B1 (ko) * | 2004-12-29 | 2007-03-19 | 주식회사 하이닉스반도체 | 차지 트랩 인슐레이터 메모리 장치 |
| US7531436B2 (en) * | 2005-02-14 | 2009-05-12 | Texas Instruments Incorporated | Highly conductive shallow junction formation |
| US7288805B2 (en) | 2005-02-24 | 2007-10-30 | International Business Machines Corporation | Double gate isolation |
| JP2006278632A (ja) * | 2005-03-29 | 2006-10-12 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| JP4956919B2 (ja) | 2005-06-08 | 2012-06-20 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| US7288802B2 (en) * | 2005-07-27 | 2007-10-30 | International Business Machines Corporation | Virtual body-contacted trigate |
| EP1938381A2 (en) * | 2005-09-23 | 2008-07-02 | Nanosys, Inc. | Methods for nanostructure doping |
| JP4940797B2 (ja) * | 2005-10-03 | 2012-05-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2007142270A (ja) * | 2005-11-21 | 2007-06-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100711000B1 (ko) * | 2005-11-28 | 2007-04-24 | 동부일렉트로닉스 주식회사 | 이중 게이트를 구비한 모스트랜지스터 및 그 제조방법 |
| KR100790869B1 (ko) * | 2006-02-16 | 2008-01-03 | 삼성전자주식회사 | 단결정 기판 및 그 제조방법 |
| JP2007335750A (ja) * | 2006-06-16 | 2007-12-27 | Toshiba Corp | 半導体記憶装置 |
| KR100807222B1 (ko) * | 2006-08-22 | 2008-02-28 | 삼성전자주식회사 | 전기적- 기계적 비휘발성 메모리 장치 및 그 제조 방법. |
| KR20090132872A (ko) * | 2008-06-23 | 2009-12-31 | 삼성전자주식회사 | 반도체 소자 및 반도체 기판 |
| WO2010089831A1 (ja) * | 2009-02-05 | 2010-08-12 | シャープ株式会社 | 半導体装置及びその製造方法 |
| FR2953643B1 (fr) * | 2009-12-08 | 2012-07-27 | Soitec Silicon On Insulator | Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante |
| US8324110B2 (en) * | 2010-02-02 | 2012-12-04 | International Business Machines Corporation | Field effect transistor (FET) and method of forming the FET without damaging the wafer surface |
| KR102471756B1 (ko) | 2010-05-21 | 2022-11-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 펄스 출력 회로, 시프트 레지스터, 및 표시 장치 |
| US9281198B2 (en) | 2013-05-23 | 2016-03-08 | GlobalFoundries, Inc. | Method of fabricating a semiconductor device including embedded crystalline back-gate bias planes |
| US11488871B2 (en) * | 2013-09-24 | 2022-11-01 | Samar K. Saha | Transistor structure with multiple halo implants having epitaxial layer over semiconductor-on-insulator substrate |
| US10559594B2 (en) * | 2017-04-11 | 2020-02-11 | Ahmad Tarakji | Approach to the manufacturing of monolithic 3-dimensional high-rise integrated-circuits with vertically-stacked double-sided fully-depleted silicon-on-insulator transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043535A (en) * | 1997-08-29 | 2000-03-28 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
| US5834353A (en) * | 1997-10-20 | 1998-11-10 | Texas Instruments-Acer Incorporated | Method of making deep sub-micron meter MOSFET with a high permitivity gate dielectric |
| KR100387122B1 (ko) * | 2000-09-15 | 2003-06-12 | 피티플러스(주) | 백 바이어스 효과를 갖는 다결정 실리콘 박막 트랜지스터의 제조 방법 |
| US6423599B1 (en) * | 2001-05-01 | 2002-07-23 | Advanced Micro Devices, Inc. | Method for fabricating a field effect transistor having dual gates in SOI (semiconductor on insulator) technology |
-
2001
- 2001-12-14 JP JP2001381120A patent/JP2003188383A/ja not_active Withdrawn
-
2002
- 2002-11-06 KR KR1020020068337A patent/KR20030051212A/ko not_active Application Discontinuation
- 2002-11-15 TW TW091133544A patent/TWI256692B/zh not_active IP Right Cessation
- 2002-11-20 US US10/299,793 patent/US6800513B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005251776A (ja) * | 2004-03-01 | 2005-09-15 | Renesas Technology Corp | 半導体装置とその製造方法 |
| JP2006004974A (ja) * | 2004-06-15 | 2006-01-05 | Renesas Technology Corp | 半導体記憶装置 |
| JP2007103490A (ja) * | 2005-09-30 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4644577B2 (ja) * | 2005-09-30 | 2011-03-02 | セイコーエプソン株式会社 | 半導体装置および半導体装置の製造方法 |
| JP4696821B2 (ja) * | 2005-10-03 | 2011-06-08 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2007103551A (ja) * | 2005-10-03 | 2007-04-19 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007150016A (ja) * | 2005-11-29 | 2007-06-14 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP4626500B2 (ja) * | 2005-11-29 | 2011-02-09 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2007201005A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2010525562A (ja) * | 2007-04-20 | 2010-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド基板およびこのハイブリッド基板を形成するための方法 |
| JP2013201449A (ja) * | 2007-04-20 | 2013-10-03 | Internatl Business Mach Corp <Ibm> | 半導体構造を形成する方法 |
| JP2011071530A (ja) * | 2010-11-01 | 2011-04-07 | Renesas Electronics Corp | 半導体記憶装置 |
| JPWO2014174937A1 (ja) * | 2013-04-24 | 2017-02-23 | 国立研究開発法人産業技術総合研究所 | 異種材料接合を有する半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200300987A (en) | 2003-06-16 |
| TWI256692B (en) | 2006-06-11 |
| US20030113961A1 (en) | 2003-06-19 |
| KR20030051212A (ko) | 2003-06-25 |
| US6800513B2 (en) | 2004-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003188383A (ja) | 半導体集積回路装置及びその製造方法 | |
| US7288470B2 (en) | Semiconductor device comprising buried channel region and method for manufacturing the same | |
| US6951785B2 (en) | Methods of forming field effect transistors including raised source/drain regions | |
| US20100084709A1 (en) | Semiconductor device and method for manufacturing same | |
| US7582934B2 (en) | Isolation spacer for thin SOI devices | |
| JPH1131788A (ja) | Ｃｍｏｓトランジスタを含む半導体装置の製造方法および半導体装置 | |
| JP2003174101A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7701017B2 (en) | MOS semiconductor device and method of fabricating the same | |
| KR100425462B1 (ko) | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 | |
| JP2002539638A (ja) | Ｍｉｓ電界効果型トランジスタの製造方法 | |
| US20060163624A1 (en) | Semiconductor device, and manufacturing method thereof | |
| US6333249B2 (en) | Method for fabricating a semiconductor device | |
| US7192822B2 (en) | Method of fabricating CMOS type semiconductor device having dual gates | |
| JP2006066918A (ja) | ボイドのないゲート電極を具備したトランジスタの製造方法 | |
| US7186631B2 (en) | Method for manufacturing a semiconductor device | |
| US7786536B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2007251194A (ja) | 半導体装置およびその製造方法 | |
| KR101354660B1 (ko) | 스트레인드 반도체 소자 및 그 제조 방법 | |
| KR101100752B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100495306B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20080008797A (ko) | 반도체 장치의 제조 방법 | |
| JP2006114923A (ja) | 半導体装置、その製造方法、および情報処理装置 | |
| US20100164022A1 (en) | Pmos transistor and method of manufacturing the same | |
| JP2005109260A (ja) | 半導体装置の製造方法 | |
| KR20000067356A (ko) | 이에스디 구조를 갖는 모오스 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |