JP2006114923A - 半導体装置、その製造方法、および情報処理装置 - Google Patents
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Abstract
【課題】ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供する。
【解決手段】半導体装置1910は、素子分離領域101と活性領域102とを有する半導体基板100と、活性領域102上にゲート絶縁膜103を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜105で覆われたゲート電極104と、ゲート電極104の両側にゲート電極側壁絶縁膜105を介してそれぞれ設けられたソース領域106およびドレイン領域106とを備えている。ソース領域106およびドレイン領域106の少なくとも一方は、コンタクト配線と接触するための第2の面を有し、第2の面は、第1の面AA’に対して傾いており、第2の面は、素子分離領域の表面と80度以下の角度で交差する。
【選択図】図1
【解決手段】半導体装置1910は、素子分離領域101と活性領域102とを有する半導体基板100と、活性領域102上にゲート絶縁膜103を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜105で覆われたゲート電極104と、ゲート電極104の両側にゲート電極側壁絶縁膜105を介してそれぞれ設けられたソース領域106およびドレイン領域106とを備えている。ソース領域106およびドレイン領域106の少なくとも一方は、コンタクト配線と接触するための第2の面を有し、第2の面は、第1の面AA’に対して傾いており、第2の面は、素子分離領域の表面と80度以下の角度で交差する。
【選択図】図1
Description
本発明は、半導体装置に関し、特に、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域の寄生容量および寄生抵抗を減少させることができる半導体装置、その製造方法、および情報処理装置に関する。
近年、半導体装置の高集積化に伴い、素子の微細化の要求が高まっている。一般に、絶縁ゲート型電界効果トランジスタでは、微細化するに従って、加工ばらつき等によるゲート長の変動に起因した閾値電圧のばらつき、サブスレッショルド特性の劣化によるオフリーク電流の増加、パンチスルー等の短チャネル効果によるトランジスタ特性の劣化等の問題が顕著になる。
微細化に伴って顕著になるこのような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース・ドレイン領域の接合深さを浅くする方法が知られている。接合深さを浅くするために、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域(ゲート電極の電解で反転することが可能なゲート電極下の半導体基板表面)よりも上方に積み上げられたソース・ドレイン領域(積み上げ拡散層)を形成する構造が知られている。
図43(a)〜(c)は、従来の積み上げ拡散層を形成する工程を示す。以下、図43(a)〜(c)を参照して従来の積み上げ拡散層を形成する工程を説明する。
図43(a)に示されるように、半導体ウェハ1001の表面は、素子分離領域1002と活性領域1003とを含む。素子分離領域1002にはシリコン酸化膜1042が形成されており、活性領域1003ではシリコン基板(半導体ウェハ)1001が露出している。
従来の積み上げ拡散層を形成する工程では、まず、活性領域1003上に、ゲート絶縁膜1004を介して、ゲート電極1005が形成される。ゲート電極1005の上部および、側壁部は絶縁膜1006で覆われる。
次に、図43(b)に示されるように、選択エピタキシャル成長方法(Selective Epitaxial Grouth方法)により、シリコン基板1001が露出している領域(活性領域1003)にのみシリコン膜1007を成長させる。シリコン膜1007は、後に、ソース・ドレイン領域として機能する半導体の積み上げ拡散層となる。選択エピタキシャル成長方法は、例えば、特開昭61−196577号公報に開示されている。
次に、図43(c)に示されるように、層間絶縁膜1008が生成され、上部配線1010が、コンタクト配線1009を介してシリコン膜1007(ソース・ドレイン領域)に接続される。シリコン膜1007は、例えば、エピタキシャルシリコン、多結晶シリコン等である。
図43(a)〜(c)を参照して説明した従来技術では、チャネル領域よりも上方にシリコン膜1007が形成された後、チャネル領域近傍のシリコン膜1007に不純物イオンが注入されることにより、ソース・ドレイン領域が形成される。
チャネル領域よりも上に積み上げられシリコン膜1007中に不純物を注入することにより、ソース・ドレインの不純物拡散層領域の接合深さを浅くすることが可能となる。これにより、効果的に短チャネル効果を防止することが可能となる。
図43(c)に示されるように、ゲート電極1005から素子分離領域1002までのシリコン膜(ソース・ドレイン領域)1007中に、コンタクト配線1009のためのコンタクト孔が形成される。ソース・ドレイン領域1007のゲート長方向(ゲート電極長手方向に対して垂直方向)に沿った長さLdは、(ゲート電極とコンタクトとの間の位置合わせマージン)+(コンタクト孔のゲート長方向に沿った幅)+(コンタクトとソース・ドレイン領域との間の位置合わせマージン)よりも小さくすることができない。
このため、図43(c)に示される従来技術の半導体装置では、ソース・ドレイン領域の占有面積を縮小することが容易ではないという問題点がある。
上述する問題点を解決する一つの方法として、特開平10−335660号公報に開示される技術が知られている。
図44は、特開平10−335660号公報に開示される絶縁ゲート型電界効果トランジスタを示す。
絶縁ゲート型電界効果トランジスタを形成する半導体基板2001内のゲート電極2005の下方に素子分離絶縁領域2002によって区分されて形成された素子領域において、素子領域の2種の拡散層2012、2013の形成される部分における素子分離絶縁領域2002と接する位置と、ゲート電極2005の側面との間隔が、ゲート電極2005の高さ以下であり、2種の拡散層がいずれも上層2012と下層2013とより形成され、該拡散層上層2012のゲート電極側の端部と素子分離絶縁領域側の端部との距離がゲート電極2005の高さ以上であり、素子分離領域側の端部が素子分離領域2002上に形成されている。
図45(a)〜(e)は、特開平10−335660号公報に開示される絶縁ゲート型電界効果トランジスタの製造工程を示す。
図45(a)は、半導体装置に形成された絶縁ゲート型電界効果トランジスタの製造工程において、絶縁ゲート型電界効果トランジスタを構成する第1導電型の半導体基板3001内に、素子絶縁分離領域3002の拡散層の形成される側の素子領域と接する位置と素子領域に形成されるゲート電極3005の側面との間隔がゲート電極3005の高さ以下であるように、素子領域を囲んで形成される素子分離絶縁領域3002を形成する工程と、素子領域にウェル領域3014を形成する工程と、素子領域上にゲート酸化膜3003を形成する工程と、ゲート絶縁膜3003上にゲート電極3005を形成する工程と、ゲート電極3005をマスクとしたイオン注入法によって第1導電型とは異なる第2導電型の不純物を注入することで素子領域表面付近に浅い拡散層下層3013を形成する工程とを行った状態を示す。
図45(b)は、ゲート絶縁膜上に化学的気相成長法によって酸化膜を堆積し、異方性エッチングによって不要部の酸化膜とゲート絶縁膜3003とを除去してゲート電極の側面に自己整合的に絶縁性ゲート側壁3007を形成する工程を行った状態を示す。
図45(c)は、ゲート電極の高さと同程度の多結晶シリコン膜3015を堆積する工程を行った状態を示す。
図45(d)は、該拡散層上層のゲート電極側の端部と素子分離絶縁領域側の端部との距離がゲート電極の高さ以上であり、素子分離領域側の端部が素子分離領域上に位置するように、導電性膜からなる拡散層上層3012を形成する工程を行った状態を示す。
図45(e)は、絶縁膜3009を堆積して層間膜を形成する工程と、層間膜にコンタクトホールを開口し、少なくとも先端の一部が拡散層上層3012と接続するように電極金属3010をコンタクトホール内に形成する工程とを行った状態を示す。
特開平10−335660号公報
特開平10−335660号公報に開示される技術では、素子領域の2種の拡散層2012、2013(図44)の形成される部分における素子分離絶縁領域2002と接する位置と、ゲート電極2005の側面との間隔が、ゲート電極2005の高さ以下に設定される。素子分離領域とゲート電極との位置合わせマージン、ゲート電極側壁絶縁膜の厚さにより、素子領域の2種の拡散層2012、2013の形成される部分における素子分離絶縁領域2002と接する位置と、ゲート電極2005の側面との最低限必要な間隔が決まる。ゲート電極の高さは、その間隔以上に設定される。
素子領域の2種の拡散層2012、2013の形成される部分における素子分離絶縁領域2002と接する位置と、ゲート電極2005の側面との間隔は、製造時に用いられる装置の加工精度に大きく依存する。特開平10−335660号公報に開示される従来技術の実施形態では、ゲート電極が100nmの幅で加工されている。一般的にゲート電極の幅(ゲート長)は、最小加工寸法と等しく設定される。従って、この従来技術の実施形態の半導体装置は、100nmルールの装置能力で製造されていることになる。一般的にフォトリソグラフィー装置の下地パターンに対する位置合わせ精度は、最小加工寸法の1/3程度であるから、素子分離領域に対する位置合わせマージンは33nm以上必要である。また、この従来技術の実施形態では、ゲート電極側壁絶縁膜厚が50nmであるため、併せて、83nmのマージンが必要となる。この時素子領域の2種の拡散層2012、2013の形成される部分における素子分離絶縁領域2002と接する位置と、ゲート電極2005の側面との間隔は、従来技術の実施形態に記述されているように、素子分離に対するゲート電極の位置合わせが全くずれていない状態で、約75nmとなる。しかし、33nm位置あわせがずれた場合、この間隔は42nm〜108nmの範囲になる。この観点から、位置合わせマージンを見込んで、従来技術の実施形態に記載されている設計値、すなわち素子分離間の間隔350nm、ゲート高さ150nm、は妥当な設計値であると考えられる。
特開平10−335660号公報にも開示されているように、多結晶シリコン膜からなるゲート電極への不純物導入は、工程簡略化のため、イオン注入法によりソース、ドレイン領域への不純物導入と同時に行う方法が知られている。ゲート電極に電圧を印加する前後で、ゲート酸化膜を介して対向する電極(この場合半導体基板)との仕事関数差により、ゲート電極がゲート酸化膜と接する領域で、エネルギーバンドが曲がると(すなわち、ゲート電極が空乏化すると)、ゲート絶縁膜容量と、ゲート電極空乏層容量が直列に接続され、ゲート電極に印加した電圧がゲート絶縁膜容量と、ゲート電極空乏層容量とに分割して加わり、トランジスタの能力が低下するという問題が発生する。ゲート電極が空乏化しないためには、ゲート電極の高さ方向にわたって、最低1×1020/cm3以上の高濃度に不純物を導入する必要がある。このため、一般的には、高濃度の不純物イオン注入を行った後、十分な熱処理を施す必要がある。この熱処理の過程では、ソース・ドレイン領域に注入した不純物も、ゲート電極に注入した不純物と同様に拡散する。
ゲート高さが高い場合にゲート電極が空乏化しない領域まで高濃度に不純物を導入すると、熱処理の過程において、ソース・ドレイン領域に注入した不純物が半導体基板中に拡散し、高濃度に不純物を含んだ深い拡散層が形成されてしまうという問題点がある。特開平10−335660号公報は、このような問題点に言及していない。
また、図44に示されるように、特開平10−335660号公報に開示される技術によれば、ソース・ドレイン領域(拡散層上層2012)と素子分離絶縁領域2002とが接する領域には、垂直段差部が形成されている。この段差上にコンタクト孔が形成されている。エッチングによりコンタクト孔を形成する場合、このような段差部において、層間絶縁膜と、下地ストッパ膜との間の選択性(下地選択比)が悪くなる。層間絶縁膜中にエッチングによりコンタクト孔を形成する際の下地選択比が悪くなると、ソース・ドレイン領域となる多結晶シリコン膜が掘れたり、素子分離領域が掘れるため、電極金属2010と、ソース・ドレイン領域(拡散層上層2012)とのコンタクト抵抗が増加するという問題点がある。
特開平10−335660号公報は、このような問題点に言及していない。
本発明は、上記問題点を鑑みてなされたものであって、ソース・ドレイン領域の占有面積が小さい半導体装置およびその製造方法を提供することを目的とする。また、本発明は、ゲート電極間のマージンを減少させて高集積度の半導体装置を提供することを目的とする。また、本発明は、消費電力の小さい情報処理装置を提供することを目的とする。
本発明の半導体装置は、素子分離領域と活性領域とを有する半導体基板と、前記活性領域上にゲート絶縁膜を介して設けられ、側壁の少なくとも一部がゲート電極側壁絶縁膜で覆われたゲート電極と、前記ゲート電極の両側に前記ゲート電極側壁絶縁膜を介してそれぞれ設けられたソース領域およびドレイン領域とを備え、前記ソース領域は、前記活性領域と前記ゲート酸化膜とが接する第1の面より上方に存在する第1のソース領域と、前記第1の面より下方に存在する第2のソース領域とを含み、前記ドレイン領域は、前記第1の面より上方に存在する第1のドレイン領域と、前記第1の面より下方に存在する第2のドレイン領域とを含み、前記ソース領域および前記ドレイン領域の少なくとも一方は、コンタクト配線と接触するための第2の面を有し、前記第2の面は、前記第1の面に対して傾いており、前記第1のソース領域の少なくとも一部は、前記素子分離領域の上に存在し、前記第1のドレイン領域の少なくとも一部は、前記素子分離領域の上に存在し、前記第2の面は、前記素子分離領域の表面と80度以下の角度で交差し、これにより上記目的が達成される。
ゲート長方向に沿う切断面において前記第2の面は上に凸の形状を有し、前記第2の面の前記第1の面からの高さは、前記ゲート電極から離れるに従って単調に減少してもよい。
ゲート長方向に沿う切断面において前記第2の面は下に凸の形状を有し、前記第2の面の前記第1の面からの高さは、前記ゲート電極から離れるに従って単調に減少してもよい。
前記第2の面は凹凸を有してもよい。
前記第2のソース領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第1の面からの深さは、前記ゲート電極から離れるに従って単調に増加し、前記第2のドレイン領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第1の面からの深さは、前記ゲート電極から離れるに従って単調に増加してもよい。
ゲート長方向に沿う切断面における前記第1のソース領域の前記ゲート長方向の幅と、前記切断面における前記第1のドレイン領域の前記ゲート長方向の幅との少なくとも一方は、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅と前記切断面における前記ゲート電極の前記ゲート長方向の幅との和よりも等しいか大きくてもよい。
前記素子分離領域の表面は、前記第1の面よりも上方に存在してもよい。
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、前記切断面における前記ゲート電極の前記ゲート長方向の幅よりも小さくてもよい。
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、前記切断面における前記ゲート電極の前記ゲート長方向の幅よりも小さくてもよい。
ゲート長方向に沿う切断面における前記ゲート電極の端部から前記素子分離領域のうち前記ゲート電極の端部に最も近い点までの距離は、前記切断面における前記ゲート電極の高さよりも大きくてもよい。
ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離は、前記切断面における前記ゲート電極側壁絶縁膜の高さよりも小さくてもよい。
ゲート長方向に沿う切断面における前記第1の面から前記ゲート電極の上面までの距離は、前記第1の面から前記切断面において前記第1のソース領域の表面が前記ゲート電極側壁絶縁膜と接する点までの距離と、前記第1の面から前記切断面において前記第1のドレイン領域の表面が前記ゲート電極側壁絶縁膜と接する点までの距離との少なくとも一方よりも小さくてもよい。
前記第2のソース領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第1の面からの深さは、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅の0.8倍から2倍の範囲内であり、前記第2のドレイン領域と前記半導体基板とにより形成される接合のゲート長方向に沿う切断面における前記第1の面からの深さは、前記切断面における前記ゲート電極側壁絶縁膜の前記ゲート長方向の幅の0.8倍から2倍の範囲内であってもよい。
前記第1のドレイン領域の少なくとも一部における前記第1のドレイン領域の導電型を決定する不純物の濃度は1×1020/cm3よりも大きく前記第2のドレイン領域の少なくとも一部における前記第2のドレイン領域の導電型を決定する不純物の濃度は1×1020/cm3よりも大きく、前記第1のソース領域の少なくとも一部における前記第1のソース領域の導電型を決定する不純物の濃度は1×1020/cm3よりも大きく、前記第2のソース領域の少なくとも一部における前記第2のソース領域の導電型を決定する不純物の濃度は1×1020/cm3よりも大きくてもよい。
前記第1のソース領域の少なくとも一部は多結晶シリコン膜から形成されており、前記第1のドレイン領域の少なくとも一部は多結晶シリコン膜から形成されていてもよい。
前記第1のソース領域の少なくとも一部はシリコンゲルマ膜から形成されており、前記第1のドレイン領域の少なくとも一部はシリコンゲルマ膜から形成されていてもよい。
前記多結晶シリコン膜のグレインサイズは、ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。
前記シリコンゲルマ膜のグレインサイズは、ゲート長方向に沿う切断面における前記ゲート電極側壁絶縁膜の端部から前記素子分離領域のうち前記ゲート電極側壁絶縁膜の端部に最も近い点までの距離よりも小さくてもよい。
前記第2のソース領域と前記第2のドレイン領域との少なくとも一方は、前記第1のソース領域となる層または前記第1のドレイン領域となる層に前記活性領域の導電型と逆の導電型の不純物を注入する工程と、熱拡散によって前記第1のソース領域となる層または前記第1のドレイン領域となる層から前記活性領域へ前記不純物を拡散させる工程とを含む処理により形成されていてもよい。
前記第1のソース領域となる層の拡散係数と、前記第1のドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、前記半導体基板上に設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、これにより上記目的が達成される。
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、前記半導体基板上に設けられたウェル領域と、前記ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、これにより上記目的が達成される。
前記複数の電界効果トランジスタの少なくとも1つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも1つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させてもよい。
本発明の他の半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、前記複数の電界効果トランジスタのそれぞれは、素子分離領域と、第1導電型の深いウェル領域と、前記第1導電型の深いウェル領域内に形成された前記第1導電型とは逆の第2導電型の浅いウェル領域と、前記第2導電型の浅いウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜とを含み、前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、前記複数の電界効果トランジスタの少なくとも1つは、前記第2導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されており、これにより上記目的が達成される。
本発明の半導体装置の製造方法は、半導体基板上の第1の非絶縁性膜を所定のパターンにパターンニングすることにより、第1の非絶縁性膜パターンを形成する工程と、前記第1の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、第2の非絶縁性膜を堆積する工程と、前記第1の非絶縁性膜パターンの上部から前記第2の非絶縁性膜がなくなるまで異方性エッチングを行うことにより、前記第1の非絶縁性膜パターンの側壁に、前記側壁絶縁膜を介して前記第2の非絶縁性膜からなるサイドウォールを形成する工程と、前記側壁絶縁膜に対して選択性のあるエッチングにより前記第1の非絶縁性膜パターンおよび前記サイドウォールをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程とを含み、これにより上記目的が達成される。
前記半導体装置の製造方法は、前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含んでもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングであってもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことであってもよい。
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
本発明の他の半導体装置の製造方法は、半導体基板上の第1の非絶縁性膜の上に第1の絶縁膜を被着する工程と、前記第1の非絶縁性膜と前記第1の絶縁膜とを所定のパターンにパターンニングすることにより、第1の非絶縁性膜パターンと第1の絶縁膜パターンとを形成する工程と、前記第1の非絶縁性膜パターンと前記第1の絶縁膜パターンとの側壁に側壁絶縁膜を形成する工程と、第2の非絶縁性膜を堆積する工程と、前記第1の絶縁膜パターンの上部から前記第2の非絶縁性膜がなくなるまで異方性エッチングを行うことにより前記第1の非絶縁性膜パターンと前記第1の絶縁膜パターンとの側壁に前記側壁絶縁膜を介して前記第2の非絶縁性膜からなるサイドウォールを形成する工程と、前記第1の絶縁膜パターンを選択的に除去し、前記第1の非絶縁性膜パターンの表面を露出する工程と、側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターンと前記サイドウォールとをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程とを含み、これにより上記目的が達成される。
前記半導体装置の製造方法は、前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含んでもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングであってもよい。
前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことであってもよい。
前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きくてもよい。
本発明の情報処理装置は、表示素子と、前記表示素子を制御する演算素子とを含む電池駆動可能な情報処理装置であって、前記演算素子は、請求の範囲第1項に記載の半導体装置を含む回路によって構成されており、これにより、上記目的が達成される。
以下、図面を参照して本発明の実施形態を説明する。なお、本明細書において、第1導電型とは、P型またはN型を意味する。また、第2導電型とは、第1導電型がP型である場合はN型、第1導電型がN型である場合はP型を意味する。本発明の半導体装置に使用することができる半導体基板としては、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、P型またはN型の導電型を有していてもよい。
(実施形態1)
図1は、実施形態1における半導体装置1910のゲート長方向に沿う面での垂直断面図である。ゲート電極104のゲート長方向を図1に矢印1011で示す。
図1は、実施形態1における半導体装置1910のゲート長方向に沿う面での垂直断面図である。ゲート電極104のゲート長方向を図1に矢印1011で示す。
半導体装置1910の半導体基板100は、半導体基板100に形成された素子分離領域101と、素子分離領域101に囲まれた活性領域102とを含む。半導体装置1910は、活性領域102上に形成されたMIS型半導体素子である。半導体装置1910は、素子分離領域101、活性領域102、ゲート酸化膜(ゲート絶縁膜)103、ゲート電極104、ゲート電極側壁絶縁膜105、およびソース・ドレイン領域106を備えている。
ソース・ドレイン領域106はゲート電極側壁絶縁膜105に隣接し、その大部分がゲート酸化膜103と活性領域102の界面である活性領域表面A−A’よりも上方にも位置する。
具体的には、ソース・ドレイン領域106の形状は、ゲート電極106のゲート長方向に切断した時の垂直断面における、半導体基板の活性領域表面A−A’からソース・ドレイン領域106の表面までの距離hが、素子分離領域101からゲート電極104に向かうに従って増加する形状である。また、ゲート電極104の側面とソース・ドレイン領域106の端(B−B’)の間に、活性領域102と素子分離領域との境界(C−C’)が存在する。図1に示されるように、3つの領域(すなわち、活性化領域102と電気的に絶縁された、ゲート電極104、および2つのソース・ドレイン領域101)が、素子分離領域101と活性化領域102との間に段差が生じないように、素子分離領域101の一部、および活性化領域102を覆う。また、ソース・ドレイン領域106の表面(図1の線d−d’および線e−e’に対応している)と、素子分離領域101の表面(図1の線f−f’に対応している)とは、80度以下の角度で交わる。
このような構造により、ゲート電極104およびゲート電極104の両側に位置するソース・ドレイン領域106による垂直な段差が発生しない。このため、コンタクト抵抗に起因する歩留まりの低下が抑制される。ソース・ドレイン領域106の表面(d−d’およびe−e’)と、素子分離領域101の表面(f−f’)とは、60度以下の角度で交われば、さらにコンタクト抵抗に起因する歩留まりが向上し、より好ましいことが分かった。
また、素子分離領域101の表面(f−f’)は、活性領域とゲート酸化膜が接する第1の面すなわち活性領域表面(図1に線A−A’で示されている)より上方に存在してもよい。このようにすると、ゲート長方向の切断面において、ソース・ドレイン領域106の表面と、素子分離領域101の表面とが交わる角度θ(接触角度)をさらに小さくすることができる。接触角θは、好ましくは、70度以下、さらに好ましくは、60度以下であればよい。
接触角θを小さくすると、半導体装置1910は、非常になめらかな表面を有するようになる。そのため、半導体装置の製造時に生ずる段差に起因する様々な問題が解決される。例えば、半導体装置1910では、層間絶縁膜(図1には示されていない)の平坦化が容易に行われ得る。また、素子分離領域101と活性領域102との段差がソース・ドレイン領域106によって覆われるため、段差部による光の反射がなくなり、リソグラフィーが容易になる。さらに、ソース・ドレイン領域を形成した後には、活性領域102が露出しない。このため、エッチングや、イオン注入時に活性領域102にダメージが入らないというメリットが得られる。
活性領域102の表面(A−A’)からソース・ドレイン領域106の表面すなわち露出面(d−d’)までの高さは、ゲート電極104に近づくほど高くなる。このため、イオン注入法により、ソース・ドレイン領域106に不純物ドーピングを行うことにより形成される、活性領域102の表面(A−A’)よりも下方のソース・ドレイン領域106の深さ(接合の深さ)h’は、ゲート電極104から離れるに従って単調に増加する。深さh’は、活性領域102の表面A−A’から、半導体基板100(一般的なCMOSの場合、ソース・ドレイン領域106と逆導電型のウェル領域)とソース・ドレイン領域106の接合までの深さとして定義される。
このように、半導体装置1910は、短チャネル効果に直接影響するゲート電極端近傍(チャネル領域近傍)の接合深さを浅くしつつ、かつ、短チャネル効果に直接影響しない素子分離領域側の接合深さを深くする構造を採用している。このため、短チャネル効果を抑制しつつ、ソース・ドレイン領域の寄生抵抗を低減することができる。
活性領域102の表面(A−A’)より上方のソース・ドレイン領域106を形成する材料中での不純物の拡散速度(拡散係数)と、活性領域102の表面(A−A’)より下方の半導体基板中での不純物の拡散速度(拡散係数)とは異なるため、ソース・ドレイン領域表面(d−d’および、e−e’)の形状と、接合の境界面の形状とは、全く同一ではない。しかし、接合の深さは、ソース・ドレイン領域106の表面(d−d’および、e−e’)の形状を反映する。このため、接合の深さh’は、ゲート電極104に近づくほど浅くなる。
トランジスタの短チャネル効果を抑制するためには、チャネル領域の近傍での、ソース・ドレイン領域と、半導体基板との接合の活性領域102の表面(A−A’)からの深さが、十分浅くなるようにする必要がある。このためには、活性領域102の表面(A−A’)から、ゲート電極104の上部までの高さは、ゲート電極側壁絶縁膜105と接する位置でのソース・ドレイン領域106の表面までの高さhと比較し、低い方が好ましい。以下に、その理由を説明する。
ゲート電極104の材料として、例えば、多結晶シリコン膜(あるいは、多結晶シリコン膜と、高融点金属膜、および/または、高融点金属シリサイド膜等との多層積層膜)を用いた場合、一般に、ゲート電極104への不純物導入は、イオン注入法により、ソース・ドレイン領域106への不純物導入と同時に行われる。ゲート電極104が空乏化しないためには、ゲート電極104がゲート酸化膜103と接する領域におけるゲート電極104の不純物濃度は、1×1020/cm3以上必要となる。このような高濃度の不純物イオン注入を行った後、十分な熱処理が施される。この熱処理の過程では、ソース・ドレイン領域106に注入した不純物も、ゲート電極104に注入した不純物と同様に拡散する。
活性領域102の表面(A−A’)から、ゲート電極104の上部までの高さhgがゲート電極側壁絶縁膜105と接する位置での活性領域102の表面(A−A’)からソース・ドレイン領域106の表面までの高さhよりも低いと、ゲート酸化膜103と接する領域におけるゲート電極104中の不純物濃度を十分高めるように不純物拡散を行っても、ソース・ドレイン領域106の接合深さh’は、深くならない。ゲート電極104の近傍のトランジスタのチャネル領域の深さと比較してソース、ドレイン接合深さは十分浅く形成することが可能となり、微細化する際の短チャネル効果を効果的に抑制できるので、微細化に伴う短チャネル効果を効果的に抑制することができる。
図2は、半導体装置1910における電流の流れを示す。図2は、図1と同様にゲート電極104のゲート長方向に沿う面での垂直断面図である。図2に示されるように、コンタクト孔107の一部は、ソース・ドレイン領域106の表面に位置する。コンタクト孔107は、上部配線の一部(コンタクト配線)が満たされている。
半導体装置1910では、ソース・ドレイン領域106の表面積は、活性領域102(図1)の表面(A−A’)においてソース・ドレイン領域106が占める面積よりも大きい。このため、半導体装置1910は、従来の半導体装置(図43(c))に比べて、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。すなわち、コンタクト孔107の径が従来の半導体装置と同じであったとしても、半導体装置1910では、ソース・ドレイン領域106と上部配線とのコンタクト抵抗を下げることができる。逆に、半導体装置1910のコンタクト抵抗を従来の半導体装置のコンタクト抵抗と同程度に設計する場合を仮定すると、半導体装置1910の占有面積(特にソース・ドレイン領域106の占有面積)を従来の半導体装置の占有面積に比べて小さくすることが可能である。半導体装置1910では、ソース・ドレイン領域106と半導体基板100との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能になるので、接合容量を効果的に低減することが可能になる。
このように、半導体装置1910では、コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、寄生容量(接合容量)の低減、および寄生抵抗の低減が可能になり、非常に大きな相互コンダクタンスを得ることができる。容量が小さくなると充電に要する時間が短くなるので、本発明の半導体素子を用いて設計した回路のスピードが向上するという効果がある。
上述したように、半導体装置1910では、ソース・ドレイン領域106の表面(コンタクト配線と接触するための第2の面)と、素子分離領域101の表面(図1におけるf−f’)とが接する角度(接触角θ)は、80度以下である。このため、コンタクト配線と接触する領域がソース・ドレイン領域と素子分離領域とにまたがる部分(図2に領域Aとして示される)においても、垂直段差が生じない。このことは、コンタクト抵抗に起因する歩留まりを大きく向上させる効果がある。
コンタクト孔107の内部は、一般に、金属プラグ等のコンタクト配線が埋め込まれている。コンタクト孔107の内部に、図44に示されるような垂直段が存在すると(すなわち、接触角θが約90度であると)、コンタクト配線とソース・ドレイン領域との接続が不完全になり、コンタクト抵抗に起因する歩留まりが極端に悪化する。これに対して、接触角θが80度以下であれば、プラグとソース・ドレイン領域との接続状態が改善され、コンタクト抵抗に起因する歩留まりが著しく向上する。さらに、接触角θが60度以下であれば、歩留まりがさらに向上し、向上した歩留まりが安定的に達成された。
接触角θを80度以下にすることにより、コンタクト孔107を形成するための加工時におけるメリットが得られる。すなわち、半導体装置1910では、図2に示される領域Aにおいて垂直段差が生じないので、自己整合コンタクト等のエッチングの際に、垂直段差部において下地ストッパ層のエッチングレートの増加が起こり下地選択比が低下するという問題が発生しない。エッチングが容易になるため、コンタクト抵抗に起因する歩留まりが著しく向上する。
また、サリサイド化(Self Aligned Silicide)を考慮した場合、占有面積に対してシリサイド化される表面積が増えるため、低抵抗化が可能となる。また、シリサイド化反応時の問題点である細線効果(微細配線のシリサイド化において、反応が阻害されるためにシリサイド化できなくなるという問題)を緩和する効果がある。
なお、図1には、ソース・ドレイン領域106が2箇所に示されている。これらのうち一方がソース領域として機能し、他方がドレイン領域として機能する。
以下に、半導体装置1910の電流の流れを説明する。
図2に示される領域Dは、電流の流れ道における、金属電極と比較して抵抗が高い領域(不純物拡散層領域)を示す。半導体装置1910では、チャネル領域110からコンタクト孔107までの距離が非常に短く、電流の流れ道において領域Dが占める距離が非常に少ないため、従来の半導体装置と比べて、ソース・ドレイン領域106の寄生抵抗が減少する。また、領域D中の不純物濃度は、チャネル領域110近傍まで1×1020/cm3以上の高濃度であるために、半導体層としては、極めて低抵抗である。さらに、ソース・ドレイン領域106中で、チャネル領域110近傍からコンタクト配線に近づくにつれて電流が流れる経路が広がっている。このため、寄生抵抗が著しく小さくなる。これらの特徴により、半導体装置1910の電流駆動能力が増加し、相互コンダクタンスが向上する。
図3(a)および(b)は、半導体装置の寄生抵抗を模式的に示す図である。
図3(a)は、本実施形態の半導体装置1910の寄生抵抗を模式的に示し、図3(b)は、従来の半導体装置1041の寄生抵抗を模式的に示す。
ここで、Rcontはコンタクト抵抗を示し、Rsdはソース・ドレイン抵抗を示し、Rejは張り出し接合の広がり抵抗を示す。
本実施形態の半導体装置1910は、従来の半導体装置1041と比べて、コンタクト配線がソース・ドレイン領域107と接触する位置からチャネルの位置までの距離が非常に近い。このため、半導体装置1910のソース・ドレイン抵抗Rsdは、半導体装置1041のソース・ドレイン抵抗Rsdに比べて低くなる。
半導体装置1910(図3(a))の寄生抵抗をさらに低減させるためには、活性領域102とゲート酸化膜103とが接する面(A−A’)より上のソース・ドレイン領域の部分I(第1のソース・ドレイン領域)における不純物の濃度と、A−A’面より下のソース・ドレイン領域の部分H(第2のソース・ドレイン領域)における不純物の濃度とは、いずれも1×1020/cm3よりも濃いことが好ましい。不純物の濃度とは、導電型を決定するドナーあるいはアクセプタの濃度である。より具体的には、領域Iと、領域Hの一部が接する界面付近において、領域Iにおける不純物の濃度が、領域Hにおける不純物の濃度とほぼ等しく、その濃度は1×1020/cm3よりも高いことが望ましい。これにより、ソース・ドレイン領域106のうちゲート電極側壁絶縁膜105の下方の領域における不純物の濃度は、一般的なMOSトランジスタのゲート電極側壁絶縁膜下のソース・ドレイン領域の不純物の濃度1×1018〜1×1020/cm3と比較して高くなる。ソース・ドレイン領域106中の不純物の濃度は、チャネル近傍まで高いので、ソース・ドレイン106領域の抵抗はチャネル近傍まで著しく低い。このために、半導体装置1910では、A−A’面の下方のソース・ドレイン領域106と半導体基板100との接合が非常に浅いにも関わらず、従来の半導体装置と比較して抵抗Rejの値を大幅に低減することができる。このため、トランジスタの駆動電流が大幅に向上する。
(実施形態2)
図4は、実施形態2の半導体装置1920を示す。図4は、半導体装置1920のゲート長方向に沿う面(ゲート電極204の長手方向に直交する面)における垂直断面図である。
図4は、実施形態2の半導体装置1920を示す。図4は、半導体装置1920のゲート長方向に沿う面(ゲート電極204の長手方向に直交する面)における垂直断面図である。
半導体装置1920は、半導体基板200上に形成された素子分離領域201、活性領域202、ゲート酸化膜203、ゲート電極204、ゲート電極側壁絶縁膜205、ソース・ドレイン領域206、およびコンタクト孔207を備えている。図4に示されるように、ゲート電極204のゲート長方向に沿った垂直断面において、ソース・ドレイン領域206の表面は上に凸の曲線形状を示す。このため、実施形態1の半導体装置1910と比較して、半導体装置1920では、ソース・ドレイン領域206の占有面積が同一であると仮定した場合にコンタクト配線が接触する面積を増大させることが可能になる。
図4に示される半導体装置1920では、ソース・ドレイン領域206の表面は、ゲート電極204に近づくに従って、単調にその高さが増加し、かつ、上に凸の形状となっている。ソース・ドレイン領域206の表面と、素子分離領域201の表面とは、接触角θで交わる。
ソース・ドレイン領域206の表面は凹曲面となる。曲面にしたことにより平面の場合と比較して、半導体基板上でのソース・ドレイン領域の占有面積に比較してより効果的にソース・ドレイン領域206の表面積を大きくすることが可能になる。
なお、半導体装置1920の製造方法は、実施形態3および実施形態5において後述する。
図5は、多結晶をシリコンをエッチングバックすることによりソース・ドレイン領域206aを形成した実施形態2の半導体装置1930を示す。図5に示されるように、多結晶をシリコンをエッチングバックすることによりソース・ドレイン領域206を形成すると、多結晶シリコン膜に含まれるグレインにより、凹凸のある表面を有するソース・ドレイン領域206aが形成される。半導体装置1930では、ソース・ドレイン領域206aが凹凸のある表面を有するので、ソース・ドレイン領域206aの表面積が大きくなる。
図5に示される参照符号1061は、ソース・ドレイン領域206aの凹凸のある表面をならした面を示す。図5に示されるように、面1061は、上に凸の形状を有している。
図5に示される半導体装置1930では、ソース・ドレイン領域206aの表面は、ゲート電極204に近づくに従って、単調にその高さが増加し、かつ、上に凸の形状となっている。なお、ソース・ドレイン領域206aの表面は凹凸を有しているので、ソース・ドレイン領域206aの表面の高さは、ソース・ドレイン領域206aの表面の凹凸をならした面1061の高さとして定義される。また、ソース・ドレイン領域206aの表面の形状が上に凸であるとは、ソース・ドレイン領域206aの表面の凹凸をならした面1061の形状が上に凸であることを意味する。
ソース・ドレイン領域206aの表面と、素子分離領域201の表面とは、接触角θで交わる。なお、ソース・ドレイン領域206aの表面は凹凸を有しているので、ソース・ドレイン領域206aの表面と、素子分離領域201の表面との交わる角度は、ソース・ドレイン領域206aの表面の凹凸をならした面1061と、素子分離領域201の表面との交わる角度として定義される。
ソース、ドレイン領域206aの表面は、巨視的に見れば、上に凸面であるが、微視的に見れば、凸凹面となる。このため、半導体基板上でのソース・ドレイン領域206aの占有面積に対して、さらに効果的にソース・ドレイン領域206aの表面積を大きくすることが可能になる。
図6は、実施形態2の半導体装置1940を示す。半導体装置1940では、ソース・ドレイン領域206bの表面は、ゲート電極204に近づくに従って、単調にその高さが増加し、かつ、下に凸の形状となっている。ソース・ドレイン領域206bの表面と、素子分離領域201の表面とは、接触角θで交わる。ここで、高さとは活性領域202とゲート酸化膜203とが接する面(第1の面)からの高さをいう。
ソース・ドレイン領域206bの表面は凹曲面となる。曲面にしたことにより平面の場合と比較して、半導体基板上でのソース・ドレイン領域の占有面積に比較してより効果的にソース・ドレイン領域206bの表面積を大きくすることが可能になる。
図7は、実施形態2の半導体装置1950を示す。半導体装置1950では、ソース・ドレイン領域206cは凹凸のある表面を有している。ソース・ドレイン領域206cの表面は、ゲート電極204に近づくに従って、単調にその高さが増加し、かつ、下に凸の形状となっている。なお、ソース・ドレイン領域206cの表面は凹凸を有しているので、ソース・ドレイン領域206cの表面の高さは、ソース・ドレイン領域206cの表面の凹凸をならした面1081の高さとして定義される。また、ソース・ドレイン領域206cの表面の形状が下に凸であるとは、ソース・ドレイン領域206cの表面の凹凸をならした面1081の形状が下に凸であることを意味する。
ソース・ドレイン領域206cの表面と、素子分離領域201の表面とは、接触角θで交わる。なお、ソース・ドレイン領域206cの表面は凹凸を有しているので、ソース・ドレイン領域206aの表面と、素子分離領域201の表面との交わる角度は、ソース・ドレイン領域206cの表面の凹凸をならした面1081と、素子分離領域201の表面との交わる角度として定義される。
ソース・ドレイン領域206cの表面は、巨視的に見れば、下に凸面であるが、微視的に見れば、凸凹面となる。このため、半導体基板上でのソース・ドレイン領域206cの占有面積に対して、さらに効果的にソース・ドレイン領域206cの表面積を大きくすることが可能になる 半導体装置1920(図4)、半導体装置1930(図5)、半導体装置1940(図6)および半導体装置1950(図7)に共通する特徴は、いずれの半導体装置においても、ソース・ドレイン領域の占有面積と比較して、ソース・ドレイン領域の表面積が大きくなっていることと、接触角θが80度以下であることである。
接触角θは、ソース・ドレイン領域が素子分離領域と接する領域における、ソース・ドレイン領域の接面(j−j’)と素子分離領域表面(f−f’)とのなす角度として定義される。接触角θが80度以下であることにより、実施形態1で説明された効果と同様の効果を得ることが可能になるとともに、実施形態1の半導体装置1910よりもさらにソース・ドレイン領域の表面積を増やすことが可能になる。これにより、半導体装置1920、半導体装置1930、半導体装置1940および半導体装置1950によれば、コンタクト抵抗がさらに低減し、コンタクト抵抗に起因する歩留まりを一層向上させることが可能になる。上述したように、接触角θを60度以下とすれば、コンタクトの歩留まりがさらに向上するので好ましい。
(実施形態3)
以下に、実施形態3における半導体装置を製造する方法を図8〜図16を用いて説明する。
以下に、実施形態3における半導体装置を製造する方法を図8〜図16を用いて説明する。
図8は、実施形態3の半導体装置1091の製造工程中のある工程における半導体装置1091の状態を示す。半導体装置1091は、半導体基板301、素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305、およびソース・ドレイン領域となる多結晶シリコン膜308を備えている。
ソース、ドレイン領域となる多結晶シリコン膜308へのコンタクト孔311は、ゲート電極304と短絡しないように、ゲート電極304とコンタクト孔311との距離がマージンMCとなるように形成される。図8にはゲート電極304の左側のソース・ドレイン領域308へのコンタクト孔311のみが示されているが、ゲート電極304の両側のソース・ドレイン領域308のそれぞれについてコンタクト孔311が設けられてもよい。
ここで、半導体装置1091における寸法を以下のように定義する。
・TG:ゲート電極304の高さ・TSW:ゲート電極側壁絶縁膜305の高さ・TSDmax:ゲート側壁絶縁膜305とソース・ドレイン領域308とが接する部分におけるソース・ドレイン領域308の高さ・XjSD:チャネル領域近傍のソース・ドレイン領域308の接合深さ
・LG:ゲート電極304の幅(ゲート長)
・LSW:ゲート電極側壁絶縁膜305の幅・LSD:ソース・ドレイン領域308の幅(ゲート電極側壁絶縁膜305と接する部分から素子分離領域302の上部まで延在している部分までの距離)
・LA:ゲート電極側壁絶縁膜305と素子分離領域302までの距離
・LM:コンタクト孔311の直径・MC:ゲート電極304とコンタクト孔311の間のマージン
ここで、半導体装置1091を製造する際の最小加工寸法をFとする。ゲート電極の幅LG(ゲート長)は、一般に、最小加工寸法に設定される。ゲート長は短いほど、トランジスタの駆動能力は向上するからである。下地パターンに対するアライメントマージンは、半導体装置1091を製造する装置の性能に依存するが、一般的には約1/3×Fのアライメントマージンが必要である。LAは、アライメントマージン以上に設定することが必要であり。好ましくは、アライメントマージンが1/3×Fの場合、LAを2/3×F以上に設定することが好ましい。
・TG:ゲート電極304の高さ・TSW:ゲート電極側壁絶縁膜305の高さ・TSDmax:ゲート側壁絶縁膜305とソース・ドレイン領域308とが接する部分におけるソース・ドレイン領域308の高さ・XjSD:チャネル領域近傍のソース・ドレイン領域308の接合深さ
・LG:ゲート電極304の幅(ゲート長)
・LSW:ゲート電極側壁絶縁膜305の幅・LSD:ソース・ドレイン領域308の幅(ゲート電極側壁絶縁膜305と接する部分から素子分離領域302の上部まで延在している部分までの距離)
・LA:ゲート電極側壁絶縁膜305と素子分離領域302までの距離
・LM:コンタクト孔311の直径・MC:ゲート電極304とコンタクト孔311の間のマージン
ここで、半導体装置1091を製造する際の最小加工寸法をFとする。ゲート電極の幅LG(ゲート長)は、一般に、最小加工寸法に設定される。ゲート長は短いほど、トランジスタの駆動能力は向上するからである。下地パターンに対するアライメントマージンは、半導体装置1091を製造する装置の性能に依存するが、一般的には約1/3×Fのアライメントマージンが必要である。LAは、アライメントマージン以上に設定することが必要であり。好ましくは、アライメントマージンが1/3×Fの場合、LAを2/3×F以上に設定することが好ましい。
LSWが小さいと、ゲート電極304とソース・ドレイン領域308との間の短絡や、ゲート電極304とソース・ドレイン領域308との間の寄生容量の増大を招く。一方、LSWを大きく設定した場合には、チャネルに対してソース、ドレイン領域がオフセットとならないためにXjSDを大きくする必要があり、短チャネル効果が悪化する。LSWを大きく設定した場合にチャネル方向に不純物を拡散させると、必然的に下方向にも不純物が拡散し、接合深さ(XjSD)が深くなるからである。LSWと、ゲート電極側壁絶縁膜305の素子分離領域302側の端点(図8における点1092)の直下でのXjSDとは、0.8×LSW≦XjSD≦2×LSWの関係を実質的に満たすことが好ましい。これにより、チャネル領域に対してオフセットすることなくソース・ドレイン領域308が存在し、かつ、ソース・ドレイン領域308と、半導体基板301との接合が、第1の面から下方向に非常に浅い接合となっているため、駆動電流の増大と短チャネル効果の抑制を両立させる作用がある。
なお、LSW=XjSDであればさらに好ましい。
上述したように、短チャネル効果の抑制と、寄生容量に起因する歩留まり向上とを両立するためには、LSWの値を適切に設定する必要がある。関係1/8×F≦LSW≦1/3×Fが実質的に満たされるように設計を行うことが好ましい。性能と歩留まりのバランスを考慮すると、関係1/6×F≦LSW≦1/4×Fが実質的に満たされるように設計を行うことがより好ましい。
LAは、製造歩留まりを考慮するとアライメントマージン1/3×F以上であることが必要であるが、LAは、できるだけ小さい方が好ましい。半導体基板301(一般的には半導体基板上に形成されたウェル領域)とソース・ドレイン領域308との間の寄生容量が小さくなるからである。上述した関係1/8×F≦LSW≦1/3×Fを考慮すると、ゲート電極と素子分離領域との間のマージン(LSW+LA)に関して、関係2/3×F≦LSW+LA≦4/3×Fが実質的に満たされることが好ましい。関係2/3×F≦LSW+LA≦Fが満たされることがより好ましい。ただし、素子分離領域302に対するゲート電極304の位置合わせマージン(Xと定義する)を考慮すると、関係X+LA≦LSW+LAが満たされることが好ましい。このような条件で製造することにより、歩留まりを下げることなく、半導体基板301(一般的には半導体基板上に形成されたウェル領域)とソース・ドレイン領域308との間の寄生容量を著しく減少させることができる。一般的には、LSWは1/3×Fとほぼ等しく設定され、LG=Fに設定される。ソース・ドレイン寄生容量を低減させるためには、関係LA+LSW≦LGが満たされるように設計を行うことが好ましい。なお、関係LA<LGが満たされるように設計を行ってもよい。
ゲート長方向の切断面において、ゲート電極304の端から最も近い素子分離領域302の端までの距離を、簡単に、ゲート電極304から素子分離領域302までの距離と定義する。位置合わせマージンとゲート電極側壁絶縁膜305の膜厚とを考慮すると、ゲート電極304から素子分離領域302までの距離は、最低でも2F/3程度必要となる。ゲート電極304から素子分離領域302までの距離を最低の2F/3に設定し、素子分離領域302に対するゲート電極304の位置合わせがF/3ずれた場合、実際に製造された素子は、ゲート電極304から素子分離領域302までの距離がFとなる。従って、ソース・ドレイン領域308の一部が、素子分離領域302の上部まで延在するためには、LSD+LSW>Fでなければならない。
本発明者らは、コンタクト抵抗に起因する歩留まりを考慮した場合、製造上のバラツキのために、LSD>F−LSWはおろか、LSD>Fでさえ、十分なマージンではないことを見出した。本発明者らは、LSD≧F+LSWとすることによって、製造上の歩留まりが飛躍的に向上することを見出した。
LSD≧F+LSWとすることによって、製造上の歩留まりが飛躍的に向上する理由を以下に述べる。ゲート電極304に対して、サイドウォール状にソース・ドレイン領域308が存在する本発明の構造では、コンタクト底面積(ソース・ドレイン領域308上に形成するコンタクト配線がソース・ドレイン領域308と接触する領域の面積)が非常に小さくなる。例えば、ゲート電極304とコンタクト配線とが短絡しないように位置合わせマージンを確保してソース・ドレイン領域308上にコンタクト孔311を設ける場合、ゲート電極から少なくともF/3だけ離れた位置にコンタクト孔311を形成しなければならない。コンタクト配線とゲート電極304とのマージンをF/3の最小マージンで設計したとしても、ゲート電極304に対するコンタクト孔311の位置合わせがF/3ずれた場合、実際に製造された素子は、ゲート電極304からコンタクト孔311までの距離が2F/3になる。
ソース・ドレイン領域308が存在する範囲は、ゲート電極304の端からLSW〜LSW+LSD離れた範囲である。ゲート電極304からコンタクト孔311までの距離が2F/3離れた状態でも、十分に歩留まりよくコンタクト孔311を形成するためには、LSWがF/3程度の時に、関係LSW+LSD>2F/3+Fが満たされればよいことを我々は見いだした。また、微細化ルールがFの時に、LSWをF/3程度に設定すると、最もトランジスタの歩留まりと、特性のバランスがよいことを見いだした。LSWがF/3よりもずっと小さい場合、ゲート電極304とソース・ドレイン領域308との間の短絡や、ゲート電極304とソース・ドレイン領域308との間の寄生容量の増大が問題となる。一方LSWがF/3よりもずっと大きい場合、チャネル領域に対してソース・ドレイン領域308がオフセットしないように、ソース・ドレイン領域308の接合深さを深くする必要があり、短チャネル効果の悪化を招くという問題がある。
このように、LSD≧F/3+F=LG+LSWである場合に非常に歩留まりが向上する効果が得られる。LSD≧LG+2×LSWであれば、さらに歩留まりを向上させることが可能となる。
ソース・ドレイン領域308の表面に、コンタクト孔311の開口部の少なくとも一部が存在すればよい。コンタクト開口径は、ゲート電極の端から、素子分離領域までの間隔よりも大きくてもよい。また、ソース・ドレイン領域308の占有面積を大きくすることなく、コンタクト孔311を大きく設けることが可能であるので、コンタクト孔311の形成の容易性と、ソース・ドレイン接合面積に依存する接合容量の低減とを両立することが可能になる。
LSDがLSW+LAよりも大きいことは、必要条件である。ソース・ドレイン領域308へのコンタクト孔311形成を考慮すると、LSDはさらにある程度の大きさを確保する必要がある。ゲート電極304とのショートが起こらないためには、コンタクト孔311を形成する際のアライメントマージンだけゲート電極304から離れた位置にコンタクト孔311を形成することが必要である。加工の際のバラツキおよび歩留まりの向上を考慮すると、さらなるマージンが必要となる。具体的には、関係1/3×F≦MC≦2/3×Fが実質的に満たされることが好ましい。例えば、関係1/3×F≦MC≦2/3×Fを満たすように設計し、製造工程において、ゲート電極に対して離れる方向に1/3×Fのアライメントズレが発生した場合、実際のゲート電極とコンタクト孔のマージンは、関係2/3×F≦MC≦Fを満たす。このような状態でも高い歩留まりでコンタクト孔311を形成するためには、コンタクト配線とソース・ドレイン領域308とが接する領域の幅(LSD+LSW−MC)が約2/3×Fよりも大きければよい。理想的には、LSD+LSW−MC=LMとなればよい。本発明者らの実験によれば、F=LGとして関係LSD≧LG+LSWが満たされるように設計を行った場合に非常高い歩留まりが達成された。
このように、本発明の半導体装置では、関係LSD≧LG+LSWが満たされる。ソース・ドレイン領域308のうち、活性領域1093とゲート酸化膜303とが接する面(第1の面)よりも上方に存在する部分を第1のソース・ドレイン領域と定義すると、LSDは、第1のソース・ドレイン領域のゲート長方向の幅と等しい。従って、本発明の半導体装置では、ゲート長方向に沿う切断面における第1のソース・ドレイン領域のゲート長方向の幅(LSD)は、その切断面におけるゲート電極側壁絶縁膜305のゲート長方向の幅(LSW)とその切断面におけるゲート電極304のゲート長方向の幅(LG)との和よりも等しいか大きい。
TSDmaxに関しては、上述したように、条件TDSmax>TGが満たされることが好ましい。短チャネル効果を抑制するためである。この条件の下で、ソース・ドレイン領域308と、ゲート電極304との上に、同時に、例えば自己整合シリサイド化(サリサイド)反応によって、シリサイド膜(図8には図示していない)を形成する場合、ゲート電極304と、ソース・ドレイン領域308とが電気的に短絡しないためには、関係TSW>TGを満たすように設計を行う必要がある。後述する適した製造方法では、ソース・ドレイン領域308は多結晶シリコン膜のエッチングバック法により形成される。このため、TSWとTSDmaxとLSDとが、密接に関連する。後述する方法で高い歩留まりで半導体装置1091を製造するためには、製造装置の加工限界に依存して決まるLG、LSW、LAおよび、MCに応じてLSDを設定(LSD≧LG+LSW)し、設定されたLSDに応じて、TSDmaxとTSWを設定すればよい。関係LSD>LSW+LAが満たされる必要があるため、関係TSW>LAが満たされるように設計を行うことが好ましい。この時、TGに関して、関係LSW+LA>TGが満たされるように設計を行うことによって、性能(ゲート電極の空乏化抑制と短チャネル効果の抑制)と製造のしやすさ(歩留まり)とを両立させることが可能となることが本発明者らの実験により確認された。
このように、半導体装置1091では、ゲート長方向に沿う切断面におけるゲート電極304の端部から素子分離領域304のうちゲート電極304の端部に最も近い点までの距離(LSW+LA)は、その切断面におけるゲート電極304の高さ(TG)よりも大きい。ゲート電極304の高さTGは、LSW+LAの値に関わらず十分低くしてもよい。多結晶シリコン膜からなるゲート電極を用いた構造では、ゲート電極304への不純物導入は、イオン注入法により、ソース・ドレイン領域308への不純物導入と同時に行うことが一般的である。ゲート電極304の膜厚を十分薄く形成することにより、ゲート電極304がゲート酸化膜と接する領域におけるゲート電極304の不純物濃度を十分高くすることが可能になり、ゲート電極304の空乏化を抑制することが可能になる。
また、半導体装置1091では、ゲート長方向に沿う切断面におけるゲート電極側壁絶縁膜305の端部から素子分離領域302のうちゲート電極側壁絶縁膜305の端部に最も近い点までの距離(LA)は、その切断面におけるゲート電極側壁絶縁膜305の高さ(TSW)よりも小さいという構造を有している。この構造により、ゲート電極304の高さを十分低く形成しつつ、かつ、サイドウォール状のソース・ドレイン領域308を素子分離領域302の上部にまで延在させることが可能になる。
本発明者らが最小加工寸法F=0.25ミクロンの製造装置を使って製造した素子は、TG=150nm、TSW=300nm、TSDmax=250nm、XjSD=60nm、LG=250nm、LSW=60nm、LSD=300nm、LA=180nm、LM=300nm、MC=120nmの設計値を用いて製造された。これらの設計値は、本発明者らの使用した製造装置の性能に依存する値であり、本発明の範囲を限定することを意図するものではない。すなわち、上記設計値は、F=0.24μmルールに基づいて、発明者らの実現できる範囲で各設計値を変化させ、求められた値である。例えば、より微細なF=0.1μmルールに基づいた場合、各設計値は変わり得る。また、F=0.24μmルールに基づいた場合でも、各設計値は上述した関係を満たす範囲で変わり得る。
図9(a)〜(g)は、実施形態3の半導体装置1091を製造する工程を示す。実施形態3の半導体装置1091を製造する各工程を説明する。
図9(a)〜(g)は、実施形態3の半導体装置1091を製造する工程を示す。実施形態3の半導体装置1091を製造する各工程を説明する。
まず、図9(a)に示されるように、周知の方法によって、半導体基板301(もしくは、半導体基板301に設けられたウェル領域)上に素子分離領域302、ゲート酸化膜303、ゲート電極304、ゲート電極側壁絶縁膜305が形成される。ここで、多結晶シリコン膜から形成されるゲート電極304の上には、シリコン酸化膜306が形成されている。ゲート電極側壁絶縁膜305はシリコン酸化膜およびシリコン窒化膜から形成される。ゲート電極側壁絶縁膜305は、1層であってもよい。
次に、図9(b)に示されるように、多結晶シリコン膜307が化学的気相成長法(CVD法)により堆積される。なお、多結晶シリコン膜307を堆積する場合、半導体基板301の活性領域表面と、堆積した多結晶シリコン膜307とのの界面から自然酸化膜を極力排除するように多結晶シリコン膜307を被着することが重要である。多結晶シリコン膜307にドナーまたはアクセプタとなる不純物が導入された後、多結晶シリコン膜の不純物が熱拡散により半導体基板301中に拡散する過程において、半導体基板301の活性領域1115の表面と多結晶シリコン膜307との界面に酸化膜が形成されていると、その酸化膜が拡散バリアとして機能し、均一な不純物拡散が阻害されるからである。均一な不純物拡散が阻害されると、ソース・ドレイン接合深さが不均一になり、トランジスタ特性がばらつく。
活性領域1115の表面と多結晶シリコン膜307との界面の自然酸化膜を極力排除するために、以下に示す方法によって図9(a)の半導体装置に多結晶シリコン膜307を堆積してもよい。
本実施形態では、予備排気室と露点が常に−100℃に保たれた窒素パージ室と堆積炉とを備えた低圧CVD(LPCVD)装置を用いて、半導体基板301の活性領域1115の表面と、堆積すべき多結晶シリコン膜との界面に自然酸化膜を成長させることなく多結晶シリコン膜307を堆積させることが可能である。
具体的には、多結晶シリコン膜307が堆積される直前(図9(a)に示される状態)の半導体基板301がフッ酸系の溶液で洗浄され、自然酸化膜が一旦除去された後、半導体基板301が予備真空排気室に搬送される。予備真空排気室では、搬送時の大気雰囲気が一旦真空排気した後、窒素雰囲気に置換され、半導体基板301が窒素パージ室に搬送される。窒素パージ室の露点は常に−100℃に保たれている。
窒素パージ室の役割は、半導体基板301(ウェハ)の表面に吸着された水分子を窒素パージによって完全に除去することである。ウェハ表面に吸着された水分子は真空中では除去することが不可能であるが、窒素パージによって完全に除去できることが本発明者らの実験により明らかになった。
なお、通常のLPCVD装置を使用した場合、除去されない水分子がウェハ表面に吸着したまま半導体基板(ウェハ)が高温堆積炉へと搬送される。通常の多結晶シリコン膜の堆積は、550℃から700℃程度の温度で行われる。ウェハ表面に水分子が吸着していると、高温堆積炉にウェハを搬送する際に吸着している水分子の酸素成分がウェハのシリコンと反応し、多結晶シリコン膜が堆積する前に、シリコンウェハ表面に自然酸化膜が形成される。このようにして、半導体基板の活性領域表面と、堆積した多結晶シリコン膜の界面に自然酸化膜が形成される。
本実施形態で用いられるLPCVD装置では、露点が常に−100℃に保たれた窒素パージ室にて完全に吸着水分子を除去した後、半導体基板301が堆積炉へ搬送されるため、自然酸化膜を形成することなく多結晶シリコン膜307を堆積することが可能である。多結晶シリコン膜307を堆積する際の膜厚の好ましい設定は、図10を参照して後述される。
多結晶シリコン膜307を堆積した後、多結晶シリコン膜307がエッチングバックされる。その結果、図9(c)に示されるように、多結晶シリコン膜308がゲート電極側壁絶縁膜305の側面にサイドウォール状に残る。このサイドウォールの端1121が、素子分離領域302上に存在するように加工する必要がある。
多結晶シリコン膜307のエッチングバックは、例えば、ヘリコン型RIE装置を使用して、0.3paの圧力の塩素と酸素の混合ガスの雰囲気中で行われる。エッチングバックの際、終点検出装置(EPD)を用いて多結晶シリコン膜307が10%〜30%オーバーエッチされるようにする。
エッチングバックを行った後、さらにカット工程が行われる。カット工程は、図11〜図14を参照して後述される。
次に、ゲート電極となる多結晶シリコン膜304上部のシリコン酸化膜306がエッチング除去され、ソース・ドレイン領域形成のために不純物イオン注入(ドーピング)が行われる(図9(d))。図9(d)に示される参照符号304aは、不純物イオン注入を行った後のゲート電極を示し、参照符号308aは、不純物イオン注入を行った後のソース・ドレイン領域を示す。本実施形態では、ゲート電極のドーピングとソース・ドレイン領域のドーピングとが同時に行われる。
本実施形態におけるイオン注入の条件の一例を説明する。
ゲート電極となるゲート多結晶シリコン膜304(図9(c))の膜厚fを120nmから170nmとし(本実施例では、150nmとした。)、積み上げ層308(図9(c))のゲート電極近傍の最大高さLSDmaxを200nmから300nmとする。Nチャネルトランジスタに関するイオン注入では、燐イオンもしくは砒素イオンが20keVから150keV程度のエネルギーで1×1015〜5×1016/cm2程度のドーズ量で注入される。Pチャネルトランジスタに関するイオン注入では、ボロンイオンが10keVから40keV程度のエネルギーで1×1015〜5×1016/cm2程度のドーズ量で注入される。
イオン注入に際して、チャネリングによるゲート酸化膜突き抜け防止および多結晶シリコン膜中の拡散制御のために、不純物イオンの注入の前に、シリコンイオンを5×1014〜5×1015/cm2程度注入することにより、アモルファス化を行ってもよい。この場合、多結晶シリコンのグレインバウンダリがある程度破壊されるので、CMOSを形成する場合、それぞれの不純物イオン種に適したアモルファス条件を選ぶことが必要である。
不純物イオン注入の後、不純物イオンが注入された半導体基板が、800℃から950℃程度の温度で、10分から120分間程度熱処理される。あるいは、不純物イオンが注入された半導体基板が、950℃から1100℃程度の温度で、10秒から60秒程度の急速加熱処理が行われ、注入された不純物が活性化されるとともに、注入された不純物がシリコン基板まで拡散される。この際に、ゲート電極に対して、ソース・ドレイン領域がオフセットしない程度まで、不純物を熱拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜305(図9(c))の膜厚分、不純物を横方向に拡散させる必要がある。トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きい)を向上するためには、接合を極力浅くし、かつ、ゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。
不純物の熱拡散は、図15〜図17を参照して後述される。
このように、本実施形態の半導体装置では、活性領域とゲート酸化膜とが接する第1の面より上のソース・ドレイン領域となる層308に活性領域の導電型と逆の導電型の不純物を注入する工程と、熱拡散によって層308から活性領域へ不純物を拡散させる工程とを含む処理により、第1の面より下のソース・ドレイン領域が形成される。不純物は、ドナーもしくはアクセプタである。この処理により、ソース・ドレイン領域となる層308と活性領域とが接する面における、活性領域の導電型が反転する。
このため、上記活性領域とゲート酸化膜が接する第1の面より上のソース・ドレイン領域となる層を形成する前に、活性領域上(半導体基板上)のソース・ドレイン領域となる領域に不純物(ドナーもしくはアクセプタ)を導入する工程を行う必要はない。
例えば、特開平10−335660号公報に開示される従来技術では、ゲート電極側壁に位置する拡散層(本発明における活性領域とゲート酸化膜が接する第1の面より上のソース領域および/または、ドレイン領域となる層)を形成する前に、ゲート電極をマスクとして半導体基板中に直接イオン注入を行い、ソース・ドレイン領域の一部(図45(a)に示される拡散層下層3013)を形成している。この場合、イオン注入の工程の追加(CMOSの場合最低ドナー注入とアクセプタ注入の2回)が必要である。CMOSを形成する場合、Nチャネル用のマスクとPチャネル用のマスクとが必要となり、2回のフォトリソグラフィー工程の追加が必要となる。このため非常にコストがかかる。
また、このようにイオン注入工程で不純物を半導体基板に直接導入した場合、イオン注入法の原理上、ある加速エネルギーをもってイオンが注入される。このため、注入された不純物イオンは半導体基板内で注入飛程を中心とするガウシアン分布を示す。半導体基板深くまで不純物イオンがガウシアン分布に従って存在するので、浅いソース・ドレイン接合を形成することが困難になる。また、注入装置の加速エネルギーのバラツキにより、半導体基板内での不純物イオンの分布がばらつく。接合深さがばらつくので、短チャネル効果がばらつくという結果を招く。このため、歩留まりも悪化する。
このように、直接半導体基板中にイオン注入を行い、ソース・ドレイン領域の一部を形成する方法では、ソース・ドレイン領域と半導体基板との接合を浅くすることが物理的に困難である。このため、短チャネル効果を改善することが困難となる。
本実施形態では、これらの課題が解決される。本実施形態では、ソース・ドレイン領域を形成するための不純物を、直接半導体基板にイオン注入する必要がない。このため、工程が簡略化され、コストが安くなるとともに、浅い接合を容易に形成できる。さらに、接合深さのバラツキが抑制できる。これにより効果的に短チャネル効果を抑制することができる。このような効果は、活性領域とゲート酸化膜とが接する第1の面より上のソース領域・ドレイン領域となる層からの固層拡散により、第1の面より下のソース・ドレイン領域を形成することによる。
固層拡散では、濃度と拡散係数(シリコン膜中の不純物の拡散係数)と温度と熱処理時間とにより、一義的に不純物が拡散する領域が決定される。拡散する領域は非常にバラツキが少なく、しかも、制御を行いやすい。このため、設計通りの浅いソース・ドレイン領域を形成し、なおかつ、チャネル近傍まで非常に濃度の濃いソース・ドレイン領域を形成することが可能になる。
ゲート電極のドーピングとソース・ドレイン領域のドーピングとが行われた後、図9(e)に示されるように、周知のサリサイド工程により、ソース・ドレイン領域308aおよびゲート電極304aの上部に高融点金属シリサイド膜(高融点金属膜)309が選択的に形成される。本実施形態では、高融点金属膜309の材質として、チタンが使用されるが、高融点金属膜309の材質はチタンに限られない。例えば、高融点金属膜309の材質として、コバルト、ニッケル、白金等が用いられてもよい。本実施形態では、ソース・ドレイン領域308aおよびゲート電極304aの上部すべてがサリサイド化される。
ソース・ドレイン領域308aおよびゲート電極304aの上部すべてがサリサイド化された後、図9(f)に示されるように、周知の方法で層間絶縁膜310が形成される。
層間絶縁膜310が形成された後、図9(g)に示されるように、コンタクト孔311が層間絶縁膜310の所望の位置に開けられる。その後、上部配線312が形成される。
層間絶縁膜310が形成された後、図9(g)に示されるように、コンタクト孔311が層間絶縁膜310の所望の位置に開けられる。その後、上部配線312が形成される。
本実施形態では、占有面積に比べて表面積が大きいソース・ドレイン領域を、チャネル領域よりも上方に積み上げるように形成するため、図9(g)に示されるように、コンタクト孔311の一部がソース・ドレイン領域にかかっておりさえすればソース・ドレイン領域とコンタクト配線との接触面積を大きくすることが可能になる。このために、ソース・ドレイン領域の接合占有面積を縮小しても、コンタクト抵抗の増加を防ぐことができる。このような構造により、半導体装置1091では飛躍的に素子の占有面積を縮小することが可能になる。
図10は、半導体装置における距離LAとサイドウォールの幅LSWとの設定が適切でない例を示す。図10に示されるように、距離LAが、サイドウォールの幅LSWより長い場合、異方性エッチングバックによって、シリコン基板301が掘られる。これにより、シリコン基板301がダメージを受け、接合リーク電流が増大し、かつ、接合が深くなる。その結果、短チャネル効果が悪化する。
サイドウォールの幅LSDは、ゲート電極の段差(多結晶シリコン膜304上のシリコン酸化膜306(図9(b))まで含んだ高さ)と、多結晶シリコン膜307の堆積膜厚で決まる。素子分離領域302に対するゲート電極304のアライメントマージン(ゲート電極304と素子分離領域302の位置合わせずれ)をXとすると、サイドウォールの幅LSDは、条件LSD>LA+Xを満たす必要がある。本実施形態では、LAが0.18μm程度であり、Xが±0.08μm程度であり、サイドウォールの幅LSWが0.3μm程度であると仮定している。また、電極304とシリコン酸化膜306(図9(b))で生じる段差が300nm〜400nmであり、多結晶シリコン膜307の堆積膜厚が400nm〜600nmであると仮定している。
実施形態1ですでに説明したように、素子分離領域302の表面とソース・ドレイン領域308(図9(c))の表面とが接する角度θを80度以下、好ましくは、60度以下にすることが必要である。角度θが小さくなるほど、歩留まりが向上する。本発明者らの実験によれば、角度θが60度以下であれば、歩留まりが飛躍的に向上することが分かった。角度θを60度以下にするためには、堆積する多結晶シリコン膜の厚さを所望のLSDよりも十分厚くすることが非常に重要である。ここで、堆積する多結晶シリコン膜の厚をTPとすると、関係TP>LSDが満たされることが必要であり、好ましくは、関係TP≧1.25×LSDが満たされるとよい。この関係を満たすためには、ゲート電極304とゲート電極上部の酸化膜306とにより生じる段差を所定値以上に大きくしておく必要がある。例えば、本実施形態では、TG=150nmとなるように設計しており、酸化膜306の厚さは150nmから250nmの間に設定された。
本実施形態では、ゲート電極上の多結晶シリコン膜がなくなるようなエッチング量を設定することにより、本発明の積み上げソース・ドレイン領域を簡単に形成することができる。ゲート電極から素子分離領域までの距離(ソース・ドレイン領域の幅)よりも、膜厚の厚い多結晶シリコン膜を堆積しているため、シリコン基板が露出することはなく、シリコン基板は、異方性エッチングバックによって、ダメージを受けることはない。異方性エッチングによって形成されるゲート電極側壁の積み上げ層の端は、シリコンエッチングに対して耐性のある材料で形成された素子分離領域上に延在するように形成される。
上述したTPの数値および酸化膜306の厚さは、F=0.24μmルールに基づいた場合の一例であり、本発明はこの数値に限定されない。製造装置の加工限界に依存して決まるLG、LSW、LAおよび、MCに応じて、TG、LSD、TSDmax、TSW、TP、および酸化膜306の厚さを上述したように設定することが好ましい。
さらに、ソース・ドレイン領域と、ゲート電極との間の側壁容量を小さくするためには、関係LSD>LAが満たされる範囲で(より好ましくは関係LSD≧LG+LSWが満たされる範囲で)、ゲート電極304とゲート電極上部の酸化膜306とにより生じる段差と、堆積する多結晶シリコン膜307の膜厚TPとを小さくすることが好ましい。
図11は、ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っていることを示す。図11に示されるように、多結晶シリコン膜307(図9(b))のエッチングバックを行っただけでは、ゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残る。
多結晶シリコン膜308をソース・ドレイン領域として利用するためには、図1212に示されるように、ソース・ドレイン領域を領域1904と領域1903とに分離する必要がある。領域1904と領域1903とのうち一方が、半導体装置1091(図9(g))においてソース電極として機能し、他方がドレイン電極として機能する。
本実施形態では、領域1903および領域1904をレジストマスクで覆い、ドライエッチングを行うことにより、ソース・ドレイン領域が分離される。
このドライエッチングの際に、サイドエッチングが若干なされるように、エッチングが行われる。すなわち、等方成分を含む異方性エッチングが行われる。ゲート電極側壁が基板面に対して垂直でない場合でも、ソース・ドレイン領域の分離が確実に行われるようにするためである。サイドエッチングがなされないようなエッチングを行うと、ゲート部の上部がその下部より大きい場合に、ゲート部がマスクとなり、ゲート電極の周りの本来除去されるはずの多結晶シリコン膜308が十分に除去されない可能性がある。
等方成分を含む異方性エッチングは、例えば、ヘリコン型RIE装置によって、0.4paの圧力の臭化水素と酸素の混合ガスの雰囲気中で行われる。あるいは、異方性エッチングを行った後、等方性エッチングを追加的に行うことにより、本来除去すべき多結晶シリコン膜308の残さを除去してもよい。
等方成分を含む異方性エッチングを行うことにより、異方性エッチングでは、影になってエッチングが進行しにくい部分もエッチングすることができる。このため、エッチング残りによる残さによって隣接するゲート電極間が電気的に短絡したり、隣接する素子のソース・ドレイン領域間が電気的に短絡する不具合を低減できる。
以下、図13および図14を参照して、ソース・ドレイン領域を分離するエッチング工程と、具体的なゲート密集パターンの関係を説明する。
ゲート電極には、コンタクトを配置するパット部が必要である。パット部の幅は、一般に、ゲート長(ゲート電極幅)よりも大きな幅が必要である。半導体基板上に、第1のゲート電極と、それに隣接する第2のゲート電極とを形成する場合、第1のゲート電極のパット部と、第2のゲート電極のパット部とを分離する寸法と、パット部の幅とによって、ゲート電極を配置するピッチが決定されるような回路パターンが存在する。例えば、ゲートパターンが規則的に配置されたゲートアレイパターンなどがそうである。
図13は、アレイ状に加工されたゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っている状態を示す。図13に示されるように、ゲート電極部の段差を利用して、異方性エッチングバック法により、ゲート電極304の側壁にサイドウォール状に多結晶シリコン膜308(ソース・ドレイン領域)を形成する場合、ゲート電極の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残る。このため、隣接するゲート電極パット部1201間の距離が近い場合、そのすき間に多結晶シリコン膜308が残る。このため、個々のトランジスタのソース領域とドレイン領域を電気的に分離するエッチング工程がさらに必要となる。この工程では、ゲート電極の側壁にサイドウォール状に形成された多結晶シリコン膜308が分離される。ただし、トランジスタの直列接続部では、隣接するソース・ドレイン領域間を分離する必要はないので、このような部分には、サイドウォール状に形成された多結晶シリコン膜308を分離するエッチング工程を施す必要はない。
多結晶シリコン膜308を分離する際、隣接するゲート電極パット部1201の間に残っている多結晶シリコン膜308に関しても、少なくとも一部を除去(図13の領域b)し、独立させるべきソース領域とドレイン電極とが電気的につながらないようにする必要がある。この時領域bでは、ゲート側壁絶縁膜305の両側から、ソース・ドレイン領域となる多結晶シリコン膜308も、ゲート電極となる多結晶シリコン膜304も除去されている。ゲート側壁絶縁膜305は非常に膜厚が薄いため、ゲート側壁絶縁膜305が倒れないように、なるべくbの間隔は最小加工寸法に近い方がよい。
多結晶シリコン膜308を分離する工程をカット工程と呼ぶ。カット工程を行うためのマスクを形成するためのフォトリソグラフィー工程(カット領域以外をマスクする工程)は、下地ゲート電極に対して位置合わせを行うことになる。この位置合わせマージンをXとする。図13に示されるように、カット幅を最小加工寸法Fに設定した場合、第1のゲート電極のパット部と、第2のゲート電極のパット部との寸法は、最小でも2X+Fだけ必要になる。カット工程のエッチングがゲート電極に対して選択性がない場合に、マージンXを設定せずにエッチングを行うと、位置合わせズレによって、ゲート電極までエッチングされる。その結果ゲート電極側壁絶縁膜のみが残る。ゲート電極側壁絶縁膜は非常に薄い膜であり非常に倒れやすい。従って、この膜のみが残ると、パーティクルの原因となり、歩留まりが低下する。
このため、ゲート電極のパットの幅をZと定義すると、ゲート電極を細密に敷き詰めるピッチは2X+F+Zとなる。
なお、カット工程では、ゲート電極側壁絶縁膜が倒れない範囲で、ゲート電極の一部がエッチングされるようなマスクを用いてフォトリソグラフィー工程が行われる。
図14は、アレイ状に加工されたゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っている状態を示す。本実施例では、カット工程の前にゲート電極305の上部が、カット工程のエッチング(多結晶シリコン膜のエッチング)に対して選択比がある保護膜(例えば、酸化膜306)で覆われる。この方法によれば、図14に示されるように、隣接するゲート電極パット部の間隔を最小加工寸法Fに設定しても、カット工程においてゲート電極がエッチングされることはない。このため、ゲート電極を最密に敷き詰めるピッチをF+Zとすることができる。
以下、不純物の熱拡散について、図15〜図17を参照して説明する。
図15は、不純物が注入されたソース・ドレイン領域となる多結晶シリコン膜から、不純物が拡散する方向を示す。不純物は、下方向だけでなく、横方向にも拡散する。つまり、点Aから紙面の左方向にも、不純物が拡散する。
図16は、横方向にオフセットが生じない程度に不純物を拡散させる例を示す。不純物を熱拡散させる場合は、図16に示されるように、横方向にオフセット生じない程度に不純物を拡散させることが好ましい。具体的には、接合深さがゲート電極側壁絶縁膜厚さの0.8倍程度から、最も深い領域(素子分離領域近辺)でも2倍程度にすることが好ましい。
図17は、オフセットが生じた場合の不純物拡散層を示す。図17に示されるようなオフセットが生じた場合、その素子の駆動電流は著しく低下し、好ましくない。
以下、オフセットを生じさせない、あるいはオフセットを小さくするための、条件の例を説明する。
横方向にオフセット生じない程度に不純物を拡散させると、下方向の拡散深さが一義的に決まる。従って、トランジスタの性能を向上させるためには、ゲート電極側壁容量の増大が全体の負荷容量の著しい増大を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形成する必要がある。本実施形態では、上述したようにゲート電極側壁絶縁膜の厚さを0.05μmに設定している。
本実施形態における、具体的な、短チャネル効果と熱処理との関係を、図18から図21を用いて説明する。
図18は、Nチャネルトランジスタのゲート長と閾値電圧との関係を示す。図1818に示される例は、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、5×1015/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
図18に示される結果から、ゲート電極側壁絶縁膜が0.05μm、ゲート長0.24μm近辺のトランジスタに関して、nチャネル型トランジスタにおいて、燐イオンを50KeVの注入エネルギーで、5×1015/cm2注入した場合には、熱処理条件として、850℃窒素雰囲気中30分、酸素雰囲気中30分または900℃窒素雰囲気中10分で最適となることが分かる。800℃窒素雰囲気中120分の熱処理では、不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
図19は、Nチャネルトランジスタのゲート長と閾値電圧との関係を示す。図1919に示される例は、ソース・ドレイン領域を形成するための不純物として、燐イオンを、50KeVの注入エネルギーで、各々、5×1015/cm2、および、1×1016/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
また、図19に示される結果から、ドーズ量を5×1015/cm2〜1×1016/cm2に増加させた場合、高濃度不純物による増速拡散の影響により、1050℃窒素雰囲気中10秒の熱処理で良好な結果が得られた。ドーズ量が5×1015/cm2の場合は、1050℃窒素雰囲気中10秒の熱処理の条件では、拡散が不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
図20は、Pチャネルトランジスタのゲート長と閾値電圧との関係を示す。図20に示される例は、ソース・ドレイン領域を形成するための不鈍物として、ボロンイオンを、15KeVの注入エネルギーで、5×1015/cm2注入し、熱処理条件として、各々、800℃窒素雰囲気中120分、850℃窒素雰囲気中30分、900℃窒素雰囲気中10分、850℃酸素雰囲気中30分を行った例である。
図20に示される結果から、Pチャネル型トランジスタにおいて、ボロンイオンを、15KeVの注入エネルギーで、5×1015/cm2注入した場合、熱処理条件として、850℃窒素雰囲気中30分および900℃窒素雰囲気中10分で最適となることが分かる。800℃窒素雰囲気中120分の熱処理および、850℃酸素雰囲気中30分の熱処理では、不十分であり、オフセットトランジスタとなって好ましくないことが分かる。
図21は、Pチャネルトランジスタのゲート長と閾値電圧との関係を示す。図21に示される例は、ソース・ドレイン領域を形成するための不鈍物として、ボロンイオンを、15KeVの注入エネルギーで、各々、5×1015/cm2、および、1×1016/cm2注入した後、急速加熱処理、1050℃窒素雰囲気中10秒を行った例である。
図21に示される結果から、ドーズ量を5×1015/cm2〜1×1016/cm2に増加させた場合でも、ボロンイオンに関しては、まだ、拡散が不十分であり、オフセットトランジスタとなっており好ましくないことが分かる。
本発明者らは、上述した結果から、ゲート電極側壁絶縁膜が0.06μmにおいては、Nチャネル型トランジスタおよび、Pチャネル型トランジスタの不純物拡散を1回の熱処理で行う場合、熱処理条件として、850℃窒素雰囲気中30分程度から、900℃窒素雰囲気中10分程度が最適であることを見いだした。
本実施形態では、ゲート電極へのドーピングとソース・ドレイン領域へのドーピングを同時に行っている。このため、ゲート電極のゲート絶縁膜近傍での空乏化防止するような条件および不純物のチャネル領域への突き抜けを防止するような条件(これらの条件はゲート多結晶シリコン膜の膜厚TGに左右される)を満たした上で、トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きい)を向上させる条件を設定することが重要である。
このようにいくつかのパラメータが密接に関連しているため、最適条件を求めることは困難なように思えるが、積み上げ層308(図9(c))の拡散係数をシリコン基板(単結晶シリコン)中の拡散係数に対して大きく設定することにより、プロセス条件のマージンを非常に大きくすることに本発明者らは成功した。すなわち、駆動電流を増大し、短チャネル効果を抑制し、かつ素子の占有面積が加工可能な範囲で最小となるように、2/3×F≦LSW+LA≦4/3×F≒LG+LSW、LSD≧LG+LSW、TSDmax>TG、TSW>LA、LSW+LA>TGの条件の下で各値を設定すれば、イオン注入、熱処理等のプロセス条件は、大きなマージンを伴って設定することが可能となる。なお、ゲート電極304の両側に設けられた2つのソース・ドレイン領域308は、一方がソース領域として機能し、他方がドレイン領域として機能する。ソース領域またはドレイン領域の少なくとも一方が、上述した条件を満たすように設計される。
本実施形態では、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物が注入される。このため、ゲート電極への不純物導入のためのフォトリソグラフィー工程や注入工程を別途行う必要がない。従って、工程を簡略化することが可能となり、製造コストを低減することができる。
以下に、本実施形態の方法が、積み上げ拡散層(積み上げ層)がエピタキシャルシリコン膜によって形成される従来の方法より優位であることを説明する。
以下に、本実施形態の方法が、積み上げ拡散層(積み上げ層)がエピタキシャルシリコン膜によって形成される従来の方法より優位であることを説明する。
上述したように、本実施形態の構造、および従来構造の積み上げ層をエピタキシャルシリコン膜で形成した構造のような、積み上げ層から不純物を固層拡散させ、浅いソース、ドレイン接合を形成するような構造では、ゲート電極の高さ、積み上げ領域の高さ、ゲート電極側壁絶縁膜の厚さ等によって、イオン注入熱処理条件等が変わってくる。本実施形態では、積み上げ層を多結晶シリコン膜で形成している。多結晶シリコンでは、シリコン単結晶と比較して、不純物の拡散係数を10倍〜100倍程度に大きくすることが可能となる(拡散係数は、多結晶シリコン膜のグレインサイズに依存し、グレインサイズが小さいほど拡散係数は大きくなる)。積み上げ層の拡散係数は、半導体基板の拡散係数と比較して、大きい程良い。積み上げ層の拡散係数が半導体基板の拡散係数と比較して十分に多きいと、不純物を多結晶シリコン膜中から単結晶シリコン膜中に所定の接合深さになるまで導入する時間に比べて十分短い時間内に、多結晶シリコン膜中の不純物濃度がほぼ均一になる。このため、積み上げ層の多結晶シリコン膜の高さが、製造バラツキにより多少ばらついたとしても、チャネル領域に対してオフセットしない程度まで多結晶シリコン膜からシリコン基板中へ不純物を拡散させるのに必要な時間は、シリコン膜中の不純物がほぼ均一な濃度になるまでの時間(シリコン基板付近の多結晶シリコン膜の濃度が十分高まる時間)と比較して、十分に短い。このため、多結晶シリコン膜の高さの製造バラツキが、接合深さに与える影響が無視できるようになる。また、イオン注入、熱処理条件におけるマージンを大きくすることができる。
なお、ゲート電極に対してオフセットしない程度まで多結晶シリコン膜からシリコン基板中へ不純物を拡散させるとは、少なくともゲート電極側壁絶縁膜の膜厚分だけは、シリコン基板中に横方向に不純物を拡散させることを意味する。ゲート電極と、多結晶シリコン膜との間には、ゲート電極側壁絶縁膜が存在するからである。具体的に、多結晶シリコン膜中にのみ不純物を導入する実施形態としては、イオン注入工程により不純物を導入する方法がある。この時、イオン注入エネルギーによるガウシアン分布に従って、不純物が多結晶シリコン膜中に分布する。イオン注入エネルギーは、多結晶シリコン膜と単結晶半導体基板との界面のゲート電極近傍の不純物濃度がピーク濃度の10−2〜10−5倍の濃度になるように設定される。多結晶シリコン膜と単結晶半導体基板との界面のゲート電極近傍の不純物濃度に基づいてイオン注入の条件を決める根拠は、この近傍のソース・ドレイン領域の接合深さが最も短チャネル効果に影響を及ぼすからである。
積み上げ層をエピタキシャルシリコン膜で形成する従来の方法によれば、ゲート多結晶シリコン膜と、積み上げ層との拡散係数が大きく異なる。このため、ゲート電極のゲート絶縁膜近傍での空乏化、および不純物のチャネル領域への突き抜けを防止するような条件を満たした上で、トランジスタの性能(短チャネル効果が起こりにくく、かつ、駆動電流が大きい)を向上させる条件を設定することは事実上不可能となる。なぜなら、ゲート多結晶シリコン膜中の不純物は、積み上げ層および半導体単結晶基板中の不純物と比較して非常に拡散しやすいため、トランジスタがオフセットしないような条件で拡散させれば、ゲート酸化膜に対して不純物(例えば、ボロン)が突き抜け、ボロンが突き抜けないような条件で拡散させれば、オフセットトランジスタとなり好ましくないからである。
拡散係数の大きい多結晶シリコン膜(積み上げ層)から拡散係数の小さい単結晶シリコン(半導体基板)中に熱拡散により不純物を拡散させることによりソース・ドレイン領域を形成する方法によれば、半導体基板の活性領域表面と堆積した多結晶シリコン膜との界面までは一瞬で不純物が拡散し、界面からシリコン基板中への拡散は遅い。このため、積み上げ層とゲート電極との同時ドーピングを行わないような場合であっても、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程(Rp)のばらつき等を緩和し、ソース・ドレイン接合深さを均一に形成できるという効果が得られる。活性領域に単結晶エピタキシャルシリコン膜を成長させた場合、積み上げられた単結晶エピタキシャルシリコン中の不純物の拡散係数と、半導体基板中の拡散係数とがほぼ同一であるため、積み上げ層の高さのばらつき、不純物イオン注入時の注入飛程(Rp)のばらつきがそのままソース・ドレインの接合深さのばらつきとして反映され、トランジスタ特性がばらつく要因になる。
なお、積み上げ層とゲート電極との同時ドーピングを行わないような場合には、例えば、実施形態5において後述する方法や、燐拡散によりすべてのゲートに同じ導電型の不純物をドーピングする等の方法が用いられ得る。ただし、この場合、Pチャネルトランジスタは、埋め込みチャネル型トランジスタとなる。
また、本発明では活性領域に直接イオン注入しないので活性領域にダメージが入りにくいというメリットがある。
以下、図22(a)および(b)を参照して、本実施形態の半導体装置においてトランジスタの占有面積が低減されることを説明する。
図22(a)は、図43(c)に示される従来の半導体装置の半導体基板を上から見た平面図である。図22(b)は、本実施形態の半導体装置の半導体基板を上から見た平面図である。
図22(a)に示されるトランジスタ素子のゲート長をLとし、ゲート幅をWとする。一般的に、ゲート長Lは、最小加工寸法Fと等しく設定される。ゲート電極と素子分離領域(活性領域の外部領域)との間のマージンは、2.5L〜3L程度必要であった。そのマージンは、コンタクト開口径の幅oと、コンタクトとゲート電極がショートしないためのアライメントマージンpと、コンタクトが素子分離領域に接しないためのアライメントマージンqとの合計である。図22(a)に示される活性領域の占有面積は、(2.5L×2+L〜3L×2+L)×W、すなわち6LW〜7LWである。
図22(b)に示されるゲート電極と素子分離領域の間のマージンは、ゲート電極側壁絶縁膜厚LSWに応じていくぶん変動するものの、上述したように2/3L(具体的には、F=0.24μmの場合、LA=O.16μm〜O.18μm)程度でよい。本実施形態における半導体装置の活性領域の占有面積は(2/3L×2+L)×W、つまり7/3LWとなる。本実施形態における半導体装置の活性領域の占有面積は、図22(a)に示される活性領域の占有面積に比べて、7/18〜1/3程度であり、本実施形態では活性領域を縮小することができる。ただし、LSI全体としては、配線ピッチや、コンタクトピッチ等の制約を受けるため、本実施形態によって製造された実際のLSIのチップ面積が必ずしも従来のLSIのチップ面積の7/18〜1/3程度になるとは限らない。
また、実施形態によれば、従来の半導体素子に比較して、接合寄生容量を、4/15〜2/9程度に小さくすることができる。
(実施形態4)
実施形態3では、ゲート電極を加工した後、ソース・ドレイン領域を分離するカット工程を行った。隣接するゲート電極パット部が最小加工寸法Fで分離されている場合、隣接するゲート電極パット部の間の実際のすき間(隣接するゲート電極パット部のゲート電極側壁絶縁膜の間の距離)は、F−2×LSWとなる。ここで、LSWはゲート電極側壁絶縁膜の幅である。例えば、LSWが1/4×F程度であったとすると、隣接するゲート電極パット部の間の実際のすき間は、1/2×F程度と、非常に狭くなる。この領域にソース・ドレイン領域となる導電性膜が埋め込まれている。今後、さらに微細化の要求が高まった場合、カット工程で、上記埋め込まれた導電性膜をエッチング除去することが非常に困難となる。例えば、0.25μmルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、0.13μm程度になるので導電性膜をエッチング除去することは可能である。しかしF=0.1μmルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、0.05μm程度もしくはそれ以下とる。Fが小さくなった場合、ゲート電極側壁絶縁膜厚LSWを1/4×F程度まで薄膜化することも、困難になるからである。このため、このすき間の導電性膜を完全に除去することが困難になる。本発明者らの実験によれば、F=0.1μmルールに基づいて、ゲート電極パット間を最小加工寸法Fに設定した場合、ソース・ドレイン領域を歩留まりよく分離することは困難であった。このため、歩留まりを向上させるためには、隣接するゲート電極パット部の間のマージンを広げる必要がある。
実施形態3では、ゲート電極を加工した後、ソース・ドレイン領域を分離するカット工程を行った。隣接するゲート電極パット部が最小加工寸法Fで分離されている場合、隣接するゲート電極パット部の間の実際のすき間(隣接するゲート電極パット部のゲート電極側壁絶縁膜の間の距離)は、F−2×LSWとなる。ここで、LSWはゲート電極側壁絶縁膜の幅である。例えば、LSWが1/4×F程度であったとすると、隣接するゲート電極パット部の間の実際のすき間は、1/2×F程度と、非常に狭くなる。この領域にソース・ドレイン領域となる導電性膜が埋め込まれている。今後、さらに微細化の要求が高まった場合、カット工程で、上記埋め込まれた導電性膜をエッチング除去することが非常に困難となる。例えば、0.25μmルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、0.13μm程度になるので導電性膜をエッチング除去することは可能である。しかしF=0.1μmルールに基づいて設計を行う場合、隣接するゲート電極パット部の間の実際のすき間は、0.05μm程度もしくはそれ以下とる。Fが小さくなった場合、ゲート電極側壁絶縁膜厚LSWを1/4×F程度まで薄膜化することも、困難になるからである。このため、このすき間の導電性膜を完全に除去することが困難になる。本発明者らの実験によれば、F=0.1μmルールに基づいて、ゲート電極パット間を最小加工寸法Fに設定した場合、ソース・ドレイン領域を歩留まりよく分離することは困難であった。このため、歩留まりを向上させるためには、隣接するゲート電極パット部の間のマージンを広げる必要がある。
図23は、アレイ状に加工されたゲート電極304の周囲にゲート電極側壁絶縁膜305を介して、多結晶シリコン膜308が残っていることを示す。図23に示される太い破線は、カット工程が行われる位置を示す。
本実施形態の製造方法は、ゲート電極パターン形成時のマスクパターンを変更する点以外は、実施形態3において上述した製造方法と同様である。本実施形態では、ゲート電極パターン形成時には、ゲート長を構成する領域のみがエッチング加工される。
具体的には、第1の非絶縁性膜(ゲート電極となる膜)を所望のパターンにパターンニングする工程では、ゲート電極のゲート長を構成する領域のみをパターンニングしており、第1のゲート電極のパットと、第2のゲート電極のパットは、まだ、分離されていない。なお、非絶縁性膜とは導電性膜または半導体膜をいう。
側壁絶縁膜に対して選択性のあるエッチングを行うことにより、第1の非絶縁性膜および第2の非絶縁性膜(ソース・ドレイン領域となる層)をパターンニングし、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程が行われる。この工程によって、初めて、第1のゲート電極のパットと、第2のゲート電極のパットが分離され、かつ、第2の非絶縁性膜によるサイドウォールも、同時に、個々のソース領域およびドレイン領域に分離される。
本実施形態では、実施形態3におけるカット工程(図12参照)の前にあらかじめ、ゲート電極(第1の非絶縁性膜パターン)上部の酸化膜306(第1の絶縁膜パターン)が除去される。その後、カット工程において、ゲート電極304の一部も同時にエッチングし、隣接するゲート電極パット部の間を分離する。このため、隣接するゲート電極パット部の間を最小加工寸法と等しい分離幅で形成することが可能になる。
ゲート電極上に絶縁膜(図9(c)に示される酸化膜306)を設けると、ゲート電極の高さを、ゲート電極側壁絶縁膜よりも低く製造することが可能になる。また、本実施形態では、ソース・ドレイン領域となるサイドウォール(多結晶シリコン膜)がゲート電極側壁絶縁膜と接する高さTSDmaxがゲート電極よりも高くなるような形状を確保しつつ、ゲート電極を最密に敷き詰めるピッチをF+Zまで縮小させることが可能になる。
言い換えると、本実施形態によれば、側壁絶縁膜に対して選択性のあるエッチング(カット工程)を行うことにより、初めて隣接するゲート電極間のパットが分離されるため、隣接するゲート電極のパット部の間の間隔(最小分離幅)は、最小加工寸法Fに等しくすることが可能になる。ゲート電極を最密に敷き詰めるピッチは、上述したように、F+Zに設定することができる。実施形態3で示したような、ゲート電極上部にゲート側壁絶縁膜を設ける段階でゲート電極上に絶縁膜(酸化膜306)を設けた場合であっても、隣接するゲート電極パット部の間を最小加工寸法に等しくすることが可能になる。微細化が進んだ場合でも、隣接するゲート電極パット部の間は、採用されているルールにおける最小加工寸法に等しくすることができる。
本実施形態では、ゲート電極のうち、トランジスタのゲート長を構成する領域では、ゲート電極側壁にゲート電極側壁絶縁膜が存在し、トランジスタのゲート長を構成しない領域の一部では、ゲート電極側壁にゲート電極側壁絶縁膜が存在しない構造となる。
図24は、実施形態4における半導体基板の、カット工程後の状態を示す。図2424に示されるように、ゲート領域、ソース領域、ドレイン各領域に自己整合シリサイド化工程(サリサイド工程)を採用する場合、シリサイド化工程前にカット工程を行うことにより、活性領域上のゲート電極パットとなる膜を所望のパターンに除去することが可能となる。
活性領域上であって、カット工程において導電性膜(第1の導電性膜)を除去した領域を領域DCとする。図24には、領域DCをハッチングで示す。本実施形態では、領域DC内のゲート絶縁膜をシリサイド工程前の洗浄によってあらかじめ除去した後にサリサイド化工程が行われる。
図25は、実施形態4における半導体基板の、シリサイド工程後の状態を示す。図25に示されるように、ゲート領域、ソース領域およびドレイン領域に自己整合シリサイド膜が形成されると同時に、領域DC上にも自己整合的にシリサイド膜が形成される。これにより領域DCと、ゲート電極パット部となる膜とが、シリサイド膜1333を介して自己整合的に電気的に短絡される(矢印1332)。
このように、本実施形態では、ゲート電極と、半導体基板(一般的には半導体基板上に形成されたソース、ドレイン領域と逆導電型のウェル領域)とが、何ら工程を追加することなく電気的に短絡される。その結果、工程が簡略化されるので、コスト低減と歩留まりの向上とが実現される。
(実施形態5)
以下、実施形態5における半導体装置を製造する方法を説明する。
以下、実施形態5における半導体装置を製造する方法を説明する。
図26(a)〜(g)は、実施形態5の半導体装置1401を製造する工程を示す。本実施形態では、ゲート電極が高融点金属メタルや多結晶シリコン膜などにより形成される。以下、図26(a)〜(g)に示される各工程を説明する。
まず、図26(a)に示されるように、周知の方法で、半導体基板401(あるいは半導体基板に設けられたウェル領域)上に、素子分離領域402、ゲート酸化膜403、ゲート電極404、およびゲート電極側壁絶縁膜405が形成される。ここで、ゲート電極404は、多結晶シリコン膜4041およびタングステン膜4043が窒化チタン膜4042を挟む3層構造を有している。
窒化チタン膜4042は、後の熱処理の過程で多結晶シリコン膜4041とタングステン金属4043とが互いに反応することを防ぐ。多結晶シリコン膜4041とタングステン金属4043とが反応すると、タングステンシリサイド膜が形成され、ゲート電極404の抵抗が高くなるので好ましくない。
Pチャネルトランジスタの場合、ゲート電極404の多結晶シリコン膜4041には、ボロンイオンがあらかじめドーピングされる。Nチャネルトランジスタの場合、ゲート電極404の多結晶シリコン膜4041には、燐イオンがあらかじめドーピングされる。
ゲート電極404の上には、シリコン酸化膜もしくはシリコン窒化膜よりなる絶縁膜406が形成される。ゲート電極404の側面には、ゲート電極側壁絶縁膜405が形成される。ゲート電極側壁絶縁膜405は、シリコン酸化膜とシリコン窒化膜との2層膜からなる。
なお、本実施形態では、F=O.18μmルールに基づいて、TG=120nm,TSW=250nm、TSDmax=200nm、XjSD=40nm、LG=180nm、LSW=40nm、LSD=250nm、LA=100nm、LM=200nm、MC=90nmで設計した。これらの変数の意味は、図8を参照して上述したとおりである。
実施形態3と同様に、多結晶シリコン膜407が化学的気相成長法(CVD法)により堆積される(図26(b))。本実施形態では、多結晶シリコン膜407が300〜400nm程度の厚さで堆積されるものとする。
実施形態3と同様に、多結晶シリコン膜407が化学的気相成長法(CVD法)により堆積される(図26(b))。本実施形態では、多結晶シリコン膜407が300〜400nm程度の厚さで堆積されるものとする。
次に、多結晶シリコン膜407がエッチングバックされる(図26(c))。エッチングバックの条件は、実施形態3において上述した条件と同様である。また、エッチングバックを行っただけでは、ゲート電極の周囲にゲート電極側壁絶縁膜405を介して、多結晶シリコン膜408が形成される。多結晶シリコン膜408を積み上がったソース・ドレイン領域として利用するためには、ソース・ドレイン領域を分離する工程(カット工程)を行う必要がある。本実施形態では、ゲート電極側壁が基板面に対して垂直でない場合であっても、ソース領域とドレイン領域との分離を確実にするため、実施形態3と同様に、サイドエッチングがいくぶん作用するような条件でエッチングが行われる。
カット工程の後、図34(d)に示されるように、ソース・ドレイン領域を形成するための不純物イオン注入(ドーピング)が行われる。本実施形態では、実施形態3とは異なり、ソース・ドレイン領域となる領域へのドーピングのみが行われる(ゲート電極へのドーピングが同時に行われない)ことにより、ソース・ドレイン領域が形成される。なお、注入条件および熱処理条件等は、実施形態3において上述した条件と同様である。
ドーピングの後、図26(e)に示されるように、周知のサリサイド工程によって、ソース・ドレイン領域の上部に高融点金属シリサイド膜(高融点金属膜)409が選択的に形成される。本実施形態では、高融点金属膜の材料としてチタンが使用される。高融点金属膜の材料はチタンに限られず、コバルト、ニッケル、または白金等でもよい。
本実施形態では、ゲート電極が金属シリサイド膜より低抵抗のタングステン金属で形成されており、ゲート電極上部にはシリコン酸化膜もしくは、シリコン窒化膜が存在するため、ソース・ドレイン領域のみがシリサイド化される。
ソース・ドレイン領域のシリサイド化の後、図26(f)に示されるように、周知の方法で層間絶縁膜410が形成される。
層間絶縁膜410が形成された後、図26(g)に示されるように、コンタクト孔411が層間絶縁膜410の所望の位置にあけられ、上部配線(コンタクト配線)412が層間絶縁膜410上および/またはコンタクト孔411の中に形成される。本実施形態では、図26(g)示されるように、コンタクト孔411の一部が、ソース・ドレイン領域にかかっていれば、ソース・ドレイン領域とコンタクト配線との接触面積を大きくすることが可能になる。このような構造により、飛躍的に素子の占有面積を縮小することが可能になる。
本実施形態では、ゲート電極404の上部に絶縁膜406が存在する。このため、ゲート電極404上にコンタクト孔411の一部がかかっても、ソース・ドレイン領域とゲート電極とがコンタクト配線412を介して短絡することはない。従って、本実施形態では、コンタクト孔411と、ゲート電極間にショートを防ぐためのマージン(およびアライメントマージン)を設ける必要がなくなり、実施形態3に比べてコンタクト孔411を形成する位置の自由度が増す。
具体的には、層間絶縁膜410と、ゲート電極404の上部の絶縁膜406とには異なる材料が用いられる。コンタクト孔411を開口するためのエッチングの際には、層間絶縁膜410の材料とゲート電極の上部の絶縁膜406の材料との間で選択比が確保できるようなエッチング方法を用いて、層間絶縁膜がエッチングされる。例えば、ゲート電極404の上部の絶縁膜406がシリコン窒化膜であり、層間絶縁膜410がボロンと燐を含むシリケートガラス等である場合、フロロカーボン系のガスを用いたコンタクトエッチングが行われる。これにより、シリコン窒化膜と、ボロンと燐を含むシリケートガラス膜と間のエッチング選択比を1:10〜100以上にすることが可能になる。そのような条件でコンタクト孔411を開口するためのエッチングを行うことにより、絶縁膜406がエッチングされてゲート電極404が露出することを防ぐことができる。
同様に、素子分離領域の材質と層間絶縁膜の材質とが、コンタクトエッチングの際に選択比が確保されるように選ばれてもよい。実施形態3および本実施形態では、素子分離領域にコンタクト孔の一部が接している。もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領域を構成する絶縁膜材料との間のエッチング選択比が確保されなければ(すなわち、コンタクトエッチングに対するエッチングレートに差がなければ)、コンタクトエッチング時に素子分離領域に穴があき、好ましくない。この問題を解決するためには、素子分離領域を構成する絶縁膜の少なくとも表面が、例えば、窒化シリコン膜などの、層間絶縁膜に対してエッチング選択比が確保できるような材料で構成されればよい。
実施形態3および本実施形態における多結晶シリコン膜よりなる積み上げ層のグレインサイズは、ソース・ドレイン領域の占有面積と比較し、十分小さいことが望ましい。実施形態3および本実施形態において上述したように、プロセスマージン(ソース・ドレイン領域を形成するための、不純物イオン注入条件および熱処理条件等のマージン)を大きくし、トランジスタ素子特性がばらつかないようにするためには、多結晶シリコン膜からなる積み上げ層の拡散係数は、シリコン基板の拡散係数と比較して大きい方がよい。好ましくは、多結晶シリコン膜からなる積み上げ層の拡散係数は、シリコン単結晶中の拡散係数の10倍以上であればよい。
多結晶シリコン膜中の不純物の拡散を考えた場合、膜中にグレインバウンダリ(粒界)が多い程、拡散が促進される。このため、ソース・ドレイン領域の占有面積に対して、十分グレインサイズを小さくする必要がある。F=0.24μmルールいう比較的Fの大きなルールに基づいた場合、上述したゲート−素子分離マージンは、0.16μm〜0.18μm程度になる。多結晶シリコン膜のグレインサイズは、少なくとも、ゲート電極側壁絶縁膜の端部から、最も近い素子分離領域までの活性領域のトランジスタのゲート長方向に沿う距離(つまり、図8におけるLA)よりも小さい方がよく、好ましくは、50nm以下であるとよい。多結晶シリコン膜中の不純物の拡散は、グレインバウンダリで早く、グレイン内では遅くなる。活性領域とゲート酸化膜が接する第1の面より下のソース領域およびドレイン領域を多結晶シリコン膜からの不純物拡散によって形成する場合、多結晶シリコン膜と活性領域(シリコン基板表面)とが接触する面に多結晶シリコンのグレインバウンダリが多数存在することが好ましい。多結晶シリコン膜から、シリコン基板への不純物の拡散がより均一になり、バラツキの少ない接合深さが得られるからである。これにより、複数のトランジスタの短チャネル効果のバラツキを低減することができる。
グレインサイズを小さくすることで粒界からマトリックス(粒内部)への拡散距離も小さくなるため、マトリックス中の不純物濃度も有効に向上させることができる。これにより、多結晶シリコン膜中の不純物の活性化率を向上させることが可能になり、トランジスタの寄生抵抗を低減させ、駆動電流を増大させることができる。
また、グレインサイズを小さくすると、エッチバックの際に多結晶シリコンのサイドウォールの幅のばらつきを抑制することができる。このようなばらつきは多結晶シリコンのグレインに起因するからである。
また、グレインが柱状結晶であれば、さらによい。グレインが柱状結晶である場合、シリコン基板の下方向への拡散が非常に早くなるからである。
上述した実施形態3および本実施形態では、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜が用いられる。多結晶シリコン膜は、半導体装置の製造においてよく使用されている膜である。このため、積み上がったソース・ドレイン領域を形成する材料として、多結晶シリコン膜を用いた場合、新たな装置の導入や条件の調整を行う必要が少ない。また、選択エピタキシャル成長装置のように莫大な水素を用いる必要もなく、製造するための装置の占有面積も、選択エピタキシャル成長装置(水素除外設備の占有面積が非常に大きい)と比較し、非常に小さくてすむ。
積み上がったソース・ドレイン領域を形成する材料として、シリコンゲルマ膜(多結晶)が用いられてもよい。あるいは、積み上がったソース・ドレイン領域を形成する材料として、シリコン、シリコンゲルマ(SixGey)膜のアモルファス単層膜、アモルファスと多結晶の2層膜等を用いてもよい。シリコンゲルマ膜が用いられる場合、シリコンが用いられる場合と比較して、不純物の活性化率が向上する。このため、トランジスタの寄生抵抗を非常に小さくすることができる。
多結晶シリコンゲルマ膜のグレインサイズも、上述した多結晶シリコン膜のグレインサイズと同様の条件を満たすことが好ましい。多結晶シリコンゲルマ膜のグレインは、上述した多結晶シリコン膜のグレインと同様の作用を有するからである。
(実施形態6)
実施形態6では、半導体装置の基板として、SOI(Silicon On Insurator)基板が用いられる。
実施形態6では、半導体装置の基板として、SOI(Silicon On Insurator)基板が用いられる。
図27は、実施形態6における半導体装置1411のゲート長方向に沿う面での垂直断面図である。
半導体装置1411は、SOI基板501、SOI基板501の上に形成された酸化膜502、活性領域503、ボディー領域504、素子分離領域505、ゲート酸化膜506、ゲート電極507、ゲート電極側壁絶縁膜508、ソース・ドレイン領域509、高融点金属シリサイド膜510、層間絶縁膜511、およびコンタクト孔512を備えている。
ソース・ドレイン領域509の表面(コンタクト配線に接続される面および/または層間絶縁膜511と接している面)は、実施形態1〜4の半導体装置と同様に傾きを有する。また、半導体装置1411では、チャネル領域よりも上方に積み上がったシリコン膜(多結晶シリコン膜)が、SOI基板501上に存在するため、サリサイド工程において、このチャネル領域よりも上方に積み上がったシリコン膜の表面が高融点金属と反応してシリサイド膜が形成される。このため、SOI基板501中の酸化膜502までシリサイド膜が達することはない。
一方、従来のSOI基板を用いた半導体装置では、ボディー領域を完全空乏化するために、酸化膜上のシリコン膜は非常に薄くされる。この場合、シリコン膜の薄膜化に伴い、ソース・ドレイン領域が高抵抗化するという問題が発生する。この問題を解決するためには、ソース・ドレイン領域表面をシリサイド化し、高融点金属シリサイド膜を形成する方法が考えられる。しかしながら、シリコン膜厚が薄いため、シリサイド化反応時にシリサイド膜がシリコン膜の下層のシリコン酸化膜まで到達してしまい、トランジスタ特性が悪化するおそれがある。
本実施形態では、上述したように、SOI基板501中の酸化膜502までシリサイド膜が達することはないため、シリサイド化によりトランジスタ特性が悪化することがない。
(実施形態7)
上述した実施形態1〜実施形態6では、隣接するゲート電極の間隔と、サイドウォールの幅dとの関係については、特に言及しなかった。実施形態7では、隣接するゲート電極の間隔が、サイドウォールの幅dの2倍より短く設定される。
上述した実施形態1〜実施形態6では、隣接するゲート電極の間隔と、サイドウォールの幅dとの関係については、特に言及しなかった。実施形態7では、隣接するゲート電極の間隔が、サイドウォールの幅dの2倍より短く設定される。
以下、図28〜図31を参照して実施形態7を説明する 図28は、隣接するゲート電極の間隔が、サイドウォールの幅dの2倍より短く設定された半導体装置1421を示す。図28は、半導体装置1421をゲート電極のゲート長方向に切断した垂直断面図である。
半導体装置1421は、以下のようにして製造される。
半導体基板(または半導体基板に設けられたウェル領域)に素子分離領域1423が形成される。素子分離領域1423は、シリコンエッチングに対して耐性のある材料からなる。次に、ゲート酸化膜1422、ゲート電極606および607、ゲート電極側壁絶縁膜608が形成される。隣接するゲート電極606とゲート電極607との間隔tは、サイドウォールの幅dの2倍より短い。すなわち、関係2×d>tが満たされる。これにより、トランジスタの占有面積が縮小される。
ここで、サイドウォールとはゲート電極側壁絶縁膜608と後に形成されるソース・ドレイン領域609とからなる部分である。サイドウォールは、例えば、多結晶シリコン膜からなる。また、ゲート酸化膜1422と、ゲート電極606と、ゲート側壁絶縁膜608とはこの順番で形成される。なお、ゲート電極長手方向に垂直な方向(ゲート長方向)に沿ったゲート電極から素子分離領域までの距離をaとする。
次に、多結晶シリコン膜が化学的気相成長法(CVD法)により堆積される。多結晶シリコン膜は、距離aより厚くなるように堆積される。
多結晶シリコン膜の堆積の後、ゲート電極606の上部の多結晶シリコン膜がなくなるまで異方性エッチングが行われる。その結果、多結晶シリコン膜がゲート電極側壁絶縁膜608のサイドにサイドウォール状に残る。ただし、ゲート電極606とそれに隣接するゲート電極607との間には、図28に示すように、ソース・ドレイン領域とソース・ドレイン領域が重なった領域610が形成される。
図29は、図28に示される半導体装置1421の等価回路を示す。図29に示されるように、半導体装置1421は、トランジスタを直列に接続した等価回路によって表わされる。
関係2×d>tが満たされる条件の下で(すなわち、占有面積を縮小するという条件の下で)、個々のトランジスタを独立させるためには(すなわち、隣接するトランジスタのソース・ドレイン領域を分離させるためには)、例えば、図30に示される構造が用いられ得る。
図30は、実施形態7の半導体装置1421の隣接するゲート電極606、607間のソース・ドレイン領域を分離した状態を示す。
隣接するトランジスタ間のソース・ドレイン領域610(図29)は、領域1441に埋まりこんだ多結晶シリコン膜をエッチング除去することにより、領域610aと領域610bとに分離される。なお、ソース・ドレイン領域610を分離するためのエッチングを図11〜図14を参照して前述したカット工程におけるエッチングとともに行ってもよい。その場合、本実施形態で必要なエッチング回数が、実施形態3に比べて増えることはない。また、ソース・ドレイン領域610を分離するために、ダミーのゲート電極が設けられてもよい。
図31は、ゲート電極606、607間に、ダミーのゲート電極1451を設けた例を示す。
半導体装置1421を製造する他の工程は、実施形態3において説明した工程と同様であるため、その説明を省略する。
なお、上述した実施形態1〜5および7では、半導体装置の基板がバルクシリコン基板であることを前提にしている。ただし、本発明の半導体装置の基板はバルクシリコン基板に限られない。半導体装置の基板として、例えば、SiC基板や、サファイア基板等を用いても、本発明を実施することは可能である。
(実施形態8)
以下、本発明の実施形態8を図32(a)、(b)、(c)〜図36(a)、(b)、(c)を参照しながら説明する。図32(a)、(b)、(c)〜図35(a)、(b)、(c)はN型のトランジスタを有する半導体装置を示すが、本実施形態の半導体装置はP型のトランジスタを有していてもよいし、N型トランジスタとP型のトランジスタとが混在していてもよい。なお、後述する製造方法では、N型トランジスタとP型のトランジスタとが混在している例を説明する。
以下、本発明の実施形態8を図32(a)、(b)、(c)〜図36(a)、(b)、(c)を参照しながら説明する。図32(a)、(b)、(c)〜図35(a)、(b)、(c)はN型のトランジスタを有する半導体装置を示すが、本実施形態の半導体装置はP型のトランジスタを有していてもよいし、N型トランジスタとP型のトランジスタとが混在していてもよい。なお、後述する製造方法では、N型トランジスタとP型のトランジスタとが混在している例を説明する。
図32(a)〜(c)は、実施形態8の半導体装置1511を示す。
図32(a)は半導体装置1511の平面図であり、図32(b)は、図32(a)の切断面線A−A’から見た断面図であり、図32(c)は図32(a)の切断面線B−B’から見た断面図である。図32(a)〜(c)では、簡単のために、シリサイド化された領域、層間絶縁膜および上部メタル配線(コンタクト配線)は図示していない。なお、本実施形態ではバルク型の半導体基板を用いているが、例えば、SOI(Silicon on Insulator)等の基板を用いてもよい。
図32(c)に示されるように、半導体基板11内には、P型のウェル領域12が形成されている。P型のウェル領域12上にはゲート絶縁膜16を介してゲート電極17が形成されている。ゲート電極17の側壁にはシリコン窒化膜のサイドウォール18が形成され、さらにその側壁には、多結晶シリコンのサイドウォール20が形成されている。この多結晶シリコンのサイドウォール20はエッチングにより分離されており、分離された部分はそれぞれソース領域またはドレイン領域を構成している。より正確には、分離された多結晶シリコンのサイドウォール20にはN型不純物が注入され、注入されたN型不純物は熱拡散によりウェル領域にしみだしている。このN型不純物がしみだした領域と、多結晶シリコンのサイドウォール20とがソース領域またはドレイン領域を構成している。なお、ゲート電極17は、多結晶シリコンのサイドウォール20を分断する際のエッチング工程によって、複数の領域に分断されている。上記P型のウェル領域12と、ゲート電極17と、分離された多結晶シリコンのサイドウォール20(ソース領域およびドレイン領域)とによってN型の電界効果トランジスタが構成されている。隣接するN型の電界効果トランジスタの間は、素子分離領域15により分離されている。シリコン窒化膜19は、各種のエッチングからシリコン基板および素子分離領域15を保護するために設けられる。なお、P型の電界効果トランジスタを構成する場合は不純物を反対の導電型にすればよい。
次に、半導体装置1511の製造工程を、図33(a)、(b)、(c)〜図36(a)、(b)、(c)を用いて説明する。
図33(a)、図34(a)および図35(a)は、この順に、半導体装置1511の製造工程を示す平面図である。図33(b)、図34(b)および図35(b)は、それぞれ図33(a)、図34(a)および図35(a)の切断面線A−A’から見た断面図である。図33(c)、図34(c)および図35(c)は、それぞれ図33(a)、図34(a)および図35(a)の切断面線B−B’から見た断面図である。
図33(c)に示されるように、半導体基板11上に、素子分離領域15を形成する。素子分離領域15は、例えばSTI法を用いて形成することができる。しかし、素子分離領域15の形成方法はSTI法に限られない。素子分離領域15に埋めこまれる物質は、シリコン酸化膜、シリコン窒化膜の他に、例えば、多結晶シリコンやアモルファスシリコンなどの導電性物質でもよい。ただし、多結晶シリコンやアモルファスシリコンなどの導電性物質を埋めこむ場合は、素子分離領域15の側壁をあらかじめ酸化しておくなどして、素子分離領域の絶縁性を確保しておく必要がある。
次に、半導体基板11に、ウェル領域12が形成される。半導体基板11のNMOS部にはP型のウェル領域12が形成され、PMOS部にはN型のウェル領域12が形成される。
次に、ゲート絶縁膜16が形成される。ゲート絶縁膜16としては、絶縁性を有する限りその材質は特に限定されない。半導体基板11がシリコン基板である場合、ゲート絶縁膜16としてシリコン酸化膜、シリコン窒化膜又はそれらの積層体を使用することができる。また、ゲート絶縁膜16として酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜などの高誘電膜又はそれらの積層体を使用してもよい。ゲート絶縁膜16としてシリコン酸化膜を用いた場合、ゲート絶縁膜16は1〜10nmの厚さを有することが好ましい。ゲート絶縁膜16は、CVD法、スパッタ法、熱酸化法等の方法で形成することができる。
次に、ゲート電極となる多結晶シリコン膜34を形成する。多結晶シリコン膜34は、導電性を有する限り他の導電性膜で置き換えてもよい。ここで、半導体基板11としてシリコン基板を使用した場合は、単結晶シリコン、アルミニウム、銅等が多結晶シリコン膜34に代えて用いられ得る。導電性膜は、0.1〜0.4μmの厚さを有することが好ましい。導電性膜は、CVD法、蒸着法等の方法で形成することができる。
次に、多結晶シリコン膜34上に、絶縁膜31を形成する。絶縁膜31は、シリコン酸化膜が好ましい。絶縁膜31は、0.05〜0.25μmの厚さを有することが好ましい。絶縁膜31は、CVD法、スパッタ法、熱酸化法等の方法で形成することができる。
次に、多結晶シリコン膜34および絶縁膜31をパターニングする(図33(a)〜(c))。このパターニングは、パターニングされたフォトレジストをマスクとし、絶縁膜31および多結晶シリコン膜34をエッチングすることにより行われる。また、フォトレジストをマスクとして絶縁膜31のみエッチングし、フォトレジストを除去した後に絶縁膜31をマスクとして多結晶シリコン膜34をエッチングしてもよい。
次に、シリコン窒化膜のサイドウォール18とシリコン窒化膜19とを形成する(図34(a)〜(c))。このシリコン窒化膜のサイドウォール18とシリコン窒化膜19とは、図36(a)〜(c)に示す手順により同時に形成することができる。
図36(a)〜(c)は、シリコン窒化膜のサイドウォール18とシリコン窒化膜19とを形成する工程を示す。多結晶シリコン膜34および絶縁膜31をパターニングした後(図36(a))、シリコン窒化膜40を堆積し、一部をフォトレジスト41でマスクする(図36(b))。シリコン窒化膜40は、例えば0.02μm〜0.1μmの厚さを有することが好ましい。その後、エッチングバックすることにより、多結晶シリコン膜34および絶縁膜31の側壁にシリコン窒化膜のサイドウォール18が形成され、フォトレジストでマスクされていた部分にシリコン窒化膜19が残る(図36(c))。シリコン窒化膜19の機能は、さまざまなエッチング工程からシリコン基板および素子分離領域15を保護することである。特に、多結晶シリコンのサイドウォール20を形成する際のエッチングバック工程と、絶縁膜31を除去するためのエッチング工程と、ソース領域またはドレイン領域にコンタクト孔を形成する際のエッチング工程とにおいてシリコン窒化膜19は重要な役割を果たす。
シリコン窒化膜のサイドウォール18とシリコン窒化膜19を形成した後、多結晶シリコンのサイドウォール20を形成する。多結晶シリコンのサイドウォール20を形成するためには、多結晶シリコンを全面に堆積した後にエッチングバックを行えばよい。この時、多結晶シリコン以外にもアモルファスシリコンなどの半導体や導電性物質を用いることができるが、多結晶シリコンが最も好ましい。その理由は、多結晶シリコンの不純物拡散速度がウェル領域中に比べて非常に大きいために、ソース領域およびドレイン領域とウェル領域との接合を浅くするのが容易で、短チャネル効果が抑制されるからである。このエッチングバック時にはシリコン窒化膜19がストッパとなり、シリコン基板が掘れるのを防いでいる。
次に、絶縁膜31をエッチングにより除去する(図35(a)〜図35(c))。このエッチングは等方性エッチングで行うことができる。このエッチング時に、素子分離領域15が表面に露出していると、素子分離領域15もエッチングされてしまう。従って、素子分離領域15は、シリコン窒化膜19または多結晶シリコンのサイドウォール20により完全に覆われているのが好ましい。
次に、フォトレジストをマスクとして、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングで除去する。このエッチングによりシリコン窒化膜のサイドウォール18で囲まれた多結晶シリコン膜34は複数の領域に分離され、それぞれがゲート電極17となる。また、多結晶シリコンのサイドウォール20も複数の領域に分離され、不純物注入および不純物拡散後は、それぞれがソース領域またはドレイン領域を構成する。
このように、複数の電界効果トランジスタの複数のゲート電極は、多結晶シリコン膜34(第1の非絶縁性膜)を複数の領域に分離する工程を含む処理により形成されており、複数の電界効果トランジスタの複数の導電性膜(ソース領域およびドレイン領域となる領域)は、第2の非絶縁性膜(サイドウォール20)を複数の領域に分離する工程を含む処理により形成されている。
次に、ゲート電極および多結晶シリコンのサイドウォール20に不純物イオン注入を行い、不純物活性化のためのアニールを行う。これによりソース領域およびドレイン領域が形成される。ソース領域およびドレイン領域のイオン注入は、例えば、不純物イオンとして75As+を使用した場合、注入エネルギーとして10〜180KeV、注入量として1×1015〜2×1016cm−2の条件、不純物イオンとして31P+を使用した場合、注入エネルギーとして5〜100KeV、注入量として1×1015〜2×1016cm−2の条件、不純物イオンとして11B+イオンを使用した場合、注入エネルギーとして5〜40KeV、注入量として1×1015〜2×1016cm−2の条件で行うことができる。
この後、公知の手法により、シリサイド化、配線等の形成を行い半導体装置1511を形成することができる。
本実施形態では、分断されたゲート電極間には、側壁絶縁膜および側壁絶縁膜の周囲にある導電性膜(サイドウォール)がない。このため、ゲート電極間の距離Dは、F(エッチングの最小加工幅)で足りる。例えば、0.25μmルールの微細加工技術を用いた時、DおよびFも0.25μm程度で足りる。従って、素子面積が縮小され、半導体装置の高集積化が可能となる。
上述した半導体装置の製造方法によれば、ゲート電極の分離と、多結晶シリコンのサイドウォールの分離を同時に行うことができる。従って、工程を増加させることなくゲート電極をエッチングにより分離することができる。工程の増加なしに高集積化ができるので、製造コストを減少することが可能になる。
なお、半導体装置1511がウェル領域の電位を固定させるための端子を備えていてもよい。
(実施形態9)
本発明の実施形態9について図37を参照して説明する。
本発明の実施形態9について図37を参照して説明する。
図37は、実施形態9の半導体装置1641の断面を示す。
半導体装置1641が、実施形態1の半導体装置1511と異なるのは、半導体装置1641がウェル領域の電位を変化させるための端子51および52を備えている点である。P型のウェル領域12上に、N型の電界効果トランジスタ1と、P型のウェル領域12の電位を入力する端子51とが形成されており、これらがN型素子による回路ブロックを形成している。同様に、N型のウェル領域13上に、P型の電界効果トランジスタ2と、N型のウェル領域13の電位を入力する端子52とが形成されており、これらがP型素子による回路ブロックを形成している。
N型素子による回路ブロックがアクティブ状態にある時(回路動作時)には、P型のウェル領域12の電位を入力する端子51に0Vまたは正の電位を与える。一方、N型素子による回路ブロックがスタンドバイ状態にある時(回路停止時)には、P型のウェル領域12の電位を入力する端子51に負の電位を与える。これにより、回路がスタンドバイ状態にある時にはトランジスタの実効的な閾値が上昇し、オフ電流を低減することができる。また、回路がアクティブ状態の時にP型のウェル領域12の電位を正にすることにより、トランジスタの実効的な閾値が減少し、ドライブ電流が増加する。
P型素子による回路ブロックがアクティブ状態にある時(回路動作時)には、N型のウェル領域13の電位を入力する端子52に電源電圧(または電源電圧より低い電位)を与える。一方、P型素子による回路ブロックがスタンドバイ状態にある時(回路停止時)には、N型のウェル領域13の電位を入力する端子52に電源電圧より高い電位を与える。こうすることにより、N型素子による回路ブロックの場合と同様な効果を得ることができる。
上記のように動作させることにより、回路がスタンドバイ状態にある時に、素子のオフ電流を減らすことができるので、半導体装置1641の消費電力を低減することができる。また、回路がアクティブ状態にある時に、素子の閾値が下がるようにウェル領域にバイアスを加えれば、半導体装置を高速に動作させることが可能になる。
本実施形態の半導体装置1641を製造する工程は、実施形態8の場合と同じである。P型のウェル領域12の電位を入力する端子51およびN型のウェル領域13の電位を入力する端子52に、それぞれ電圧発生回路を接続すればよい。
本実施形態の半導体装置1641は、実施形態8の半導体装置1511に比べて、低消費電力化し、もしくは高速動作化することが可能となる。
(実施形態10)
本発明の実施形態10について図38(a)および(b)を参照して説明する。図38(a)および(b)はN型のトランジスタのみを示しているが、本実施形態の半導体装置はP型のトランジスタを有していてもよいし、N型トランジスタとP型のトランジスタとが混在していてもよい。なお、後述の製造方法では、N型とP型のトランジスタが混在している場合を説明する。
本発明の実施形態10について図38(a)および(b)を参照して説明する。図38(a)および(b)はN型のトランジスタのみを示しているが、本実施形態の半導体装置はP型のトランジスタを有していてもよいし、N型トランジスタとP型のトランジスタとが混在していてもよい。なお、後述の製造方法では、N型とP型のトランジスタが混在している場合を説明する。
図38(a)および(b)は、本発明の実施形態10の半導体装置1651を示す。図38(a)は平面図であり、図38(b)は図38(a)の切断面線C−C’から見た断面図である。図38(a)には、シリサイド化された領域、層間絶縁膜および上部メタル配線(コンタクト配線)は簡単のため示されていない。図38(b)には、層間絶縁膜および上部メタル配線は簡単のため示されていない。
実施形態10の半導体装置1651が、実施形態8の半導体装置1511と異なるのは、電界効果トランジスタが、ゲート電極とウェル領域が電気的に接続された動的閾値トランジスタとなっている点である。従って、半導体装置1511には、ゲート−ウェル接続領域35が設けられている。このゲート−ウェル接続領域35の内部のP型の浅いウェル領域22にP型の不純物濃度が濃い領域23(図38(b))が形成される。領域23は、シリサイド化された領域24によってゲート電極と接続されている。また、ウェル領域は、N型の深いウェル領域21と、P型の浅いウェル領域22とからなる2層構造となっている。P型の浅いウェル領域22は、素子分離領域15によって素子毎に分断されている。これは、ゲート電極から浅いウェル領域に伝わった電位の変化が他の素子に影響を与えないようにするためである。この構成では、ウェル領域が第1導電型の深いウェル領域と第2導電型の浅いウェル領域の2層構造をしている。さらに、素子分離領域によって、第2導電型の浅いウェル領域を素子毎に分離することが可能である。そのため、電界効果トランジスタの一部または全部を、浅いウェル領域とゲート電極とが電気的に接続された動的閾値トランジスタとすることができる。
動的閾値トランジスタは、ゲート電極にオン電位が与えられた時のみに浅いウェル領域のポテンシャルを低下させ、素子の実効的な閾値を低下させる。従って、素子のオフ電流を増加させることなくドライブ電流を増加させることができるので、電源電圧を下げることができる。従って、消費電力を大幅に低くすることが可能である。
本実施形態の半導体装置1651を製造する工程は、実施形態8の場合と比べると、ウェル領域形成の工程が異なる。また、ゲート−ウェル接続領域35を形成するために、素子分離領域15の形状が変更されるが、特に追加の工程が必要ではない。
ウェル領域として、N型(P型)の深いウェル領域21と、P型(N型)の浅いウェル領域22とを形成する必要がある。従って、N型素子とP型素子を混在させる場合は、計4回の注入をすればよい。素子分離領域15の深さは、深いウェル領域21と浅いウェル領域22との接合よりも深くなるように設定する。こうすることにより、各素子の浅いウェル領域を電気的に独立させて素子間の干渉を防ぐことができる。
ゲート電極17と浅いウェル領域22とを短絡するための工程を以下に説明する。ゲート−ウェル接続領域35(図38(a))とされる領域には、素子分離領域15を設けない。多結晶シリコン膜および多結晶シリコンのサイドウォールの一部をエッチングする際に、ゲート−ウェル接続領域35とされる領域の多結晶シリコン膜も除去する。これにより、浅いウェル領域が露出する。ここで、露出した浅いウェル領域に不純物の濃い領域を形成し(この工程は、反対導電型の素子のソース・ドレイン注入と同時に行うことができる)、シリサイド工程を行うことにより浅いウェル領域中の不純物の濃い領域とゲート電極と接続する。
半導体装置1651は、実施形態8の半導体装置1511に比べて、低消費電力化することが可能となる。半導体装置1651を製造する際に追加となる工程は、ウェル領域形成に関する工程のみである。
半導体装置1651は、動的閾値トランジスタを用いているため電源電圧を下げることができる。従って、実施形態8の半導体装置1511に比べて消費電力を大幅に低減することが可能である。
(実施形態11)
上記実施の形態8〜10の半導体装置の製造工程において、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングする際に、多結晶シリコン残りが発生することがある。
上記実施の形態8〜10の半導体装置の製造工程において、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングする際に、多結晶シリコン残りが発生することがある。
図39(a)および(b)は、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングする工程を示す。多結晶シリコン膜34上の絶縁膜31が除去され(図39(a))、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部がエッチングされる(図39(b))。この際に、図39(b)に示されるように、多結晶シリコン残り51が発生することがある。多結晶シリコン残り51は、シリコン窒化膜のサイドウォール18の内側に発生しやすい。多結晶シリコン残り51が発生すると、多結晶シリコン膜34の分離が不完全となり、ゲート電極どうしが短絡する原因となる。
多結晶シリコン残り51を除去するために、例えば、図39(b)に示される状態から多結晶シリコンに対する等方性エッチングが行われ得る。しかし、し、この方法によれば、等方性エッチング量をSとすると、分離されたゲート電極間の距離Dは、F+2Sとなり、2Sだけ増加してしまう。
本実施形態では、多結晶シリコン残り51の発生を防止し、ゲート電極間のマージンの増加を抑えるための方法を説明する。
本実施形態の半導体装置を、図40を用いて説明する。
図40は、実施形態11の半導体装置のゲート電極部およびサイドウォール部の断面を示す。本実施形態では、ゲート電極17の形状は、上面よりも下面の方が、幅が小さくなっている。ゲート電極17の上面の幅をa、下面の幅をb、ゲート電極の厚さをcとすると、0<(a−b)/2c<0.15となっている。例えば、a=0.25μm、c=0.20μmの場合、関係0.19μm<b<0.25μmが満たされる。
ゲート電極17(多結晶シリコン膜)を上記のような形状とすることにより、シリコン窒化膜のサイドウォール18のゲート電極側は順テーパー形状となる。従って、多結晶シリコン膜の異方性エッチングの際に、多結晶シリコン残りの発生を抑えることができる。一方、シリコン窒化膜サイドウォール18の外側(多結晶シリコンのサイドウォール側)は、異方性エッチングの特性上ほぼ垂直となるので、多結晶シリコン残りは起きにくい。しかし、(a−b)/2c>0.15なる条件では、シリコン窒化膜サイドウォール18の外側は、もはや垂直ではなく、逆テーパー形状となってしまうので、多結晶シリコンのサイドウォール20をエッチングした際に、多結晶シリコン残りが発生してしまう。従って、0<(a−b)/2c<0.15であることが好ましい。
本実施形態の半導体装置によれば、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングする際に多結晶シリコン残りを抑えることができる。従って、多結晶シリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間のマージンを減少させることができる。従って、半導体装置を高集積化することが可能になる。
(実施形態12)
本実施形態は、多結晶シリコン残りの発生を防止し、ゲート電極間のマージンの増加を抑える別の方法を提供する。
本実施形態は、多結晶シリコン残りの発生を防止し、ゲート電極間のマージンの増加を抑える別の方法を提供する。
本実施形態の半導体装置を図41を参照して説明する。
図41は、実施形態12の半導体装置のゲート電極部およびサイドウォール部の断面を示す。図41に示されるように、シリコン窒化膜サイドウォール18の上端の開口幅よりも、ゲート電極の下面の幅が小さい。シリコン窒化膜サイドウォール18の上端の開口幅をd、ゲート電極の下面の幅をb、シリコン窒化膜サイドウォールの高さをeとすると、関係0<(d−b)/2e<0.15が満たされる。例えば、d=0.25μm、e=0.20μmの場合、0.19μm<b<0.25μmとなる。
シリコン窒化膜のサイドウォール18を図41に示されるような形状とすることにより、開口部がエッチングの際にイオンやラジカルを遮蔽することがない。このため、多結晶シリコン残りが発生するのを防ぐことができる。一方、シリコン窒化膜サイドウォール18の外側(多結晶シリコンのサイドウォール20の側)は、異方性エッチングの特性上ほぼ垂直となるので、多結晶シリコン残りは起きにくい。しかし、(d−b)/2e>0.15なる条件では、シリコン窒化膜サイドウォール18の外側は、もはや垂直ではなく、逆テーパー形状となってしまうので、多結晶シリコンのサイドウォール20をエッチングした際に、多結晶シリコン残りが発生してしまう。従って、0<(d−b)/2e<0.15であることが好ましい。
次に、図41に示される半導体装置の製造工程を図42(a)〜(f)を参照して説明する。
図42(a)〜(f)は、実施形態12の導体装置の製造工程を示す。なお、図42(a)〜(f)は、半導体装置の素子分離領域上での断面図である。
ゲート酸化工程後に、多結晶シリコン膜34および絶縁膜31を形成する(図42(a))。次に、フォトレジストを用いて絶縁膜31の一部をエッチングし、パターニングする(図42(b))。次に、絶縁膜31をマスクとして異方性エッチングを行い、多結晶シリコン膜34をパターニングする(図42(d))。次に、等方性エッチング(もしくは等方性エッチングの要素が強いエッチング)を行い、多結晶シリコン膜34の幅を小さくする(図42(d))。次に図36(a)〜(c)を参照して上述した工程によりシリコン窒化膜のサイドウォール18を形成する(図42(e))。次に、多結晶シリコンのサイドウォールを形成する(図42(f))。
本実施形態の半導体装置によっても、多結晶シリコン膜34および多結晶シリコンのサイドウォール20の一部をエッチングする際に多結晶シリコン残りを抑えることができる。従って、多結晶シリコン残りを除去するための等方性エッチングの量を減らすことができ、ゲート電極間のマージンを減少させることができる。従って、半導体装置を高集積化することが可能になる。
(実施形態13)
F=0.18μmルールに基づいて、W−CDMA(ワイドバンド・CDMA)の素子を本発明の原理に従って作成した。なお、低消費電力・高駆動力を図るため、図25に示される半導体基板(ウェル領域)とゲート電極が短絡された動的閾値可変トランジスタ(DT−MOS:Dynamic threshold−MOS)素子を用いてW−CDMAの回路を構成した。動作電圧としては、内部0.5V、I/O部3.3Vとした。この時、0.18μmルールに基づいて作成した通常構造のMOS素子(内部1.8V動作)で構成したW−CDMA回路と比較し、本発明の原理に従って作成した素子を用いた回路では、消費電力が約1/52であった。動作速度は同一であった(マッチドフィルター単体では、3/234の消費電力であった)。本発明の素子を用いたW−CDMAチップと、メモリ(フラッシュ、SRAM、DRAM、ROM等)と、本発明の素子で構成された液晶ドライバーを表示素子として有する液晶パネル、および本発明の素子で構成された通信素子等を組み合わせることにより、省電力の携帯電話(情報処理装置)が実現できた。この省電力の携帯電話では、通常構造の0.18μmルールのMOS素子(内部1.8V動作)の素子で携帯電話を構成する場合と比較し、電池の寿命が約10倍になった。
F=0.18μmルールに基づいて、W−CDMA(ワイドバンド・CDMA)の素子を本発明の原理に従って作成した。なお、低消費電力・高駆動力を図るため、図25に示される半導体基板(ウェル領域)とゲート電極が短絡された動的閾値可変トランジスタ(DT−MOS:Dynamic threshold−MOS)素子を用いてW−CDMAの回路を構成した。動作電圧としては、内部0.5V、I/O部3.3Vとした。この時、0.18μmルールに基づいて作成した通常構造のMOS素子(内部1.8V動作)で構成したW−CDMA回路と比較し、本発明の原理に従って作成した素子を用いた回路では、消費電力が約1/52であった。動作速度は同一であった(マッチドフィルター単体では、3/234の消費電力であった)。本発明の素子を用いたW−CDMAチップと、メモリ(フラッシュ、SRAM、DRAM、ROM等)と、本発明の素子で構成された液晶ドライバーを表示素子として有する液晶パネル、および本発明の素子で構成された通信素子等を組み合わせることにより、省電力の携帯電話(情報処理装置)が実現できた。この省電力の携帯電話では、通常構造の0.18μmルールのMOS素子(内部1.8V動作)の素子で携帯電話を構成する場合と比較し、電池の寿命が約10倍になった。
なお、上述した実施形態のうち、異なる実施形態で説明された特徴を組み合わせることは、本発明の範囲内である。
本発明の半導体装置および本発明の半導体装置を製造する方法によって製造された半導体装置では、ソース領域は、活性領域とゲート酸化膜とが接する第1の面より上方に存在する第1のソース領域と、第1の面より下方に存在する第2のソース領域とを含み、ドレイン領域は、第1の面より上方に存在する第1のドレイン領域と、第1の面より下方に存在する第2のドレイン領域とを含み、ソース領域およびドレイン領域の少なくとも一方は、コンタクト配線と接触するための第2の面を有し、第2の面は、第1の面に対して傾いている。また、第2の面は、素子分離領域の表面と80度以下の角度で交差する。このため、ソース・ドレイン領域の占有面積を縮小し、ソース・ドレイン領域部の寄生容量、寄生抵抗を減少させることができる。また、ソース・ドレイン領域と上部配線を接続するコンタクトの歩留まりが向上する。
本発明では、活性領域上のソース・ドレイン領域の占有面積に対し、表面積を大きくすることが可能である。このため、ソース・ドレイン領域と上部配線(コンタクト配線)との接触部における接触面積が大きくなり、接触抵抗が低減できる。
また、イオン注入ではなく、固層拡散によりソース・ドレイン領域の接合深さを決めているため、非常に浅い接合を形成することが可能となり、トランジスタの短チャネル効果を抑制することが可能となる。
また、チャネル領域からコンタクト孔までの距離が、著しく近いため、電流が流れる高抵抗の不純物拡散層領域の距離が非常に短く、寄生抵抗が非常に小さくなる。
また、不純物拡散層領域は、チャネル近傍まで1×1020/cm3より濃い濃度となっているため、不純物拡散層領域の抵抗も非常に小さく、さらなる寄生抵抗の低減が可能となっている。このため、トランジスタの駆動電流が増大する効果がある。
また、不純物拡散層領域は、チャネル近傍まで1×1020/cm3より濃い濃度となっているため、不純物拡散層領域の抵抗も非常に小さく、さらなる寄生抵抗の低減が可能となっている。このため、トランジスタの駆動電流が増大する効果がある。
また、コンタクトの大きさを変化させることなく、素子の占有面積、特にソース・ドレイン領域の占有面積を縮小できるため、ソース・ドレイン領域と半導体基板(一般的なCMOSの場合、ソース・ドレイン領域と逆導電型のウェル領域)との接合面積を、コンタクト抵抗を犠牲にすることなく小さくすることが可能になる。このため、接合容量が効果的に低減される。コンタクト抵抗を犠牲にすることなく、占有面積の縮小化、奇生容量(接合容量)の低減、および寄生抵抗の低減が可能となり、非常に大きな相互コンダクタンスを得ることができる。また、容量が小さくなるので、本発明の半導体装置を用いて設計した回路のスピードが向上する。
本発明では、上述したように電流の流れ道に占める抵抗の高い領域の割合が非常に少なく、通常の半導体装置と比較し、ソース・ドレイン領域の寄生抵抗が減少する。さらに、チャネル領域近傍のソース・ドレイン領域から、コンタクトに近づく程電流の流れる経路が広がり、非常に寄生抵抗が小さくなる。これらの効果により、素子の電流駆動能力が増加し、相互コンダクタンスが向上する。
Claims (15)
- 半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上に設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、 前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されている、半導体装置。 - 半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
前記半導体基板上に設けられたウェル領域と、
前記ウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されている、半導体装置。 - 前記複数の電界効果トランジスタの少なくとも1つは、前記ウェル領域に電位を与えるための、前記ウェル領域に設けられた端子をさらに含み、
前記半導体装置は、前記端子に接続された電圧発生回路をさらに備え、 前記電圧発生回路は、前記複数の電界効果トランジスタの前記少なくとも1つがアクティブ状態かスタンドバイ状態かに応じて前記ウェル領域の電位を変化させる、請求項2に記載の半導体装置。 - 半導体基板と、前記半導体基板上に設けられた複数の電界効果トランジスタとを備えた半導体装置であって、
前記複数の電界効果トランジスタのそれぞれは、
素子分離領域と、
第1導電型の深いウェル領域と、
前記第1導電型の深いウェル領域内に形成された前記第1導電型とは逆の第2導電型の浅いウェル領域と、
前記第2導電型の浅いウェル領域上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
前記ゲート電極の側壁に前記ゲート電極側壁絶縁膜を介して形成された、ソース領域またはドレイン領域となる導電性膜と
を含み、
前記複数の電界効果トランジスタの複数のゲート電極は、第1の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの複数の導電性膜は、第2の非絶縁性膜を複数の領域に分離する工程を含む処理により形成されており、
前記複数の電界効果トランジスタの少なくとも1つは、前記第2導電型の浅いウェル領域と前記ゲート電極とが電気的に接続された動的閾値トランジスタであり、
前記動的閾値トランジスタの前記浅いウェル領域は、前記素子分離領域および前記深いウェル領域によって前記複数の電界効果トランジスタのうちの他の電界効果トランジスタの浅いウェル領域と電気的に分離されている、半導体装置。 - 半導体基板上の第1の非絶縁性膜を所定のパターンにパターンニングすることにより、第1の非絶縁性膜パターンを形成する工程と、
前記第1の非絶縁性膜パターンの側壁に側壁絶縁膜を形成する工程と、
第2の非絶縁性膜を堆積する工程と、
前記第1の非絶縁性膜パターンの上部から前記第2の非絶縁性膜がなくなるまで異方性エッチングを行うことにより、前記第1の非絶縁性膜パターンの側壁に、前記側壁絶縁膜を介して前記第2の非絶縁性膜からなるサイドウォールを形成する工程と、
前記側壁絶縁膜に対して選択性のあるエッチングにより前記第1の非絶縁性膜パターンおよび前記サイドウォールをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程と
を含む、半導体装置の製造方法。 - 前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含む、請求項5に記載の半導体装置の製造方法。
- 前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングである、請求項5に記載の半導体装置の製造方法。
- 前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことである、請求項5に記載の半導体装置の製造方法。
- 前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きい、請求項5に記載の半導体装置の製造方法。
- 半導体基板上の第1の非絶縁性膜の上に第1の絶縁膜を被着する工程と、
前記第1の非絶縁性膜と前記第1の絶縁膜とを所定のパターンにパターンニングすることにより、第1の非絶縁性膜パターンと第1の絶縁膜パターンとを形成する工程と、
前記第1の非絶縁性膜パターンと前記第1の絶縁膜パターンとの側壁に側壁絶縁膜を形成する工程と、
第2の非絶縁性膜を堆積する工程と、 前記第1の絶縁膜パターンの上部から前記第2の非絶縁性膜がなくなるまで異方性エッチングを行うことにより前記第1の非絶縁性膜パターンと前記第1の絶縁膜パターンとの側壁に前記側壁絶縁膜を介して前記第2の非絶縁性膜からなるサイドウォールを形成する工程と、 前記第1の絶縁膜パターンを選択的に除去し、前記第1の非絶縁性膜パターンの表面を露出する工程と、
側壁絶縁膜に対して選択性のあるエッチングにより前記非絶縁性膜パターンと前記サイドウォールとをパターンニングすることにより、ゲート電極となる層と、ソース領域となる層と、ドレイン領域となる層とを形成する工程と
を含む、半導体装置の製造方法。 - 前記ゲート電極となる層と、前記ソース領域となる層と、前記ドレイン領域となる層とに同時にドナーもしくはアクセプタとなる不純物を注入する工程をさらに含む、請求項10に記載の半導体装置の製造方法。
- 前記側壁絶縁膜に対して選択性のあるエッチングは、等方成分を含む異方性エッチングである、請求項10に記載の半導体装置の製造方法。
- 前記側壁絶縁膜に対して選択性のあるエッチングは、異方性エッチングを行った後に等方性エッチングを行うことである、請求項10に記載の半導体装置の製造方法。
- 前記ソース領域となる層の拡散係数と前記ドレイン領域となる層の拡散係数との少なくとも一方は、前記半導体基板の拡散係数よりも大きい、請求項10に記載の半導体装置の製造方法。
- 表示素子と、前記表示素子を制御する演算素子と
を含む電池駆動可能な情報処理装置であって、
前記演算素子は、請求1項に記載の半導体装置を含む回路によって構成されている、情報処理装置。
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