JP3950371B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3950371B2 JP3950371B2 JP2002175760A JP2002175760A JP3950371B2 JP 3950371 B2 JP3950371 B2 JP 3950371B2 JP 2002175760 A JP2002175760 A JP 2002175760A JP 2002175760 A JP2002175760 A JP 2002175760A JP 3950371 B2 JP3950371 B2 JP 3950371B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- conductivity type
- shallow well
- well region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。より具体的には、ゲート電極とウェル領域が接続されたことを特徴とする動的閾値トランジスタに関する。
【０００２】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすために集積回路（ＣＭＯＳ ＬＳＩ）の低消費電力化が熱望されている。ＣＭＯＳ ＬＳＩの消費電力は電源電圧の２乗に比例するため、低消費電力化には電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【０００３】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【０００４】
このような問題を解決するために、特開平１０−１６３３４２号公報では、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）技術として、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳ）が提案されている。
【０００５】
図１３（ａ）は、そのようなＤＴＭＯＳの平面レイアウトを示し、図１３（ｂ）は、図１３（ａ）におけるＡ−Ａ’方向の断面を、図１３（ｃ）は、図１３（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。このＤＴＭＯＳは半導体基板３０１上に第１導電型の深いウェル３０３と第２導電型の浅いウェル３０４を備え、素子分離３０２により第２導電型の浅いウェル３０４は電気的に分離されている。ゲート電極３０６は主としてチャネル領域３３０上に設けられた第１導電型の不純物がドープされた多結晶シリコン３０６ａからなっている（なお、ゲート電極３０６の端部３０６ｒには第２導電型の不純物がドープされている。これについては後述する。）。ゲート電極３０６は高融点金属シリサイド膜３０９を介して第２導電型の浅いウェル３０４と接続されている。ゲート電極３０６と第２導電型の浅いウェル３０４とを接続するために、第２導電型の浅いウェル３０４の表面に、ゲート電極とゲート絶縁膜の一部を除去してコンタクト領域３２０が設けられている。このコンタクト領域３２０を通して不純物をイオン注入し、その注入した不純物を活性化するための熱処理を行って、高融点金属シリサイド膜３０９とウェル３０４とをオーミック接続するための第２導電型の高濃度拡散層領域３０７が第２導電型の浅いウェル３０４中に形成されている。なお、３２１，３２２がソース・ドレイン領域であり、これらの領域上にも高融点金属シリサイド膜３０９が設けられている。
【０００６】
上記ＤＴＭＯＳは、ゲート電極３０６とウェル領域３０４とが電気的に接続されている。そのため、ゲート電極３０６にハイレベルの電位が与えられた時のみウェル領域３０４のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、高融点金属シリサイド膜３０９と第２導電型の浅いウェル３０４をコンタクト領域３２０においてオーミック接続するために、第２導電型の高濃度拡散層領域３０７を形成しているが、第２導電型の高濃度拡散層領域３０７を形成するための不純物イオン注入の際、ゲート電極端部３０６ｒにも同時に注入される。従来技術の公報（特に図面）では、第２導電型の不純物がゲート電極にドープされているようには記載されていないが、コンタクト領域３２０に対して余裕を持って第２導電型の不純物を注入する必要があるため、実際にはゲート電極３０６のうちコンタクト領域３２０に隣接する端部３０６ｒに必ず第２導電型の不純物がドープされる。このため、ゲート電極端部３０６ｒに注入された第２導電型の不純物が後の熱処理時にチャネル領域上の部分３０６ａへ拡散して、本来ドープされている第１導電型の不純物を相殺し実効チャネル幅（ゲート電極長手方向）が小さくなり、ＤＴＭＯＳの駆動力を低下させるという問題がある。この現象は不純物の相互拡散と呼ばれ、その現象を詳細に実験したので図１４及び図１５に結果を示す。図１４は実験のパラメータを説明するもので、図１５は実験結果である。図１４（ａ）は第２導電型の高濃度拡散層領域３０７を形成するためのイオン注入３８０の工程での平面レイアウトを、図１４（ｂ）は図１４（ａ）におけるゲート電極長手方向のＢ−Ｂ’断面をそれぞれ示している。図１４（ａ）中に示すように、チャネル端３３１とイオン注入３８０される領域（レジスト３７５で覆われていない領域）の端３３３との距離をＳｇｐｓｄと定義している。そして、レジスト３７５で覆う範囲を様々に変化させてイオン注入３８０を行って、トランジスタ駆動力のＳｇｐｓｄ依存性を評価した。図１５の縦軸のトランジスタ駆動力は、相互拡散が十分に抑制されているＳｇｐｓｄの時の値を１として規格化している。チャネル端３３１とコンタクト領域３２０との距離は図１４（ａ）に示すとおり０．３μｍと固定した。その結果を図１５に示す。この結果より、ＮＭＯＳ、ＰＭＯＳ共にＳｇｐｓｄを小さくすると、すなわち第２導電型のイオン注入３８０される領域をチャネルに近づけると、相互拡散の影響によりトランジスタの駆動力が減少している。例えば、Ｓｇｐｓｄ＝０．１μｍのとき、ＮＭＯＳでは約１０％、ＰＭＯＳでは約２５％の駆動力の低下が観測された。この駆動力の低下を防止するためには、Ｓｇｐｓｄ を、ＮＭＯＳでは０．５μｍ以上、ＰＭＯＳでは０．７μｍ以上に設定する必要がある。このことより、ＤＴＭＯＳの駆動力を低下させることなくゲート電極長手方向の微細化を達成することは従来例では困難であることがわかる。ＮＭＯＳとＰＭＯＳでＳｇｐｓｄに差があるのはＰ型不純物とＮ型不純物の拡散速度の差によるものと考えられる。
【０００８】
また、図示はしていないが、本発明者は、ＮＭＯＳにおいて、Ｓｇｐｓｄを大きくすると、すなわち第２導電型のイオン注入３８０される領域をチャネルより遠ざけていくと、ゲート電極３０６からソース電極へのリーク電流が増大するという現象を発見した。この現象はＳｇｐｓｄ＝０．５μｍ以上のサンプルで起こり、正常なサンプルのリーク電流より３桁も大きかった。また、この現象はＰＭＯＳでは観測されなかった。この現象を解明するために、筆者らはＳｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ （ＳＣＭ）という解析手法を用いてＮＭＯＳのゲート長手方向断面の不純物２次元プロファイルを測定した。その結果の模式図を図１６に示す。ＮＭＯＳなので、第１導電型はＮ型、第２導電型はＰ型になる。ＳＣＭ解析から、まず、コンタクト領域３２０の一部に高濃度拡散層領域３０７で覆われていない領域、つまり高融点金属シリサイド膜３０９が浅いＰウェル３０４と直接接触する領域が存在していた。Ｓｇｐｓｄは十分大きいので、高濃度Ｐ型拡散層３０７が熱拡散により注入された位置から横方向に拡散する距離を見込んでもコンタクト領域３２０の全域を高濃度Ｐ型拡散層３０７では覆うことができない。また、その高融点金属シリサイド膜３０９が浅いＰウェル３０４と直接接触する領域に浅いＰウェル３０４よりも濃度が薄くなっている極低濃度Ｐ型領域３５０が観測された。Ｐ型拡散層を形成する不純物としては通常ボロンが使用されるが、高融点金属シリサイド膜３０９にボロンが吸われたためこのような低濃度領域が形成されたと考えられる。このような極低濃度P型領域３５０が形成されると、極低濃度Ｐ型領域３５０とチャネルＮ型反転層間のビルトインポテンシャル、すなわちポテンシャル障壁が小さくなり、０．３Ｖ〜０．４Ｖという僅かな電圧で大きな順方向接合リーク電流が発生してしまう。このことより、ゲート電極３０６に正電位が印加されると、高融点金属シリサイド領域３０９→極低濃度Ｐ型領域３５０→チャネルＮ型反転層３６０→ソース電極という経路でリーク電流が流れていることがわかった。したがって、従来例のＮＭＯＳを作製するときレジスト３７５で覆う範囲を変えるだけでは、駆動力を低下させることなく接合リーク電流を抑制するのは困難で、満足する条件があってもプロセスマージンが非常に小さい。また、相互拡散を防止するためにはコンタクト領域への注入位置をチャネル領域から遠ざける必要があるので微細化に向かない。
【０００９】
そこで、本発明の課題は、トランジスタの駆動力を低下させることなく素子の微細化を実現すると共に、ゲート電極から浅いウェルを介してソース電極への順方向接合リーク電流を防止できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は次のように構成されている。すなわち、この発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在するゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように形成された高融点金属シリサイド膜を備え、
上記高融点金属シリサイド膜のうち、上記ゲート電極の上記第２部分に接する箇所の膜厚に比べて、上記ゲート電極の上記第１部分に接する箇所の膜厚が厚くなっており、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする。
【００１１】
上記構成の半導体装置によれば、上記コンタクト領域の全域に高濃度拡散層が形成されているため、ゲート電極からソース電極への順方向接合リーク電流を抑制することができる。また、上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされているので、上記ゲート電極形成の後の熱処理時に第２導電型の不純物がチャネル領域上のゲート電極へ拡散して第１導電型の不純物と相殺してトランジスタの駆動力を低下させることがない。しかも、チャネル端と上記コンタクト領域（の高濃度拡散層）との距離を小さく設定できるので素子の微細化が可能になる。
【００１２】
また、ゲート電極長手方向の両端に発生するゲート電極と第２導電型の浅いウェルとの容量、及び、ゲート電極とソース・ドレイン領域間の容量を低減することができる。
【００１３】
別の局面では、この発明の半導体装置は、
シリコンからなる半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在する多結晶シリコンからなるゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように、高融点金属のシリサイド化工程によって形成された高融点金属シリサイド膜を備え、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする。
【００１４】
上記構成の半導体装置でも、上記コンタクト領域の全域に高濃度拡散層が形成されているため、ゲート電極からソース電極への順方向接合リーク電流を抑制することができる。また、上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされているので、上記ゲート電極形成の後の熱処理時に第２導電型の不純物がチャネル領域上のゲート電極へ拡散して第１導電型の不純物と相殺してトランジスタの駆動力を低下させることがない。しかも、チャネル端と上記コンタクト領域（の高濃度拡散層）との距離を小さく設定できるので素子の微細化が可能になる。
【００１５】
また、ゲート電極長手方向の両端に発生するゲート電極と第２導電型の浅いウェルとの容量、及び、ゲート電極とソース・ドレイン領域間の容量を低減することができる。
【００１６】
また、１実施の形態では、この発明の半導体装置は、
上記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
上記ゲート電極側壁絶縁膜に隣接し、上記素子分離領域の一部を覆うように形成されたソース領域及び／またはドレイン領域となる第１導電型の半導体層を備える。そして、
上記第１導電型の半導体層は、上記第２導電型の浅いウェル領域より上方に形成され、上記第１導電型の半導体層の厚さは上記素子分離領域から上記ゲート電極に向かって漸次大きくなることを特徴としている。
【００１７】
上記構成の半導体装置によれば、ソース・ドレイン領域が上記第１導電型の半導体層により積み上げられる構造になっているため、ソース・ドレイン領域の寄生抵抗が減少してトランジスタの駆動力が増大する作用がある。さらに、本構造を作製する場合は、ソース・ドレイン領域形成のためのドナーもしくはアクセプタとなる不純物イオンをチャネル領域よりも積み上げられた半導体膜中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させることにより接合が形成され得る。このため、短チャネル効果を抑制する構造が容易に形成できるという作用がある。これと共に、不純物を直接シリコン基板中へ注入しないので結晶欠陥に起因する接合リーク電流が発生しないという作用もある。またさらに、ソース・ドレイン領域の占有面積に対して表面積を大きくすることが可能なため、ソース・ドレイン領域上へ上部配線とのコンタクトを設ける際に接触面積を大きくしてコンタクト抵抗を低減する作用がある。
【００１８】
また、１実施の形態の半導体装置では、上記コンタクト領域に形成された上記高濃度拡散層の深さ（Ｄｓｄ）は、最小加工寸法をＦ、上記第２導電型の浅いウェルの深さをＤｓｗとすると、２０Ｆ／２１≦Ｄｓｄ＜Ｄｓｗを満足するように形成されていることを特徴としている。
【００１９】
半導体基板表面に対して垂直方向（拡散層の深さに対応）に拡散する距離に対して横方向の不純物拡散距離の比は０．７であるため、上記注入領域の位置が上記ゲート電極から遠ざかる側へばらついたとき、高濃度拡散層の必要な深さは、２×Ｆ／３／０．７＝２０Ｆ／２１と算出される。ここで、上記実施の形態によれば、上記高濃度拡散層の深さ（Ｄｓｄ）は２０Ｆ／２１以上に形成されているため、上記コンタクト領域の全域に制御良く上記高濃度拡散層を形成できる。また、上記高濃度拡散層の深さ（Ｄｓｄ）は上記第２導電型の浅いウェル領域の深さ（Ｄｓｗ）より小さいため、ゲート電極と第１導電型の深いウェルとの間のリーク電流を防止できる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２１】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、ＤＴＭＯＳの駆動力を低下させることなく微細化を可能とする、また、ゲート電極から浅いウェルを介してソース電極へ流れる順方向接合リーク電流の増大を防止するための構造及び方法を提供するものである。
【００２３】
まず、図１により本実施の形態１の半導体装置の構成を説明する。図１（ａ）は、その平面レイアウトを示し、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’方向の断面を、図１（ｃ）は、図１（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００２４】
第２導電型の半導体基板１０１内には、第１導電型の深いウェル領域１０３が形成されている。第１導電型の深いウェル領域１０３上には、第２導電型の浅いウェル領域１０４が形成されている。浅いウェル領域１０４は、素子分離領域１０２により区分されて、素子毎に電気的に分離されている。
【００２５】
浅いウェル領域１０４の表面上には、ゲート絶縁膜１０５を介して半導体膜１１０からなるゲート電極１０６が形成されている。ゲート電極１０６は、一方向（Ｂ−Ｂ’方向）に細長く延びており、素子分離領域１０２上まで達している。ゲート電極１０６のうちチャネル領域１３０上の部分１０６ａは第１導電型にドープされている。ゲート電極１０６の一端（図１において右端）では、半導体膜１１０とゲート絶縁膜１０５が除去されて、コンタクト領域１２０が設定されている。高融点金属シリサイド膜１１２と浅いウェル１０４とが制御性良く接続されるように、コンタクト領域１２０の全域に、第２導電型の不純物を浅いウェル領域１０４の濃度より高濃度にドープした高濃度拡散層１１１が形成されている。そのコンタクト領域１２０の高濃度拡散層１１１を介して高融点金属シリサイド膜１１２によりゲート電極１０６と浅いウェル１０４とが接続されている。このため、第２導電型がP型の場合、すなわちＮＭＯＳにおいて、ゲート電極から浅いウェルを介してのソース電極へのリーク電流の増大が防止できる。このとき、高融点金属シリサイド膜１１２と浅いウェル領域１０４とを制御性良くオーミック接続するためには、上記拡散層１１１の濃度は、１×１０20〜１×１０21／ｃｍ3程度で形成されていることが好ましい。なお、１２１，１２２がソース・ドレイン領域であり、これらの領域上にも高融点金属シリサイド膜１１２が設けられている。
【００２６】
また、第２導電型の不純物がゲート電極１０６にドープされていない。そのため、ゲート電極１０６のうちチャネル領域１３０上の部分１０６ａにドープされた第１導電型の不純物が第２導電型の不純物によって相殺されることがない。したがって、トランジスタの駆動力を下げることなくチャネル領域１３０とコンタクト領域１２０との距離を近づけることができるので、ゲート電極長手方向に素子を微細化することができる。
【００２７】
また、ゲート電極１０６の長手方向の両端に不純物がドープされていない部分１０６ｂ，１０６ｃが形成されている。このため、ゲート電極１０６と浅いウェル１０４との間の容量及びゲート電極１０６とソース・ドレイン領域との間の容量を削減することができる。また、コンタクト領域１２０側のゲート電極側面に形成される高融点金属シリサイド膜１１２は、従来例のように不純物が高濃度にドープされたシリコン上に形成した場合よりも厚く形成されている。このため、ゲート電極１０６と浅いウェル１０４との間のコンタクト抵抗を低減することができる。これは従来の場合は、拡散層に存在する不純物が高融点金属とシリコンとの反応を阻害するが、本発明の実施形態では、ゲート電極端部１０６ｂの側壁に不純物が存在しないため従来例より厚くて低抵抗な高融点金属シリサイド膜が形成できるからである。
【００２８】
また、最小加工寸法をＦ、浅いウェルの深さをＤｓｗとすると、高濃度拡散層１１１は、その深さ（Ｄｓｄ）が、２０Ｆ／２１≦Ｄｓｄ＜Ｄｓｗを満足するように形成されている。このため、ゲート電極１０６に第２導電型の不純物がドープされることなく、コンタクト領域の全域に制御良く高濃度拡散層１１１を形成できる。これと共に、ＤｓｄはＤｓｗより小さいので、ゲート電極１０６と第１導電型の深いウェル１０３との間のリーク電流の増大を防止できる。なお、Ｄｓｄが２０Ｆ／２１より大きくなくてはならないという根拠は、実施の形態２において詳細に説明する。
【００２９】
（実施の形態２）
本実施の形態２の半導体装置は、本実施の形態１の半導体装置における作用に加えて、ゲート電極長手方向とは垂直な方向の素子の占有面積を小さくして微細化を可能とする、また、素子の駆動力を増大させるための構造及び方法を提供するものである。
【００３０】
まず、図１０により本実施の形態２の半導体装置の構成を説明する。図１０（ａ）は、その平面レイアウトを示し、図１０（ｂ）は、図１０（ａ）におけるＡ−Ａ’方向の断面を、図１０（ｃ）は、図１０（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００３１】
第２導電型の半導体基板２０１内には、第１導電型の深いウェル領域２０３が形成されている。第１導電型の深いウェル領域２０３上には、第２導電型の浅いウェル領域２０４が形成されている。浅いウェル領域２０４は、素子分離領域２０２により区分されて、素子毎に電気的に分離されている。
【００３２】
浅いウェル領域２０４の表面上には、ゲート絶縁膜２０５を介して半導体膜２１０からなるゲート電極２０６が形成されている。ゲート電極２０６は、一方向（Ｂ−Ｂ’方向）に細長く延びており、素子分離領域２０２上まで達している。ゲート電極２０６のうちチャネル領域２３０上の部分２０６ａは第１導電型にドープされている。ゲート電極２０６の一端（図１０において右端）では、半導体膜２１０とゲート絶縁膜２０５は除去されて、コンタクト領域２２０が設定されている。高融点金属シリサイド膜２１２と浅いウェル２０４とが制御性良く接続されるように、コンタクト領域２２０の全域に、第２導電型の不純物を浅いウェル領域２０４の濃度より高濃度にドープした高濃度拡散層２１１が形成されている。そのコンタクト領域２２０の高濃度拡散層２１１を介して高融点金属シリサイド膜２１２によりゲート電極２０６と浅いウェル２０４とが接続されている。このとき、高融点金属シリサイド膜２１２と浅いウェル領域２０４とを制御性良くオーミック接続するためには、上記拡散層２１１の濃度は、１×１０20〜１×１０21／ｃｍ3程度で形成されていることが好ましい。
【００３３】
したがって、実施の形態１と同様な作用を得ることができると共に、それに加えて以下のような作用を得ることができる。
【００３４】
本実施の形態の半導体装置は、ソース・ドレイン領域２２１，２２２が、浅いウェル２０４とゲート絶縁膜２０５との界面、すなわち半導体基板２０１の表面より上方に第１導電型の半導体膜２１０により積み上げられている。本半導体膜２１０は、図１０（ｂ）によって良く分かるようにゲート電極２０６の側方へゲート電極から遠のくにしたがって膜厚が薄くなる構造になっている。このため、ゲート側壁絶縁膜端のエッジ抵抗を小さくすることできるので素子の寄生抵抗を低減することができる。これと共に、従来の平面上にコンタクトを形成する場合よりコンタクト２１４の接地面積が大きくコンタクト抵抗を低減することができるので、実施の形態１の半導体装置に比べて素子の駆動力を向上することができる。また、半導体膜２１０によってシリサイド膜２１２とその下方の接合との距離を大きくすることができるので接合リーク電流を小さくすることができる。さらに、ゲート電極２０６と素子分離領域２０２との横方向の距離、すなわちソース・ドレインの活性領域２２１ｂ，２２２ｂの幅は、積み上げられた半導体膜２０９の幅より小さい。このため、素子面積を小さくできるので微細化が可能であると共に、接合容量及び浅いウェル領域２０４からソース領域への順方向リーク電流を小さくすることができる。さらに、素子分離領域２０２が耐フッ酸性絶縁膜２０８により覆われているため、フッ酸処理工程から素子分離酸化膜がエッチングされるのを抑制できる。さらに、第１導電型の不純物が余分な箇所にドープされていないため、つまりゲート電極２０６の端部に不純物がドープされていない領域２０６ｂ，２０６ｃが形成されているため、積み上げ拡散層に起因する容量、特にゲート電極２０６と積み上げ拡散層２１０との間の容量を低減することができる。
【００３５】
次に、本実施の形態２の半導体装置を形成する手順を、図２から図１０を用いて説明する。図２から図１０において、各分図（ａ）は平面レイアウトに相当し、各分図（ｂ）は対応する分図（ａ）の切断面線Ａ−Ａ’からみた断面、各分図（ｃ）は対応する分図（ａ）の切断面線Ｂ−Ｂ’からみた断面に相当する。
【００３６】
まず、図２に示すように、半導体基板２０１中に公知の方法で素子分離領域２０２を形成する。本実施例では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて、深さ４００〜７００ｎｍの溝を形成して、その溝に酸化膜を埋め込むことにより素子分離領域２０２を形成している。しかし、素子分離領域の形成の仕方は本方法に限るものではなく、浅いウェル２０４を素子毎に電気的に分離できるものであればよい。
【００３７】
次に、図３に示すように、深いウェル領域２０３と、浅いウェル領域２０４を形成する。本実施例では、深いウェル領域２０３を形成するために、Ｎチャネル素子を作製する際には、隣を２５０ＫｅＶ〜３５０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、ボロンを１７０ＫｅＶ〜２３０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。浅いウェル領域１０４を形成するために、Ｎチャネル素子を作製する際には、ボロンを２０ＫｅＶ〜９０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、隣を５０ＫｅＶ〜２２０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。
【００３８】
次に、図４に示すように、ゲート絶縁膜２０５、ゲート電極２０６及びゲート電極２０６の上部に絶縁膜２０７（本実施例では、シリコン酸化膜）を通常の方法で形成する。
【００３９】
次に、図示はしていないが、熱酸化により２〜１０ｎｍのシリコン酸化膜をゲート電極の側壁及びソース・ドレインとなる活性領域に形成する。次に、図５に示すように、ゲート電極２０６の側壁を覆うシリコン窒化膜からなるゲート電極側壁絶縁膜２０８を形成する。詳しくは、本実施例では、シリコン窒化膜を全面に形成し、ゲート電極をリサイズさせた（ゲート電極よりも、素子分離までの距離程度広げた）マスクを用いて、リソグラフィー工程によりゲート電極をリサイズさせたレジストの抜き領域を形成し、このレジストをマスクにして上記シリコン窒化膜のうちゲート電極２０６の上面と浅いウェル領域２０４の表面上の部分をエッチングして除去した（この後、上記レジストを除去した）。これにより、ゲート電極側壁絶縁膜２０８が形成されると共に、素子分離領域２０２上にシリコン窒化膜２０８が残される。本実施例のゲート電極側壁絶縁膜２０８は、シリコン窒化膜で形成しているが、シリコン窒化膜を形成する前に１０〜３０ｎｍのシリコン酸化膜を形成してもよい。この場合は、シリコン窒化膜の加工をシリコン酸化膜に対して高選択性を有する条件で行うと、シリコン窒化膜の加工がシリコン酸化膜上にて完了するため、加工時のダメージがシリコン基板に発生しない。
【００４０】
次に、図６に示すように、積み上げ拡散層２１０の材料として多結晶シリコン膜をＬＰＣＶＤ法により全面に形成した後、異方性のエッチバックを行って上記多結晶シリコン膜サイドウォール２０９を形成する。本サイドウォール２０９の幅はソース・ドレインの活性領域幅よりも大きくなるように多結晶シリコン膜の堆積膜厚とエッチバック条件を調整している。この多結晶シリコン膜サイドウォール２０９を形成するときは、シリコン基板表面との界面に自然酸化膜が成長しないように形成することが重要となる。半導体基板のソース・ドレイン活性領域表面と、堆積した多結晶シリコン膜２０９との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板中へ熱拡散させて接合を形成する際に、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース・ドレインの接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００４１】
本実施例では、予備排気室と露点が常に−１００℃以下に保たれた窒素パージ室と、堆積炉を備えたＬＰＣＶＤ装置により多結晶シリコン膜２０９を形成するので、自然酸化膜が成長しないように多結晶シリコン膜２０９を成長させることが可能となっている。
【００４２】
具体的には、多結晶シリコン膜を形成させる直前にフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−１００℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【００４３】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は５５０℃から６５０℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送する際に吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。これにより、多結晶シリコン膜サイドウォール２０９と第２導電型の浅いウェル２０４との界面に自然酸化膜が成長してしまう。しかし、本実施例のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく多結晶シリコン膜を形成することが可能となっている。したがって、不純物が半導体基板（浅いウェル領域２０４）へ円滑に拡散し均一な接合を制御性良く形成することができる。
【００４４】
次に、図７に示すように、まず、ゲート電極２０６上のシリコン酸化膜２０７を除去する。詳しくは、本実施例では、シリコン酸化膜２０７を除去するためにフッ酸溶液を用いた。ウエハ表面は、ゲート電極２０６上の本シリコン酸化膜以外は多結晶シリコン膜２０９もしくはシリコン窒化膜２０８という耐フッ酸性を有する膜で覆われているので、ゲート電極２０６上のシリコン酸化膜２０７のみを除去できる。次に、多結晶シリコン膜サイドウォール２０９によって直接ソースとドレインがショートするのを避けるために、周知のリソグラフィー技術及び加工技術を用いて、多結晶シリコン膜サイドウォール２０９のうちゲート電極両端に存する部分を除去すると共に、ゲート電極２０６と浅いウェル２０４とを接続するためのコンタクト領域２２０を設定するために、浅いウェル領域２０４上に存するゲート電極２０６の一部（端部）を除去する。多結晶シリコン膜サイドウォール２０９及びゲート電極２０６の一部及びを除去する条件は、ゲート電極側壁が半導体基板面に対して垂直ではない場合にも分離を確実にするため、若干サイドエッチングの入る条件にて行った。具体的にはヘリコン型ＲＩＥ（リアクティブ・イオン・エッチング）装置を用いて、臭化水素と酸素の混合ガスの０．４Ｐａの圧力のもとでエッチングを行った。
【００４５】
ソース・ドレイン領域を分離するためのエッチング工程時にゲート電極２０６の一部も同時にエッチングすることにより、ゲート電極２０６と浅いウェル領域２０４を接続するためのリソグラフィー工程を新たに行う必要が無く工程数を削減できる。次に、コンタクト領域２２０上に相当するゲート絶縁膜２０５を除去する。ここで、ゲート絶縁膜２０５の除去は、後工程のソース・ドレイン領域を形成するためのイオン注入工程と活性化アニール後に行っても良い。
【００４６】
次に、図８に示すように、ソース・ドレイン領域２２１，２２２を形成するために第１導電型不純物のイオン注入を行う。本実施例では、ソース・ドレイン領域２２１，２２２を形成するための多結晶シリコン膜サイドウォール２０９へのドーピングと同時にゲート電極２０６へのドーピングを行っている。また、コンタクト領域２２０にはソース・ドレイン領域に注入したイオン種とは逆導電型の不純物、すなわち、浅いウェル２０４とオーミック接続を取るために浅いウェル２０４と同じ導電型である第２導電型の不純物を注入して第２導電型の高濃度拡散層２１１を形成する。本実施例では、ＣＭＯＳを形成するため、Ｎチャネル型素子のソース、ドレイン、ゲート電極へのドナー不純物注入の際に、Ｐチャネル型素子のゲート電極とＮ型導電型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行い、Ｐチャネル型素子のソース、ドレイン、ゲート電極へのアクセプタ不純物注入の際に、Ｎチャネル型素子のゲート電極とＰ型導電型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行っている。このため、新たに工程を付加することなく、上記各コンタクト領域へのイオン注入を行うことが可能である。
【００４７】
多結晶シリコン膜２１０からなるゲート電極２０６の膜厚は２００から２５０ｎｍ、多結晶シリコン膜サイドウォール２０９のゲート電極近傍の高さは２００から３００ｎｍで形成した。このため、イオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを２０ＫｅＶから８０ＫｅＶ程度のエネルギーで２×１０15から１×１０16／ｃｍ2程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを１０ＫｅＶから３０ＫｅＶ程度のエネルギーで２×１０15から１×１０16／ｃｍ2程度の注入量で行った。ここで、図示はしていないが、不純物注入時の汚染物（コンタミネーション）除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。また、不純物注入のエネルギーは多結晶シリコン膜サイドウォール２０９中のみに不純物が注入されるように設定されている。次に、８５０℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９５０℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、多結晶シリコン膜サイドウォール２０９からシリコン基板（浅いウェル領域２０４）中まで固相拡散させて接合を形成する。このように、不純物イオンをチャネル領域よりも積み上げられた多結晶シリコン膜サイドウォール２０９中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させ接合を形成する、つまり不純物を直接シリコン基板中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生せず接合リーク電流を低減することができる。ここで、熱処理条件の目安であるが、ソース・ドレイン領域に形成した横方向の接合位置が、ゲート電極（チャネル領域）に対してオフセットしない程度まで拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜２０８の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。例えば、ゲート電極側壁絶縁膜２０８の幅が０．０５μｍである場合において、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、８５０℃、３０分程度から９００℃、１０分程度が最適であることを実験から見いだしている。
【００４８】
ここで、ソース・ドレイン拡散層２１１，２２２、ゲート電極２０６及び高濃度拡散層２１１を形成するための不純物注入及びアニール工程を詳細に説明する。図１１はその不純物注入及びアニールの工程におけるＢ−Ｂ’断面を示している。まず、図１１（ａ）に示したように、トランジスタのチャネルとなる領域２３０上のソース・ドレイン及びゲート電極のみに注入されるようにレジスト２３５によりマスクして上記した条件にて、第１導電型の不純物２４０をイオン注入する。このとき、ゲート電極及びソース・ドレインとなる多結晶シリコン膜２１０に注入した不純物が後工程の活性化アニール時に横方向に拡散することを考慮して、予めゲート電極長手方向に対してトランジスタのチャネル中心部の方向に０．１μｍから０．３μｍ程度内側にイオン注入は行われることが望ましい。次に、図１１（ｂ）に示したように、第２導電型の不純物２５０をゲート電極にドープされないようにレジスト２３６によりマスクしてゲート電極と浅いウェル２０４を接続するコンタクト領域２２０に注入する。このとき、プロセス揺らぎを考慮してレジスト２３６はコンタクト領域２２０へデザインマージンのＦ／３の分ほどオーバーラップさせることが重要である。また、前述したように、ＮＭＯＳにおけるゲート電極からソース電極への接合リーク電流を防止するためには、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成する必要があるが、上述したように第２導電型の不純物注入２５０される位置はデザインマージン（ＤＭ）ほど離れた位置に注入されるため、プロセス揺らぎにより最高で２×Ｆ／３ほど離れた位置に注入されることがある。この場合、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成するためには、注入条件及び後の熱処理（アニール）条件は、２０Ｆ／２１以上の深さの拡散層２１１が得られる条件を選択すべきである。
【００４９】
この根拠を次に説明する。半導体基板内に注入された不純物は、活性化アニール時に半導体基板表面に対して垂直方向（拡散層の深さに対応）に拡散する距離に対して横方向の不純物拡散距離は約７割に相当するため、上記レジスト２３６によって定められる注入領域の位置がゲート電極２０６から遠ざかる側へばらついたとき、拡散層２１１の必要な深さは、２×Ｆ／３／０．７＝２０Ｆ／２１と算出される。したがって、第２導電型の拡散層２１１は２０Ｆ／２１以上の深さが必要となる。次に、図１１（ｃ）に示したように、上記したアニール条件により活性化アニール処理を施すと、注入した不純物が拡散すると共に活性化するため第１導電型拡散層２０６ａと第２導電型の拡散層２１１が形成される。ここで、不純物注入２５０の条件及び活性化アニール条件は、ゲート電極２０６と深いウェル２０３の間のリーク電流を防止するために、第２導電型の拡散層２１１の深さは浅いウェル２０４の深さより小さく形成されるように設定されている。
【００５０】
また、ゲート電極２０６に第２導電型の不純物がドープされていないため、アニール時に、第２導電型の不純物がゲート電極２０６のうちのチャネル領域上の部分２０６ａへ拡散して第１導電型の不純物と相殺することがない。したがって、トランジスタの駆動力を低下させることがない。しかも、チャネル端２３１とコンタクト領域２２０との距離を小さく設定できるので素子の微細化が可能になる。
【００５１】
また、ゲート電極２０６の両端にドナー、アクセプタのいずれの不純物も注入されていない部分２０６ｂ，２０６ｃが残され、多結晶シリコン膜サイドウォール２０９の両端（図示せず）にもドナー、アクセプタのいずれの不純物も注入されていない部分（便宜上、２０９ｂ，２０９ｃとする。）が残されるように注入は行われた。これにより、ゲート電極２０６の両端２０６ｂ，２０６ｃと、ゲート電極側壁絶縁膜２０８を介してそれらに対向する多結晶シリコン膜サイドウォール２０９の両端２０９ｂ，２０９ｃとの間には容量が発生しないので、トランジスタの容量を小さくすることができる。また、後工程でゲート電極端部２０６ｂの側壁（コンタクト領域２２０に面する側壁）に形成される高融点金属シリサイド膜は、不純物の影響を排除され、断線されることなく制御良く形成できるため、ゲート電極２０６と浅いウェル領域２０４との間の接続抵抗を低減することができる。
【００５２】
また、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成しているので、ゲート電極２０６とソース電極との間のリーク電流を防止することができる。
【００５３】
さらに、コンタクト領域２２０のレイアウトが従来例のコンタクト領域３２０と比較して単純になっている。すなわち、従来例のコンタクト領域３２０が４辺で接続されているのに対して、本実施例ではコンタクト領域２２０は１辺で接続されている。したがって、Ｐ型（Ｎ型）不純物を注入するマスクがＮ型（Ｐ型）不純物を注入するマスクをリサイズすれば容易に作成できるため、マスク作成コストを削減できる。
【００５４】
次に、図９に示すように、周知のサリサイド工程によりソース・ドレイン２２１，２２２及びゲート電極２０６上に高融点金属シリサイド膜２１２を選択的に形成する。本実施例では、高融点金属膜としてチタン金属を用いたが、これに限るものではなく、他の高融点金属膜として、コバルト、ニッケル、白金等でも良い。本実施例では、ソース・ドレイン２２１，２２２及びゲート電極２０６上の全域にサリサイド膜を形成できるため、サリサイドプロセスのメリットを最大限に発揮できる。
【００５５】
次に、図１０に示すように、周知の方法で層間絶縁膜２１３を形成した後、コンタクト孔２１４を層間絶縁膜２１３の所定の位置に開口する。コンタクト工程以降は周知の方法を用いて配線工程を実施すればよい。本発明では、コンタクト孔２１４は、その一部がソース・ドレイン領域にかかっていればよく、このような構造にすることで通常のトランジスタと比較して飛躍的に素子の占有面積を縮小することが可能とした。本実施例では、半導体基板よりも上方に積み上がったソース・ドレイン領域、すなわち多結晶シリコン膜サイドウォール２０９の表面積は、ゲート電極側壁絶縁膜２０８の端から素子分離領域２０２までの半導体基板の活性層の表面積より大きいため、コンタクト孔２１４の一部がソース・ドレイン領域にかかっているだけでも接触面積を十分に大きくすることが可能となり、素子の占有面積を縮小しながらでもコンタクト抵抗を小さくすることができる。
【００５６】
（実施の形態３）
本実施の形態３では、実施の形態２の半導体装置のソース・ドレイン領域を半導体膜により積み上げた構造のトランジスタを、直列トランジスタに適応させた場合に、積み上げ拡散層に起因する容量、特にゲート電極と積み上げ拡散層との間の容量を低減することができる効果を提供するものである。
【００５７】
図１２に本実施の形態３の半導体装置の構成を説明する。図１２（ａ）は、ソース・ドレイン及びゲート電極の拡散層を形成した後の平面レイアウトを示し、図１２（ｂ）は、高融点金属シリサイド膜を形成した後の平面レイアウトを示し、図１２（ｃ）は、図１２（ｂ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００５８】
実施の形態２と同様に、第１導電型の半導体基板２０１’内には、第２導電型のウェル領域２０３’及び素子分離領域２０２が形成されている。また、ソース・ドレイン領域は、ウェル領域２０３’表面、すなわち半導体基板表面より上方にゲート電極とゲート電極側壁絶縁膜２０８を介して第１導電型の半導体膜２１０により積み上げられている。
【００５９】
矩形にパターン加工された各活性層２６０，２６０は、それぞれソース・ドレイン領域及びゲート電極を含み、それぞれトランジスタとして動作する。本活性層２６０を二つ直列接続することにより直列トランジスタは構成されている。ここで、トランジスタの数は二つに限定されるものではない。
【００６０】
本実施の形態の半導体装置は、トランジスタとして機能する領域である活性層２６０のみのソース・ドレイン領域及びゲート電極に対して第２導電型の不純物がドープされ活性化されている。最小加工寸法をＦとすると、素子分離領域側へ位置決め合わせの寸法の１／３Ｆだけオーバーラップさせて第１導電型の拡散層２１０が形成されている。素子分離などの余分な領域２７０上のソース・ドレイン領域及びゲート電極に不純物はドープされていないため、ゲート電極には不純物がドープされていない領域２０６’が、積み上げ半導体層には不純物がドープされていない領域２０９’がそれぞれ形成されている。また、ソース・ドレイン領域及びゲート電極の上部には高融点金属シリサイド膜２１２が形成されている。
【００６１】
したがって、ゲート電極の一部を構成する不純物がドープされていない領域２０６’と積み上げ半導体層の一部を構成する不純物がドープされていない領域２０９’との間には容量が発生しないため、領域２７０における積み上げ半導体層とゲート電極との間の容量を低減することができる。また、不純物がドープされていない半導体膜上には、不純物がドープされた半導体層上と比べて、不純物の影響を排除できるため、高融点金属シリサイド膜２１２を厚く形成することができる。このため、ゲート電極及びソース・ドレイン電極を低抵抗化できる。
【００６２】
ところで、トランジスタ間に不純物がドープしていない領域２７０が存在することで、ソース電極、ドレイン電極及びゲート電極におけるトランジスタ間の配線抵抗の増大が懸念される。このとき、電流は図１２（ｃ）中に矢印２８０で示した経路で流れる。しかし、高融点金属シリサイド膜２１２は拡散層２１０と比較して１０分の１以下と抵抗が低いし、また、上記した高融点金属シリサイド膜２１２の厚膜化の効果もある。したがって、ほとんど抵抗は増加しない。
【００６３】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、トランジスタの性能を劣化させることなく占有面積の縮小を可能とすると共に、ゲート電極からソース電極への接合リーク電流の増大を防止できる。
【図面の簡単な説明】
【図１】 図１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を説明する図である。
【図２】 図２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図３】 図３（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図４】 図４（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図５】 図５（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図６】 図６（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図７】 図７（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図８】 図８（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図９】 図９（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図１０】 図１０（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置及びその作成する手順を説明する図である。
【図１１】 図１１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置のソース・ドレイン領域を形成する手順を詳細に説明する図である。
【図１２】 図１２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を説明する図である。
【図１３】 図１３（ａ）、（ｂ）及び（ｃ）は従来技術の半導体装置を説明する図である。
【図１４】 図１４（ａ）及び（ｂ）は従来技術の課題を説明するために行った実験のパラメータを説明する図である。
【図１５】 従来技術の課題を説明するために行った実験の結果を説明する図である。
【図１６】 従来技術の課題を説明する図である。
【符号の説明】
１０１、２０１ シリコン半導体基板
１０２、１０８、２０２、２０７ シリコン酸化膜
１０３、２０３ 第２導電型の深いウェル
１０４、２０４ 第１導電型の浅いウェル
１０５、２０５ ゲート絶縁膜
１０６、２０６ ゲート電極
２０９ 多結晶シリコン膜サイドウォール
１１０、２１０ 第１導電型にドープされた高濃度拡散層
１１１、２１１ 第２導電型にドープされた高濃度拡散層
１１２、２１２ 高融点金属シリサイド膜
１１３、２１３ 層間絶縁膜
１１４、２１４ コンタクト領域
１２０、２２０ ゲート電極と第２導電型の浅いウェルを接続するためのコンタクト領域
１３０，２３０ チャネル領域
２０８ シリコン窒化膜
２３５，２３６ レジスト
２４０ 第１導電型の高濃度不純物注入
２５０ 第２導電型の高濃度不純物注入
２６０ トランジスタの活性領域
２７０ 不純物がドープされていない領域
【発明の属する技術分野】
本発明は、半導体装置に関する。より具体的には、ゲート電極とウェル領域が接続されたことを特徴とする動的閾値トランジスタに関する。
【０００２】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすために集積回路（ＣＭＯＳ ＬＳＩ）の低消費電力化が熱望されている。ＣＭＯＳ ＬＳＩの消費電力は電源電圧の２乗に比例するため、低消費電力化には電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【０００３】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【０００４】
このような問題を解決するために、特開平１０−１６３３４２号公報では、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）技術として、バルク基板を用いた動的閾値動作トランジスタ（以下、ＤＴＭＯＳ）が提案されている。
【０００５】
図１３（ａ）は、そのようなＤＴＭＯＳの平面レイアウトを示し、図１３（ｂ）は、図１３（ａ）におけるＡ−Ａ’方向の断面を、図１３（ｃ）は、図１３（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。このＤＴＭＯＳは半導体基板３０１上に第１導電型の深いウェル３０３と第２導電型の浅いウェル３０４を備え、素子分離３０２により第２導電型の浅いウェル３０４は電気的に分離されている。ゲート電極３０６は主としてチャネル領域３３０上に設けられた第１導電型の不純物がドープされた多結晶シリコン３０６ａからなっている（なお、ゲート電極３０６の端部３０６ｒには第２導電型の不純物がドープされている。これについては後述する。）。ゲート電極３０６は高融点金属シリサイド膜３０９を介して第２導電型の浅いウェル３０４と接続されている。ゲート電極３０６と第２導電型の浅いウェル３０４とを接続するために、第２導電型の浅いウェル３０４の表面に、ゲート電極とゲート絶縁膜の一部を除去してコンタクト領域３２０が設けられている。このコンタクト領域３２０を通して不純物をイオン注入し、その注入した不純物を活性化するための熱処理を行って、高融点金属シリサイド膜３０９とウェル３０４とをオーミック接続するための第２導電型の高濃度拡散層領域３０７が第２導電型の浅いウェル３０４中に形成されている。なお、３２１，３２２がソース・ドレイン領域であり、これらの領域上にも高融点金属シリサイド膜３０９が設けられている。
【０００６】
上記ＤＴＭＯＳは、ゲート電極３０６とウェル領域３０４とが電気的に接続されている。そのため、ゲート電極３０６にハイレベルの電位が与えられた時のみウェル領域３０４のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下し、駆動電流は通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来技術によれば、高融点金属シリサイド膜３０９と第２導電型の浅いウェル３０４をコンタクト領域３２０においてオーミック接続するために、第２導電型の高濃度拡散層領域３０７を形成しているが、第２導電型の高濃度拡散層領域３０７を形成するための不純物イオン注入の際、ゲート電極端部３０６ｒにも同時に注入される。従来技術の公報（特に図面）では、第２導電型の不純物がゲート電極にドープされているようには記載されていないが、コンタクト領域３２０に対して余裕を持って第２導電型の不純物を注入する必要があるため、実際にはゲート電極３０６のうちコンタクト領域３２０に隣接する端部３０６ｒに必ず第２導電型の不純物がドープされる。このため、ゲート電極端部３０６ｒに注入された第２導電型の不純物が後の熱処理時にチャネル領域上の部分３０６ａへ拡散して、本来ドープされている第１導電型の不純物を相殺し実効チャネル幅（ゲート電極長手方向）が小さくなり、ＤＴＭＯＳの駆動力を低下させるという問題がある。この現象は不純物の相互拡散と呼ばれ、その現象を詳細に実験したので図１４及び図１５に結果を示す。図１４は実験のパラメータを説明するもので、図１５は実験結果である。図１４（ａ）は第２導電型の高濃度拡散層領域３０７を形成するためのイオン注入３８０の工程での平面レイアウトを、図１４（ｂ）は図１４（ａ）におけるゲート電極長手方向のＢ−Ｂ’断面をそれぞれ示している。図１４（ａ）中に示すように、チャネル端３３１とイオン注入３８０される領域（レジスト３７５で覆われていない領域）の端３３３との距離をＳｇｐｓｄと定義している。そして、レジスト３７５で覆う範囲を様々に変化させてイオン注入３８０を行って、トランジスタ駆動力のＳｇｐｓｄ依存性を評価した。図１５の縦軸のトランジスタ駆動力は、相互拡散が十分に抑制されているＳｇｐｓｄの時の値を１として規格化している。チャネル端３３１とコンタクト領域３２０との距離は図１４（ａ）に示すとおり０．３μｍと固定した。その結果を図１５に示す。この結果より、ＮＭＯＳ、ＰＭＯＳ共にＳｇｐｓｄを小さくすると、すなわち第２導電型のイオン注入３８０される領域をチャネルに近づけると、相互拡散の影響によりトランジスタの駆動力が減少している。例えば、Ｓｇｐｓｄ＝０．１μｍのとき、ＮＭＯＳでは約１０％、ＰＭＯＳでは約２５％の駆動力の低下が観測された。この駆動力の低下を防止するためには、Ｓｇｐｓｄ を、ＮＭＯＳでは０．５μｍ以上、ＰＭＯＳでは０．７μｍ以上に設定する必要がある。このことより、ＤＴＭＯＳの駆動力を低下させることなくゲート電極長手方向の微細化を達成することは従来例では困難であることがわかる。ＮＭＯＳとＰＭＯＳでＳｇｐｓｄに差があるのはＰ型不純物とＮ型不純物の拡散速度の差によるものと考えられる。
【０００８】
また、図示はしていないが、本発明者は、ＮＭＯＳにおいて、Ｓｇｐｓｄを大きくすると、すなわち第２導電型のイオン注入３８０される領域をチャネルより遠ざけていくと、ゲート電極３０６からソース電極へのリーク電流が増大するという現象を発見した。この現象はＳｇｐｓｄ＝０．５μｍ以上のサンプルで起こり、正常なサンプルのリーク電流より３桁も大きかった。また、この現象はＰＭＯＳでは観測されなかった。この現象を解明するために、筆者らはＳｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ （ＳＣＭ）という解析手法を用いてＮＭＯＳのゲート長手方向断面の不純物２次元プロファイルを測定した。その結果の模式図を図１６に示す。ＮＭＯＳなので、第１導電型はＮ型、第２導電型はＰ型になる。ＳＣＭ解析から、まず、コンタクト領域３２０の一部に高濃度拡散層領域３０７で覆われていない領域、つまり高融点金属シリサイド膜３０９が浅いＰウェル３０４と直接接触する領域が存在していた。Ｓｇｐｓｄは十分大きいので、高濃度Ｐ型拡散層３０７が熱拡散により注入された位置から横方向に拡散する距離を見込んでもコンタクト領域３２０の全域を高濃度Ｐ型拡散層３０７では覆うことができない。また、その高融点金属シリサイド膜３０９が浅いＰウェル３０４と直接接触する領域に浅いＰウェル３０４よりも濃度が薄くなっている極低濃度Ｐ型領域３５０が観測された。Ｐ型拡散層を形成する不純物としては通常ボロンが使用されるが、高融点金属シリサイド膜３０９にボロンが吸われたためこのような低濃度領域が形成されたと考えられる。このような極低濃度P型領域３５０が形成されると、極低濃度Ｐ型領域３５０とチャネルＮ型反転層間のビルトインポテンシャル、すなわちポテンシャル障壁が小さくなり、０．３Ｖ〜０．４Ｖという僅かな電圧で大きな順方向接合リーク電流が発生してしまう。このことより、ゲート電極３０６に正電位が印加されると、高融点金属シリサイド領域３０９→極低濃度Ｐ型領域３５０→チャネルＮ型反転層３６０→ソース電極という経路でリーク電流が流れていることがわかった。したがって、従来例のＮＭＯＳを作製するときレジスト３７５で覆う範囲を変えるだけでは、駆動力を低下させることなく接合リーク電流を抑制するのは困難で、満足する条件があってもプロセスマージンが非常に小さい。また、相互拡散を防止するためにはコンタクト領域への注入位置をチャネル領域から遠ざける必要があるので微細化に向かない。
【０００９】
そこで、本発明の課題は、トランジスタの駆動力を低下させることなく素子の微細化を実現すると共に、ゲート電極から浅いウェルを介してソース電極への順方向接合リーク電流を防止できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は次のように構成されている。すなわち、この発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在するゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように形成された高融点金属シリサイド膜を備え、
上記高融点金属シリサイド膜のうち、上記ゲート電極の上記第２部分に接する箇所の膜厚に比べて、上記ゲート電極の上記第１部分に接する箇所の膜厚が厚くなっており、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする。
【００１１】
上記構成の半導体装置によれば、上記コンタクト領域の全域に高濃度拡散層が形成されているため、ゲート電極からソース電極への順方向接合リーク電流を抑制することができる。また、上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされているので、上記ゲート電極形成の後の熱処理時に第２導電型の不純物がチャネル領域上のゲート電極へ拡散して第１導電型の不純物と相殺してトランジスタの駆動力を低下させることがない。しかも、チャネル端と上記コンタクト領域（の高濃度拡散層）との距離を小さく設定できるので素子の微細化が可能になる。
【００１２】
また、ゲート電極長手方向の両端に発生するゲート電極と第２導電型の浅いウェルとの容量、及び、ゲート電極とソース・ドレイン領域間の容量を低減することができる。
【００１３】
別の局面では、この発明の半導体装置は、
シリコンからなる半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在する多結晶シリコンからなるゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように、高融点金属のシリサイド化工程によって形成された高融点金属シリサイド膜を備え、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする。
【００１４】
上記構成の半導体装置でも、上記コンタクト領域の全域に高濃度拡散層が形成されているため、ゲート電極からソース電極への順方向接合リーク電流を抑制することができる。また、上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされているので、上記ゲート電極形成の後の熱処理時に第２導電型の不純物がチャネル領域上のゲート電極へ拡散して第１導電型の不純物と相殺してトランジスタの駆動力を低下させることがない。しかも、チャネル端と上記コンタクト領域（の高濃度拡散層）との距離を小さく設定できるので素子の微細化が可能になる。
【００１５】
また、ゲート電極長手方向の両端に発生するゲート電極と第２導電型の浅いウェルとの容量、及び、ゲート電極とソース・ドレイン領域間の容量を低減することができる。
【００１６】
また、１実施の形態では、この発明の半導体装置は、
上記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
上記ゲート電極側壁絶縁膜に隣接し、上記素子分離領域の一部を覆うように形成されたソース領域及び／またはドレイン領域となる第１導電型の半導体層を備える。そして、
上記第１導電型の半導体層は、上記第２導電型の浅いウェル領域より上方に形成され、上記第１導電型の半導体層の厚さは上記素子分離領域から上記ゲート電極に向かって漸次大きくなることを特徴としている。
【００１７】
上記構成の半導体装置によれば、ソース・ドレイン領域が上記第１導電型の半導体層により積み上げられる構造になっているため、ソース・ドレイン領域の寄生抵抗が減少してトランジスタの駆動力が増大する作用がある。さらに、本構造を作製する場合は、ソース・ドレイン領域形成のためのドナーもしくはアクセプタとなる不純物イオンをチャネル領域よりも積み上げられた半導体膜中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させることにより接合が形成され得る。このため、短チャネル効果を抑制する構造が容易に形成できるという作用がある。これと共に、不純物を直接シリコン基板中へ注入しないので結晶欠陥に起因する接合リーク電流が発生しないという作用もある。またさらに、ソース・ドレイン領域の占有面積に対して表面積を大きくすることが可能なため、ソース・ドレイン領域上へ上部配線とのコンタクトを設ける際に接触面積を大きくしてコンタクト抵抗を低減する作用がある。
【００１８】
また、１実施の形態の半導体装置では、上記コンタクト領域に形成された上記高濃度拡散層の深さ（Ｄｓｄ）は、最小加工寸法をＦ、上記第２導電型の浅いウェルの深さをＤｓｗとすると、２０Ｆ／２１≦Ｄｓｄ＜Ｄｓｗを満足するように形成されていることを特徴としている。
【００１９】
半導体基板表面に対して垂直方向（拡散層の深さに対応）に拡散する距離に対して横方向の不純物拡散距離の比は０．７であるため、上記注入領域の位置が上記ゲート電極から遠ざかる側へばらついたとき、高濃度拡散層の必要な深さは、２×Ｆ／３／０．７＝２０Ｆ／２１と算出される。ここで、上記実施の形態によれば、上記高濃度拡散層の深さ（Ｄｓｄ）は２０Ｆ／２１以上に形成されているため、上記コンタクト領域の全域に制御良く上記高濃度拡散層を形成できる。また、上記高濃度拡散層の深さ（Ｄｓｄ）は上記第２導電型の浅いウェル領域の深さ（Ｄｓｗ）より小さいため、ゲート電極と第１導電型の深いウェルとの間のリーク電流を防止できる。
【００２０】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２１】
本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置は、ＤＴＭＯＳの駆動力を低下させることなく微細化を可能とする、また、ゲート電極から浅いウェルを介してソース電極へ流れる順方向接合リーク電流の増大を防止するための構造及び方法を提供するものである。
【００２３】
まず、図１により本実施の形態１の半導体装置の構成を説明する。図１（ａ）は、その平面レイアウトを示し、図１（ｂ）は、図１（ａ）におけるＡ−Ａ’方向の断面を、図１（ｃ）は、図１（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００２４】
第２導電型の半導体基板１０１内には、第１導電型の深いウェル領域１０３が形成されている。第１導電型の深いウェル領域１０３上には、第２導電型の浅いウェル領域１０４が形成されている。浅いウェル領域１０４は、素子分離領域１０２により区分されて、素子毎に電気的に分離されている。
【００２５】
浅いウェル領域１０４の表面上には、ゲート絶縁膜１０５を介して半導体膜１１０からなるゲート電極１０６が形成されている。ゲート電極１０６は、一方向（Ｂ−Ｂ’方向）に細長く延びており、素子分離領域１０２上まで達している。ゲート電極１０６のうちチャネル領域１３０上の部分１０６ａは第１導電型にドープされている。ゲート電極１０６の一端（図１において右端）では、半導体膜１１０とゲート絶縁膜１０５が除去されて、コンタクト領域１２０が設定されている。高融点金属シリサイド膜１１２と浅いウェル１０４とが制御性良く接続されるように、コンタクト領域１２０の全域に、第２導電型の不純物を浅いウェル領域１０４の濃度より高濃度にドープした高濃度拡散層１１１が形成されている。そのコンタクト領域１２０の高濃度拡散層１１１を介して高融点金属シリサイド膜１１２によりゲート電極１０６と浅いウェル１０４とが接続されている。このため、第２導電型がP型の場合、すなわちＮＭＯＳにおいて、ゲート電極から浅いウェルを介してのソース電極へのリーク電流の増大が防止できる。このとき、高融点金属シリサイド膜１１２と浅いウェル領域１０４とを制御性良くオーミック接続するためには、上記拡散層１１１の濃度は、１×１０20〜１×１０21／ｃｍ3程度で形成されていることが好ましい。なお、１２１，１２２がソース・ドレイン領域であり、これらの領域上にも高融点金属シリサイド膜１１２が設けられている。
【００２６】
また、第２導電型の不純物がゲート電極１０６にドープされていない。そのため、ゲート電極１０６のうちチャネル領域１３０上の部分１０６ａにドープされた第１導電型の不純物が第２導電型の不純物によって相殺されることがない。したがって、トランジスタの駆動力を下げることなくチャネル領域１３０とコンタクト領域１２０との距離を近づけることができるので、ゲート電極長手方向に素子を微細化することができる。
【００２７】
また、ゲート電極１０６の長手方向の両端に不純物がドープされていない部分１０６ｂ，１０６ｃが形成されている。このため、ゲート電極１０６と浅いウェル１０４との間の容量及びゲート電極１０６とソース・ドレイン領域との間の容量を削減することができる。また、コンタクト領域１２０側のゲート電極側面に形成される高融点金属シリサイド膜１１２は、従来例のように不純物が高濃度にドープされたシリコン上に形成した場合よりも厚く形成されている。このため、ゲート電極１０６と浅いウェル１０４との間のコンタクト抵抗を低減することができる。これは従来の場合は、拡散層に存在する不純物が高融点金属とシリコンとの反応を阻害するが、本発明の実施形態では、ゲート電極端部１０６ｂの側壁に不純物が存在しないため従来例より厚くて低抵抗な高融点金属シリサイド膜が形成できるからである。
【００２８】
また、最小加工寸法をＦ、浅いウェルの深さをＤｓｗとすると、高濃度拡散層１１１は、その深さ（Ｄｓｄ）が、２０Ｆ／２１≦Ｄｓｄ＜Ｄｓｗを満足するように形成されている。このため、ゲート電極１０６に第２導電型の不純物がドープされることなく、コンタクト領域の全域に制御良く高濃度拡散層１１１を形成できる。これと共に、ＤｓｄはＤｓｗより小さいので、ゲート電極１０６と第１導電型の深いウェル１０３との間のリーク電流の増大を防止できる。なお、Ｄｓｄが２０Ｆ／２１より大きくなくてはならないという根拠は、実施の形態２において詳細に説明する。
【００２９】
（実施の形態２）
本実施の形態２の半導体装置は、本実施の形態１の半導体装置における作用に加えて、ゲート電極長手方向とは垂直な方向の素子の占有面積を小さくして微細化を可能とする、また、素子の駆動力を増大させるための構造及び方法を提供するものである。
【００３０】
まず、図１０により本実施の形態２の半導体装置の構成を説明する。図１０（ａ）は、その平面レイアウトを示し、図１０（ｂ）は、図１０（ａ）におけるＡ−Ａ’方向の断面を、図１０（ｃ）は、図１０（ａ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００３１】
第２導電型の半導体基板２０１内には、第１導電型の深いウェル領域２０３が形成されている。第１導電型の深いウェル領域２０３上には、第２導電型の浅いウェル領域２０４が形成されている。浅いウェル領域２０４は、素子分離領域２０２により区分されて、素子毎に電気的に分離されている。
【００３２】
浅いウェル領域２０４の表面上には、ゲート絶縁膜２０５を介して半導体膜２１０からなるゲート電極２０６が形成されている。ゲート電極２０６は、一方向（Ｂ−Ｂ’方向）に細長く延びており、素子分離領域２０２上まで達している。ゲート電極２０６のうちチャネル領域２３０上の部分２０６ａは第１導電型にドープされている。ゲート電極２０６の一端（図１０において右端）では、半導体膜２１０とゲート絶縁膜２０５は除去されて、コンタクト領域２２０が設定されている。高融点金属シリサイド膜２１２と浅いウェル２０４とが制御性良く接続されるように、コンタクト領域２２０の全域に、第２導電型の不純物を浅いウェル領域２０４の濃度より高濃度にドープした高濃度拡散層２１１が形成されている。そのコンタクト領域２２０の高濃度拡散層２１１を介して高融点金属シリサイド膜２１２によりゲート電極２０６と浅いウェル２０４とが接続されている。このとき、高融点金属シリサイド膜２１２と浅いウェル領域２０４とを制御性良くオーミック接続するためには、上記拡散層２１１の濃度は、１×１０20〜１×１０21／ｃｍ3程度で形成されていることが好ましい。
【００３３】
したがって、実施の形態１と同様な作用を得ることができると共に、それに加えて以下のような作用を得ることができる。
【００３４】
本実施の形態の半導体装置は、ソース・ドレイン領域２２１，２２２が、浅いウェル２０４とゲート絶縁膜２０５との界面、すなわち半導体基板２０１の表面より上方に第１導電型の半導体膜２１０により積み上げられている。本半導体膜２１０は、図１０（ｂ）によって良く分かるようにゲート電極２０６の側方へゲート電極から遠のくにしたがって膜厚が薄くなる構造になっている。このため、ゲート側壁絶縁膜端のエッジ抵抗を小さくすることできるので素子の寄生抵抗を低減することができる。これと共に、従来の平面上にコンタクトを形成する場合よりコンタクト２１４の接地面積が大きくコンタクト抵抗を低減することができるので、実施の形態１の半導体装置に比べて素子の駆動力を向上することができる。また、半導体膜２１０によってシリサイド膜２１２とその下方の接合との距離を大きくすることができるので接合リーク電流を小さくすることができる。さらに、ゲート電極２０６と素子分離領域２０２との横方向の距離、すなわちソース・ドレインの活性領域２２１ｂ，２２２ｂの幅は、積み上げられた半導体膜２０９の幅より小さい。このため、素子面積を小さくできるので微細化が可能であると共に、接合容量及び浅いウェル領域２０４からソース領域への順方向リーク電流を小さくすることができる。さらに、素子分離領域２０２が耐フッ酸性絶縁膜２０８により覆われているため、フッ酸処理工程から素子分離酸化膜がエッチングされるのを抑制できる。さらに、第１導電型の不純物が余分な箇所にドープされていないため、つまりゲート電極２０６の端部に不純物がドープされていない領域２０６ｂ，２０６ｃが形成されているため、積み上げ拡散層に起因する容量、特にゲート電極２０６と積み上げ拡散層２１０との間の容量を低減することができる。
【００３５】
次に、本実施の形態２の半導体装置を形成する手順を、図２から図１０を用いて説明する。図２から図１０において、各分図（ａ）は平面レイアウトに相当し、各分図（ｂ）は対応する分図（ａ）の切断面線Ａ−Ａ’からみた断面、各分図（ｃ）は対応する分図（ａ）の切断面線Ｂ−Ｂ’からみた断面に相当する。
【００３６】
まず、図２に示すように、半導体基板２０１中に公知の方法で素子分離領域２０２を形成する。本実施例では、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて、深さ４００〜７００ｎｍの溝を形成して、その溝に酸化膜を埋め込むことにより素子分離領域２０２を形成している。しかし、素子分離領域の形成の仕方は本方法に限るものではなく、浅いウェル２０４を素子毎に電気的に分離できるものであればよい。
【００３７】
次に、図３に示すように、深いウェル領域２０３と、浅いウェル領域２０４を形成する。本実施例では、深いウェル領域２０３を形成するために、Ｎチャネル素子を作製する際には、隣を２５０ＫｅＶ〜３５０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、ボロンを１７０ＫｅＶ〜２３０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。浅いウェル領域１０４を形成するために、Ｎチャネル素子を作製する際には、ボロンを２０ＫｅＶ〜９０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、隣を５０ＫｅＶ〜２２０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。
【００３８】
次に、図４に示すように、ゲート絶縁膜２０５、ゲート電極２０６及びゲート電極２０６の上部に絶縁膜２０７（本実施例では、シリコン酸化膜）を通常の方法で形成する。
【００３９】
次に、図示はしていないが、熱酸化により２〜１０ｎｍのシリコン酸化膜をゲート電極の側壁及びソース・ドレインとなる活性領域に形成する。次に、図５に示すように、ゲート電極２０６の側壁を覆うシリコン窒化膜からなるゲート電極側壁絶縁膜２０８を形成する。詳しくは、本実施例では、シリコン窒化膜を全面に形成し、ゲート電極をリサイズさせた（ゲート電極よりも、素子分離までの距離程度広げた）マスクを用いて、リソグラフィー工程によりゲート電極をリサイズさせたレジストの抜き領域を形成し、このレジストをマスクにして上記シリコン窒化膜のうちゲート電極２０６の上面と浅いウェル領域２０４の表面上の部分をエッチングして除去した（この後、上記レジストを除去した）。これにより、ゲート電極側壁絶縁膜２０８が形成されると共に、素子分離領域２０２上にシリコン窒化膜２０８が残される。本実施例のゲート電極側壁絶縁膜２０８は、シリコン窒化膜で形成しているが、シリコン窒化膜を形成する前に１０〜３０ｎｍのシリコン酸化膜を形成してもよい。この場合は、シリコン窒化膜の加工をシリコン酸化膜に対して高選択性を有する条件で行うと、シリコン窒化膜の加工がシリコン酸化膜上にて完了するため、加工時のダメージがシリコン基板に発生しない。
【００４０】
次に、図６に示すように、積み上げ拡散層２１０の材料として多結晶シリコン膜をＬＰＣＶＤ法により全面に形成した後、異方性のエッチバックを行って上記多結晶シリコン膜サイドウォール２０９を形成する。本サイドウォール２０９の幅はソース・ドレインの活性領域幅よりも大きくなるように多結晶シリコン膜の堆積膜厚とエッチバック条件を調整している。この多結晶シリコン膜サイドウォール２０９を形成するときは、シリコン基板表面との界面に自然酸化膜が成長しないように形成することが重要となる。半導体基板のソース・ドレイン活性領域表面と、堆積した多結晶シリコン膜２０９との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板中へ熱拡散させて接合を形成する際に、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース・ドレインの接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００４１】
本実施例では、予備排気室と露点が常に−１００℃以下に保たれた窒素パージ室と、堆積炉を備えたＬＰＣＶＤ装置により多結晶シリコン膜２０９を形成するので、自然酸化膜が成長しないように多結晶シリコン膜２０９を成長させることが可能となっている。
【００４２】
具体的には、多結晶シリコン膜を形成させる直前にフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−１００℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【００４３】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は５５０℃から６５０℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送する際に吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。これにより、多結晶シリコン膜サイドウォール２０９と第２導電型の浅いウェル２０４との界面に自然酸化膜が成長してしまう。しかし、本実施例のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく多結晶シリコン膜を形成することが可能となっている。したがって、不純物が半導体基板（浅いウェル領域２０４）へ円滑に拡散し均一な接合を制御性良く形成することができる。
【００４４】
次に、図７に示すように、まず、ゲート電極２０６上のシリコン酸化膜２０７を除去する。詳しくは、本実施例では、シリコン酸化膜２０７を除去するためにフッ酸溶液を用いた。ウエハ表面は、ゲート電極２０６上の本シリコン酸化膜以外は多結晶シリコン膜２０９もしくはシリコン窒化膜２０８という耐フッ酸性を有する膜で覆われているので、ゲート電極２０６上のシリコン酸化膜２０７のみを除去できる。次に、多結晶シリコン膜サイドウォール２０９によって直接ソースとドレインがショートするのを避けるために、周知のリソグラフィー技術及び加工技術を用いて、多結晶シリコン膜サイドウォール２０９のうちゲート電極両端に存する部分を除去すると共に、ゲート電極２０６と浅いウェル２０４とを接続するためのコンタクト領域２２０を設定するために、浅いウェル領域２０４上に存するゲート電極２０６の一部（端部）を除去する。多結晶シリコン膜サイドウォール２０９及びゲート電極２０６の一部及びを除去する条件は、ゲート電極側壁が半導体基板面に対して垂直ではない場合にも分離を確実にするため、若干サイドエッチングの入る条件にて行った。具体的にはヘリコン型ＲＩＥ（リアクティブ・イオン・エッチング）装置を用いて、臭化水素と酸素の混合ガスの０．４Ｐａの圧力のもとでエッチングを行った。
【００４５】
ソース・ドレイン領域を分離するためのエッチング工程時にゲート電極２０６の一部も同時にエッチングすることにより、ゲート電極２０６と浅いウェル領域２０４を接続するためのリソグラフィー工程を新たに行う必要が無く工程数を削減できる。次に、コンタクト領域２２０上に相当するゲート絶縁膜２０５を除去する。ここで、ゲート絶縁膜２０５の除去は、後工程のソース・ドレイン領域を形成するためのイオン注入工程と活性化アニール後に行っても良い。
【００４６】
次に、図８に示すように、ソース・ドレイン領域２２１，２２２を形成するために第１導電型不純物のイオン注入を行う。本実施例では、ソース・ドレイン領域２２１，２２２を形成するための多結晶シリコン膜サイドウォール２０９へのドーピングと同時にゲート電極２０６へのドーピングを行っている。また、コンタクト領域２２０にはソース・ドレイン領域に注入したイオン種とは逆導電型の不純物、すなわち、浅いウェル２０４とオーミック接続を取るために浅いウェル２０４と同じ導電型である第２導電型の不純物を注入して第２導電型の高濃度拡散層２１１を形成する。本実施例では、ＣＭＯＳを形成するため、Ｎチャネル型素子のソース、ドレイン、ゲート電極へのドナー不純物注入の際に、Ｐチャネル型素子のゲート電極とＮ型導電型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行い、Ｐチャネル型素子のソース、ドレイン、ゲート電極へのアクセプタ不純物注入の際に、Ｎチャネル型素子のゲート電極とＰ型導電型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行っている。このため、新たに工程を付加することなく、上記各コンタクト領域へのイオン注入を行うことが可能である。
【００４７】
多結晶シリコン膜２１０からなるゲート電極２０６の膜厚は２００から２５０ｎｍ、多結晶シリコン膜サイドウォール２０９のゲート電極近傍の高さは２００から３００ｎｍで形成した。このため、イオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを２０ＫｅＶから８０ＫｅＶ程度のエネルギーで２×１０15から１×１０16／ｃｍ2程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを１０ＫｅＶから３０ＫｅＶ程度のエネルギーで２×１０15から１×１０16／ｃｍ2程度の注入量で行った。ここで、図示はしていないが、不純物注入時の汚染物（コンタミネーション）除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。また、不純物注入のエネルギーは多結晶シリコン膜サイドウォール２０９中のみに不純物が注入されるように設定されている。次に、８５０℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９５０℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、多結晶シリコン膜サイドウォール２０９からシリコン基板（浅いウェル領域２０４）中まで固相拡散させて接合を形成する。このように、不純物イオンをチャネル領域よりも積み上げられた多結晶シリコン膜サイドウォール２０９中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させ接合を形成する、つまり不純物を直接シリコン基板中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生せず接合リーク電流を低減することができる。ここで、熱処理条件の目安であるが、ソース・ドレイン領域に形成した横方向の接合位置が、ゲート電極（チャネル領域）に対してオフセットしない程度まで拡散させる必要がある。具体的には、ゲート電極側壁絶縁膜２０８の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極に対してオフセットしないようにソース・ドレイン領域を形成する必要がある。例えば、ゲート電極側壁絶縁膜２０８の幅が０．０５μｍである場合において、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、８５０℃、３０分程度から９００℃、１０分程度が最適であることを実験から見いだしている。
【００４８】
ここで、ソース・ドレイン拡散層２１１，２２２、ゲート電極２０６及び高濃度拡散層２１１を形成するための不純物注入及びアニール工程を詳細に説明する。図１１はその不純物注入及びアニールの工程におけるＢ−Ｂ’断面を示している。まず、図１１（ａ）に示したように、トランジスタのチャネルとなる領域２３０上のソース・ドレイン及びゲート電極のみに注入されるようにレジスト２３５によりマスクして上記した条件にて、第１導電型の不純物２４０をイオン注入する。このとき、ゲート電極及びソース・ドレインとなる多結晶シリコン膜２１０に注入した不純物が後工程の活性化アニール時に横方向に拡散することを考慮して、予めゲート電極長手方向に対してトランジスタのチャネル中心部の方向に０．１μｍから０．３μｍ程度内側にイオン注入は行われることが望ましい。次に、図１１（ｂ）に示したように、第２導電型の不純物２５０をゲート電極にドープされないようにレジスト２３６によりマスクしてゲート電極と浅いウェル２０４を接続するコンタクト領域２２０に注入する。このとき、プロセス揺らぎを考慮してレジスト２３６はコンタクト領域２２０へデザインマージンのＦ／３の分ほどオーバーラップさせることが重要である。また、前述したように、ＮＭＯＳにおけるゲート電極からソース電極への接合リーク電流を防止するためには、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成する必要があるが、上述したように第２導電型の不純物注入２５０される位置はデザインマージン（ＤＭ）ほど離れた位置に注入されるため、プロセス揺らぎにより最高で２×Ｆ／３ほど離れた位置に注入されることがある。この場合、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成するためには、注入条件及び後の熱処理（アニール）条件は、２０Ｆ／２１以上の深さの拡散層２１１が得られる条件を選択すべきである。
【００４９】
この根拠を次に説明する。半導体基板内に注入された不純物は、活性化アニール時に半導体基板表面に対して垂直方向（拡散層の深さに対応）に拡散する距離に対して横方向の不純物拡散距離は約７割に相当するため、上記レジスト２３６によって定められる注入領域の位置がゲート電極２０６から遠ざかる側へばらついたとき、拡散層２１１の必要な深さは、２×Ｆ／３／０．７＝２０Ｆ／２１と算出される。したがって、第２導電型の拡散層２１１は２０Ｆ／２１以上の深さが必要となる。次に、図１１（ｃ）に示したように、上記したアニール条件により活性化アニール処理を施すと、注入した不純物が拡散すると共に活性化するため第１導電型拡散層２０６ａと第２導電型の拡散層２１１が形成される。ここで、不純物注入２５０の条件及び活性化アニール条件は、ゲート電極２０６と深いウェル２０３の間のリーク電流を防止するために、第２導電型の拡散層２１１の深さは浅いウェル２０４の深さより小さく形成されるように設定されている。
【００５０】
また、ゲート電極２０６に第２導電型の不純物がドープされていないため、アニール時に、第２導電型の不純物がゲート電極２０６のうちのチャネル領域上の部分２０６ａへ拡散して第１導電型の不純物と相殺することがない。したがって、トランジスタの駆動力を低下させることがない。しかも、チャネル端２３１とコンタクト領域２２０との距離を小さく設定できるので素子の微細化が可能になる。
【００５１】
また、ゲート電極２０６の両端にドナー、アクセプタのいずれの不純物も注入されていない部分２０６ｂ，２０６ｃが残され、多結晶シリコン膜サイドウォール２０９の両端（図示せず）にもドナー、アクセプタのいずれの不純物も注入されていない部分（便宜上、２０９ｂ，２０９ｃとする。）が残されるように注入は行われた。これにより、ゲート電極２０６の両端２０６ｂ，２０６ｃと、ゲート電極側壁絶縁膜２０８を介してそれらに対向する多結晶シリコン膜サイドウォール２０９の両端２０９ｂ，２０９ｃとの間には容量が発生しないので、トランジスタの容量を小さくすることができる。また、後工程でゲート電極端部２０６ｂの側壁（コンタクト領域２２０に面する側壁）に形成される高融点金属シリサイド膜は、不純物の影響を排除され、断線されることなく制御良く形成できるため、ゲート電極２０６と浅いウェル領域２０４との間の接続抵抗を低減することができる。
【００５２】
また、コンタクト領域２２０全域に第２導電型の拡散層２１１を形成しているので、ゲート電極２０６とソース電極との間のリーク電流を防止することができる。
【００５３】
さらに、コンタクト領域２２０のレイアウトが従来例のコンタクト領域３２０と比較して単純になっている。すなわち、従来例のコンタクト領域３２０が４辺で接続されているのに対して、本実施例ではコンタクト領域２２０は１辺で接続されている。したがって、Ｐ型（Ｎ型）不純物を注入するマスクがＮ型（Ｐ型）不純物を注入するマスクをリサイズすれば容易に作成できるため、マスク作成コストを削減できる。
【００５４】
次に、図９に示すように、周知のサリサイド工程によりソース・ドレイン２２１，２２２及びゲート電極２０６上に高融点金属シリサイド膜２１２を選択的に形成する。本実施例では、高融点金属膜としてチタン金属を用いたが、これに限るものではなく、他の高融点金属膜として、コバルト、ニッケル、白金等でも良い。本実施例では、ソース・ドレイン２２１，２２２及びゲート電極２０６上の全域にサリサイド膜を形成できるため、サリサイドプロセスのメリットを最大限に発揮できる。
【００５５】
次に、図１０に示すように、周知の方法で層間絶縁膜２１３を形成した後、コンタクト孔２１４を層間絶縁膜２１３の所定の位置に開口する。コンタクト工程以降は周知の方法を用いて配線工程を実施すればよい。本発明では、コンタクト孔２１４は、その一部がソース・ドレイン領域にかかっていればよく、このような構造にすることで通常のトランジスタと比較して飛躍的に素子の占有面積を縮小することが可能とした。本実施例では、半導体基板よりも上方に積み上がったソース・ドレイン領域、すなわち多結晶シリコン膜サイドウォール２０９の表面積は、ゲート電極側壁絶縁膜２０８の端から素子分離領域２０２までの半導体基板の活性層の表面積より大きいため、コンタクト孔２１４の一部がソース・ドレイン領域にかかっているだけでも接触面積を十分に大きくすることが可能となり、素子の占有面積を縮小しながらでもコンタクト抵抗を小さくすることができる。
【００５６】
（実施の形態３）
本実施の形態３では、実施の形態２の半導体装置のソース・ドレイン領域を半導体膜により積み上げた構造のトランジスタを、直列トランジスタに適応させた場合に、積み上げ拡散層に起因する容量、特にゲート電極と積み上げ拡散層との間の容量を低減することができる効果を提供するものである。
【００５７】
図１２に本実施の形態３の半導体装置の構成を説明する。図１２（ａ）は、ソース・ドレイン及びゲート電極の拡散層を形成した後の平面レイアウトを示し、図１２（ｂ）は、高融点金属シリサイド膜を形成した後の平面レイアウトを示し、図１２（ｃ）は、図１２（ｂ）におけるＢ−Ｂ’方向の断面をそれぞれ示している。
【００５８】
実施の形態２と同様に、第１導電型の半導体基板２０１’内には、第２導電型のウェル領域２０３’及び素子分離領域２０２が形成されている。また、ソース・ドレイン領域は、ウェル領域２０３’表面、すなわち半導体基板表面より上方にゲート電極とゲート電極側壁絶縁膜２０８を介して第１導電型の半導体膜２１０により積み上げられている。
【００５９】
矩形にパターン加工された各活性層２６０，２６０は、それぞれソース・ドレイン領域及びゲート電極を含み、それぞれトランジスタとして動作する。本活性層２６０を二つ直列接続することにより直列トランジスタは構成されている。ここで、トランジスタの数は二つに限定されるものではない。
【００６０】
本実施の形態の半導体装置は、トランジスタとして機能する領域である活性層２６０のみのソース・ドレイン領域及びゲート電極に対して第２導電型の不純物がドープされ活性化されている。最小加工寸法をＦとすると、素子分離領域側へ位置決め合わせの寸法の１／３Ｆだけオーバーラップさせて第１導電型の拡散層２１０が形成されている。素子分離などの余分な領域２７０上のソース・ドレイン領域及びゲート電極に不純物はドープされていないため、ゲート電極には不純物がドープされていない領域２０６’が、積み上げ半導体層には不純物がドープされていない領域２０９’がそれぞれ形成されている。また、ソース・ドレイン領域及びゲート電極の上部には高融点金属シリサイド膜２１２が形成されている。
【００６１】
したがって、ゲート電極の一部を構成する不純物がドープされていない領域２０６’と積み上げ半導体層の一部を構成する不純物がドープされていない領域２０９’との間には容量が発生しないため、領域２７０における積み上げ半導体層とゲート電極との間の容量を低減することができる。また、不純物がドープされていない半導体膜上には、不純物がドープされた半導体層上と比べて、不純物の影響を排除できるため、高融点金属シリサイド膜２１２を厚く形成することができる。このため、ゲート電極及びソース・ドレイン電極を低抵抗化できる。
【００６２】
ところで、トランジスタ間に不純物がドープしていない領域２７０が存在することで、ソース電極、ドレイン電極及びゲート電極におけるトランジスタ間の配線抵抗の増大が懸念される。このとき、電流は図１２（ｃ）中に矢印２８０で示した経路で流れる。しかし、高融点金属シリサイド膜２１２は拡散層２１０と比較して１０分の１以下と抵抗が低いし、また、上記した高融点金属シリサイド膜２１２の厚膜化の効果もある。したがって、ほとんど抵抗は増加しない。
【００６３】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、トランジスタの性能を劣化させることなく占有面積の縮小を可能とすると共に、ゲート電極からソース電極への接合リーク電流の増大を防止できる。
【図面の簡単な説明】
【図１】 図１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を説明する図である。
【図２】 図２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図３】 図３（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図４】 図４（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図５】 図５（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図６】 図６（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図７】 図７（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図８】 図８（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図９】 図９（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作成する手順を説明する図である。
【図１０】 図１０（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置及びその作成する手順を説明する図である。
【図１１】 図１１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置のソース・ドレイン領域を形成する手順を詳細に説明する図である。
【図１２】 図１２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を説明する図である。
【図１３】 図１３（ａ）、（ｂ）及び（ｃ）は従来技術の半導体装置を説明する図である。
【図１４】 図１４（ａ）及び（ｂ）は従来技術の課題を説明するために行った実験のパラメータを説明する図である。
【図１５】 従来技術の課題を説明するために行った実験の結果を説明する図である。
【図１６】 従来技術の課題を説明する図である。
【符号の説明】
１０１、２０１ シリコン半導体基板
１０２、１０８、２０２、２０７ シリコン酸化膜
１０３、２０３ 第２導電型の深いウェル
１０４、２０４ 第１導電型の浅いウェル
１０５、２０５ ゲート絶縁膜
１０６、２０６ ゲート電極
２０９ 多結晶シリコン膜サイドウォール
１１０、２１０ 第１導電型にドープされた高濃度拡散層
１１１、２１１ 第２導電型にドープされた高濃度拡散層
１１２、２１２ 高融点金属シリサイド膜
１１３、２１３ 層間絶縁膜
１１４、２１４ コンタクト領域
１２０、２２０ ゲート電極と第２導電型の浅いウェルを接続するためのコンタクト領域
１３０，２３０ チャネル領域
２０８ シリコン窒化膜
２３５，２３６ レジスト
２４０ 第１導電型の高濃度不純物注入
２５０ 第２導電型の高濃度不純物注入
２６０ トランジスタの活性領域
２７０ 不純物がドープされていない領域
Claims (4)
- 半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在するゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように形成された高融点金属シリサイド膜を備え、
上記高融点金属シリサイド膜のうち、上記ゲート電極の上記第２部分に接する箇所の膜厚に比べて、上記ゲート電極の上記第１部分に接する箇所の膜厚が厚くなっており、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする半導体装置。 - シリコンからなる半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜上の位置から上記素子分離領域上の位置まで細長く延在する多結晶シリコンからなるゲート電極と、
上記第２導電型の浅いウェル領域上に上記ゲート電極と上記第２導電型の浅いウェル領域とを接続するために設けられた上記ゲート電極の長手方向の一端及び上記ゲート絶縁膜のうち上記一端に対応する部分を除去してなるコンタクト領域と、
上記コンタクト領域の全域に第２導電型の不純物を上記第２導電型の浅いウェル領域での濃度よりも高濃度にドープして形成された高濃度拡散層を備え、
上記ゲート電極のうち長手方向に関して上記コンタクト領域と隣接する第１部分に不純物がドープされていない一方、上記ゲート電極のうち長手方向に関して上記第１部分と上記素子分離領域上の第３部分とに挟まれた、上記第２導電型の浅いウェル領域上の第２部分に、上記第１導電型と第２導電型のうち第１導電型の不純物のみがドープされており、
上記ゲート電極の上記第２部分の上面、上記ゲート電極の上記第１部分の上面および上記コンタクト領域に面する側壁、並びに上記高濃度拡散層の上面に連続的に接するように、高融点金属のシリサイド化工程によって形成された高融点金属シリサイド膜を備え、
上記ゲート電極と上記第２導電型の浅いウェル領域とは上記コンタクト領域の高濃度拡散層を介して上記高融点金属シリサイド膜により電気的に接続されていることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記ゲート電極の側壁に形成されたゲート電極側壁絶縁膜と、
上記ゲート電極側壁絶縁膜に隣接し、上記素子分離領域の一部を覆うように形成されたソース領域及び／またはドレイン領域となる第１導電型の半導体層を備え、
上記第１導電型の半導体層は、上記第２導電型の浅いウェル領域より上方に形成され、上記第１導電型の半導体層の厚さは上記素子分離領域から上記ゲート電極に向かって漸次大きくなることを特徴とする半導体装置。 - 請求項１または２に記載の半導体装置において、
上記コンタクト領域に形成された上記高濃度拡散層の深さ（Ｄｓｄ）は、最小加工寸法をＦ、上記第２導電型の浅いウェルの深さをＤｓｗとすると、２０Ｆ／２１≦Ｄｓｄ＜Ｄｓｗを満足するように形成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175760A JP3950371B2 (ja) | 2002-06-17 | 2002-06-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002175760A JP3950371B2 (ja) | 2002-06-17 | 2002-06-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022813A JP2004022813A (ja) | 2004-01-22 |
| JP3950371B2 true JP3950371B2 (ja) | 2007-08-01 |
Family
ID=31174322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002175760A Expired - Fee Related JP3950371B2 (ja) | 2002-06-17 | 2002-06-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3950371B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540727B (zh) * | 2020-03-28 | 2023-05-02 | 电子科技大学 | 降低小尺寸控制栅结构栅电阻的金属布线方法 |
-
2002
- 2002-06-17 JP JP2002175760A patent/JP3950371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004022813A (ja) | 2004-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7687335B2 (en) | Self aligned gate JFET structure and method | |
| EP1100128B1 (en) | Method of manufacture of a semiconductor device | |
| US6825528B2 (en) | Semiconductor device, method of manufacture thereof, and information processing device | |
| KR100526366B1 (ko) | 반도체 장치와 그 제조 방법 | |
| JP2012169639A (ja) | 半導体装置の製造方法 | |
| JP2009147377A (ja) | 半導体装置および半導体装置を製造する方法 | |
| US8084826B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2000196090A (ja) | ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法 | |
| US8878301B2 (en) | Semiconductor device with transistors having different source/drain region depths | |
| JP3147161B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US7416934B2 (en) | Semiconductor device | |
| JP3950371B2 (ja) | 半導体装置 | |
| JPH11354785A (ja) | 電界効果トランジスタ、それを有する半導体集積回路装置およびその製造方法 | |
| JP4791686B2 (ja) | 動的閾値動作トランジスタ | |
| JP4115895B2 (ja) | 半導体装置の製造方法 | |
| JP2006114923A (ja) | 半導体装置、その製造方法、および情報処理装置 | |
| JP2004095943A (ja) | 半導体装置、その製造方法及びｃｍｏｓ回路 | |
| JPH1174506A (ja) | 半導体装置およびその製造方法 | |
| JPH11204658A (ja) | 半導体装置の製造方法 | |
| JP2004311764A (ja) | 半導体装置及びその製造方法 | |
| JP2005175011A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JP2004031529A (ja) | 半導体装置及びその製造方法 | |
| JP2003309259A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050225 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070417 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070420 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110427 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120427 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130427 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |