JPH1174506A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1174506A JPH1174506A JP2586098A JP2586098A JPH1174506A JP H1174506 A JPH1174506 A JP H1174506A JP 2586098 A JP2586098 A JP 2586098A JP 2586098 A JP2586098 A JP 2586098A JP H1174506 A JPH1174506 A JP H1174506A
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Abstract
(57)【要約】
【課題】 電界効果型トランジスタにおいて、パンチス
ルー耐性を備え、かつ、接合リーク電流や接合容量の増
大を防止することが可能な半導体装置およびその製造方
法を提供する。 【解決手段】 電界効果型トランジスタを備える半導体
装置において、ｎ型のソース・ドレイン領域１２ａ、１
２ｂのそれぞれとチャネル領域２２との界面下方近傍の
領域にのみ、ｐ型の不純物領域１１ａ、１１ｂが形成さ
れている。
ルー耐性を備え、かつ、接合リーク電流や接合容量の増
大を防止することが可能な半導体装置およびその製造方
法を提供する。 【解決手段】 電界効果型トランジスタを備える半導体
装置において、ｎ型のソース・ドレイン領域１２ａ、１
２ｂのそれぞれとチャネル領域２２との界面下方近傍の
領域にのみ、ｐ型の不純物領域１１ａ、１１ｂが形成さ
れている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、電界効果型ト
ランジスタを備える半導体装置およびその製造方法に関
するものである。
びその製造方法に関し、より特定的には、電界効果型ト
ランジスタを備える半導体装置およびその製造方法に関
するものである。
【０００２】
【従来の技術】近年、半導体素子の微細化、高集積化に
伴って、電界効果型トランジスタにおいては、パンチス
ルーと呼ばれる現象が問題となっている。ここでパンチ
スルー現象とは、電界効果型トランジスタのチャネル長
が短くなることにより、ドレイン空乏層とソース空乏層
とが接近し、ついにはチャネルが形成されていない状態
でもソース・ドレイン領域間に電流が流れる現象をい
う。このパンチスルー現象に関する対策として、従来、
提案されている電界効果型トランジスタの第１の例につ
いて図を用いて説明する。
伴って、電界効果型トランジスタにおいては、パンチス
ルーと呼ばれる現象が問題となっている。ここでパンチ
スルー現象とは、電界効果型トランジスタのチャネル長
が短くなることにより、ドレイン空乏層とソース空乏層
とが接近し、ついにはチャネルが形成されていない状態
でもソース・ドレイン領域間に電流が流れる現象をい
う。このパンチスルー現象に関する対策として、従来、
提案されている電界効果型トランジスタの第１の例につ
いて図を用いて説明する。
【０００３】図５８を参照して、従来の提案された第１
の例の電界効果型トランジスタは、ゲート電極１０７
と、ゲート絶縁膜１０６と、ソース・ドレイン領域１１
２ａ、１１２ｂ、１１４ａ、１１４ｂと、チャネル領域
１２２と、不純物領域１１１ａ、１１１ｂとから構成さ
れている。
の例の電界効果型トランジスタは、ゲート電極１０７
と、ゲート絶縁膜１０６と、ソース・ドレイン領域１１
２ａ、１１２ｂ、１１４ａ、１１４ｂと、チャネル領域
１２２と、不純物領域１１１ａ、１１１ｂとから構成さ
れている。
【０００４】半導体基板１０１の主表面には、シリコン
酸化膜からなる素子分離領域１０２と、ｐ型のウェル１
０４とｐ型のチャネルカット層１０５とが形成されてい
る。また、半導体基板１０１の主表面には、チャネル領
域１２２を挟むように、所定の間隔を隔てて１対のｎ型
のソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂが形成されている。このソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂは、低濃
度の不純物を含む第１不純物拡散領域１１２ａ、１１２
ｂと、高濃度の不純物を含む第２不純物拡散領域１１４
ａ、１１４ｂとからなるＬＤＤ（Lightly Doped Drain
）構造を有している。
酸化膜からなる素子分離領域１０２と、ｐ型のウェル１
０４とｐ型のチャネルカット層１０５とが形成されてい
る。また、半導体基板１０１の主表面には、チャネル領
域１２２を挟むように、所定の間隔を隔てて１対のｎ型
のソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂが形成されている。このソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂは、低濃
度の不純物を含む第１不純物拡散領域１１２ａ、１１２
ｂと、高濃度の不純物を含む第２不純物拡散領域１１４
ａ、１１４ｂとからなるＬＤＤ（Lightly Doped Drain
）構造を有している。
【０００５】このソース・ドレイン領域１１２ａ、１１
２ｂ、１１４ａ、１１４ｂとチャネル領域１１２との境
界領域の下に位置する領域近傍から、ソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂの下部に
まで延在するように、ｐ型の不純物領域１１１ａ、１１
１ｂが形成されている。チャネル領域１２２上には、ゲ
ート絶縁膜１０６が形成されている。ゲート絶縁膜１０
６上には、ゲート電極１０７が形成されている。ゲート
電極１０７上には、シリコン酸化膜１０８が形成されて
いる。ゲート電極１０７とシリコン酸化膜１０８との側
面上には、サイドウォール酸化膜１０９が形成されてい
る。
２ｂ、１１４ａ、１１４ｂとチャネル領域１１２との境
界領域の下に位置する領域近傍から、ソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂの下部に
まで延在するように、ｐ型の不純物領域１１１ａ、１１
１ｂが形成されている。チャネル領域１２２上には、ゲ
ート絶縁膜１０６が形成されている。ゲート絶縁膜１０
６上には、ゲート電極１０７が形成されている。ゲート
電極１０７上には、シリコン酸化膜１０８が形成されて
いる。ゲート電極１０７とシリコン酸化膜１０８との側
面上には、サイドウォール酸化膜１０９が形成されてい
る。
【０００６】従来の提案された第１の電界効果型トラン
ジスタでは、このように、ソース・ドレイン領域１１２
ａ、１１２ｂ、１１４ａ、１１４ｂとチャネル領域１２
２との界面下方近傍の領域に、ｐ型の不純物領域１１１
ａ、１１１ｂを形成しているので、上記領域においてｐ
型の不純物の濃度を上げることができる。このため、ｎ
型のソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂとウェル４との界面からそれぞれ延びる空
乏層が到達する距離を、不純物領域１１１ａ、１１１ｂ
が存在しない場合よりも、短縮することができる。それ
により、両空乏層が接近することを防止することがで
き、その結果、パンチスルー現象の発生を防止すること
ができる。
ジスタでは、このように、ソース・ドレイン領域１１２
ａ、１１２ｂ、１１４ａ、１１４ｂとチャネル領域１２
２との界面下方近傍の領域に、ｐ型の不純物領域１１１
ａ、１１１ｂを形成しているので、上記領域においてｐ
型の不純物の濃度を上げることができる。このため、ｎ
型のソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂとウェル４との界面からそれぞれ延びる空
乏層が到達する距離を、不純物領域１１１ａ、１１１ｂ
が存在しない場合よりも、短縮することができる。それ
により、両空乏層が接近することを防止することがで
き、その結果、パンチスルー現象の発生を防止すること
ができる。
【０００７】次に、図５９〜６３を参照して、以下に従
来の提案された第１の例の電界効果型トランジスタの製
造プロセスを説明する。
来の提案された第１の例の電界効果型トランジスタの製
造プロセスを説明する。
【０００８】まず、図５９を参照して、半導体基板１０
１の主表面に、活性領域を囲むように素子分離領域１０
２を形成する。その後、半導体基板１０１の主表面上に
パッド酸化膜１０３を形成する。そして、半導体基板１
０１の主表面にボロンなどのｐ型不純物を注入すること
により、ｐ型のウェル１０４とｐ型のチャネルカット層
１０５とを形成する。その後、パッド酸化膜１０３を除
去する。
１の主表面に、活性領域を囲むように素子分離領域１０
２を形成する。その後、半導体基板１０１の主表面上に
パッド酸化膜１０３を形成する。そして、半導体基板１
０１の主表面にボロンなどのｐ型不純物を注入すること
により、ｐ型のウェル１０４とｐ型のチャネルカット層
１０５とを形成する。その後、パッド酸化膜１０３を除
去する。
【０００９】次に、図６０に示すように、半導体基板１
０１の主表面上にシリコン酸化膜からなるゲート絶縁膜
１０６を形成する。ゲート絶縁膜１０６上にｎ型のドー
プトポリシリコン膜（図示せず）を形成する。このドー
プトポリシリコン膜上にシリコン酸化膜（図示せず）を
形成する。このシリコン酸化膜上にレジストパターン
（図示せず）を形成する。そして、このレジストパター
ンをマスクとして用いて、上記シリコン酸化膜の一部を
エッチングにより除去することにより、シリコン酸化膜
からなるマスクパターン１０８を形成する。その後、レ
ジストパターンを除去する。このマスクパターン１０８
をマスクとして、上記ドープトポリシリコン膜の一部を
エッチングにより除去することにより、ゲート電極１０
７を形成する。
０１の主表面上にシリコン酸化膜からなるゲート絶縁膜
１０６を形成する。ゲート絶縁膜１０６上にｎ型のドー
プトポリシリコン膜（図示せず）を形成する。このドー
プトポリシリコン膜上にシリコン酸化膜（図示せず）を
形成する。このシリコン酸化膜上にレジストパターン
（図示せず）を形成する。そして、このレジストパター
ンをマスクとして用いて、上記シリコン酸化膜の一部を
エッチングにより除去することにより、シリコン酸化膜
からなるマスクパターン１０８を形成する。その後、レ
ジストパターンを除去する。このマスクパターン１０８
をマスクとして、上記ドープトポリシリコン膜の一部を
エッチングにより除去することにより、ゲート電極１０
７を形成する。
【００１０】次に、図６１を参照して、ゲート電極１０
７をマスクとして、半導体基板１０１の主表面に、ボロ
ンおよびフッ化ボロンなどのｐ型不純物を斜め回転イオ
ン注入法を用いて注入することにより、自己整合的に不
純物領域１１１ａ、１１１ｂを形成する。このとき、不
純物領域１１１ａ、１１１ｂが、ソース・ドレイン領域
１１２ａ、１１２ｂ、１１４ａ、１１４ｂ（図５８参
照）とチャネル領域１２２との界面下方近傍の領域か
ら、ソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂの下方近傍の領域にまで延在するように、
イオン注入の条件は調整される。同様に、ゲート電極１
０７をマスクとして、ヒ素あるいはリンなどのｎ型不純
物を斜め回転イオン注入法を用いて注入することによ
り、ソース・ドレイン領域となる第１不純物拡散領域１
１２ａ、１１２ｂを形成する。
７をマスクとして、半導体基板１０１の主表面に、ボロ
ンおよびフッ化ボロンなどのｐ型不純物を斜め回転イオ
ン注入法を用いて注入することにより、自己整合的に不
純物領域１１１ａ、１１１ｂを形成する。このとき、不
純物領域１１１ａ、１１１ｂが、ソース・ドレイン領域
１１２ａ、１１２ｂ、１１４ａ、１１４ｂ（図５８参
照）とチャネル領域１２２との界面下方近傍の領域か
ら、ソース・ドレイン領域１１２ａ、１１２ｂ、１１４
ａ、１１４ｂの下方近傍の領域にまで延在するように、
イオン注入の条件は調整される。同様に、ゲート電極１
０７をマスクとして、ヒ素あるいはリンなどのｎ型不純
物を斜め回転イオン注入法を用いて注入することによ
り、ソース・ドレイン領域となる第１不純物拡散領域１
１２ａ、１１２ｂを形成する。
【００１１】次に、図６２を参照して、ゲート電極１０
７とシリコン酸化膜１０８との側面上にサイドウォール
酸化膜１０９を形成する。そして、ゲート電極１０７お
よびサイドウォール酸化膜１０９の下のシリコン酸化膜
１０６を残して、他のシリコン酸化膜を除去する。
７とシリコン酸化膜１０８との側面上にサイドウォール
酸化膜１０９を形成する。そして、ゲート電極１０７お
よびサイドウォール酸化膜１０９の下のシリコン酸化膜
１０６を残して、他のシリコン酸化膜を除去する。
【００１２】次に図６３を参照して、ヒ素などのｎ型不
純物を半導体基板１０１の主表面に注入することによ
り、ソース・ドレイン領域となる第２不純物拡散領域１
１４ａ、１１４ｂを形成する。
純物を半導体基板１０１の主表面に注入することによ
り、ソース・ドレイン領域となる第２不純物拡散領域１
１４ａ、１１４ｂを形成する。
【００１３】その後、熱処理などを実施することによ
り、図５８に示すような電界効果型トランジスタを含む
半導体装置が完成する。
り、図５８に示すような電界効果型トランジスタを含む
半導体装置が完成する。
【００１４】次に、従来の電界効果型トランジスタの第
２の例について図を用いて説明する。図６４を参照し
て、基本的な構造は図５８に示す構造と同じであるが、
第１の例では不純物領域１１１ａ、１１１ｂが、１対の
ソース・ドレイン領域１１２ａ、１１２ｂ、１１４ａ、
１１４ｂのそれぞれの下方近傍の領域に形成されている
のに対して、第２の例では、一方のソース・ドレイン領
域１１２ａ、１１４ａの下方近傍の領域から他方のソー
ス・ドレイン領域１１２ｂ、１１４ｂの下方近傍の領域
へ連なる不純物領域１１１が形成されている。つまり、
チャネル領域１１２の下方近傍の領域にも不純物領域１
１１が形成されている。また、ゲート電極１０７の側面
に、サイドウォール酸化膜１０９ａが形成されている。
これ以外の構成については、図５８に示す第１の例に係
る電界効果型トランジスタと同様なので、同一部材には
同一符号を付し、その説明を省略する。
２の例について図を用いて説明する。図６４を参照し
て、基本的な構造は図５８に示す構造と同じであるが、
第１の例では不純物領域１１１ａ、１１１ｂが、１対の
ソース・ドレイン領域１１２ａ、１１２ｂ、１１４ａ、
１１４ｂのそれぞれの下方近傍の領域に形成されている
のに対して、第２の例では、一方のソース・ドレイン領
域１１２ａ、１１４ａの下方近傍の領域から他方のソー
ス・ドレイン領域１１２ｂ、１１４ｂの下方近傍の領域
へ連なる不純物領域１１１が形成されている。つまり、
チャネル領域１１２の下方近傍の領域にも不純物領域１
１１が形成されている。また、ゲート電極１０７の側面
に、サイドウォール酸化膜１０９ａが形成されている。
これ以外の構成については、図５８に示す第１の例に係
る電界効果型トランジスタと同様なので、同一部材には
同一符号を付し、その説明を省略する。
【００１５】上述した第２の例の電界効果型トランジス
タでは、特にチャネル領域１２２の下方近傍の領域にも
不純物領域１１１が形成されている。これにより、ソー
ス・ドレイン領域１１２ａ、１１４ａとウェル４の領域
との界面から、ソース・ドレイン領域１１２ｂ、１１４
ｂへ向かって延びようとする空乏層と、反対にソース・
ドレイン領域１１２ｂ、１１４ｂとウェル４の領域との
界面から、ソース・ドレイン領域１１２ａ、１１４ａに
向かって延びようとする空乏層とにおいて、両空乏層が
延びようとする距離をさらに抑えることができる。その
結果、電界効果型トランジスタのパンチスルー現象をよ
り効果的に防止することができる。
タでは、特にチャネル領域１２２の下方近傍の領域にも
不純物領域１１１が形成されている。これにより、ソー
ス・ドレイン領域１１２ａ、１１４ａとウェル４の領域
との界面から、ソース・ドレイン領域１１２ｂ、１１４
ｂへ向かって延びようとする空乏層と、反対にソース・
ドレイン領域１１２ｂ、１１４ｂとウェル４の領域との
界面から、ソース・ドレイン領域１１２ａ、１１４ａに
向かって延びようとする空乏層とにおいて、両空乏層が
延びようとする距離をさらに抑えることができる。その
結果、電界効果型トランジスタのパンチスルー現象をよ
り効果的に防止することができる。
【００１６】次に、上述した電界効果型トランジスタを
含む半導体装置の製造方法の一例について図を用いて説
明する。図６５を参照して、図５９に示した工程の後、
イオン注入法により、半導体基板１０１にボロンまたは
フッ化ボロンなどのｐ型不純物を注入することにより、
不純物領域１１１を形成する。次に図６６を参照して、
パッド酸化膜１０３を除去するとともに、半導体基板１
０１上にゲート絶縁膜１０６を形成する。そのゲート絶
縁膜１０６上にポリシリコン膜（図示せず）を形成す
る。そのポリシリコン膜上にレジストパターン（図示せ
ず）を形成する。そのレジストパターンをマスクとし
て、ポリシリコン膜に異方性エッチングを施し、ゲート
電極１０７を形成する。
含む半導体装置の製造方法の一例について図を用いて説
明する。図６５を参照して、図５９に示した工程の後、
イオン注入法により、半導体基板１０１にボロンまたは
フッ化ボロンなどのｐ型不純物を注入することにより、
不純物領域１１１を形成する。次に図６６を参照して、
パッド酸化膜１０３を除去するとともに、半導体基板１
０１上にゲート絶縁膜１０６を形成する。そのゲート絶
縁膜１０６上にポリシリコン膜（図示せず）を形成す
る。そのポリシリコン膜上にレジストパターン（図示せ
ず）を形成する。そのレジストパターンをマスクとし
て、ポリシリコン膜に異方性エッチングを施し、ゲート
電極１０７を形成する。
【００１７】次に図６７を参照して、ゲート電極１０７
をマスクとして、斜め回転イオン注入法により、ヒ素ま
たはリンを注入することにより、ｎ型のソース・ドレイ
ン領域１１２ａ、１１２ｂを形成する。
をマスクとして、斜め回転イオン注入法により、ヒ素ま
たはリンを注入することにより、ｎ型のソース・ドレイ
ン領域１１２ａ、１１２ｂを形成する。
【００１８】次に図６８を参照して、ゲート電極１０７
を覆うように、半導体基板１０１上にシリコン酸化膜
（図示せず）を形成する。そのシリコン酸化膜に異方性
エッチングを施し、ゲート電極１０７の両側面上にサイ
ドウォール酸化膜１０９ａをそれぞれ形成する。次に図
６９を参照して、ゲート電極１０７およびサイドウォー
ル酸化膜１０９ａをマスクとして、イオン注入法によ
り、ヒ素またはリンを注入することにより、ソース・ド
レイン領域１１４ａ、１１４ｂを形成する。その後、熱
処理等を施すことにより、図６４に示す電界効果型トラ
ンジスタを含む半導体装置が完成する。
を覆うように、半導体基板１０１上にシリコン酸化膜
（図示せず）を形成する。そのシリコン酸化膜に異方性
エッチングを施し、ゲート電極１０７の両側面上にサイ
ドウォール酸化膜１０９ａをそれぞれ形成する。次に図
６９を参照して、ゲート電極１０７およびサイドウォー
ル酸化膜１０９ａをマスクとして、イオン注入法によ
り、ヒ素またはリンを注入することにより、ソース・ド
レイン領域１１４ａ、１１４ｂを形成する。その後、熱
処理等を施すことにより、図６４に示す電界効果型トラ
ンジスタを含む半導体装置が完成する。
【００１９】
【発明が解決しようとする課題】上記のように、従来の
第１の例および第２の例の電界効果型トランジスタで
は、不純物領域１１１ａ、１１１ｂ、１１１を有してい
ることにより、パンチスルー現象の発生を防止すること
ができる。しかし、さらに微細化、高集積化する半導体
装置に対応するために、パンチスルー耐性を向上させよ
うとすると、ｐ型の不純物領域１１１ａ、１１１ｂ、１
１１のｐ型の不純物の濃度を高くする必要がある。
第１の例および第２の例の電界効果型トランジスタで
は、不純物領域１１１ａ、１１１ｂ、１１１を有してい
ることにより、パンチスルー現象の発生を防止すること
ができる。しかし、さらに微細化、高集積化する半導体
装置に対応するために、パンチスルー耐性を向上させよ
うとすると、ｐ型の不純物領域１１１ａ、１１１ｂ、１
１１のｐ型の不純物の濃度を高くする必要がある。
【００２０】この場合には、第１の例では、ｎ型のソー
ス・ドレイン領域１１２ａ、１１２ｂ、１１４ａ、１１
４ｂとｐ型の不純物領域１１１ａ、１１１ｂとの界面領
域での電界が増大する。そのため、ソース・ドレイン領
域１１２ａ、１１２ｂ、１１４ａ、１１４ｂと不純物領
域１１１ａ、１１１ｂとの間の接合リーク電流や接合容
量が増大する。また、第２の例では、ｎ型のソース・ド
レイン領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂと
ｐ型の不純物領域１１１との界面領域での電界が増大す
る。そのため、ソース・ドレイン領域１１２ａ、１１２
ｂ、１１４ａ、１１４ｂと不純物領域１１１との間の接
合リーク電流や接合容量が増大する。その結果、電界効
果型トランジスタの素子特性が劣化するという問題が発
生した。
ス・ドレイン領域１１２ａ、１１２ｂ、１１４ａ、１１
４ｂとｐ型の不純物領域１１１ａ、１１１ｂとの界面領
域での電界が増大する。そのため、ソース・ドレイン領
域１１２ａ、１１２ｂ、１１４ａ、１１４ｂと不純物領
域１１１ａ、１１１ｂとの間の接合リーク電流や接合容
量が増大する。また、第２の例では、ｎ型のソース・ド
レイン領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂと
ｐ型の不純物領域１１１との界面領域での電界が増大す
る。そのため、ソース・ドレイン領域１１２ａ、１１２
ｂ、１１４ａ、１１４ｂと不純物領域１１１との間の接
合リーク電流や接合容量が増大する。その結果、電界効
果型トランジスタの素子特性が劣化するという問題が発
生した。
【００２１】また、このような接合リーク電流や接合容
量の増大を抑制するために、ソース・ドレイン領域１１
２ａ、１１２ｂ、１１４ａ、１１４ｂを不純物領域１１
１ａ、１１１ｂ、１１１よりも深く形成しようとする
と、そのソース・ドレイン領域のより深い部分からそれ
ぞれ延びる空乏層が接近することによって、パンチスル
ー耐性が劣化するという問題があった。
量の増大を抑制するために、ソース・ドレイン領域１１
２ａ、１１２ｂ、１１４ａ、１１４ｂを不純物領域１１
１ａ、１１１ｂ、１１１よりも深く形成しようとする
と、そのソース・ドレイン領域のより深い部分からそれ
ぞれ延びる空乏層が接近することによって、パンチスル
ー耐性が劣化するという問題があった。
【００２２】また、パンチスルー耐性を向上するために
は、実質的にチャネル領域１２２下方の不純物領域の不
純物濃度をより高く設定することで達成できる。このた
め、第２の例の電界効果型トランジスタにおける不純物
領域１１１のように、どの不純物領域の部分もほぼ同じ
不純物濃度である必要はなく、チャネル領域１２２下方
の不純物領域１１１の不純物濃度を、ソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂの下方の
不純物領域の不純物濃度よりも高くすればよい。これに
ついては、適当なパターニングが施された膜をマスクと
して、チャネル領域の下方にのみ不純物領域を形成する
方法が報告されている（田辺 他、信学技報 ＳＤＭ９
４−５９（１９９４））。
は、実質的にチャネル領域１２２下方の不純物領域の不
純物濃度をより高く設定することで達成できる。このた
め、第２の例の電界効果型トランジスタにおける不純物
領域１１１のように、どの不純物領域の部分もほぼ同じ
不純物濃度である必要はなく、チャネル領域１２２下方
の不純物領域１１１の不純物濃度を、ソース・ドレイン
領域１１２ａ、１１２ｂ、１１４ａ、１１４ｂの下方の
不純物領域の不純物濃度よりも高くすればよい。これに
ついては、適当なパターニングが施された膜をマスクと
して、チャネル領域の下方にのみ不純物領域を形成する
方法が報告されている（田辺 他、信学技報 ＳＤＭ９
４−５９（１９９４））。
【００２３】しかしながら、この場合には、マスクとし
てのそのパターンを形成する際の写真製版のアライメン
トのずれ、加工精度および工程数が増えるといった問題
があった。
てのそのパターンを形成する際の写真製版のアライメン
トのずれ、加工精度および工程数が増えるといった問題
があった。
【００２４】本発明は上記問題点を解決するためになさ
れたものであり、１つの目的は、パンチスルー耐性を有
し、接合リーク電流や接合容量の増大を抑制でき、しか
も、比較的容易に製造することが可能な半導体装置を提
供することであり、他の目的は、その半導体装置の製造
方法を提供することである。
れたものであり、１つの目的は、パンチスルー耐性を有
し、接合リーク電流や接合容量の増大を抑制でき、しか
も、比較的容易に製造することが可能な半導体装置を提
供することであり、他の目的は、その半導体装置の製造
方法を提供することである。
【００２５】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置は、電界効果型トランジスタを含む半導
体装置であって、半導体基板と、第２導電型の１対のソ
ース・ドレイン領域と、ゲート電極部と、第１導電型の
１対の第１不純物領域とを備えている。半導体基板は、
主表面を有し第１導電型の不純物を含んでいる。第２導
電型の１対のソース・ドレイン領域は、半導体基板の主
表面に所定幅のチャネル領域を挟んで形成されている。
ゲート電極部は、チャネル領域上にゲート絶縁膜を介在
させて形成されている。第１導電型の１対の第１不純物
領域は、チャネル領域とソース・ドレイン領域のそれぞ
れとの界面の下方近傍の半導体基板の領域にのみ形成さ
れ、半導体基板よりも高い不純物濃度を有している。
ける半導体装置は、電界効果型トランジスタを含む半導
体装置であって、半導体基板と、第２導電型の１対のソ
ース・ドレイン領域と、ゲート電極部と、第１導電型の
１対の第１不純物領域とを備えている。半導体基板は、
主表面を有し第１導電型の不純物を含んでいる。第２導
電型の１対のソース・ドレイン領域は、半導体基板の主
表面に所定幅のチャネル領域を挟んで形成されている。
ゲート電極部は、チャネル領域上にゲート絶縁膜を介在
させて形成されている。第１導電型の１対の第１不純物
領域は、チャネル領域とソース・ドレイン領域のそれぞ
れとの界面の下方近傍の半導体基板の領域にのみ形成さ
れ、半導体基板よりも高い不純物濃度を有している。
【００２６】この構成によれば、第１導電型の１対の不
純物領域が１対のソース・ドレイン領域のそれぞれとチ
ャネル領域との界面の下方近傍の半導体基板の領域にの
み形成されている。これにより、第１不純物領域の第１
導電型の不純物濃度を比較的高く設定することができ
る。このため、ソース領域と半導体基板の第１導電型領
域との界面から延びる空乏層（ソース空乏層）とドレイ
ン領域と半導体基板の第１導電型領域との界面から延び
る空乏層（ドレイン空乏層）とが到達する距離を短縮す
ることができ、それにより、ソース空乏層とドレイン空
乏層とが接近することを抑制することができる。その結
果、パンチスルー現象の発生を抑制することができる。
また、１対のソース・ドレイン領域の下方近傍の半導体
基板の領域には、第１不純物領域は形成されていない。
このため、第１不純物領域の不純物濃度を高く設定した
としても、ソース・ドレイン領域とチャネル領域との界
面下方近傍の半導体基板の領域以外の領域において、電
界が増大することを防止することができる。その結果、
ソース・ドレイン領域とそのソース・ドレイン領域下方
の半導体基板の領域との界面において、接合リーク電流
や接合容量が増大することを防止することができる。
純物領域が１対のソース・ドレイン領域のそれぞれとチ
ャネル領域との界面の下方近傍の半導体基板の領域にの
み形成されている。これにより、第１不純物領域の第１
導電型の不純物濃度を比較的高く設定することができ
る。このため、ソース領域と半導体基板の第１導電型領
域との界面から延びる空乏層（ソース空乏層）とドレイ
ン領域と半導体基板の第１導電型領域との界面から延び
る空乏層（ドレイン空乏層）とが到達する距離を短縮す
ることができ、それにより、ソース空乏層とドレイン空
乏層とが接近することを抑制することができる。その結
果、パンチスルー現象の発生を抑制することができる。
また、１対のソース・ドレイン領域の下方近傍の半導体
基板の領域には、第１不純物領域は形成されていない。
このため、第１不純物領域の不純物濃度を高く設定した
としても、ソース・ドレイン領域とチャネル領域との界
面下方近傍の半導体基板の領域以外の領域において、電
界が増大することを防止することができる。その結果、
ソース・ドレイン領域とそのソース・ドレイン領域下方
の半導体基板の領域との界面において、接合リーク電流
や接合容量が増大することを防止することができる。
【００２７】好ましくは、ソース・ドレイン領域上に、
ゲート電極部と間隔を有して形成された、第２導電型の
１対の半導体層を含んでいる。
ゲート電極部と間隔を有して形成された、第２導電型の
１対の半導体層を含んでいる。
【００２８】この場合には、第１不純物領域を形成する
ためのマスクとして、この半導体層とゲート電極部とを
用いることができる。これにより、ゲート電極部と半導
体層との間の間隙を介して、ソース・ドレイン領域とチ
ャネル領域との界面下方近傍の半導体基板の領域にの
み、第１不純物領域を形成することができる。この結
果、特にレジストパターンなどの余分な工程を施すこと
なく、自己整合的に第１不純物領域を形成することがで
きる。
ためのマスクとして、この半導体層とゲート電極部とを
用いることができる。これにより、ゲート電極部と半導
体層との間の間隙を介して、ソース・ドレイン領域とチ
ャネル領域との界面下方近傍の半導体基板の領域にの
み、第１不純物領域を形成することができる。この結
果、特にレジストパターンなどの余分な工程を施すこと
なく、自己整合的に第１不純物領域を形成することがで
きる。
【００２９】好ましくは、ゲート電極部のゲート長方向
に沿った半導体層の断面形状が、実質的に台形である。
に沿った半導体層の断面形状が、実質的に台形である。
【００３０】この場合には、ゲート電極部の側面と半導
体層との間の間隙において、間隙の側部の平面積より上
部の平面積を大きくすることができる。これにより、第
１不純物領域を形成する際に、より確実に半導体基板の
領域へ第１導電型の不純物を導入することができる。そ
の結果、第１不純物領域において第１導電型の不純物の
濃度が十分に得られて、パンチスルー耐性が劣化するこ
とが抑制される。
体層との間の間隙において、間隙の側部の平面積より上
部の平面積を大きくすることができる。これにより、第
１不純物領域を形成する際に、より確実に半導体基板の
領域へ第１導電型の不純物を導入することができる。そ
の結果、第１不純物領域において第１導電型の不純物の
濃度が十分に得られて、パンチスルー耐性が劣化するこ
とが抑制される。
【００３１】好ましくは、ゲート電極部のゲート長方向
に沿った半導体層の断面形状が、実質的に矩形である。
に沿った半導体層の断面形状が、実質的に矩形である。
【００３２】この場合には、間隙が形成されている領域
以外は、半導体層の厚さはほぼ均一になる。これによ
り、半導体層の厚さが局所的に薄くなることに起因し
て、その半導体層の厚さが薄くなった領域下の半導体基
板の領域に、第１導電型の不純物が導入されることを防
止することができる。これにより、ソース・ドレイン領
域の下方近傍の半導体基板の領域において、第１導電型
の不純物濃度が高くなることを防止することができる。
その結果、ソース・ドレイン領域の下方近傍の半導体基
板の領域と、ソース・ドレイン領域との界面において、
電界が増大することを防止でき、接合リーク電流や接合
容量の増大を抑制することができる。
以外は、半導体層の厚さはほぼ均一になる。これによ
り、半導体層の厚さが局所的に薄くなることに起因し
て、その半導体層の厚さが薄くなった領域下の半導体基
板の領域に、第１導電型の不純物が導入されることを防
止することができる。これにより、ソース・ドレイン領
域の下方近傍の半導体基板の領域において、第１導電型
の不純物濃度が高くなることを防止することができる。
その結果、ソース・ドレイン領域の下方近傍の半導体基
板の領域と、ソース・ドレイン領域との界面において、
電界が増大することを防止でき、接合リーク電流や接合
容量の増大を抑制することができる。
【００３３】好ましくは、第１不純物領域のそれぞれ
は、ゲート電極部の中央下近傍の半導体基板の領域にま
で延在するように形成されている。
は、ゲート電極部の中央下近傍の半導体基板の領域にま
で延在するように形成されている。
【００３４】この場合には、ゲート電極部下に位置する
チャネル領域近傍の第１不純物領域の不純物濃度を高く
することができる。このため、接合リーク電流や接合容
量が増大することを防止することができるとともに、電
界効果型トランジスタのしきい値電圧を高く設定するこ
とが可能となる。
チャネル領域近傍の第１不純物領域の不純物濃度を高く
することができる。このため、接合リーク電流や接合容
量が増大することを防止することができるとともに、電
界効果型トランジスタのしきい値電圧を高く設定するこ
とが可能となる。
【００３５】本発明の他の局面における半導体装置は、
電界効果型トランジスタを含む半導体装置であって、半
導体基板と、第２導電型の１対のソース・ドレイン領域
と、ゲート電極部と、第２導電型の１対の半導体層と、
第１導電型の第１不純物領域とを備えている。半導体基
板は、主表面を有し第１導電型の不純物を含んでいる。
第２導電型の１対のソース・ドレイン領域は、半導体基
板の主表面に、所定幅のチャネル領域を挟んで形成され
ている。ゲート電極部は、チャネル領域上にゲート絶縁
膜を介在させて形成されている。第２導電型の１対の半
導体層は、ゲート電極部と電気的に絶縁され、ソース・
ドレイン領域のそれぞれの上に形成されている。第１導
電型の第１不純物領域は、チャネル領域直下近傍の半導
体基板の領域に形成され、半導体基板よりも高い不純物
濃度を有している。
電界効果型トランジスタを含む半導体装置であって、半
導体基板と、第２導電型の１対のソース・ドレイン領域
と、ゲート電極部と、第２導電型の１対の半導体層と、
第１導電型の第１不純物領域とを備えている。半導体基
板は、主表面を有し第１導電型の不純物を含んでいる。
第２導電型の１対のソース・ドレイン領域は、半導体基
板の主表面に、所定幅のチャネル領域を挟んで形成され
ている。ゲート電極部は、チャネル領域上にゲート絶縁
膜を介在させて形成されている。第２導電型の１対の半
導体層は、ゲート電極部と電気的に絶縁され、ソース・
ドレイン領域のそれぞれの上に形成されている。第１導
電型の第１不純物領域は、チャネル領域直下近傍の半導
体基板の領域に形成され、半導体基板よりも高い不純物
濃度を有している。
【００３６】この構成によれば、第１不純物領域は、チ
ャネル領域直下近傍の半導体基板の領域に形成されてい
るので、第１導電型の不純物濃度を比較的高く設定する
ことができる。これにより、ソース空乏層とドレイン空
乏層とが到達する距離を縮めることができ、それによ
り、ソース空乏層とドレイン空乏層とが接近することを
抑制することができる。その結果、パンチスルー現象の
発生を抑えることができる。また、ソース・ドレイン領
域の下方近傍の半導体基板の領域には、第１不純物領域
は形成されていないので、第１不純物領域の不純物濃度
を高く設定したとしても、ソース・ドレイン領域と、ソ
ース・ドレイン領域の下方近傍の半導体基板の領域との
界面近傍において電界が増大することを防止できる。そ
の結果、接合リーク電流や接合容量が増大することを防
止することができる。
ャネル領域直下近傍の半導体基板の領域に形成されてい
るので、第１導電型の不純物濃度を比較的高く設定する
ことができる。これにより、ソース空乏層とドレイン空
乏層とが到達する距離を縮めることができ、それによ
り、ソース空乏層とドレイン空乏層とが接近することを
抑制することができる。その結果、パンチスルー現象の
発生を抑えることができる。また、ソース・ドレイン領
域の下方近傍の半導体基板の領域には、第１不純物領域
は形成されていないので、第１不純物領域の不純物濃度
を高く設定したとしても、ソース・ドレイン領域と、ソ
ース・ドレイン領域の下方近傍の半導体基板の領域との
界面近傍において電界が増大することを防止できる。そ
の結果、接合リーク電流や接合容量が増大することを防
止することができる。
【００３７】好ましくは、第１不純物領域下方の半導体
基板の領域に形成された第２導電型の第２不純物領域を
含んでいる。
基板の領域に形成された第２導電型の第２不純物領域を
含んでいる。
【００３８】この場合には、パンチスルー耐性を劣化さ
せることなく、１対のソース・ドレイン領域のそれぞれ
によって挟まれたチャネル領域を空乏化させることによ
って、チャネル領域とゲート電極部との間の容量を低減
させることができる。これにより、ゲート電極部に印加
するしきい値電圧の低電圧化や、電界効果型トランジス
タのスイッチング特性を向上させることができる。
せることなく、１対のソース・ドレイン領域のそれぞれ
によって挟まれたチャネル領域を空乏化させることによ
って、チャネル領域とゲート電極部との間の容量を低減
させることができる。これにより、ゲート電極部に印加
するしきい値電圧の低電圧化や、電界効果型トランジス
タのスイッチング特性を向上させることができる。
【００３９】好ましくは、半導体層の側面上に形成され
たサイドウォール絶縁膜を含んでいる。
たサイドウォール絶縁膜を含んでいる。
【００４０】この場合には、電界効果型トランジスタの
実効的なゲート長を短くすることができる。
実効的なゲート長を短くすることができる。
【００４１】好ましくは、ゲート電極部はゲート電極部
の上面が半導体層のそれぞれの上面とほぼ同一高さを有
するように、１対の半導体層によって挟まれた領域内を
埋込むように形成されている。
の上面が半導体層のそれぞれの上面とほぼ同一高さを有
するように、１対の半導体層によって挟まれた領域内を
埋込むように形成されている。
【００４２】この場合には、ゲート電極部と半導体層の
それぞれとの接合容量の低減が図られる。これにより、
ゲート電極部と１対のソース・ドレイン領域のそれぞれ
との接合容量の低減が図られて、電界効果型トランジス
タの動作速度等を向上することができる。
それぞれとの接合容量の低減が図られる。これにより、
ゲート電極部と１対のソース・ドレイン領域のそれぞれ
との接合容量の低減が図られて、電界効果型トランジス
タの動作速度等を向上することができる。
【００４３】好ましくは、半導体基板はシリコン単結晶
基板であり、半導体層は、エピタキシャル延長させたシ
リコンまたはシリコンゲルマニウム合金を含んでいる。
基板であり、半導体層は、エピタキシャル延長させたシ
リコンまたはシリコンゲルマニウム合金を含んでいる。
【００４４】この場合には、半導体層をソース・ドレイ
ン領域上に自己整合的に容易に形成することができる。
ン領域上に自己整合的に容易に形成することができる。
【００４５】本発明のさらに他の局面における半導体装
置の製造方法は、電界効果型トランジスタを含む半導体
装置の製造方法であって、以下の工程を備えている。マ
スク部材層形成工程として、第１導電型の半導体基板の
主表面で互いに間隔を有する１対の領域上にのみ、第１
のマスク部材層を形成する。少なくともその第１のマス
ク部材層をマスクとして、半導体基板に第１導電型の不
純物を導入することにより、１対の領域の間に挟まれた
領域直下近傍の半導体基板の領域に、半導体基板よりも
高い不純物濃度を有する第１導電型の第１不純物領域を
形成する。１対の領域の間に挟まれた領域上に、ゲート
絶縁膜を介在させてゲート電極部を形成する。１対の領
域に、第２導電型の１対のソース・ドレイン領域を形成
する。
置の製造方法は、電界効果型トランジスタを含む半導体
装置の製造方法であって、以下の工程を備えている。マ
スク部材層形成工程として、第１導電型の半導体基板の
主表面で互いに間隔を有する１対の領域上にのみ、第１
のマスク部材層を形成する。少なくともその第１のマス
ク部材層をマスクとして、半導体基板に第１導電型の不
純物を導入することにより、１対の領域の間に挟まれた
領域直下近傍の半導体基板の領域に、半導体基板よりも
高い不純物濃度を有する第１導電型の第１不純物領域を
形成する。１対の領域の間に挟まれた領域上に、ゲート
絶縁膜を介在させてゲート電極部を形成する。１対の領
域に、第２導電型の１対のソース・ドレイン領域を形成
する。
【００４６】この製造方法によれば、第１不純物領域
は、少なくとも第１のマスク部材層をマスクとして、半
導体基板に第１導電型の不純物を導入することによっ
て、１対の領域の間に挟まれた領域の直下近傍の半導体
基板の領域に自己整合的に形成される。このため、第１
導電型の不純物の濃度を比較的高く設定することができ
る。これにより、ソース空乏層とドレイン空乏層とが到
達する距離を短縮することができ、それにより、ソース
空乏層とドレイン空乏層とが接近するのを抑制すること
ができる。その結果、パンチスルー現象の発生を抑制す
ることができる。また、１対のソース・ドレイン領域下
方の半導体基板の領域には第１不純物領域は形成されな
いので、第１不純物領域の不純物濃度を比較的高く設定
したとしても、ソース・ドレイン領域とソース・ドレイ
ン領域の下方の半導体基板の領域との界面近傍において
電界が増大することを防止できる。その結果、パンチス
ルー耐性を有し、接合リーク電流や接合容量の低減が図
られた半導体装置を製造することができる。
は、少なくとも第１のマスク部材層をマスクとして、半
導体基板に第１導電型の不純物を導入することによっ
て、１対の領域の間に挟まれた領域の直下近傍の半導体
基板の領域に自己整合的に形成される。このため、第１
導電型の不純物の濃度を比較的高く設定することができ
る。これにより、ソース空乏層とドレイン空乏層とが到
達する距離を短縮することができ、それにより、ソース
空乏層とドレイン空乏層とが接近するのを抑制すること
ができる。その結果、パンチスルー現象の発生を抑制す
ることができる。また、１対のソース・ドレイン領域下
方の半導体基板の領域には第１不純物領域は形成されな
いので、第１不純物領域の不純物濃度を比較的高く設定
したとしても、ソース・ドレイン領域とソース・ドレイ
ン領域の下方の半導体基板の領域との界面近傍において
電界が増大することを防止できる。その結果、パンチス
ルー耐性を有し、接合リーク電流や接合容量の低減が図
られた半導体装置を製造することができる。
【００４７】好ましくは、半導体基板としてシリコン単
結晶基板を用い、マスク部材層形成工程は、１対の領域
の間に挟まれた領域上にのみ第２のマスク部材層を形成
するとともに、第１のマスク部材層として、シリコンエ
ピタキシャル成長により半導体層を形成する工程と、そ
の半導体層の表面に絶縁層を形成する工程とを含み、第
１不純物領域を形成する工程およびゲート電極部を形成
する工程は、第２のマスク部材層を除去してから行なわ
れる。
結晶基板を用い、マスク部材層形成工程は、１対の領域
の間に挟まれた領域上にのみ第２のマスク部材層を形成
するとともに、第１のマスク部材層として、シリコンエ
ピタキシャル成長により半導体層を形成する工程と、そ
の半導体層の表面に絶縁層を形成する工程とを含み、第
１不純物領域を形成する工程およびゲート電極部を形成
する工程は、第２のマスク部材層を除去してから行なわ
れる。
【００４８】この場合には、第１のマスク部材層として
の半導体層を、エピタキシャル成長により１対の領域の
間に挟まれた半導体基板としてのシリコン単結晶基板の
領域上に自己整合的に容易に形成することができる。
の半導体層を、エピタキシャル成長により１対の領域の
間に挟まれた半導体基板としてのシリコン単結晶基板の
領域上に自己整合的に容易に形成することができる。
【００４９】好ましくは、第２のマスク部材層を除去し
た後、第１不純物領域を形成する工程の前に、半導体層
の側面上に、サイドウォール絶縁膜を形成する工程を含
んでいる。
た後、第１不純物領域を形成する工程の前に、半導体層
の側面上に、サイドウォール絶縁膜を形成する工程を含
んでいる。
【００５０】この場合には、電界効果型トランジスタの
実効的なゲート長をより短く設定することができる。
実効的なゲート長をより短く設定することができる。
【００５１】好ましくは、第２のマスク部材層を除去し
た後、ゲート電極部を形成する工程の前に、少なくとも
１対の第１のマスク部材層をマスクとして、半導体基板
に第２導電型の不純物を導入することにより、第１不純
物領域よりも深い位置に、第２導電型の第２不純物領域
を形成する工程を含んでいる。
た後、ゲート電極部を形成する工程の前に、少なくとも
１対の第１のマスク部材層をマスクとして、半導体基板
に第２導電型の不純物を導入することにより、第１不純
物領域よりも深い位置に、第２導電型の第２不純物領域
を形成する工程を含んでいる。
【００５２】この場合には、第１不純物領域よりも深い
領域に第２不純物領域が自己整合的に形成される。これ
により、パンチスルー耐性を劣化させることなく、１対
のソース・ドレイン領域のそれぞれによって挟まれた半
導体基板の領域が空乏化されて、その１対のソース・ド
レイン領域のそれぞれによって挟まれた領域とゲート電
極部との間の容量を減少させることができる。その結
果、ゲート電極部に印加するしきい値電圧の低電圧化
や、スイッチング特性の向上が図られた電界効果型トラ
ンジスタを製造することができる。
領域に第２不純物領域が自己整合的に形成される。これ
により、パンチスルー耐性を劣化させることなく、１対
のソース・ドレイン領域のそれぞれによって挟まれた半
導体基板の領域が空乏化されて、その１対のソース・ド
レイン領域のそれぞれによって挟まれた領域とゲート電
極部との間の容量を減少させることができる。その結
果、ゲート電極部に印加するしきい値電圧の低電圧化
や、スイッチング特性の向上が図られた電界効果型トラ
ンジスタを製造することができる。
【００５３】好ましくは、ゲート電極部を形成する工程
は、ゲート電極部の上面が半導体層のそれぞれの上面と
ほぼ同一高さを有して、１対の半導体層によって挟まれ
た領域内を埋込むように形成する工程を含んでいる。
は、ゲート電極部の上面が半導体層のそれぞれの上面と
ほぼ同一高さを有して、１対の半導体層によって挟まれ
た領域内を埋込むように形成する工程を含んでいる。
【００５４】この場合には、ゲート電極部は、１対の半
導体層の側面にのみ絶縁層を介して接するように形成さ
れる。これにより、ゲート電極部と半導体層のそれぞれ
との接合容量が低減されて、ゲート電極部と１対のソー
ス・ドレイン領域のそれぞれとの接合容量の低減が図ら
れる。その結果、電界効果型トランジスタの動作速度等
の向上が図られた半導体装置を製造することができる。
導体層の側面にのみ絶縁層を介して接するように形成さ
れる。これにより、ゲート電極部と半導体層のそれぞれ
との接合容量が低減されて、ゲート電極部と１対のソー
ス・ドレイン領域のそれぞれとの接合容量の低減が図ら
れる。その結果、電界効果型トランジスタの動作速度等
の向上が図られた半導体装置を製造することができる。
【００５５】また好ましくは、マスク部材層形成工程
は、第１のマスク部材層として、ゲート電極部との間に
間隔を有するように半導体層を形成する工程を含み、第
１不純物領域を形成する工程は、半導体層およびゲート
電極部をマスクとして、半導体基板に第１導電型の不純
物を導入することにより、１対の領域の間に挟まれた領
域と１対の領域のそれぞれとの界面下方近傍の半導体基
板の領域に、第１不純物領域を形成する工程を含んでい
る。
は、第１のマスク部材層として、ゲート電極部との間に
間隔を有するように半導体層を形成する工程を含み、第
１不純物領域を形成する工程は、半導体層およびゲート
電極部をマスクとして、半導体基板に第１導電型の不純
物を導入することにより、１対の領域の間に挟まれた領
域と１対の領域のそれぞれとの界面下方近傍の半導体基
板の領域に、第１不純物領域を形成する工程を含んでい
る。
【００５６】この場合には、第１不純物領域を形成する
ためのマスクとして、この半導体層とゲート電極部とを
用いることができる。これにより、ゲート電極部と半導
体層のそれぞれとの間の間隙を介して、第１導電型の不
純物を導入することにより、１対のソース・ドレイン領
域によって挟まれた領域とソース・ドレイン領域のそれ
ぞれとの界面下方近傍の半導体基板の領域に第１不純物
領域を形成することができる。その結果、付加的なレジ
ストパターンの形成などの工程を必要とせずに、自己整
合的に第１不純物領域を形成することができる。
ためのマスクとして、この半導体層とゲート電極部とを
用いることができる。これにより、ゲート電極部と半導
体層のそれぞれとの間の間隙を介して、第１導電型の不
純物を導入することにより、１対のソース・ドレイン領
域によって挟まれた領域とソース・ドレイン領域のそれ
ぞれとの界面下方近傍の半導体基板の領域に第１不純物
領域を形成することができる。その結果、付加的なレジ
ストパターンの形成などの工程を必要とせずに、自己整
合的に第１不純物領域を形成することができる。
【００５７】また好ましくは、半導体基板としてシリコ
ン単結晶基板を用い、半導体層をエピタキシャル成長に
より形成する。
ン単結晶基板を用い、半導体層をエピタキシャル成長に
より形成する。
【００５８】この場合、半導体層を、半導体基板上に自
己整合的に容易に形成することができる。
己整合的に容易に形成することができる。
【００５９】また好ましくは、ゲート電極部のゲート長
方向に沿った断面形状が実質的に台形になるように、半
導体層を形成する。
方向に沿った断面形状が実質的に台形になるように、半
導体層を形成する。
【００６０】この場合には、ゲート電極部の側面と半導
体層との間の間隙を、間隙の側部の平面積より上部の平
面積が大きくなるように形成することができる。このた
め、第１不純物領域を形成する際に、より確実に半導体
基板へ第１導電型の不純物を導入することができる。そ
の結果、第１不純物領域において第１導電型の不純物濃
度が十分に得られて、パンチスルー耐性の劣化を防止す
ることができる。
体層との間の間隙を、間隙の側部の平面積より上部の平
面積が大きくなるように形成することができる。このた
め、第１不純物領域を形成する際に、より確実に半導体
基板へ第１導電型の不純物を導入することができる。そ
の結果、第１不純物領域において第１導電型の不純物濃
度が十分に得られて、パンチスルー耐性の劣化を防止す
ることができる。
【００６１】また好ましくは、ゲート電極部のゲート長
方向に沿った断面形状が実質的に矩形になるように、半
導体層を形成する。
方向に沿った断面形状が実質的に矩形になるように、半
導体層を形成する。
【００６２】この場合には、間隙を形成する領域以外
は、半導体層の厚さがほぼ均一になる。このため、半導
体層の厚さが局所的に薄くなることに起因して、その半
導体層の厚さが薄くなった領域下に位置する半導体基板
の領域に第１導電型の不純物が導入されることを防止で
きる。これによって、ソース・ドレイン領域の下方近傍
の半導体基板の領域の第１導電型の不純物濃度が高くな
ることを防止できる。この結果、ソース・ドレイン領域
とそのソース・ドレイン領域下方の半導体基板の領域と
の界面近傍において、電界が増大することを防止するこ
とができる。その結果、接合リーク電流や接合容量の低
減が図られた半導体装置を得ることができる。
は、半導体層の厚さがほぼ均一になる。このため、半導
体層の厚さが局所的に薄くなることに起因して、その半
導体層の厚さが薄くなった領域下に位置する半導体基板
の領域に第１導電型の不純物が導入されることを防止で
きる。これによって、ソース・ドレイン領域の下方近傍
の半導体基板の領域の第１導電型の不純物濃度が高くな
ることを防止できる。この結果、ソース・ドレイン領域
とそのソース・ドレイン領域下方の半導体基板の領域と
の界面近傍において、電界が増大することを防止するこ
とができる。その結果、接合リーク電流や接合容量の低
減が図られた半導体装置を得ることができる。
【００６３】また好ましくは、ゲート電極部の側面上に
サイドウォール絶縁膜を形成する工程を含み、第１不純
物領域を形成する工程は、サイドウォール絶縁膜の少な
くとも一部を除去した状態で、半導体基板に第１導電型
の不純物を導入する工程を含んでいる。
サイドウォール絶縁膜を形成する工程を含み、第１不純
物領域を形成する工程は、サイドウォール絶縁膜の少な
くとも一部を除去した状態で、半導体基板に第１導電型
の不純物を導入する工程を含んでいる。
【００６４】この場合には、ゲート電極部の側面上から
サイドウォール絶縁膜の少なくとも一部を除去した状態
で、第１導電型の不純物を導入するので、この不純物を
導入する際に、間隙の上部および底部の平面積を大きく
することができる。これにより、半導体基板の領域に第
１導電型の不純物が十分に到達できなくなることを防止
することができる。その結果、第１不純物領域におい
て、第１導電型の不純物濃度が十分に得られて、パンチ
スルー耐性の劣化を有効に防止することができる。
サイドウォール絶縁膜の少なくとも一部を除去した状態
で、第１導電型の不純物を導入するので、この不純物を
導入する際に、間隙の上部および底部の平面積を大きく
することができる。これにより、半導体基板の領域に第
１導電型の不純物が十分に到達できなくなることを防止
することができる。その結果、第１不純物領域におい
て、第１導電型の不純物濃度が十分に得られて、パンチ
スルー耐性の劣化を有効に防止することができる。
【００６５】また好ましくは、半導体層を形成する工程
は、第２導電型の不純物を含む半導体層を形成する工程
を含み、ソース・ドレイン領域を形成する工程は、半導
体層から半導体基板の主表面に第２導電型の不純物を拡
散させる工程を含んでいる。
は、第２導電型の不純物を含む半導体層を形成する工程
を含み、ソース・ドレイン領域を形成する工程は、半導
体層から半導体基板の主表面に第２導電型の不純物を拡
散させる工程を含んでいる。
【００６６】この場合には、半導体層からの不純物の拡
散によって、半導体基板の主表面のごく浅い領域にソー
ス・ドレイン領域を形成することができる。その結果、
パンチスルー耐性を備え、かつ、接合リーク電流や接合
容量の増大を抑制しながら、微細な半導体装置を形成す
ることができる。
散によって、半導体基板の主表面のごく浅い領域にソー
ス・ドレイン領域を形成することができる。その結果、
パンチスルー耐性を備え、かつ、接合リーク電流や接合
容量の増大を抑制しながら、微細な半導体装置を形成す
ることができる。
【００６７】また好ましくは、半導体層を形成する工程
は、第２導電型の不純物を含まない半導体層を形成する
工程を含み、ソース・ドレイン領域を形成する工程は、
半導体基板の主表面と半導体層とに、第２導電型の不純
物を導入する工程を含んでいる。
は、第２導電型の不純物を含まない半導体層を形成する
工程を含み、ソース・ドレイン領域を形成する工程は、
半導体基板の主表面と半導体層とに、第２導電型の不純
物を導入する工程を含んでいる。
【００６８】この場合には、ソース・ドレイン領域と半
導体層の導電型をイオン注入する際の不純物の導電型に
よって設定することができる。このため、同一半導体基
板上に第１導電型と第２導電型の電界効果型トランジス
タを含む半導体装置を形成する際に、予め所定の導電型
の不純物を含む半導体層を形成するとともに、その半導
体層から不純物を拡散させることによってソース・ドレ
イン領域を形成する場合よりも、工程数を削減すること
ができる。
導体層の導電型をイオン注入する際の不純物の導電型に
よって設定することができる。このため、同一半導体基
板上に第１導電型と第２導電型の電界効果型トランジス
タを含む半導体装置を形成する際に、予め所定の導電型
の不純物を含む半導体層を形成するとともに、その半導
体層から不純物を拡散させることによってソース・ドレ
イン領域を形成する場合よりも、工程数を削減すること
ができる。
【００６９】また好ましくは、ゲート電極部の側面上に
サイドウォール絶縁膜を形成する工程と、ゲート電極部
とサイドウォール絶縁膜とをマスクとして、半導体層に
第２導電型の不純物を導入する工程とを含んでいる。
サイドウォール絶縁膜を形成する工程と、ゲート電極部
とサイドウォール絶縁膜とをマスクとして、半導体層に
第２導電型の不純物を導入する工程とを含んでいる。
【００７０】この場合には、半導体層にも第２導電型の
不純物が注入されるので、半導体層の第２導電型の不純
物濃度をより高く設定することができる。そのため、半
導体層の抵抗が低減されて、半導体装置の動作速度等が
向上する。
不純物が注入されるので、半導体層の第２導電型の不純
物濃度をより高く設定することができる。そのため、半
導体層の抵抗が低減されて、半導体装置の動作速度等が
向上する。
【００７１】また好ましくは、第１不純物領域を形成す
る工程は、半導体層とゲート電極部とをマスクとして、
１対のソース・ドレイン領域の間に挟まれた領域と１対
のソース・ドレイン領域のそれぞれとの界面直下近傍の
半導体基板の領域から、ゲート電極部中央の下近傍の領
域にまで延在するように、斜め回転イオン注入法を用い
て形成する工程を含んでいる。
る工程は、半導体層とゲート電極部とをマスクとして、
１対のソース・ドレイン領域の間に挟まれた領域と１対
のソース・ドレイン領域のそれぞれとの界面直下近傍の
半導体基板の領域から、ゲート電極部中央の下近傍の領
域にまで延在するように、斜め回転イオン注入法を用い
て形成する工程を含んでいる。
【００７２】この場合には、ゲート電極部中央下近傍の
半導体基板の領域の第１不純物領域の不純物濃度を高く
設定することができる。その結果、接合リーク電流や接
合容量が増大するのを防止し、電界効果型トランジスタ
のしきい値電圧を上昇させることができる。
半導体基板の領域の第１不純物領域の不純物濃度を高く
設定することができる。その結果、接合リーク電流や接
合容量が増大するのを防止し、電界効果型トランジスタ
のしきい値電圧を上昇させることができる。
【００７３】また好ましくは、マスク部材層形成工程
は、１対の領域の間に挟まれた領域上に、第３のマスク
部材層を形成する工程と、第１のマスク部材層として、
第３のマスク部材層との間に間隔を有するように半導体
層を形成する工程とを含み、第１不純物領域を形成する
工程は、半導体層および第３のマスク部材層をマスクと
して、半導体基板に第１導電型の不純物を導入すること
により、１対の領域の間に挟まれた領域と１対の領域の
それぞれとの界面下方近傍の半導体基板の領域に第１不
純物領域を形成する工程を含み、ゲート電極部を形成す
る工程は、第３のマスク部材層を除去してから行なわれ
る。
は、１対の領域の間に挟まれた領域上に、第３のマスク
部材層を形成する工程と、第１のマスク部材層として、
第３のマスク部材層との間に間隔を有するように半導体
層を形成する工程とを含み、第１不純物領域を形成する
工程は、半導体層および第３のマスク部材層をマスクと
して、半導体基板に第１導電型の不純物を導入すること
により、１対の領域の間に挟まれた領域と１対の領域の
それぞれとの界面下方近傍の半導体基板の領域に第１不
純物領域を形成する工程を含み、ゲート電極部を形成す
る工程は、第３のマスク部材層を除去してから行なわれ
る。
【００７４】この場合には、第１不純物領域を形成する
ためのマスクとして、半導体層と第３のマスク部材層と
を用いることができる。これにより、第３のマスク部材
層と半導体層のそれぞれとの間の間隙を介して、第１導
電型の不純物を導入することにより、１対のソース・ド
レイン領域によって挟まれた領域とソース・ドレイン領
域のそれぞれとの界面下方近傍の半導体基板の領域に第
１不純物領域を形成することができる。その結果、付加
的なレジストパターンの形成などの工程を必要とせず
に、自己整合的に第１不純物領域を形成することができ
る。また、ゲート電極部をマスクとしていないので、注
入等に伴うゲート電極のダメージを抑制することができ
る。
ためのマスクとして、半導体層と第３のマスク部材層と
を用いることができる。これにより、第３のマスク部材
層と半導体層のそれぞれとの間の間隙を介して、第１導
電型の不純物を導入することにより、１対のソース・ド
レイン領域によって挟まれた領域とソース・ドレイン領
域のそれぞれとの界面下方近傍の半導体基板の領域に第
１不純物領域を形成することができる。その結果、付加
的なレジストパターンの形成などの工程を必要とせず
に、自己整合的に第１不純物領域を形成することができ
る。また、ゲート電極部をマスクとしていないので、注
入等に伴うゲート電極のダメージを抑制することができ
る。
【００７５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００７６】（実施の形態１）図１は、本発明の実施の
形態１による電界効果型トランジスタの断面構造図であ
る。図１を参照して、本発明の実施の形態１による電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂと、チャネ
ル領域２２と、ｎ型のポリシリコンからなるエピタキシ
ャル膜１０ａ、１０ｂと、ｐ型の不純物領域１１ａ、１
１ｂとから構成されている。
形態１による電界効果型トランジスタの断面構造図であ
る。図１を参照して、本発明の実施の形態１による電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂと、チャネ
ル領域２２と、ｎ型のポリシリコンからなるエピタキシ
ャル膜１０ａ、１０ｂと、ｐ型の不純物領域１１ａ、１
１ｂとから構成されている。
【００７７】ｐ型の半導体基板１の主表面には、シリコ
ン酸化膜からなる素子分離領域２と、ｐ型のウェル４お
よびｐ型のチャネルカット層５とが形成されている。ま
た、半導体基板１の主表面には、チャネル領域２２を挟
むように、所定の間隔を隔てて１対のｎ型のソース・ド
レイン領域１２ａ、１２ｂが形成されている。このソー
ス・ドレイン領域１２ａ、１２ｂとチャネル領域２２と
の境界領域の下に位置する領域近傍には、ｐ型の不純物
領域１１ａ、１１ｂが形成されている。チャネル領域２
２上には、ゲート絶縁膜６が形成されている。ゲート絶
縁膜６上には、ゲート電極７が形成されている。ゲート
電極７上にはシリコン酸化膜８が形成されている。ゲー
ト電極７とシリコン酸化膜８との側面上には、サイドウ
ォール酸化膜９が形成されている。
ン酸化膜からなる素子分離領域２と、ｐ型のウェル４お
よびｐ型のチャネルカット層５とが形成されている。ま
た、半導体基板１の主表面には、チャネル領域２２を挟
むように、所定の間隔を隔てて１対のｎ型のソース・ド
レイン領域１２ａ、１２ｂが形成されている。このソー
ス・ドレイン領域１２ａ、１２ｂとチャネル領域２２と
の境界領域の下に位置する領域近傍には、ｐ型の不純物
領域１１ａ、１１ｂが形成されている。チャネル領域２
２上には、ゲート絶縁膜６が形成されている。ゲート絶
縁膜６上には、ゲート電極７が形成されている。ゲート
電極７上にはシリコン酸化膜８が形成されている。ゲー
ト電極７とシリコン酸化膜８との側面上には、サイドウ
ォール酸化膜９が形成されている。
【００７８】このように、実施の形態１では、ソース・
ドレイン領域１２ａ、１２ｂのそれぞれとチャネル領域
２２との界面下方近傍の領域に、ｐ型の不純物領域１１
ａ、１１ｂが形成されているため、その不純物領域１１
ａ、１１ｂの不純物の濃度を高くすることができる。こ
のため、不純物領域１１ａ、１１ｂが存在しない場合よ
りも、ｎ型のソース・ドレイン領域１２ａ、１２ｂとウ
ェル４との界面からそれぞれ延びる空乏層が到達する距
離を短縮することができる。それにより、両空乏層が接
近することを防止することができ、その結果、パンチス
ルー現象の発生を防止することができる。
ドレイン領域１２ａ、１２ｂのそれぞれとチャネル領域
２２との界面下方近傍の領域に、ｐ型の不純物領域１１
ａ、１１ｂが形成されているため、その不純物領域１１
ａ、１１ｂの不純物の濃度を高くすることができる。こ
のため、不純物領域１１ａ、１１ｂが存在しない場合よ
りも、ｎ型のソース・ドレイン領域１２ａ、１２ｂとウ
ェル４との界面からそれぞれ延びる空乏層が到達する距
離を短縮することができる。それにより、両空乏層が接
近することを防止することができ、その結果、パンチス
ルー現象の発生を防止することができる。
【００７９】また、上記界面下方近傍の領域以外では、
不純物領域１１ａ、１１ｂは形成されていないので、ソ
ース・ドレイン領域１２ａ、１２ｂとチャネル領域２２
との境界領域の近傍以外の領域において電界が増大する
ことを防止できる。その結果、ソース・ドレイン領域１
２ａ、１２ｂと半導体基板１との境界領域における接合
リーク電流や接合容量が増大することを防止することが
できる。
不純物領域１１ａ、１１ｂは形成されていないので、ソ
ース・ドレイン領域１２ａ、１２ｂとチャネル領域２２
との境界領域の近傍以外の領域において電界が増大する
ことを防止できる。その結果、ソース・ドレイン領域１
２ａ、１２ｂと半導体基板１との境界領域における接合
リーク電流や接合容量が増大することを防止することが
できる。
【００８０】次に、図２〜６を参照して、以下に本発明
の実施の形態１による電界効果型トランジスタの製造プ
ロセスを説明する。
の実施の形態１による電界効果型トランジスタの製造プ
ロセスを説明する。
【００８１】まず、図２を参照して、（１００）面の半
導体基板１の主表面に、素子形成領域を囲むように素子
分離領域２を形成する。その後、半導体基板１の主表面
上にパッド酸化膜３を形成する。そして、半導体基板１
の主表面にボロンなどのｐ型不純物を注入することによ
りｐ型のウェル４とｐ型のチャネルカット層５を形成す
る。ここで、しきい値電圧を制御するため、チャネルカ
ット層５よりも浅い領域にｐ型の不純物を注入してもよ
い。その後、パッド酸化膜３を除去する。
導体基板１の主表面に、素子形成領域を囲むように素子
分離領域２を形成する。その後、半導体基板１の主表面
上にパッド酸化膜３を形成する。そして、半導体基板１
の主表面にボロンなどのｐ型不純物を注入することによ
りｐ型のウェル４とｐ型のチャネルカット層５を形成す
る。ここで、しきい値電圧を制御するため、チャネルカ
ット層５よりも浅い領域にｐ型の不純物を注入してもよ
い。その後、パッド酸化膜３を除去する。
【００８２】次に、図３を参照して、半導体基板１の主
表面上にシリコン酸化膜からなるゲート絶縁膜６を形成
する。ゲート絶縁膜６上にｎ型のドープトポリシリコン
膜（図示せず）を形成する。このドープトポリシリコン
膜上にシリコン酸化膜（図示せず）を形成する。このシ
リコン酸化膜上にレジストパターン（図示せず）を形成
する。そして、このレジストパターンをマスクとして用
いて、上記シリコン酸化膜の一部をエッチングにより除
去することにより、マスクパターン８を形成する。その
後、レジストパターンを除去する。そのマスクパターン
８をマスクとして、上記ドープトポリシリコン膜の一部
を除去することにより、ゲート電極７を形成する。
表面上にシリコン酸化膜からなるゲート絶縁膜６を形成
する。ゲート絶縁膜６上にｎ型のドープトポリシリコン
膜（図示せず）を形成する。このドープトポリシリコン
膜上にシリコン酸化膜（図示せず）を形成する。このシ
リコン酸化膜上にレジストパターン（図示せず）を形成
する。そして、このレジストパターンをマスクとして用
いて、上記シリコン酸化膜の一部をエッチングにより除
去することにより、マスクパターン８を形成する。その
後、レジストパターンを除去する。そのマスクパターン
８をマスクとして、上記ドープトポリシリコン膜の一部
を除去することにより、ゲート電極７を形成する。
【００８３】次に、図４を参照して、ゲート電極７とシ
リコン酸化膜８との側面上にサイドウォール酸化膜９を
形成する。そして、ゲート電極７およびサイドウォール
酸化膜９の下のゲート絶縁膜６を残して、他のシリコン
酸化膜を除去する。ここで、サイドウォール酸化膜はシ
リコン窒化膜により形成してもよい。
リコン酸化膜８との側面上にサイドウォール酸化膜９を
形成する。そして、ゲート電極７およびサイドウォール
酸化膜９の下のゲート絶縁膜６を残して、他のシリコン
酸化膜を除去する。ここで、サイドウォール酸化膜はシ
リコン窒化膜により形成してもよい。
【００８４】次に，図５を参照して、半導体基板１の主
表面が露出しているソース・ドレイン領域１２ａ、１２
ｂ（図１参照）となる領域上に超高真空の化学気相成長
法（以下ＵＨＶ−ＣＶＤ法という）を用いて、選択的に
ｎ型のポリシリコンからなるエピタキシャル膜１０ａ、
１０ｂを形成する。エピタキシャル膜１０ａ、１０ｂ
は、成長条件を制御することで、（１１１）や（３１
１）などのファセット面を出すことにより、その断面形
状が実質的に台形状になるように形成する。このような
エピタキシャル膜１０ａ、１０ｂの形成方法について
は、たとえばY. Nakahara et al., IEEE Symposium on
VLSI Technology Digest of Technical Papers, p.174
（1996）等に開示されている。そして、このエピタキシ
ャル膜１０ａ、１０ｂを形成することにより、エピタキ
シャル膜１０ａ、１０ｂとゲート電極７との間に間隙２
３ａ、２３ｂを形成することができる。
表面が露出しているソース・ドレイン領域１２ａ、１２
ｂ（図１参照）となる領域上に超高真空の化学気相成長
法（以下ＵＨＶ−ＣＶＤ法という）を用いて、選択的に
ｎ型のポリシリコンからなるエピタキシャル膜１０ａ、
１０ｂを形成する。エピタキシャル膜１０ａ、１０ｂ
は、成長条件を制御することで、（１１１）や（３１
１）などのファセット面を出すことにより、その断面形
状が実質的に台形状になるように形成する。このような
エピタキシャル膜１０ａ、１０ｂの形成方法について
は、たとえばY. Nakahara et al., IEEE Symposium on
VLSI Technology Digest of Technical Papers, p.174
（1996）等に開示されている。そして、このエピタキシ
ャル膜１０ａ、１０ｂを形成することにより、エピタキ
シャル膜１０ａ、１０ｂとゲート電極７との間に間隙２
３ａ、２３ｂを形成することができる。
【００８５】ここで、エピタキシャル膜１０ａ、１０ｂ
の膜厚について、ゲート長が０．２５μｍ以下の微細な
電界効果型トランジスタを想定して検討する。ソース・
ドレイン領域１２ａ、１２ｂの接合深さが、約０．０５
μｍであると仮定すると、不純物領域１１ａ、１１ｂの
射影飛程度Ｒｐも０．０５μｍ程度に設定する。このと
き、エピタキシャル膜１０ａ、１０ｂ下のソース・ドレ
イン領域１２ａ、１２ｂ（図１参照）において、ｐ型の
不純物が上記接合深さより深い領域に分布しないように
するためには、エピタキシャル膜１０ａ、１０ｂの膜厚
を０．０５μｍ程度にすれば十分である。ただし、この
膜厚はあくまで目安であり、エピタキシャル膜１０ａ、
１０ｂの膜厚が０．０５μｍより厚い場合でも同様の効
果が得られる。また、この膜厚が０．０５μｍより薄い
場合でも、効果の程度は小さくなるが同様の効果が得ら
れる。
の膜厚について、ゲート長が０．２５μｍ以下の微細な
電界効果型トランジスタを想定して検討する。ソース・
ドレイン領域１２ａ、１２ｂの接合深さが、約０．０５
μｍであると仮定すると、不純物領域１１ａ、１１ｂの
射影飛程度Ｒｐも０．０５μｍ程度に設定する。このと
き、エピタキシャル膜１０ａ、１０ｂ下のソース・ドレ
イン領域１２ａ、１２ｂ（図１参照）において、ｐ型の
不純物が上記接合深さより深い領域に分布しないように
するためには、エピタキシャル膜１０ａ、１０ｂの膜厚
を０．０５μｍ程度にすれば十分である。ただし、この
膜厚はあくまで目安であり、エピタキシャル膜１０ａ、
１０ｂの膜厚が０．０５μｍより厚い場合でも同様の効
果が得られる。また、この膜厚が０．０５μｍより薄い
場合でも、効果の程度は小さくなるが同様の効果が得ら
れる。
【００８６】そして、図５に示した工程の後、図６を参
照して、ボロンやフッ化ボロンなどのｐ型の不純物を、
ゲート電極７とサイドウォール酸化膜９とエピタキシャ
ル膜１０ａ、１０ｂとをマスクとして用い、斜め回転イ
オン注入法により間隙２３ａ、２３ｂを介して半導体基
板１の主表面に注入する。ボロンの注入条件としては、
注入エネルギー１５ｋｅＶ〜３０ｋｅＶ、ドーズ量５Ｅ
１２〜３Ｅ１３ｃｍ-2、注入角度０〜２０°が好まし
い。また、不純物としてフッ化ボロンを注入する場合の
条件としては、注入エネルギー４５ｋｅＶ〜１２０ｋｅ
Ｖ、ドーズ量５Ｅ１２〜３Ｅ１３ｃｍ-2、注入角度０〜
２０°が好ましい。こうして、ｐ型の不純物領域１１
ａ、１１ｂを形成する。このように、エピタキシャル膜
１０ａ、１０ｂをマスクとして用いるので、特別なマス
クなどを必要とせずに、ソース・ドレイン領域１２ａ、
１２ｂ（図１参照）とチャネル領域２２（図１参照）と
の界面下方近傍の領域にのみ、自己整合的に不純物領域
１１ａ、１１ｂを形成することが可能となる。
照して、ボロンやフッ化ボロンなどのｐ型の不純物を、
ゲート電極７とサイドウォール酸化膜９とエピタキシャ
ル膜１０ａ、１０ｂとをマスクとして用い、斜め回転イ
オン注入法により間隙２３ａ、２３ｂを介して半導体基
板１の主表面に注入する。ボロンの注入条件としては、
注入エネルギー１５ｋｅＶ〜３０ｋｅＶ、ドーズ量５Ｅ
１２〜３Ｅ１３ｃｍ-2、注入角度０〜２０°が好まし
い。また、不純物としてフッ化ボロンを注入する場合の
条件としては、注入エネルギー４５ｋｅＶ〜１２０ｋｅ
Ｖ、ドーズ量５Ｅ１２〜３Ｅ１３ｃｍ-2、注入角度０〜
２０°が好ましい。こうして、ｐ型の不純物領域１１
ａ、１１ｂを形成する。このように、エピタキシャル膜
１０ａ、１０ｂをマスクとして用いるので、特別なマス
クなどを必要とせずに、ソース・ドレイン領域１２ａ、
１２ｂ（図１参照）とチャネル領域２２（図１参照）と
の界面下方近傍の領域にのみ、自己整合的に不純物領域
１１ａ、１１ｂを形成することが可能となる。
【００８７】その後、熱処理を行なうことにより、エピ
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂを形成する。このようにし
て、図１に示すような電界効果型トランジスタを製造す
る。
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂを形成する。このようにし
て、図１に示すような電界効果型トランジスタを製造す
る。
【００８８】ここで、従来例のようにソース・ドレイン
領域へのイオン注入を行なわなくても、エピタキシャル
膜１０ａ、１０ｂのシート抵抗が小さければ、このエピ
タキシャル膜１０ａ、１０ｂをソース・ドレイン領域と
して使用できる。また、このソース・ドレイン領域１２
ａ、１２ｂは、ｎ型のイオンを注入することにより形成
してもよい。
領域へのイオン注入を行なわなくても、エピタキシャル
膜１０ａ、１０ｂのシート抵抗が小さければ、このエピ
タキシャル膜１０ａ、１０ｂをソース・ドレイン領域と
して使用できる。また、このソース・ドレイン領域１２
ａ、１２ｂは、ｎ型のイオンを注入することにより形成
してもよい。
【００８９】そして、実施の形態１ではｎ型ポリシリコ
ンをゲート電極７として用いるｎＭＯＳ電界効果型トラ
ンジスタについて説明しているが、これはｎ型ポリシリ
コンをゲート電極７とした埋込チャネル型ｐＭＯＳ電界
効果型トランジスタおよびｐ型ポリシリコンをゲート電
極７とした表面チャネル型ｐＭＯＳ電界効果型トランジ
スタなどに適用しても、同様の効果が得られる。このｐ
ＭＯＳ電界効果型トランジスタにおいては、不純物領域
１１ａ、１１ｂを形成するためにリンなどの不純物を斜
め回転イオン注入法を用いて注入する。このリンを注入
する際の条件としては、注入エネルギー４０ｋｅＶ〜１
００ｋｅＶ、ドーズ量５Ｅ１２〜３Ｅ１３ｃｍ-2、注入
角度０〜３０°が好ましい。
ンをゲート電極７として用いるｎＭＯＳ電界効果型トラ
ンジスタについて説明しているが、これはｎ型ポリシリ
コンをゲート電極７とした埋込チャネル型ｐＭＯＳ電界
効果型トランジスタおよびｐ型ポリシリコンをゲート電
極７とした表面チャネル型ｐＭＯＳ電界効果型トランジ
スタなどに適用しても、同様の効果が得られる。このｐ
ＭＯＳ電界効果型トランジスタにおいては、不純物領域
１１ａ、１１ｂを形成するためにリンなどの不純物を斜
め回転イオン注入法を用いて注入する。このリンを注入
する際の条件としては、注入エネルギー４０ｋｅＶ〜１
００ｋｅＶ、ドーズ量５Ｅ１２〜３Ｅ１３ｃｍ-2、注入
角度０〜３０°が好ましい。
【００９０】さらに、本発明の実施の形態１の第１の変
形例としては、図７に示すような電界効果型トランジス
タがある。
形例としては、図７に示すような電界効果型トランジス
タがある。
【００９１】図７を参照して、本発明の実施の形態１の
第１の変形例による電界効果型トランジスタは、基本的
には図１に示した実施の形態１による電界効果型トラン
ジスタと同様の構造を備える。この実施の形態１の第１
の変形例による電界効果型トランジスタでは、ゲート電
極７が、ゲート絶縁膜６上に形成されたポリシリコン膜
１７と、ポリシリコン膜１７上に形成されたタングステ
ンシリサイド膜１８とから形成されている。このように
ゲート電極７をポリサイド構造とすることで、ゲート電
極７の抵抗を減少させることができ、図１に示した実施
の形態１の効果に加えて、電界効果型トランジスタの特
性を改善することができる。ここで、タングステンシリ
サイド膜１８に代えて、チタンシリサイド膜などの他の
金属シリサイド膜を用いてもよいし、タングステンなど
の金属を用いてポリメタル構造としてもよい。
第１の変形例による電界効果型トランジスタは、基本的
には図１に示した実施の形態１による電界効果型トラン
ジスタと同様の構造を備える。この実施の形態１の第１
の変形例による電界効果型トランジスタでは、ゲート電
極７が、ゲート絶縁膜６上に形成されたポリシリコン膜
１７と、ポリシリコン膜１７上に形成されたタングステ
ンシリサイド膜１８とから形成されている。このように
ゲート電極７をポリサイド構造とすることで、ゲート電
極７の抵抗を減少させることができ、図１に示した実施
の形態１の効果に加えて、電界効果型トランジスタの特
性を改善することができる。ここで、タングステンシリ
サイド膜１８に代えて、チタンシリサイド膜などの他の
金属シリサイド膜を用いてもよいし、タングステンなど
の金属を用いてポリメタル構造としてもよい。
【００９２】また、本発明の実施の形態１の第２の変形
例としては、図８に示すような電界効果型トランジスタ
がある。
例としては、図８に示すような電界効果型トランジスタ
がある。
【００９３】図８を参照して、本発明の実施の形態１の
第２の変形例による電界効果型トランジスタは、基本的
には図１に示した実施の形態１による電界効果型トラン
ジスタと同様の構造を備える。この実施の形態１の第２
の変形例による電界効果型トランジスタでは、ゲート電
極７が、ゲート絶縁膜６上に形成されたポリシリコン膜
１７と、ポリシリコン膜１７上に形成されたＴｉＮ膜１
９と、ＴｉＮ膜１９上に形成されたタングステンシリサ
イド膜１８とから構成されている。ここで、ＴｉＮ膜１
９に代えて、タングステンナイトライド（ＷＮ）膜を用
いてもよい。このように、ゲート電極７を多層構造とす
ることで、ゲート電極７の抵抗を減少させることがで
き、図１に示した実施の形態１の効果に加えて、電界効
果型トランジスタの特性を改善することができる。
第２の変形例による電界効果型トランジスタは、基本的
には図１に示した実施の形態１による電界効果型トラン
ジスタと同様の構造を備える。この実施の形態１の第２
の変形例による電界効果型トランジスタでは、ゲート電
極７が、ゲート絶縁膜６上に形成されたポリシリコン膜
１７と、ポリシリコン膜１７上に形成されたＴｉＮ膜１
９と、ＴｉＮ膜１９上に形成されたタングステンシリサ
イド膜１８とから構成されている。ここで、ＴｉＮ膜１
９に代えて、タングステンナイトライド（ＷＮ）膜を用
いてもよい。このように、ゲート電極７を多層構造とす
ることで、ゲート電極７の抵抗を減少させることがで
き、図１に示した実施の形態１の効果に加えて、電界効
果型トランジスタの特性を改善することができる。
【００９４】（実施の形態２）図９は、本発明の実施の
形態２による電界効果型トランジスタの断面構造図であ
る。図９を参照して、本発明の実施の形態２による電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、
１４ｂと、チャネル領域２２と、ｎ型のポリシリコンか
らなるエピタキシャル膜１０ａ、１０ｂと、不純物領域
１１ａ、１１ｂとから構成されている。そして、この構
造は、基本的には図１に示した実施の形態１による電界
効果型トランジスタと同様である。
形態２による電界効果型トランジスタの断面構造図であ
る。図９を参照して、本発明の実施の形態２による電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、
１４ｂと、チャネル領域２２と、ｎ型のポリシリコンか
らなるエピタキシャル膜１０ａ、１０ｂと、不純物領域
１１ａ、１１ｂとから構成されている。そして、この構
造は、基本的には図１に示した実施の形態１による電界
効果型トランジスタと同様である。
【００９５】この実施の形態２による電界効果型トラン
ジスタでは、サイドウォール酸化膜９の側面に、第２の
サイドウォール酸化膜１３ａ、１３ｂが形成されてい
る。また、ソース・ドレイン領域１２ａ、１２ｂ、１４
ａ、１４ｂは、低濃度の不純物を含む第１不純物拡散領
域１２ａ、１２ｂと、高濃度の不純物を含む第２不純物
拡散領域１４ａ、１４ｂとからなるＬＤＤ構造である。
このように、ソース・ドレイン領域１２ａ、１２ｂ、１
４ａ、１４ｂがＬＤＤ構造であるので、後述する製造工
程で示すように、この第２のサイドウォール酸化膜１３
ａ、１３ｂとサイドウォール酸化膜９とゲート電極７と
をマスクとして、ｎ型の不純物イオンを注入することに
より、ソース・ドレイン領域となる第２不純物拡散領域
１４ａ、１４ｂを形成する際、エピタキシャル膜１０
ａ、１０ｂにもｎ型の不純物が注入される。このため、
エピタキシャル膜１０ａ、１０ｂのシート抵抗が小さく
なる。そのシート抵抗の小さいエピタキシャル膜１０
ａ、１０ｂがソース・ドレイン領域１２ａ、１２ｂ、１
４ａ、１４ｂに接触していることにより、ソース・ドレ
イン領域１２ａ、１２ｂ、１４ａ、１４ｂ全体の寄生抵
抗を小さくすることができる。その結果、実施の形態１
に示した効果に加えて、寄生抵抗の増大に起因する半導
体素子の特性の劣化を防止することが可能となる。
ジスタでは、サイドウォール酸化膜９の側面に、第２の
サイドウォール酸化膜１３ａ、１３ｂが形成されてい
る。また、ソース・ドレイン領域１２ａ、１２ｂ、１４
ａ、１４ｂは、低濃度の不純物を含む第１不純物拡散領
域１２ａ、１２ｂと、高濃度の不純物を含む第２不純物
拡散領域１４ａ、１４ｂとからなるＬＤＤ構造である。
このように、ソース・ドレイン領域１２ａ、１２ｂ、１
４ａ、１４ｂがＬＤＤ構造であるので、後述する製造工
程で示すように、この第２のサイドウォール酸化膜１３
ａ、１３ｂとサイドウォール酸化膜９とゲート電極７と
をマスクとして、ｎ型の不純物イオンを注入することに
より、ソース・ドレイン領域となる第２不純物拡散領域
１４ａ、１４ｂを形成する際、エピタキシャル膜１０
ａ、１０ｂにもｎ型の不純物が注入される。このため、
エピタキシャル膜１０ａ、１０ｂのシート抵抗が小さく
なる。そのシート抵抗の小さいエピタキシャル膜１０
ａ、１０ｂがソース・ドレイン領域１２ａ、１２ｂ、１
４ａ、１４ｂに接触していることにより、ソース・ドレ
イン領域１２ａ、１２ｂ、１４ａ、１４ｂ全体の寄生抵
抗を小さくすることができる。その結果、実施の形態１
に示した効果に加えて、寄生抵抗の増大に起因する半導
体素子の特性の劣化を防止することが可能となる。
【００９６】次に、図１０および１１を参照して、以下
に本発明の実施の形態２による電界効果型トランジスタ
の製造プロセスを説明する。
に本発明の実施の形態２による電界効果型トランジスタ
の製造プロセスを説明する。
【００９７】まず、図２〜６に示した実施の形態１によ
る製造プロセスにより、図１に示した構造を得る。そし
て、サイドウォール酸化膜９の側面上に第２のサイドウ
ォール酸化膜１３ａ、１３ｂを形成することにより、図
１０に示したような構造を得る。
る製造プロセスにより、図１に示した構造を得る。そし
て、サイドウォール酸化膜９の側面上に第２のサイドウ
ォール酸化膜１３ａ、１３ｂを形成することにより、図
１０に示したような構造を得る。
【００９８】次に、図１１を参照して、第２のサイドウ
ォール酸化膜１３ａ、１３ｂとサイドウォール酸化膜９
とゲート電極７とをマスクとして、ｎ型の不純物イオン
を注入することにより、ソース・ドレイン領域となる第
２不純物拡散領域１４ａ、１４ｂを形成する。この際、
エピタキシャル膜１０ａ、１０ｂにもｎ型の不純物が注
入される。このため、エピタキシャル膜１０ａ、１０ｂ
のシート抵抗を小さくすることができ、それにより、こ
のエピタキシャル膜１０ａ、１０ｂが接触しているソー
ス・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂ全体
の寄生抵抗を小さくすることができる。このようにし
て、図９に示すような電界効果型トランジスタを製造す
る。
ォール酸化膜１３ａ、１３ｂとサイドウォール酸化膜９
とゲート電極７とをマスクとして、ｎ型の不純物イオン
を注入することにより、ソース・ドレイン領域となる第
２不純物拡散領域１４ａ、１４ｂを形成する。この際、
エピタキシャル膜１０ａ、１０ｂにもｎ型の不純物が注
入される。このため、エピタキシャル膜１０ａ、１０ｂ
のシート抵抗を小さくすることができ、それにより、こ
のエピタキシャル膜１０ａ、１０ｂが接触しているソー
ス・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂ全体
の寄生抵抗を小さくすることができる。このようにし
て、図９に示すような電界効果型トランジスタを製造す
る。
【００９９】（実施の形態３）図１２は、本発明の実施
の形態３による電界効果型トランジスタの断面構造図で
ある。図１２を参照して、本発明の実施の形態３による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備える。この実施の形態３による電界効果型トランジ
スタでは、不純物領域１１ａ、１１ｂが、ゲート電極７
のエッジ部直下の領域にまで延在するように形成されて
いる。このように、不純物領域１１ａ、１１ｂを形成す
ることで、接合リーク電流や接合容量が増大することを
防止しながら、実施の形態１に比べてより確実にパンチ
スルー現象を防止することができる。
の形態３による電界効果型トランジスタの断面構造図で
ある。図１２を参照して、本発明の実施の形態３による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備える。この実施の形態３による電界効果型トランジ
スタでは、不純物領域１１ａ、１１ｂが、ゲート電極７
のエッジ部直下の領域にまで延在するように形成されて
いる。このように、不純物領域１１ａ、１１ｂを形成す
ることで、接合リーク電流や接合容量が増大することを
防止しながら、実施の形態１に比べてより確実にパンチ
スルー現象を防止することができる。
【０１００】次に、図１３を参照して、以下に本発明の
実施の形態３による電界効果型トランジスタの製造プロ
セスを説明する。
実施の形態３による電界効果型トランジスタの製造プロ
セスを説明する。
【０１０１】まず、図２〜５に示した本発明の実施の形
態１の製造プロセスを実施した後、サイドウォール酸化
膜９（図５参照）を除去する。そして、図１３を参照し
て、サイドウォール酸化膜がない状態で、ボロンやフッ
化ボロンなどのｐ型の不純物を、ゲート電極７とエピタ
キシャル膜１０ａ、１０ｂとをマスクとして用い、斜め
回転イオン注入法により間隙２４ａ、２４ｂを介して半
導体基板１の主表面に注入する。こうして、ｐ型の不純
物領域１１ａ、１１ｂを形成する。このように、サイド
ウォール酸化膜９（図５参照）を除去するので、ゲート
電極７とエピタキシャル膜１０ａ、１０ｂとの間の間隙
２４ａ、２４ｂを実施の形態１と比べて大きくすること
ができる。このため、この状態でｐ型の不純物の注入を
行なうと、ゲート電極７のエッジ部までｐ型の不純物を
確実に注入することができる。それにより、ｐ型の不純
物が十分注入されないことに起因するパンチスルー耐性
の劣化を防止することが可能となる。
態１の製造プロセスを実施した後、サイドウォール酸化
膜９（図５参照）を除去する。そして、図１３を参照し
て、サイドウォール酸化膜がない状態で、ボロンやフッ
化ボロンなどのｐ型の不純物を、ゲート電極７とエピタ
キシャル膜１０ａ、１０ｂとをマスクとして用い、斜め
回転イオン注入法により間隙２４ａ、２４ｂを介して半
導体基板１の主表面に注入する。こうして、ｐ型の不純
物領域１１ａ、１１ｂを形成する。このように、サイド
ウォール酸化膜９（図５参照）を除去するので、ゲート
電極７とエピタキシャル膜１０ａ、１０ｂとの間の間隙
２４ａ、２４ｂを実施の形態１と比べて大きくすること
ができる。このため、この状態でｐ型の不純物の注入を
行なうと、ゲート電極７のエッジ部までｐ型の不純物を
確実に注入することができる。それにより、ｐ型の不純
物が十分注入されないことに起因するパンチスルー耐性
の劣化を防止することが可能となる。
【０１０２】そして、図１３に示した工程の後、再度ゲ
ート電極７の側面にサイドウォール酸化膜２６を形成す
る。このようにして、図１２に示すような電界効果型ト
ランジスタを製造する。
ート電極７の側面にサイドウォール酸化膜２６を形成す
る。このようにして、図１２に示すような電界効果型ト
ランジスタを製造する。
【０１０３】さらに、本発明の実施の形態３の変形例と
しては、図１４に示すような電界効果型トランジスタが
ある。
しては、図１４に示すような電界効果型トランジスタが
ある。
【０１０４】図１４を参照して、本発明の実施の形態３
の変形例による電界効果型トランジスタは、基本的には
図１に示した実施の形態１による電界効果型トランジス
タと同様の構造を備える。この実施の形態３の変形例に
よる電界効果型トランジスタは、ゲート電極７とエピタ
キシャル膜１０ａ、１０ｂとの間の間隙２４ａ、２４ｂ
の上部および底部における平面積が、図１に示す実施の
形態１による電界効果型トランジスタの間隙２３ａ、２
３ｂの上部および底部の平面積よりも大きくなるように
形成されている。このように、間隙２４ａ、２４ｂを形
成するので、後述する製造プロセスにおいて、この間隙
２４ａ、２４ｂを介してｐ型の不純物を半導体基板１の
主表面に注入する際、このｐ型の不純物を確実に注入す
ることができる。そのため、接合リーク電流や接合容量
が増大することを防止しながら、実施の形態１に比べて
より確実にパンチスルー現象を防止することができる。
また、後述する製造プロセスにおいて、不純物領域１１
ａ、１１ｂを形成するためのｐ型の不純物の注入の際、
ゲート電極７はサイドウォール酸化膜９とシリコン酸化
膜８とに覆われている状態なので、ゲート電極７が不純
物注入の際にダメージを受けることを防止することが可
能となる。
の変形例による電界効果型トランジスタは、基本的には
図１に示した実施の形態１による電界効果型トランジス
タと同様の構造を備える。この実施の形態３の変形例に
よる電界効果型トランジスタは、ゲート電極７とエピタ
キシャル膜１０ａ、１０ｂとの間の間隙２４ａ、２４ｂ
の上部および底部における平面積が、図１に示す実施の
形態１による電界効果型トランジスタの間隙２３ａ、２
３ｂの上部および底部の平面積よりも大きくなるように
形成されている。このように、間隙２４ａ、２４ｂを形
成するので、後述する製造プロセスにおいて、この間隙
２４ａ、２４ｂを介してｐ型の不純物を半導体基板１の
主表面に注入する際、このｐ型の不純物を確実に注入す
ることができる。そのため、接合リーク電流や接合容量
が増大することを防止しながら、実施の形態１に比べて
より確実にパンチスルー現象を防止することができる。
また、後述する製造プロセスにおいて、不純物領域１１
ａ、１１ｂを形成するためのｐ型の不純物の注入の際、
ゲート電極７はサイドウォール酸化膜９とシリコン酸化
膜８とに覆われている状態なので、ゲート電極７が不純
物注入の際にダメージを受けることを防止することが可
能となる。
【０１０５】次に、図１５〜１７を参照して、以下に本
発明の実施の形態３の変形例による電界効果型トランジ
スタの製造プロセスを説明する。
発明の実施の形態３の変形例による電界効果型トランジ
スタの製造プロセスを説明する。
【０１０６】まず、図２および３に示した本発明の実施
の形態１の製造プロセスを実施した後、図１５を参照し
て、ゲート電極７とシリコン酸化膜８との側面上にサイ
ドウォール酸化膜９を形成するとともに、シリコン窒化
膜（図示せず）をサイドウォール酸化膜９とシリコン酸
化膜８とゲート絶縁膜となるシリコン酸化膜６との上に
形成する。このシリコン窒化膜を異方性エッチングする
ことにより、サイドウォール窒化膜１６ａ、１６ｂを形
成する。その後、ゲート電極７とサイドウォール酸化膜
９とサイドウォール窒化膜１６ａ、１６ｂとの下に位置
するゲート絶縁膜６以外のシリコン酸化膜６を除去す
る。
の形態１の製造プロセスを実施した後、図１５を参照し
て、ゲート電極７とシリコン酸化膜８との側面上にサイ
ドウォール酸化膜９を形成するとともに、シリコン窒化
膜（図示せず）をサイドウォール酸化膜９とシリコン酸
化膜８とゲート絶縁膜となるシリコン酸化膜６との上に
形成する。このシリコン窒化膜を異方性エッチングする
ことにより、サイドウォール窒化膜１６ａ、１６ｂを形
成する。その後、ゲート電極７とサイドウォール酸化膜
９とサイドウォール窒化膜１６ａ、１６ｂとの下に位置
するゲート絶縁膜６以外のシリコン酸化膜６を除去す
る。
【０１０７】次に、図１６を参照して、半導体基板１の
主表面が露出しているソース・ドレイン領域１２ａ、１
２ｂ（図１４参照）となる領域上にＵＨＶ−ＣＶＤ法を
用いて、選択的にｎ型ポリシリコンのエピタキシャル膜
１０ａ、１０ｂを形成する。エピタキシャル膜１０ａ、
１０ｂは、成長条件を制御することで、（１１１）や
（３１１）などのファセット面を出すことにより、その
断面形状が実質的に台形状になるように形成する。
主表面が露出しているソース・ドレイン領域１２ａ、１
２ｂ（図１４参照）となる領域上にＵＨＶ−ＣＶＤ法を
用いて、選択的にｎ型ポリシリコンのエピタキシャル膜
１０ａ、１０ｂを形成する。エピタキシャル膜１０ａ、
１０ｂは、成長条件を制御することで、（１１１）や
（３１１）などのファセット面を出すことにより、その
断面形状が実質的に台形状になるように形成する。
【０１０８】次に、サイドウォール窒化膜１６ａ、１６
ｂをエッチングにより除去することにより、図１７に示
すように、ゲート電極７とエピタキシャル膜１０ａ、１
０ｂとの間に、間隙２４ａ、２４ｂを形成する。その
後、ボロンやフッ化ボロンなどのｐ型の不純物を、ゲー
ト電極７とサイドウォール酸化膜９とエピタキシャル膜
１０ａ、１０ｂとをマスクとして用い、斜め回転イオン
注入法により間隙２４ａ、２４ｂを介して半導体基板１
の主表面に注入する。こうしてｐ型の不純物領域１１
ａ、１１ｂを形成する。このように、サイドウォール窒
化膜１６ａ、１６ｂ（図１６参照）を除去するので、ゲ
ート電極７とエピタキシャル膜１０ａ、１０ｂとの間の
間隙２４ａ、２４ｂを実施の形態１と比べて大きくする
ことができる。このため、この状態でｐ型の不純物の注
入を行なうと、ｐ型の不純物を確実に注入することがで
きる。それにより、ｐ型の不純物が十分注入されないこ
とに起因するパンチスルー耐性の劣化を防止することが
可能となる。また、上記ｐ型の不純物の注入の際、ゲー
ト電極７はサイドウォール酸化膜９とシリコン酸化膜８
とに覆われている状態なので、ゲート電極７が不純物注
入の際にダメージを受けることを防止することが可能と
なる。
ｂをエッチングにより除去することにより、図１７に示
すように、ゲート電極７とエピタキシャル膜１０ａ、１
０ｂとの間に、間隙２４ａ、２４ｂを形成する。その
後、ボロンやフッ化ボロンなどのｐ型の不純物を、ゲー
ト電極７とサイドウォール酸化膜９とエピタキシャル膜
１０ａ、１０ｂとをマスクとして用い、斜め回転イオン
注入法により間隙２４ａ、２４ｂを介して半導体基板１
の主表面に注入する。こうしてｐ型の不純物領域１１
ａ、１１ｂを形成する。このように、サイドウォール窒
化膜１６ａ、１６ｂ（図１６参照）を除去するので、ゲ
ート電極７とエピタキシャル膜１０ａ、１０ｂとの間の
間隙２４ａ、２４ｂを実施の形態１と比べて大きくする
ことができる。このため、この状態でｐ型の不純物の注
入を行なうと、ｐ型の不純物を確実に注入することがで
きる。それにより、ｐ型の不純物が十分注入されないこ
とに起因するパンチスルー耐性の劣化を防止することが
可能となる。また、上記ｐ型の不純物の注入の際、ゲー
ト電極７はサイドウォール酸化膜９とシリコン酸化膜８
とに覆われている状態なので、ゲート電極７が不純物注
入の際にダメージを受けることを防止することが可能と
なる。
【０１０９】その後、熱処理を行なうことにより、エピ
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂ（図１４参照）を形成する。
このようにして、図１４に示すような電界効果型トラン
ジスタを製造する。
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂ（図１４参照）を形成する。
このようにして、図１４に示すような電界効果型トラン
ジスタを製造する。
【０１１０】（実施の形態４）図１８は、本発明の実施
の形態４による電界効果型トランジスタの断面構造図で
ある。図１８を参照して、本発明の実施の形態４による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備えている。この実施の形態４による電界効果型トラ
ンジスタでは、エピタキシャル膜１０ａ、１０ｂの断面
形状が、実質的に矩形状になるように形成されている。
また、ゲート電極７の側面上にサイドウォール酸化膜は
形成されていない。このように、エピタキシャル膜１０
ａ、１０ｂの断面形状が実質的に矩形状であるので、後
述する製造プロセスにおいて、エピタキシャル膜１０
ａ、１０ｂの膜厚が局所的に薄くなることによりｐ型の
不純物領域１１ａ、１１ｂが形成されるべき領域以外の
領域に位置する半導体基板１の主表面に、ｐ型の不純物
が注入されることを防止できる。そのため、ソース・ド
レイン領域１２ａ、１２ｂとチャネル領域２２との界面
近傍の領域以外において、ソース・ドレイン領域１２
ａ、１２ｂと半導体基板１との界面近傍の電界の増大を
防止することができ、その結果、接合リーク電流や接合
容量が増大することをより確実に防止することが可能と
なる。
の形態４による電界効果型トランジスタの断面構造図で
ある。図１８を参照して、本発明の実施の形態４による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備えている。この実施の形態４による電界効果型トラ
ンジスタでは、エピタキシャル膜１０ａ、１０ｂの断面
形状が、実質的に矩形状になるように形成されている。
また、ゲート電極７の側面上にサイドウォール酸化膜は
形成されていない。このように、エピタキシャル膜１０
ａ、１０ｂの断面形状が実質的に矩形状であるので、後
述する製造プロセスにおいて、エピタキシャル膜１０
ａ、１０ｂの膜厚が局所的に薄くなることによりｐ型の
不純物領域１１ａ、１１ｂが形成されるべき領域以外の
領域に位置する半導体基板１の主表面に、ｐ型の不純物
が注入されることを防止できる。そのため、ソース・ド
レイン領域１２ａ、１２ｂとチャネル領域２２との界面
近傍の領域以外において、ソース・ドレイン領域１２
ａ、１２ｂと半導体基板１との界面近傍の電界の増大を
防止することができ、その結果、接合リーク電流や接合
容量が増大することをより確実に防止することが可能と
なる。
【０１１１】次に、図１９および２０を参照して、以下
に本発明の実施の形態４による電界効果型トランジスタ
の製造プロセスを説明する。
に本発明の実施の形態４による電界効果型トランジスタ
の製造プロセスを説明する。
【０１１２】まず、図２〜４に示した本発明の実施の形
態１の製造プロセスを実施した後、図１９を参照して、
半導体基板１の主表面が露出しているソース・ドレイン
領域１２ａ、１２ｂ（図１８参照）となる領域上にＵＨ
Ｖ−ＣＶＤ法を用いて、選択的にｎ型ポリシリコンのエ
ピタキシャル膜１０ａ、１０ｂを形成する。エピタキシ
ャル膜１０ａ、１０ｂは、成長条件を調整することで、
その断面形状が実質的に矩形状になるように形成する。
このようなエピタキシャル膜１０ａ、１０ｂの形成方法
については、H. Hada et al., IEDM Technical Digest,
p.665（1995）などに開示されている。
態１の製造プロセスを実施した後、図１９を参照して、
半導体基板１の主表面が露出しているソース・ドレイン
領域１２ａ、１２ｂ（図１８参照）となる領域上にＵＨ
Ｖ−ＣＶＤ法を用いて、選択的にｎ型ポリシリコンのエ
ピタキシャル膜１０ａ、１０ｂを形成する。エピタキシ
ャル膜１０ａ、１０ｂは、成長条件を調整することで、
その断面形状が実質的に矩形状になるように形成する。
このようなエピタキシャル膜１０ａ、１０ｂの形成方法
については、H. Hada et al., IEDM Technical Digest,
p.665（1995）などに開示されている。
【０１１３】次に、サイドウォール酸化膜９とシリコン
酸化膜８とをエッチングにより除去することにより、図
２０に示すように、間隙２５ａ、２５ｂを形成する。そ
して、ボロンやフッ化ボロンなどのｐ型の不純物をゲー
ト電極７とエピタキシャル膜１０ａ、１０ｂとをマスク
として用い、間隙２５ａ、２５ｂを介して半導体基板１
の主表面にイオン注入する。このように、エピタキシャ
ル膜１０ａ、１０ｂをマスクとして用いるので、特別な
マスクなどを必要とせずに、ソース・ドレイン領域１２
ａ、１２ｂ（図１８参照）とチャネル領域２２（図１８
参照）との境界領域の下に位置する領域近傍のみに、自
己整合的に不純物領域１１ａ、１１ｂを形成することが
可能となる。また、エピタキシャル膜１０ａ、１０ｂを
その断面形状が実質的に矩形状になるように形成するの
で、エピタキシャル膜１０ａ、１０ｂの膜厚が局所的に
薄くなることを防止できる。これにより、不純物領域１
１ａ、１１ｂが形成されるべき領域以外の領域に位置す
る半導体基板１の主表面に、エピタキシャル膜１０ａ、
１０ｂの膜厚が局所的に薄くなっている部分からｐ型の
不純物が注入されることを防止できる。このため、ソー
ス・ドレイン領域１２ａ、１２ｂと半導体基板１との界
面近傍における電界の増大を防止することが可能とな
る。
酸化膜８とをエッチングにより除去することにより、図
２０に示すように、間隙２５ａ、２５ｂを形成する。そ
して、ボロンやフッ化ボロンなどのｐ型の不純物をゲー
ト電極７とエピタキシャル膜１０ａ、１０ｂとをマスク
として用い、間隙２５ａ、２５ｂを介して半導体基板１
の主表面にイオン注入する。このように、エピタキシャ
ル膜１０ａ、１０ｂをマスクとして用いるので、特別な
マスクなどを必要とせずに、ソース・ドレイン領域１２
ａ、１２ｂ（図１８参照）とチャネル領域２２（図１８
参照）との境界領域の下に位置する領域近傍のみに、自
己整合的に不純物領域１１ａ、１１ｂを形成することが
可能となる。また、エピタキシャル膜１０ａ、１０ｂを
その断面形状が実質的に矩形状になるように形成するの
で、エピタキシャル膜１０ａ、１０ｂの膜厚が局所的に
薄くなることを防止できる。これにより、不純物領域１
１ａ、１１ｂが形成されるべき領域以外の領域に位置す
る半導体基板１の主表面に、エピタキシャル膜１０ａ、
１０ｂの膜厚が局所的に薄くなっている部分からｐ型の
不純物が注入されることを防止できる。このため、ソー
ス・ドレイン領域１２ａ、１２ｂと半導体基板１との界
面近傍における電界の増大を防止することが可能とな
る。
【０１１４】その後、熱処理を行なうことにより、エピ
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂ（図１８参照）を形成する。
このようにして、図１８に示すような電界効果型トラン
ジスタを製造する。
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂ（図１８参照）を形成する。
このようにして、図１８に示すような電界効果型トラン
ジスタを製造する。
【０１１５】（実施の形態５）図２１は、本発明の実施
の形態５による電界効果型トランジスタの断面構造図で
ある。図２１を参照して、本発明の実施の形態５による
電界効果型トランジスタは、基本的には図９に示した実
施の形態２による電界効果型トランジスタと同様の構造
を備えている。
の形態５による電界効果型トランジスタの断面構造図で
ある。図２１を参照して、本発明の実施の形態５による
電界効果型トランジスタは、基本的には図９に示した実
施の形態２による電界効果型トランジスタと同様の構造
を備えている。
【０１１６】次に、図２２〜２６を参照して、以下に本
発明の実施の形態６による電界効果型トランジスタの製
造プロセスを説明する。
発明の実施の形態６による電界効果型トランジスタの製
造プロセスを説明する。
【０１１７】まず、図２および３に示した本発明の実施
の形態１の製造プロセスを実施した後、図２２を参照し
て、ヒ素またはリンなどのｎ型の不純物を斜め回転イオ
ン注入法により半導体基板１の主表面に注入することに
より、ソース・ドレイン領域となる第１不純物拡散領域
１２ａ、１２ｂを形成する。
の形態１の製造プロセスを実施した後、図２２を参照し
て、ヒ素またはリンなどのｎ型の不純物を斜め回転イオ
ン注入法により半導体基板１の主表面に注入することに
より、ソース・ドレイン領域となる第１不純物拡散領域
１２ａ、１２ｂを形成する。
【０１１８】次に、図２３を参照して、ゲート電極７と
シリコン酸化膜８との側面上にサイドウォール酸化膜９
を形成する。そして、ゲート電極７およびサイドウォー
ル酸化膜９の下のゲート絶縁膜６を残して、他のシリコ
ン酸化膜を除去する。ここで、サイドウォール酸化膜９
はシリコン窒化膜としてもよい。
シリコン酸化膜８との側面上にサイドウォール酸化膜９
を形成する。そして、ゲート電極７およびサイドウォー
ル酸化膜９の下のゲート絶縁膜６を残して、他のシリコ
ン酸化膜を除去する。ここで、サイドウォール酸化膜９
はシリコン窒化膜としてもよい。
【０１１９】次に、図２４を参照して、第１不純物拡散
領域１２ａ、１２ｂ上にＵＨＶ−ＣＶＤ法を用いて、選
択的にノンドープトポリシリコンのエピタキシャル膜１
５ａ、１５ｂを形成する。ここで、エピタキシャル膜１
５ａ、１５ｂは、実施の形態１などと同様に、成長条件
を制御することにより、その断面形状が実質的に台形状
となるように形成する。
領域１２ａ、１２ｂ上にＵＨＶ−ＣＶＤ法を用いて、選
択的にノンドープトポリシリコンのエピタキシャル膜１
５ａ、１５ｂを形成する。ここで、エピタキシャル膜１
５ａ、１５ｂは、実施の形態１などと同様に、成長条件
を制御することにより、その断面形状が実質的に台形状
となるように形成する。
【０１２０】次に、図２５を参照して、ボロンやフッ化
ボロンなどのｐ型の不純物を、ゲート電極７とサイドウ
ォール酸化膜９とエピタキシャル膜１５ａ、１５ｂとを
マスクとして用い、斜め回転イオン注入法により間隙２
３ａ、２３ｂを介して半導体基板１の主表面に注入す
る。こうしてｐ型の不純物領域１１ａ、１１ｂを形成す
る。このように、エピタキシャル膜１５ａ、１５ｂをマ
スクとして用いるので、特別なマスクなどを必要とせず
にソース・ドレイン領域となる第１不純物拡散領域１２
ａ、１２ｂとチャネル領域２２との界面下方近傍の領域
のみに、自己整合的に不純物領域１１ａ、１１ｂを形成
することが可能となる。
ボロンなどのｐ型の不純物を、ゲート電極７とサイドウ
ォール酸化膜９とエピタキシャル膜１５ａ、１５ｂとを
マスクとして用い、斜め回転イオン注入法により間隙２
３ａ、２３ｂを介して半導体基板１の主表面に注入す
る。こうしてｐ型の不純物領域１１ａ、１１ｂを形成す
る。このように、エピタキシャル膜１５ａ、１５ｂをマ
スクとして用いるので、特別なマスクなどを必要とせず
にソース・ドレイン領域となる第１不純物拡散領域１２
ａ、１２ｂとチャネル領域２２との界面下方近傍の領域
のみに、自己整合的に不純物領域１１ａ、１１ｂを形成
することが可能となる。
【０１２１】次に、図２６を参照して、サイドウォール
酸化膜９の側面に第２のサイドウォール酸化膜１３ａ、
１３ｂを形成する。そして、ゲート電極７とサイドウォ
ール酸化膜９と第２のサイドウォール酸化膜１３ａ、１
３ｂとをマスクとして、ヒ素あるいはリンなどのｎ型の
不純物をイオン注入することにより、ソース・ドレイン
領域の一部となる第２不純物拡散領域１４ａ、１４ｂを
形成する。このように、第２不純物拡散領域をイオン注
入により形成するので、注入するイオンの種類を変える
ことで第２不純物拡散領域１４ａ、１４ｂの導電型を変
更することができる。このため、同じ半導体基板上にｎ
型およびｐ型を含む相補型の電界効果型トランジスタを
形成する場合、不純物を予めドープされた半導体層を形
成し、この半導体層から不純物を半導体基板１の主表面
に拡散させることによってソース・ドレイン領域を形成
する方法より工程数を削減することができる。また、こ
のイオン注入の際、エピタキシャル膜１５ａ、１５ｂも
ｎ型の不純物が注入されるので、このエピタキシャル膜
１５ａ、１５ｂの抵抗を低減することができる。その結
果、エピタキシャル膜１５ａ、１５ｂの抵抗が大きいこ
とに起因する半導体素子の特性の劣化を防止することが
できる。
酸化膜９の側面に第２のサイドウォール酸化膜１３ａ、
１３ｂを形成する。そして、ゲート電極７とサイドウォ
ール酸化膜９と第２のサイドウォール酸化膜１３ａ、１
３ｂとをマスクとして、ヒ素あるいはリンなどのｎ型の
不純物をイオン注入することにより、ソース・ドレイン
領域の一部となる第２不純物拡散領域１４ａ、１４ｂを
形成する。このように、第２不純物拡散領域をイオン注
入により形成するので、注入するイオンの種類を変える
ことで第２不純物拡散領域１４ａ、１４ｂの導電型を変
更することができる。このため、同じ半導体基板上にｎ
型およびｐ型を含む相補型の電界効果型トランジスタを
形成する場合、不純物を予めドープされた半導体層を形
成し、この半導体層から不純物を半導体基板１の主表面
に拡散させることによってソース・ドレイン領域を形成
する方法より工程数を削減することができる。また、こ
のイオン注入の際、エピタキシャル膜１５ａ、１５ｂも
ｎ型の不純物が注入されるので、このエピタキシャル膜
１５ａ、１５ｂの抵抗を低減することができる。その結
果、エピタキシャル膜１５ａ、１５ｂの抵抗が大きいこ
とに起因する半導体素子の特性の劣化を防止することが
できる。
【０１２２】その後、熱処理等を行ない図２１に示すよ
うな電界効果型トランジスタを形成する。ここで、第１
不純物拡散領域１２ａ、１２ｂの形成をイオン注入で行
なっているが、ｎ型の不純物が導入されたエピタキシャ
ル膜１５ａ、１５ｂからの不純物拡散によって第１不純
物拡散領域１２ｂ、１２ｂを形成してもよい。
うな電界効果型トランジスタを形成する。ここで、第１
不純物拡散領域１２ａ、１２ｂの形成をイオン注入で行
なっているが、ｎ型の不純物が導入されたエピタキシャ
ル膜１５ａ、１５ｂからの不純物拡散によって第１不純
物拡散領域１２ｂ、１２ｂを形成してもよい。
【０１２３】（実施の形態６）図２７は、本発明の実施
の形態６による電界効果型トランジスタの断面構造図て
ある。図２７を参照して、本発明の実施の形態６による
電界効果型トランジスタは、基本的には図２１に示した
実施の形態５による電界効果型トランジスタと同様の構
造を備えている。この実施の形態６による電界効果型ト
ランジスタでは、ゲート電極７の側面上には、サイドウ
ォール酸化膜１３ａ、１３ｂのみが形成されている。こ
のため、後述する製造プロセスにおいて、不純物領域１
１ａ、１１ｂを形成する際ゲート電極７とエピタキシャ
ル膜１５ａ、１５ｂとの間の間隙２４ａ、２４ｂ（図２
８参照）の上部および底部の平面積を大きくすることが
できる。このため、半導体基板１の主表面に不純物領域
１１ａ、１１ｂを形成するための不純物が十分半導体基
板１の主表面まで到達できないという問題の発生を防止
することができる。
の形態６による電界効果型トランジスタの断面構造図て
ある。図２７を参照して、本発明の実施の形態６による
電界効果型トランジスタは、基本的には図２１に示した
実施の形態５による電界効果型トランジスタと同様の構
造を備えている。この実施の形態６による電界効果型ト
ランジスタでは、ゲート電極７の側面上には、サイドウ
ォール酸化膜１３ａ、１３ｂのみが形成されている。こ
のため、後述する製造プロセスにおいて、不純物領域１
１ａ、１１ｂを形成する際ゲート電極７とエピタキシャ
ル膜１５ａ、１５ｂとの間の間隙２４ａ、２４ｂ（図２
８参照）の上部および底部の平面積を大きくすることが
できる。このため、半導体基板１の主表面に不純物領域
１１ａ、１１ｂを形成するための不純物が十分半導体基
板１の主表面まで到達できないという問題の発生を防止
することができる。
【０１２４】次に、図２８および２９を参照して、以下
に本発明の実施の形態６による電界効果型トランジスタ
の製造プロセスを説明する。
に本発明の実施の形態６による電界効果型トランジスタ
の製造プロセスを説明する。
【０１２５】まず、図２２〜２４に示した本発明の実施
の形態５の製造プロセスを実施した後、図２８を参照し
て、サイドウォール酸化膜９（図２４参照）とシリコン
酸化膜８（図２４参照）とを除去する。そして、ボロン
やフッ化ボロンなどのｐ型の不純物を、ゲート電極７と
エピタキシャル膜１５ａ、１５ｂとをマスクとして用
い、斜め回転イオン注入法により間隙２４ａ、２４ｂを
介して半導体基板１の主表面に注入する。こうしてｐ型
の不純物領域１１ａ、１１ｂを形成する。このように、
エピタキシャル膜１５ａ、１５ｂをマスクとして用いる
ので、特別なマスクなどを必要とせずに、ソース・ドレ
イン領域となる第１不純物拡散領域１２ａ、１２ｂとチ
ャネル領域２２との界面下方近傍の領域のみに、自己整
合的に不純物領域１１ａ、１１ｂを形成することが可能
となる。また、ｐ型不純物を注入する際、ゲート電極７
の側面からサイドウォール酸化膜９を除去しているの
で、間隙２４ａ、２４ｂの上部および底部の平面積を大
きくすることができる。このため、半導体基板１の主表
面にｐ型の不純物が十分到達できないことを防止するこ
とが可能となる。
の形態５の製造プロセスを実施した後、図２８を参照し
て、サイドウォール酸化膜９（図２４参照）とシリコン
酸化膜８（図２４参照）とを除去する。そして、ボロン
やフッ化ボロンなどのｐ型の不純物を、ゲート電極７と
エピタキシャル膜１５ａ、１５ｂとをマスクとして用
い、斜め回転イオン注入法により間隙２４ａ、２４ｂを
介して半導体基板１の主表面に注入する。こうしてｐ型
の不純物領域１１ａ、１１ｂを形成する。このように、
エピタキシャル膜１５ａ、１５ｂをマスクとして用いる
ので、特別なマスクなどを必要とせずに、ソース・ドレ
イン領域となる第１不純物拡散領域１２ａ、１２ｂとチ
ャネル領域２２との界面下方近傍の領域のみに、自己整
合的に不純物領域１１ａ、１１ｂを形成することが可能
となる。また、ｐ型不純物を注入する際、ゲート電極７
の側面からサイドウォール酸化膜９を除去しているの
で、間隙２４ａ、２４ｂの上部および底部の平面積を大
きくすることができる。このため、半導体基板１の主表
面にｐ型の不純物が十分到達できないことを防止するこ
とが可能となる。
【０１２６】図２８に示した工程の後、図２９を参照し
て、ゲート電極７の側面上にサイドウォール酸化膜１３
ａ、１３ｂを形成する。そして、ゲート電極７とサイド
ウォール酸化膜１３ａ、１３ｂとをマスクとして、ヒ素
あるいはリンなどのｎ型の不純物をイオン注入すること
により、ソース・ドレイン領域の一部となる第２不純物
拡散領域１４ａ、１４ｂを形成する。このように、ソー
ス・ドレイン領域の一部となる第２不純物拡散領域１４
ａ、１４ｂをイオン注入により形成するので、注入する
イオンの種類を変えることで第２不純物拡散領域１４
ａ、１４ｂの導電型を変更することができる。このた
め、同じ半導体基板上にｎ型およびｐ型を含む相補型の
電界効果型トランジスタを形成する場合、不純物を予め
ドープされた半導体層を形成し、この半導体層から不純
物を拡散させることによってソース・ドレイン領域を形
成する方法より工程数を削減することができる。また、
このイオン注入の際、エピタキシャル膜１５ａ、１５ｂ
にもｎ型不純物が注入されるので、このエピタキシャル
膜１５ａ、１５ｂの抵抗を低減することができる。その
結果、エピタキシャル膜１５ａ、１５ｂの抵抗が大きい
ことに起因する半導体装置の素子特性の劣化を防止する
ことができる。
て、ゲート電極７の側面上にサイドウォール酸化膜１３
ａ、１３ｂを形成する。そして、ゲート電極７とサイド
ウォール酸化膜１３ａ、１３ｂとをマスクとして、ヒ素
あるいはリンなどのｎ型の不純物をイオン注入すること
により、ソース・ドレイン領域の一部となる第２不純物
拡散領域１４ａ、１４ｂを形成する。このように、ソー
ス・ドレイン領域の一部となる第２不純物拡散領域１４
ａ、１４ｂをイオン注入により形成するので、注入する
イオンの種類を変えることで第２不純物拡散領域１４
ａ、１４ｂの導電型を変更することができる。このた
め、同じ半導体基板上にｎ型およびｐ型を含む相補型の
電界効果型トランジスタを形成する場合、不純物を予め
ドープされた半導体層を形成し、この半導体層から不純
物を拡散させることによってソース・ドレイン領域を形
成する方法より工程数を削減することができる。また、
このイオン注入の際、エピタキシャル膜１５ａ、１５ｂ
にもｎ型不純物が注入されるので、このエピタキシャル
膜１５ａ、１５ｂの抵抗を低減することができる。その
結果、エピタキシャル膜１５ａ、１５ｂの抵抗が大きい
ことに起因する半導体装置の素子特性の劣化を防止する
ことができる。
【０１２７】その後、熱処理などを行ない、図２７に示
すような電界効果型トランジスタを製造する。
すような電界効果型トランジスタを製造する。
【０１２８】（実施の形態７）図３０は、本発明の実施
の形態７による電界効果型トランジスタの断面構造図で
ある。図３０を参照して、本発明の実施の形態７による
電界効果型トランジスタは、基本的には、図１に示した
実施の形態１による電界効果型トランジスタと同様の構
造を備える。この実施の形態７による電界効果型トラン
ジスタでは、ソース・ドレイン領域１２ａ、１２ｂ上に
形成されたエピタキシャル膜を自己整合的に金属シリサ
イド膜２０ａ、２０ｂとしたサリサイド構造（Self Ali
gned Silicide ）としている。ここで、金属シリサイド
はシリコンよりも不純物の射影飛程度Ｒｐが小さいた
め、金属シリサイド膜２０ａ、２０ｂの膜厚は、シリコ
ンのエピタキシャル膜の膜厚よりも薄くすることができ
る。そのため、金属シリサイド膜２０ａ、２０ｂを形成
するために形成するシリコンのエピタキシャル膜の膜厚
も薄くすることができる。このエピタキシャル膜の形成
過程においては、そのエピタキシャル膜の膜厚を厚く形
成するほど、周辺の構造とエピタキシャル膜とが結合す
るといったような形成不良が起きやすい。そのため、エ
ピタキシャル膜の膜厚を薄くすることが可能になったこ
とにより、このような形成不良を防止することが可能と
なる。
の形態７による電界効果型トランジスタの断面構造図で
ある。図３０を参照して、本発明の実施の形態７による
電界効果型トランジスタは、基本的には、図１に示した
実施の形態１による電界効果型トランジスタと同様の構
造を備える。この実施の形態７による電界効果型トラン
ジスタでは、ソース・ドレイン領域１２ａ、１２ｂ上に
形成されたエピタキシャル膜を自己整合的に金属シリサ
イド膜２０ａ、２０ｂとしたサリサイド構造（Self Ali
gned Silicide ）としている。ここで、金属シリサイド
はシリコンよりも不純物の射影飛程度Ｒｐが小さいた
め、金属シリサイド膜２０ａ、２０ｂの膜厚は、シリコ
ンのエピタキシャル膜の膜厚よりも薄くすることができ
る。そのため、金属シリサイド膜２０ａ、２０ｂを形成
するために形成するシリコンのエピタキシャル膜の膜厚
も薄くすることができる。このエピタキシャル膜の形成
過程においては、そのエピタキシャル膜の膜厚を厚く形
成するほど、周辺の構造とエピタキシャル膜とが結合す
るといったような形成不良が起きやすい。そのため、エ
ピタキシャル膜の膜厚を薄くすることが可能になったこ
とにより、このような形成不良を防止することが可能と
なる。
【０１２９】（実施の形態８）図３１は、本発明の実施
の形態８による電界効果型トランジスタの断面構造図で
ある。図３１を参照して、本発明の実施の形態８による
電界効果型トランジスタは、基本的には図１８に示した
実施の形態４による電界効果型トランジスタと同様の構
成を備える。ただし、この実施の形態８による電界効果
型トランジスタでは、ソース・ドレイン領域１２ａ、１
２ｂ、１４ａ、１４ｂ上に金属層２１ａ、２１ｂが形成
されている。また、ソース・ドレイン領域１２ａ、１２
ｂ、１４ａ、１４ｂは、第１不純物拡散領域１２ａ、１
２ｂと第２不純物拡散領域１４、１４ｂとからなるＬＤ
Ｄ構造を有している。実施の形態８に示した電界効果型
トランジスタでは、このように、シリコンに比べて抵抗
の小さい金属層２１ａ、２１ｂを、ソース・ドレイン領
域１２ａ、１２ｂ、１４ａ、１４ｂ上に形成するので、
ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂ
の抵抗の増大を防止することができる。その結果、ソー
ス・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂの抵
抗の増大に起因する増幅率やスイッチングスピードなど
といった素子特性の劣化を防止することができる。
の形態８による電界効果型トランジスタの断面構造図で
ある。図３１を参照して、本発明の実施の形態８による
電界効果型トランジスタは、基本的には図１８に示した
実施の形態４による電界効果型トランジスタと同様の構
成を備える。ただし、この実施の形態８による電界効果
型トランジスタでは、ソース・ドレイン領域１２ａ、１
２ｂ、１４ａ、１４ｂ上に金属層２１ａ、２１ｂが形成
されている。また、ソース・ドレイン領域１２ａ、１２
ｂ、１４ａ、１４ｂは、第１不純物拡散領域１２ａ、１
２ｂと第２不純物拡散領域１４、１４ｂとからなるＬＤ
Ｄ構造を有している。実施の形態８に示した電界効果型
トランジスタでは、このように、シリコンに比べて抵抗
の小さい金属層２１ａ、２１ｂを、ソース・ドレイン領
域１２ａ、１２ｂ、１４ａ、１４ｂ上に形成するので、
ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂ
の抵抗の増大を防止することができる。その結果、ソー
ス・ドレイン領域１２ａ、１２ｂ、１４ａ、１４ｂの抵
抗の増大に起因する増幅率やスイッチングスピードなど
といった素子特性の劣化を防止することができる。
【０１３０】次に、図３２〜３５を参照して、以下に本
発明の実施の形態８による電界効果型トランジスタの製
造プロセスを説明する。
発明の実施の形態８による電界効果型トランジスタの製
造プロセスを説明する。
【０１３１】まず、図２および３に示した本発明の実施
の形態１の製造プロセスを実施した後、図３２を参照し
て、ゲート電極７をマスクとして、ヒ素またはリンなど
のｎ型の不純物をイオン注入する。これにより、第１不
純物拡散領域１２ａ、１２ｂを形成する。
の形態１の製造プロセスを実施した後、図３２を参照し
て、ゲート電極７をマスクとして、ヒ素またはリンなど
のｎ型の不純物をイオン注入する。これにより、第１不
純物拡散領域１２ａ、１２ｂを形成する。
【０１３２】次に、図３３を参照して、ゲート電極７と
シリコン酸化膜８との側面上にサイドウォール酸化膜９
を形成する。そして、ゲート電極７およびサイドウォー
ル酸化膜９の下のゲート絶縁膜６を残して、他のシリコ
ン酸化膜を除去する。そして、ゲート電極７とサイドウ
ォール酸化膜９とをマスクとして、ヒ素またはリンなど
のｎ型の不純物をイオン注入することにより、第２不純
物拡散領域１４ａ、１４ｂを形成する。
シリコン酸化膜８との側面上にサイドウォール酸化膜９
を形成する。そして、ゲート電極７およびサイドウォー
ル酸化膜９の下のゲート絶縁膜６を残して、他のシリコ
ン酸化膜を除去する。そして、ゲート電極７とサイドウ
ォール酸化膜９とをマスクとして、ヒ素またはリンなど
のｎ型の不純物をイオン注入することにより、第２不純
物拡散領域１４ａ、１４ｂを形成する。
【０１３３】次に、図３４を参照して、半導体基板１の
主表面が露出しているソース・ドレイン領域１２ａ、１
２ｂ、１４ａ、１４ｂ上にＵＨＶ−ＣＶＤ法を用いて、
選択的に金属層２１ａ、２１ｂを形成する。このよう
に、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、１
４ｂ上にシリコンに比べて抵抗の小さい金属層２１ａ、
２１ｂを形成するので、ソース・ドレイン領域１２ａ、
１２ｂ、１４ａ、１４ｂの抵抗の増大を防止することが
できる。その結果、ソース・ドレイン領域１２ａ、１２
ｂ、１４ａ、１４ｂの抵抗の増大に起因する増幅率やス
イッチングスピードなどの素子特性の劣化を防止するこ
とができる。
主表面が露出しているソース・ドレイン領域１２ａ、１
２ｂ、１４ａ、１４ｂ上にＵＨＶ−ＣＶＤ法を用いて、
選択的に金属層２１ａ、２１ｂを形成する。このよう
に、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、１
４ｂ上にシリコンに比べて抵抗の小さい金属層２１ａ、
２１ｂを形成するので、ソース・ドレイン領域１２ａ、
１２ｂ、１４ａ、１４ｂの抵抗の増大を防止することが
できる。その結果、ソース・ドレイン領域１２ａ、１２
ｂ、１４ａ、１４ｂの抵抗の増大に起因する増幅率やス
イッチングスピードなどの素子特性の劣化を防止するこ
とができる。
【０１３４】次に、図３５を参照して、サイドウォール
酸化膜９とシリコン酸化膜８とをエッチングにより除去
することにより、間隙２５ａ、２５ｂを形成する。そし
て、ボロンやフッ化ボロンなどのｐ型の不純物を、ゲー
ト電極７と金属層２１ａ、２１ｂとをマスクとして用
い、間隙２５ａ、２５ｂを介して半導体基板１の主表面
にイオン注入する。このように、金属層２１ａ、２１ｂ
をマスクとして用いるので、特別なマスクなどを必要と
せず、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、
１４ｂとチャネル領域２２との界面下方近傍の領域のみ
に、自己整合的に不純物領域１１ａ、１１ｂを形成する
ことが可能となる。その後、熱処理などを実施し、図３
１に示すような電界効果型トランジスタを形成する。ま
たここで、シリコン面が出ている領域に選択的に堆積さ
せることができる材料であれば、誘電体を用いてもよ
い。
酸化膜９とシリコン酸化膜８とをエッチングにより除去
することにより、間隙２５ａ、２５ｂを形成する。そし
て、ボロンやフッ化ボロンなどのｐ型の不純物を、ゲー
ト電極７と金属層２１ａ、２１ｂとをマスクとして用
い、間隙２５ａ、２５ｂを介して半導体基板１の主表面
にイオン注入する。このように、金属層２１ａ、２１ｂ
をマスクとして用いるので、特別なマスクなどを必要と
せず、ソース・ドレイン領域１２ａ、１２ｂ、１４ａ、
１４ｂとチャネル領域２２との界面下方近傍の領域のみ
に、自己整合的に不純物領域１１ａ、１１ｂを形成する
ことが可能となる。その後、熱処理などを実施し、図３
１に示すような電界効果型トランジスタを形成する。ま
たここで、シリコン面が出ている領域に選択的に堆積さ
せることができる材料であれば、誘電体を用いてもよ
い。
【０１３５】（実施の形態９）図３６は、本発明の実施
の形態９による電界効果型トランジスタの断面構造図で
ある。図３６を参照して、本発明の実施の形態９による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備えている。しかし、本発明の実施の形態９による電
界効果型トランジスタでは、ｐ型の不純物領域１１ａ、
１１ｂがチャネル領域２２とソース・ドレイン領域１２
ａ、１２ｂとの境界領域下に位置する領域近傍から、ゲ
ート電極７中央部下に位置する領域にまで延在するよう
に形成されている。このため、ゲート電極７中央部下に
位置する領域のｐ型の不純物の濃度を高くすることが可
能となる。その結果、ソース・ドレイン領域１２ａ、１
２ｂとチャネル領域２２との界面近傍以外の領域におけ
るリーク電流や接合容量の増大を防止しつつ、電界効果
型トランジスタのしきい値電圧を上昇させることができ
る。このように低接合リーク電流でかつ高いしきい値電
圧を有する電界効果型トランジスタはＤＲＡＭ（Dynami
c Random Access Memory）のメモリセルに用いる電界効
果型トランジスタとして有用である。
の形態９による電界効果型トランジスタの断面構造図で
ある。図３６を参照して、本発明の実施の形態９による
電界効果型トランジスタは、基本的には図１に示した実
施の形態１による電界効果型トランジスタと同様の構造
を備えている。しかし、本発明の実施の形態９による電
界効果型トランジスタでは、ｐ型の不純物領域１１ａ、
１１ｂがチャネル領域２２とソース・ドレイン領域１２
ａ、１２ｂとの境界領域下に位置する領域近傍から、ゲ
ート電極７中央部下に位置する領域にまで延在するよう
に形成されている。このため、ゲート電極７中央部下に
位置する領域のｐ型の不純物の濃度を高くすることが可
能となる。その結果、ソース・ドレイン領域１２ａ、１
２ｂとチャネル領域２２との界面近傍以外の領域におけ
るリーク電流や接合容量の増大を防止しつつ、電界効果
型トランジスタのしきい値電圧を上昇させることができ
る。このように低接合リーク電流でかつ高いしきい値電
圧を有する電界効果型トランジスタはＤＲＡＭ（Dynami
c Random Access Memory）のメモリセルに用いる電界効
果型トランジスタとして有用である。
【０１３６】次に、図３７を参照して、以下に本発明の
実施の形態９の製造プロセスを説明する。
実施の形態９の製造プロセスを説明する。
【０１３７】まず、図２〜５に示した実施の形態１の製
造プロセスを実施した後、サイドウォール酸化膜９とシ
リコン酸化膜８とをエッチングにより除去することによ
り、図３７に示すような構造を得る。そして、ボロンや
フッ化ボロンなどのｐ型の不純物を、ゲート電極７とエ
ピタキシャル膜１０ａ、１０ｂとをマスクとして用い、
斜め回転イオン注入法により間隙２４ａ、２４ｂを介し
て半導体基板１の主表面に注入する。こうしてｐ型の不
純物領域１１ａ、１１ｂを形成する。
造プロセスを実施した後、サイドウォール酸化膜９とシ
リコン酸化膜８とをエッチングにより除去することによ
り、図３７に示すような構造を得る。そして、ボロンや
フッ化ボロンなどのｐ型の不純物を、ゲート電極７とエ
ピタキシャル膜１０ａ、１０ｂとをマスクとして用い、
斜め回転イオン注入法により間隙２４ａ、２４ｂを介し
て半導体基板１の主表面に注入する。こうしてｐ型の不
純物領域１１ａ、１１ｂを形成する。
【０１３８】このｐ型の不純物の注入の際、イオンの注
入角度を大きく傾けることにより、チャネル領域２２と
ソース・ドレイン領域１２ａ、１２ｂとの界面下方近傍
の領域から、ゲート電極７中央部下の領域にまで延在す
るように不純物領域１１ａ、１１ｂを形成する。このと
き、ボロンを注入する際の条件としては、注入エネルギ
ー１５ｋｅＶ〜４０ｋｅＶ、ドーズ量５Ｅ１４〜３Ｅ１
３ｃｍ-2、注入角度１５〜４５°が好ましい。
入角度を大きく傾けることにより、チャネル領域２２と
ソース・ドレイン領域１２ａ、１２ｂとの界面下方近傍
の領域から、ゲート電極７中央部下の領域にまで延在す
るように不純物領域１１ａ、１１ｂを形成する。このと
き、ボロンを注入する際の条件としては、注入エネルギ
ー１５ｋｅＶ〜４０ｋｅＶ、ドーズ量５Ｅ１４〜３Ｅ１
３ｃｍ-2、注入角度１５〜４５°が好ましい。
【０１３９】このようにして、ゲート電極７中央部下の
領域近傍のｐ型の不純物の濃度を高くすることが可能と
なる。その結果、ソース・ドレイン領域１２ａ、１２ｂ
とチャネル領域２２との界面近傍の領域以外の領域にお
けるリーク電流や接合容量の増大を防止しつつ、電界効
果型トランジスタのしきい値電圧を上昇させることがで
きる。
領域近傍のｐ型の不純物の濃度を高くすることが可能と
なる。その結果、ソース・ドレイン領域１２ａ、１２ｂ
とチャネル領域２２との界面近傍の領域以外の領域にお
けるリーク電流や接合容量の増大を防止しつつ、電界効
果型トランジスタのしきい値電圧を上昇させることがで
きる。
【０１４０】その後、熱処理を行なうことにより、エピ
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂを形成する。このようにし
て、図３６に示すような電界効果型トランジスタを形成
する。
タキシャル膜１０ａ、１０ｂからｎ型の不純物を半導体
基板１の主表面へ拡散させることによって、ソース・ド
レイン領域１２ａ、１２ｂを形成する。このようにし
て、図３６に示すような電界効果型トランジスタを形成
する。
【０１４１】（実施の形態１０）本発明の実施の形態１
０に係る電界効果型トランジスタについて図を用いて説
明する。図３８を参照して、実施の形態１０に係る電界
効果型トランジスタは、基本的には、図１に示した実施
の形態１に係る電界効果型トランジスタと同様の構造を
備えている。特に、本実施の形態に係る電界効果型トラ
ンジスタでは、ゲート電極７は、エピタキシャル膜１０
ａ、１０ｂによって挟まれた領域上に熱酸化膜３０を介
在させて形成されている。
０に係る電界効果型トランジスタについて図を用いて説
明する。図３８を参照して、実施の形態１０に係る電界
効果型トランジスタは、基本的には、図１に示した実施
の形態１に係る電界効果型トランジスタと同様の構造を
備えている。特に、本実施の形態に係る電界効果型トラ
ンジスタでは、ゲート電極７は、エピタキシャル膜１０
ａ、１０ｂによって挟まれた領域上に熱酸化膜３０を介
在させて形成されている。
【０１４２】上述した電界効果型トランジスタにおいて
も、実施の形態１において説明したように、不純物領域
１１ａ、１１ｂにより、パンチスルー現象の発生を抑制
することができるとともに、ソース・ドレイン領域１２
ａ、１２ｂとそのソース・ドレイン領域１２ａ、１２ｂ
の下方の半導体基板１の領域との界面近傍における接合
リーク電流や接合容量の増大を抑制することができる。
も、実施の形態１において説明したように、不純物領域
１１ａ、１１ｂにより、パンチスルー現象の発生を抑制
することができるとともに、ソース・ドレイン領域１２
ａ、１２ｂとそのソース・ドレイン領域１２ａ、１２ｂ
の下方の半導体基板１の領域との界面近傍における接合
リーク電流や接合容量の増大を抑制することができる。
【０１４３】次に、実施の形態１０に係る電界効果型ト
ランジスタの製造方法の一例について図を用いて説明す
る。実施の形態１において説明した図２に示す工程の
後、図３９を参照して、パッド酸化膜３上にシリコン窒
化膜（図示せず）を形成する。そのシリコン窒化膜上に
レジスト（図示せず）を形成する。そのレジストをマス
クとして、シリコン窒化膜およびパッド酸化膜に異方性
エッチングを施すことにより、シリコン窒化膜３１およ
びパッド酸化膜３を形成する。
ランジスタの製造方法の一例について図を用いて説明す
る。実施の形態１において説明した図２に示す工程の
後、図３９を参照して、パッド酸化膜３上にシリコン窒
化膜（図示せず）を形成する。そのシリコン窒化膜上に
レジスト（図示せず）を形成する。そのレジストをマス
クとして、シリコン窒化膜およびパッド酸化膜に異方性
エッチングを施すことにより、シリコン窒化膜３１およ
びパッド酸化膜３を形成する。
【０１４４】次に図４０を参照して、実施の形態１にお
いて説明した図５に示す工程と同様に、露出している半
導体基板の表面上に、ＵＨＶ−ＣＶＤ法により、選択的
にエピタキシャル膜１０ａ、１０ｂを形成する。このと
き、ｎ型のエピタキシャル膜１０ａ、１０ｂを、成長条
件を制御することにより、その断面形状が実質的に台形
になるように形成する。
いて説明した図５に示す工程と同様に、露出している半
導体基板の表面上に、ＵＨＶ−ＣＶＤ法により、選択的
にエピタキシャル膜１０ａ、１０ｂを形成する。このと
き、ｎ型のエピタキシャル膜１０ａ、１０ｂを、成長条
件を制御することにより、その断面形状が実質的に台形
になるように形成する。
【０１４５】次に図４１を参照して、実施の形態１にお
いて説明した図６に示す工程と同様に、シリコン窒化膜
３１とエピタキシャル膜１０ａ、１０ｂとをマスクとし
て、斜め回転イオン注入法により間隙２６ａ、２６ｂを
介してボロンやフッ化ボロンなどのｐ型の不純物を半導
体基板１に注入する。このとき、不純物としてボロンの
場合には、注入条件として、注入エネルギー２０〜５０
ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入角度
０〜２０°が好ましい。また、不純物としてフッ化ボロ
ンの場合には、注入条件としては、注入エネルギー４０
〜１５０ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、
注入角度０〜２０°が好ましい。これによりｐ型の不純
物領域１１ａ、１１ｂが形成される。
いて説明した図６に示す工程と同様に、シリコン窒化膜
３１とエピタキシャル膜１０ａ、１０ｂとをマスクとし
て、斜め回転イオン注入法により間隙２６ａ、２６ｂを
介してボロンやフッ化ボロンなどのｐ型の不純物を半導
体基板１に注入する。このとき、不純物としてボロンの
場合には、注入条件として、注入エネルギー２０〜５０
ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入角度
０〜２０°が好ましい。また、不純物としてフッ化ボロ
ンの場合には、注入条件としては、注入エネルギー４０
〜１５０ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、
注入角度０〜２０°が好ましい。これによりｐ型の不純
物領域１１ａ、１１ｂが形成される。
【０１４６】次に図４２を参照して、図４１に示すシリ
コン窒化膜３１およびパッド酸化膜３を除去する。次に
図４３を参照して、熱酸化法により、半導体基板１の表
面にゲート絶縁膜６を形成する。このとき、エピタキシ
ャル膜１０ａ、１０ｂの表面にも、同時に熱酸化膜３０
が形成される。その熱酸化膜３０およびゲート絶縁膜６
上に、ｎ型のポリシリコン膜３２を形成する。そのポリ
シリコン膜３２上にレジスト（図示せず）を形成する。
そのレジストをマスクとして、ポリシリコン膜３２に異
方性エッチングを施すことにより、図３８に示すゲート
電極７を形成する。また、熱処理を施すことにより、ｎ
型のエピタキシャル膜１０ａ、１０ｂからｎ型の不純物
を半導体基板１に拡散させ、１対のソース・ドレイン領
域１２ａ、１２ｂを形成する。以上の工程を経ることに
より、図３８に示す電界効果型トランジスタが完成す
る。
コン窒化膜３１およびパッド酸化膜３を除去する。次に
図４３を参照して、熱酸化法により、半導体基板１の表
面にゲート絶縁膜６を形成する。このとき、エピタキシ
ャル膜１０ａ、１０ｂの表面にも、同時に熱酸化膜３０
が形成される。その熱酸化膜３０およびゲート絶縁膜６
上に、ｎ型のポリシリコン膜３２を形成する。そのポリ
シリコン膜３２上にレジスト（図示せず）を形成する。
そのレジストをマスクとして、ポリシリコン膜３２に異
方性エッチングを施すことにより、図３８に示すゲート
電極７を形成する。また、熱処理を施すことにより、ｎ
型のエピタキシャル膜１０ａ、１０ｂからｎ型の不純物
を半導体基板１に拡散させ、１対のソース・ドレイン領
域１２ａ、１２ｂを形成する。以上の工程を経ることに
より、図３８に示す電界効果型トランジスタが完成す
る。
【０１４７】この製造方法によれば、不純物領域１１
ａ、１１ｂのｐ型の不純物濃度を高くしても、ソース・
ドレイン領域１２ａ、１２ｂ下の半導体基板の不純物濃
度を低く保つことができる。これにより、電界効果型ト
ランジスタの接合リーク電流や接合容量の増大を抑制す
ることができる。また、ゲート電極７直下の不純物領域
の濃度は比較的低く抑えることができるので、電界効果
型トランジスタのしきい値電圧の低電圧化が図られ、高
駆動能力が得られる。
ａ、１１ｂのｐ型の不純物濃度を高くしても、ソース・
ドレイン領域１２ａ、１２ｂ下の半導体基板の不純物濃
度を低く保つことができる。これにより、電界効果型ト
ランジスタの接合リーク電流や接合容量の増大を抑制す
ることができる。また、ゲート電極７直下の不純物領域
の濃度は比較的低く抑えることができるので、電界効果
型トランジスタのしきい値電圧の低電圧化が図られ、高
駆動能力が得られる。
【０１４８】なお、本実施の形態では、電界効果型トラ
ンジスタとしてｎチャネル型のトランジスタを示した
が、ｐチャネル型のトランジスタでもよい。その場合、
不純物領域１１ａ、１１ｂに相当するｎ型の不純物領域
を作製するためのイオン注入の条件としては、次の条件
が望ましい。たとえば、不純物としてリンを注入する場
合には、注入条件として、注入エネルギー４０〜１５０
ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入角度
０〜２０°が望ましい。また、不純物としてヒ素を注入
する場合、注入条件としては、注入エネルギー８０〜２
００ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入
角度０〜２０°が望ましい。
ンジスタとしてｎチャネル型のトランジスタを示した
が、ｐチャネル型のトランジスタでもよい。その場合、
不純物領域１１ａ、１１ｂに相当するｎ型の不純物領域
を作製するためのイオン注入の条件としては、次の条件
が望ましい。たとえば、不純物としてリンを注入する場
合には、注入条件として、注入エネルギー４０〜１５０
ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入角度
０〜２０°が望ましい。また、不純物としてヒ素を注入
する場合、注入条件としては、注入エネルギー８０〜２
００ｋｅＶ、ドーズ量５Ｅ１２〜４Ｅ１３ｃｍ-2、注入
角度０〜２０°が望ましい。
【０１４９】（実施の形態１１）本発明の実施の形態１
１に係る電界効果型トランジスタについて図を用いて説
明する。図４４を参照して、実施の形態１１に係る電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂと、チャネ
ル領域２２と、ｎ型のポリシリコンからなるエピタキシ
ャル膜１０ａ、１０ｂと、不純物領域３３とから構成さ
れている。特に、ｐ型の不純物領域３３は、チャネル領
域２２の直下近傍の半導体基板１の領域にのみ形成され
ている。またゲート電極７は、ゲート絶縁膜６および熱
酸化膜７０を介在させ、チャネル領域２２およびエピタ
キシャル膜１０ａ、１０ｂ上に形成されている。なお、
これ以外の構成については実施の形態１において説明し
た図１に示す電界効果型トランジスタと同様なので同一
部材には同一符号を付し、その説明を省略する。
１に係る電界効果型トランジスタについて図を用いて説
明する。図４４を参照して、実施の形態１１に係る電界
効果型トランジスタは、ゲート電極７と、ゲート絶縁膜
６と、ソース・ドレイン領域１２ａ、１２ｂと、チャネ
ル領域２２と、ｎ型のポリシリコンからなるエピタキシ
ャル膜１０ａ、１０ｂと、不純物領域３３とから構成さ
れている。特に、ｐ型の不純物領域３３は、チャネル領
域２２の直下近傍の半導体基板１の領域にのみ形成され
ている。またゲート電極７は、ゲート絶縁膜６および熱
酸化膜７０を介在させ、チャネル領域２２およびエピタ
キシャル膜１０ａ、１０ｂ上に形成されている。なお、
これ以外の構成については実施の形態１において説明し
た図１に示す電界効果型トランジスタと同様なので同一
部材には同一符号を付し、その説明を省略する。
【０１５０】上述した電界効果型トランジスタでは、チ
ャネル領域２２下方の半導体基板１の領域にのみｐ型の
不純物領域３３が自己整合的に形成されている。このた
め、その不純物領域３３の不純物濃度を高く設定するこ
とができる。これにより、ソース・ドレイン領域１２
ａ、１２ｂから延びる空乏層の到達する距離が短縮され
て、ソース・ドレイン領域１２ａ、１２ｂのそれぞれの
空乏層が接近することが防止される。その結果、パンチ
スルー現象の発生を抑制することができる。
ャネル領域２２下方の半導体基板１の領域にのみｐ型の
不純物領域３３が自己整合的に形成されている。このた
め、その不純物領域３３の不純物濃度を高く設定するこ
とができる。これにより、ソース・ドレイン領域１２
ａ、１２ｂから延びる空乏層の到達する距離が短縮され
て、ソース・ドレイン領域１２ａ、１２ｂのそれぞれの
空乏層が接近することが防止される。その結果、パンチ
スルー現象の発生を抑制することができる。
【０１５１】また、ソース・ドレイン領域１２ａ、１２
ｂの下方の半導体基板１の領域には不純物領域は形成さ
れないので、ソース・ドレイン領域１２ａ、１２ｂとそ
のソース・ドレイン領域１２ａ、１２ｂ下方の半導体基
板の領域との界面近傍における電界が増大することを防
止できる。その結果、電界効果型トランジスタの接合リ
ーク電流や接合容量の低減を図ることができる。
ｂの下方の半導体基板１の領域には不純物領域は形成さ
れないので、ソース・ドレイン領域１２ａ、１２ｂとそ
のソース・ドレイン領域１２ａ、１２ｂ下方の半導体基
板の領域との界面近傍における電界が増大することを防
止できる。その結果、電界効果型トランジスタの接合リ
ーク電流や接合容量の低減を図ることができる。
【０１５２】次に、実施の形態１１に係る電界効果型ト
ランジスタの製造方法の一例について図を用いて説明す
る。図４５から図４７に示す工程までは、実施の形態１
０において説明した図３９から図４０に示す工程と同様
である。次に図４８を参照して、熱酸化法等により、エ
ピタキシャル膜１０ａ、１０ｂの表面に熱酸化膜３０を
形成する。
ランジスタの製造方法の一例について図を用いて説明す
る。図４５から図４７に示す工程までは、実施の形態１
０において説明した図３９から図４０に示す工程と同様
である。次に図４８を参照して、熱酸化法等により、エ
ピタキシャル膜１０ａ、１０ｂの表面に熱酸化膜３０を
形成する。
【０１５３】次に図４９を参照して、図４８に示すシリ
コン窒化膜３１を除去する。その後、エピタキシャル膜
１０ａ、１０ｂをマスクとして、イオン注入法により、
ボロンを半導体基板１に注入することにより、不純物領
域３３を自己整合的に形成する。このとき、注入の条件
としては、注入エネルギー２０〜５０ｋｅＶ、ドーズ量
５Ｅ１２〜２Ｅ１３ｃｍ-2が好ましい。この場合、エピ
タキシャル膜１０ａ、１０ｂの膜厚を０．１μｍ以上に
しておけば、エピタキシャル膜１０ａ、１０ｂの領域に
注入されたボロンは、ほとんどエピタキシャル膜１０
ａ、１０ｂ中に存在する。また、エピタキシャル膜１０
ａ、１０ｂを突き抜けたボロンも、その後形成されるソ
ース・ドレイン領域１２ａ、１２ｂ中に存在する。ま
た、不純物としてフッ化ボロンを注入する場合には、注
入条件としては、注入エネルギー４０〜１５０ｋｅＶ、
ドーズ量５Ｅ１２〜２Ｅ１３ｃｍ-2が望ましい。
コン窒化膜３１を除去する。その後、エピタキシャル膜
１０ａ、１０ｂをマスクとして、イオン注入法により、
ボロンを半導体基板１に注入することにより、不純物領
域３３を自己整合的に形成する。このとき、注入の条件
としては、注入エネルギー２０〜５０ｋｅＶ、ドーズ量
５Ｅ１２〜２Ｅ１３ｃｍ-2が好ましい。この場合、エピ
タキシャル膜１０ａ、１０ｂの膜厚を０．１μｍ以上に
しておけば、エピタキシャル膜１０ａ、１０ｂの領域に
注入されたボロンは、ほとんどエピタキシャル膜１０
ａ、１０ｂ中に存在する。また、エピタキシャル膜１０
ａ、１０ｂを突き抜けたボロンも、その後形成されるソ
ース・ドレイン領域１２ａ、１２ｂ中に存在する。ま
た、不純物としてフッ化ボロンを注入する場合には、注
入条件としては、注入エネルギー４０〜１５０ｋｅＶ、
ドーズ量５Ｅ１２〜２Ｅ１３ｃｍ-2が望ましい。
【０１５４】次に図５０を参照して、図４９に示すパッ
ド酸化膜３を除去するとともに、ゲート絶縁膜６を形成
する。熱酸化膜３０およびゲート絶縁膜６を覆うよう
に、ポリシリコン膜３２を形成する。そのポリシリコン
膜３２上にレジスト（図示せず）を形成する。そのレジ
ストをマスクとして、ポリシリコン膜３２に異方性エッ
チングを施すことにより、図４４に示すゲート電極７を
形成する。
ド酸化膜３を除去するとともに、ゲート絶縁膜６を形成
する。熱酸化膜３０およびゲート絶縁膜６を覆うよう
に、ポリシリコン膜３２を形成する。そのポリシリコン
膜３２上にレジスト（図示せず）を形成する。そのレジ
ストをマスクとして、ポリシリコン膜３２に異方性エッ
チングを施すことにより、図４４に示すゲート電極７を
形成する。
【０１５５】また熱処理を施すことにより、エピタキシ
ャル膜１０ａ、１０ｂのｎ型の不純物を半導体基板１へ
熱拡散させることにより、ソース・ドレイン領域１２
ａ、１２ｂを形成する。以上の工程を経ることにより、
図４４に示す電界効果型トランジスタが完成する。
ャル膜１０ａ、１０ｂのｎ型の不純物を半導体基板１へ
熱拡散させることにより、ソース・ドレイン領域１２
ａ、１２ｂを形成する。以上の工程を経ることにより、
図４４に示す電界効果型トランジスタが完成する。
【０１５６】上述した製造方法では、ｐ型の不純物領域
３３の濃度が１×１０18ｃｍ-3のオーダであるのに対し
て、エピタキシャル膜１０ａ、１０ｂのｎ型の不純物濃
度は１×１０19ｃｍ-3以上のオーダであるので、自己整
合的にチャネル領域２２下の半導体基板１の領域にのみ
不純物領域３３を形成することができる。このため、不
純物領域３３の不純物濃度を高くしても、ソース・ドレ
イン領域１２ａ、１２ｂ下のｐ型の不純物濃度を低く保
つことができるため、パンチスルー耐性の向上に加え
て、電界効果型トランジスタの接合リーク電流や接合容
量の増大も抑制することができる。
３３の濃度が１×１０18ｃｍ-3のオーダであるのに対し
て、エピタキシャル膜１０ａ、１０ｂのｎ型の不純物濃
度は１×１０19ｃｍ-3以上のオーダであるので、自己整
合的にチャネル領域２２下の半導体基板１の領域にのみ
不純物領域３３を形成することができる。このため、不
純物領域３３の不純物濃度を高くしても、ソース・ドレ
イン領域１２ａ、１２ｂ下のｐ型の不純物濃度を低く保
つことができるため、パンチスルー耐性の向上に加え
て、電界効果型トランジスタの接合リーク電流や接合容
量の増大も抑制することができる。
【０１５７】なお、この実施の形態では電界効果型トラ
ンジスタとして、ｎチャネル型の電界効果型トランジス
タを説明したが、ｐチャネル型の電界効果型トランジス
タであってもよい。その場合には、不純物領域３３に相
当する不純物領域を形成するための注入条件としては、
不純物がリンの場合、注入エネルギー４０〜１５０ｋｅ
Ｖ、ドーズ量５Ｅ１２〜２Ｅ１３ｃｍ-2であることが望
ましい。また、不純物としてヒ素の場合には、注入エネ
ルギー８０〜２００ｋｅＶ、ドーズ量５Ｅ１２〜２Ｅ１
３ｃｍ-2であることが望ましい。
ンジスタとして、ｎチャネル型の電界効果型トランジス
タを説明したが、ｐチャネル型の電界効果型トランジス
タであってもよい。その場合には、不純物領域３３に相
当する不純物領域を形成するための注入条件としては、
不純物がリンの場合、注入エネルギー４０〜１５０ｋｅ
Ｖ、ドーズ量５Ｅ１２〜２Ｅ１３ｃｍ-2であることが望
ましい。また、不純物としてヒ素の場合には、注入エネ
ルギー８０〜２００ｋｅＶ、ドーズ量５Ｅ１２〜２Ｅ１
３ｃｍ-2であることが望ましい。
【０１５８】また、ソース・ドレイン領域１２ａ、１２
ｂは、エピタキシャル膜１０ａ、１０ｂ中のｎ型の不純
物を熱拡散させることにより形成したが、たとえば、図
４６に示す工程において、シリコン窒化膜３１をマスク
として、リンまたはヒ素等のｎ型の不純物をイオン注入
することにより形成してもよい。また、熱酸化膜３０
は、ゲート電極７とソース・ドレイン領域１２ａ、１２
ｂとの絶縁性を保つために形成したが、ゲート絶縁膜６
を形成する際に、エピタキシャル膜１０ａ、１０ｂの表
面にも同時に酸化されるため、このとき形成される熱酸
化膜を代用させてもよい。
ｂは、エピタキシャル膜１０ａ、１０ｂ中のｎ型の不純
物を熱拡散させることにより形成したが、たとえば、図
４６に示す工程において、シリコン窒化膜３１をマスク
として、リンまたはヒ素等のｎ型の不純物をイオン注入
することにより形成してもよい。また、熱酸化膜３０
は、ゲート電極７とソース・ドレイン領域１２ａ、１２
ｂとの絶縁性を保つために形成したが、ゲート絶縁膜６
を形成する際に、エピタキシャル膜１０ａ、１０ｂの表
面にも同時に酸化されるため、このとき形成される熱酸
化膜を代用させてもよい。
【０１５９】しかし、その場合には、ゲート電極７とソ
ース・ドレイン領域１２ａ、１２ｂとの間の容量が増え
て電界効果型トランジスタの特性が劣化するために、熱
酸化膜３０を別途形成することがやはり望ましい。その
際には、熱酸化膜３０をパッド酸化膜３の膜厚よりも厚
く形成しておき、パッド酸化膜３を除去する際に、熱酸
化膜３０が除去されないようにしておく必要がある。
ース・ドレイン領域１２ａ、１２ｂとの間の容量が増え
て電界効果型トランジスタの特性が劣化するために、熱
酸化膜３０を別途形成することがやはり望ましい。その
際には、熱酸化膜３０をパッド酸化膜３の膜厚よりも厚
く形成しておき、パッド酸化膜３を除去する際に、熱酸
化膜３０が除去されないようにしておく必要がある。
【０１６０】（実施の形態１２）本発明の実施の形態１
２に係る電界効果型トランジスタについて図を用いて説
明する。図５１を参照して、不純物領域３３の下方の半
導体基板１の領域に、さらにｎ型の不純物領域３４が自
己整合的に形成されている。これ以外の構成について
は、実施の形態１１において説明した図４４に示す構造
と同様なので、同一部材には同一符号を付し、その説明
を省略する。
２に係る電界効果型トランジスタについて図を用いて説
明する。図５１を参照して、不純物領域３３の下方の半
導体基板１の領域に、さらにｎ型の不純物領域３４が自
己整合的に形成されている。これ以外の構成について
は、実施の形態１１において説明した図４４に示す構造
と同様なので、同一部材には同一符号を付し、その説明
を省略する。
【０１６１】この構造では、ｎ型の不純物領域３３によ
って、パンチスルー耐性を劣化させることなく、チャネ
ル領域２２を空乏化させることができる。これにより、
ゲート電極７とチャネル領域２２とのチャネル容量が減
少し、しきい値電圧の低電圧化を図ることができる。ま
た、電界効果型トランジスタのスイッチング特性を向上
させることができる。つまり、サブスレッショルド係数
を下げることが可能である。サブスレッショルド係数と
は、サブスレッショルド特性の良好さを示す定数であ
り、この値が小さい方が、電界効果型トランジスタの良
好なスイッチング特性が得られる。以上のことは、たと
えば、T.Mizuno,IEEE Trans.Electron Devices,vol40,
p.105(1993)等に示されている。
って、パンチスルー耐性を劣化させることなく、チャネ
ル領域２２を空乏化させることができる。これにより、
ゲート電極７とチャネル領域２２とのチャネル容量が減
少し、しきい値電圧の低電圧化を図ることができる。ま
た、電界効果型トランジスタのスイッチング特性を向上
させることができる。つまり、サブスレッショルド係数
を下げることが可能である。サブスレッショルド係数と
は、サブスレッショルド特性の良好さを示す定数であ
り、この値が小さい方が、電界効果型トランジスタの良
好なスイッチング特性が得られる。以上のことは、たと
えば、T.Mizuno,IEEE Trans.Electron Devices,vol40,
p.105(1993)等に示されている。
【０１６２】しかしながら、上記文献に開示されている
構造では、不純物領域３３に相当する不純物領域がソー
ス・ドレイン領域の下方の領域にも形成されている。こ
のため、ソース・ドレイン領域とその不純物領域との間
でパンチスルー現象が発生しやすく、１対のソース・ド
レイン領域間の耐圧が劣化することがある。
構造では、不純物領域３３に相当する不純物領域がソー
ス・ドレイン領域の下方の領域にも形成されている。こ
のため、ソース・ドレイン領域とその不純物領域との間
でパンチスルー現象が発生しやすく、１対のソース・ド
レイン領域間の耐圧が劣化することがある。
【０１６３】一方、本電界効果型トランジスタの構造で
は、このｎ型の不純物領域３４は、ｐ型の不純物領域３
３の下方の領域にのみ自己整合的に形成されて、ソース
・ドレイン領域１２ａ、１２ｂの下方の領域には形成さ
れていない。このため、ソース・ドレイン領域１２ａ、
１２ｂと不純物領域３４との間で発生するパンチスルー
現象を防止することができる。その結果、１対のソース
・ドレイン領域１２ａ、１２ｂ間の耐圧の劣化を抑える
ことができる。
は、このｎ型の不純物領域３４は、ｐ型の不純物領域３
３の下方の領域にのみ自己整合的に形成されて、ソース
・ドレイン領域１２ａ、１２ｂの下方の領域には形成さ
れていない。このため、ソース・ドレイン領域１２ａ、
１２ｂと不純物領域３４との間で発生するパンチスルー
現象を防止することができる。その結果、１対のソース
・ドレイン領域１２ａ、１２ｂ間の耐圧の劣化を抑える
ことができる。
【０１６４】次に、実施の形態１２に係る電界効果型ト
ランジスタの製造方法の一例について図を用いて説明す
る。製造方法としては、実施の形態１１において説明し
た製造方法と同様であるが、不純物領域３４を形成する
ための付加的な工程が必要になる。すなわち、図５２を
参照して、エピタキシャル膜１０ａ、１０ｂをマスクと
して、イオン注入法により、リンまたはヒ素などのｎ型
の不純物を半導体基板１に注入することにより、ｐ型の
不純物領域３３の下方の領域にのみｎ型の不純物領域３
４を自己整合的に形成する。その後、実施の形態１１に
おいて説明した製造方法と同様の工程を経ることによ
り、図５１に示す電界効果型トランジスタが完成する。
ランジスタの製造方法の一例について図を用いて説明す
る。製造方法としては、実施の形態１１において説明し
た製造方法と同様であるが、不純物領域３４を形成する
ための付加的な工程が必要になる。すなわち、図５２を
参照して、エピタキシャル膜１０ａ、１０ｂをマスクと
して、イオン注入法により、リンまたはヒ素などのｎ型
の不純物を半導体基板１に注入することにより、ｐ型の
不純物領域３３の下方の領域にのみｎ型の不純物領域３
４を自己整合的に形成する。その後、実施の形態１１に
おいて説明した製造方法と同様の工程を経ることによ
り、図５１に示す電界効果型トランジスタが完成する。
【０１６５】上述した製造方法では、ｎ型の不純物領域
３４は、ｐ型の不純物領域３３の下方の領域に自己整合
的に容易に形成される。この不純物領域３４によって、
上述した効果を得ることができる。
３４は、ｐ型の不純物領域３３の下方の領域に自己整合
的に容易に形成される。この不純物領域３４によって、
上述した効果を得ることができる。
【０１６６】（実施の形態１３）本発明の実施の形態１
３に係る電界効果型トランジスタについて図を用いて説
明する。図５３を参照して、実施の形態１３に係る電界
効果型トランジスタでは、熱酸化膜３０が形成されたエ
ピタキシャル膜１０ａ、１０ｂの側面上に、サイドウォ
ール窒化膜３５ａ、３５ｂがそれぞれ形成されている。
なお、これ以外の構成については、実施の形態１１にお
いて説明した図４４に示す構成と同様なので同一部材に
は同一符号を付し、その説明を省略する。
３に係る電界効果型トランジスタについて図を用いて説
明する。図５３を参照して、実施の形態１３に係る電界
効果型トランジスタでは、熱酸化膜３０が形成されたエ
ピタキシャル膜１０ａ、１０ｂの側面上に、サイドウォ
ール窒化膜３５ａ、３５ｂがそれぞれ形成されている。
なお、これ以外の構成については、実施の形態１１にお
いて説明した図４４に示す構成と同様なので同一部材に
は同一符号を付し、その説明を省略する。
【０１６７】この電界効果型トランジスタでは、実施の
形態１１において説明した電界効果型トランジスタと比
べて、サイドウォール窒化膜３５ａ、３５ｂを有してい
ることにより、ゲート電極７のゲート長をより短く形成
することができる。これにより、ソース・ドレイン領域
１２ａ、１２ｂとゲート電極７とのオーバーラップ量
や、不純物領域３３の水平方向の濃度プロファイルなど
をデバイスに対応して容易に変更することができる。な
お、ｐ型の不純物領域３３を備えていることにより、実
施の形態１１において説明した効果を有していることは
言うまでもない。
形態１１において説明した電界効果型トランジスタと比
べて、サイドウォール窒化膜３５ａ、３５ｂを有してい
ることにより、ゲート電極７のゲート長をより短く形成
することができる。これにより、ソース・ドレイン領域
１２ａ、１２ｂとゲート電極７とのオーバーラップ量
や、不純物領域３３の水平方向の濃度プロファイルなど
をデバイスに対応して容易に変更することができる。な
お、ｐ型の不純物領域３３を備えていることにより、実
施の形態１１において説明した効果を有していることは
言うまでもない。
【０１６８】次に、実施の形態１３に係る電界効果型ト
ランジスタの製造方法の一例について図を用いて説明す
る。まず、実施の形態１１において説明した図４９に示
す工程の後、図５４を参照して、熱酸化膜３０上にシリ
コン窒化膜（図示せず）を形成する。そのシリコン窒化
膜に異方性エッチングを施すことにより、サイドウォー
ル窒化膜３５ａ、３５ｂを形成する。その後、エピタキ
シャル膜１０ａ、１０ｂおよびサイドウォール窒化膜３
５ａ、３５ｂをマスクとして、ボロンまたはフッ化ボロ
ンなどのｐ型の不純物をイオン注入法により半導体基板
に注入することにより、不純物領域３３を形成する。
ランジスタの製造方法の一例について図を用いて説明す
る。まず、実施の形態１１において説明した図４９に示
す工程の後、図５４を参照して、熱酸化膜３０上にシリ
コン窒化膜（図示せず）を形成する。そのシリコン窒化
膜に異方性エッチングを施すことにより、サイドウォー
ル窒化膜３５ａ、３５ｂを形成する。その後、エピタキ
シャル膜１０ａ、１０ｂおよびサイドウォール窒化膜３
５ａ、３５ｂをマスクとして、ボロンまたはフッ化ボロ
ンなどのｐ型の不純物をイオン注入法により半導体基板
に注入することにより、不純物領域３３を形成する。
【０１６９】次に図５５を参照して、熱酸化膜３０およ
びサイドウォール窒化膜３５ａ、３５ｂを覆うように、
ｎ型のポリシリコン膜３２を形成する。そのポリシリコ
ン膜３２上にレジスト（図示せず）を形成する。そのレ
ジストをマスクとしてポリシリコン膜３２に異方性エッ
チングを施すことにより、図５３に示すゲート電極７を
形成する。また、熱処理を施すことにより、エピタキシ
ャル膜１０ａ、１０ｂのｎ型の不純物を半導体基板１へ
熱拡散させてソース・ドレイン領域１２ａ、１２ｂを形
成する。以上の工程を経ることにより、図５３に示す電
界効果型トランジスタが完成する。
びサイドウォール窒化膜３５ａ、３５ｂを覆うように、
ｎ型のポリシリコン膜３２を形成する。そのポリシリコ
ン膜３２上にレジスト（図示せず）を形成する。そのレ
ジストをマスクとしてポリシリコン膜３２に異方性エッ
チングを施すことにより、図５３に示すゲート電極７を
形成する。また、熱処理を施すことにより、エピタキシ
ャル膜１０ａ、１０ｂのｎ型の不純物を半導体基板１へ
熱拡散させてソース・ドレイン領域１２ａ、１２ｂを形
成する。以上の工程を経ることにより、図５３に示す電
界効果型トランジスタが完成する。
【０１７０】上述した製造方法では、サイドウォール窒
化膜３５ａ、３５ｂを形成した後に、イオン注入法によ
って不純物領域３３を形成したが、サイドウォール窒化
膜３５ａ、３５ｂを形成する前にイオン注入を施しても
よい。以上説明したように、サイドウォール窒化膜３５
ａ、３５ｂを形成することにより、その後に形成される
ゲート電極のゲート長をより短くすることができる。こ
れにより、ソース・ドレイン領域１２ａ、１２ｂとゲー
ト電極７とのオーバーラップ量を容易に変えることがで
きる。また、ｐ型の不純物領域３３の水平方向の濃度プ
ロファイルも変えることができる。
化膜３５ａ、３５ｂを形成した後に、イオン注入法によ
って不純物領域３３を形成したが、サイドウォール窒化
膜３５ａ、３５ｂを形成する前にイオン注入を施しても
よい。以上説明したように、サイドウォール窒化膜３５
ａ、３５ｂを形成することにより、その後に形成される
ゲート電極のゲート長をより短くすることができる。こ
れにより、ソース・ドレイン領域１２ａ、１２ｂとゲー
ト電極７とのオーバーラップ量を容易に変えることがで
きる。また、ｐ型の不純物領域３３の水平方向の濃度プ
ロファイルも変えることができる。
【０１７１】（実施の形態１４）本発明の実施の形態１
４に係る電界効果型トランジスタについて図を用いて説
明する。図５６を参照して、ゲート電極７は、エピタキ
シャル膜１０ａ、１０ｂによって挟まれた領域内に熱酸
化膜３０を介在させて形成され、エピタキシャル膜１０
ａ、１０ｂの高さとほぼ同じになるように形成されてい
る。なお、これ以外の構成については実施の形態１１に
おいて説明した図４４に示す電界効果型トランジスタと
同様なので、同一部材には同一符号を付し、その説明を
省略する。
４に係る電界効果型トランジスタについて図を用いて説
明する。図５６を参照して、ゲート電極７は、エピタキ
シャル膜１０ａ、１０ｂによって挟まれた領域内に熱酸
化膜３０を介在させて形成され、エピタキシャル膜１０
ａ、１０ｂの高さとほぼ同じになるように形成されてい
る。なお、これ以外の構成については実施の形態１１に
おいて説明した図４４に示す電界効果型トランジスタと
同様なので、同一部材には同一符号を付し、その説明を
省略する。
【０１７２】上述した電界効果型トランジスタでは、ゲ
ート電極７は、エピタキシャル膜１０ａ、１０ｂの向か
い合う側面にのみ熱酸化膜３０を介在させて接してい
る。これにより、ゲート電極７とエピタキシャル膜１０
ａ、１０ｂのそれぞれとの容量が低減され、結果とし
て、ゲート電極７とソース・ドレイン領域１２ａ、１２
ｂのそれぞれとの容量が低減する。これにより、動作速
度などの電界効果型トランジスタの特性を向上すること
ができる。また、エピタキシャル膜１０ａ、１０ｂにコ
ンタクト領域を設ける面積を確保することができる。
ート電極７は、エピタキシャル膜１０ａ、１０ｂの向か
い合う側面にのみ熱酸化膜３０を介在させて接してい
る。これにより、ゲート電極７とエピタキシャル膜１０
ａ、１０ｂのそれぞれとの容量が低減され、結果とし
て、ゲート電極７とソース・ドレイン領域１２ａ、１２
ｂのそれぞれとの容量が低減する。これにより、動作速
度などの電界効果型トランジスタの特性を向上すること
ができる。また、エピタキシャル膜１０ａ、１０ｂにコ
ンタクト領域を設ける面積を確保することができる。
【０１７３】次に、実施の形態１４に係る電界効果型ト
ランジスタの製造方法の一例について図を用いて説明す
る。実施の形態１１において説明した図５０に示す工程
の後、図５７を参照して、ポリシリコン膜３２にエッチ
バックまたは化学的機械研磨（ＣＭＰ）等を施すことに
より、エピタキシャル膜１０ａ、１０ｂのそれぞれによ
って挟まれた領域に、ゲート電極７を自己整合的に形成
する。その後、ゲート電極７およびエピタキシャル膜１
０ａ、１０ｂを覆うレジスト（図示せず）を形成する。
そのレジストをマスクとして、ポリシリコン膜３２ａに
エッチングを施すことにより、これを除去する。その
後、レジストを除去するとともに、所定の熱処理を施す
ことにより、ソース・ドレイン領域１２ａ、１２ｂを形
成する。以上により、図５６に示す電界効果型トランジ
スタが完成する。
ランジスタの製造方法の一例について図を用いて説明す
る。実施の形態１１において説明した図５０に示す工程
の後、図５７を参照して、ポリシリコン膜３２にエッチ
バックまたは化学的機械研磨（ＣＭＰ）等を施すことに
より、エピタキシャル膜１０ａ、１０ｂのそれぞれによ
って挟まれた領域に、ゲート電極７を自己整合的に形成
する。その後、ゲート電極７およびエピタキシャル膜１
０ａ、１０ｂを覆うレジスト（図示せず）を形成する。
そのレジストをマスクとして、ポリシリコン膜３２ａに
エッチングを施すことにより、これを除去する。その
後、レジストを除去するとともに、所定の熱処理を施す
ことにより、ソース・ドレイン領域１２ａ、１２ｂを形
成する。以上により、図５６に示す電界効果型トランジ
スタが完成する。
【０１７４】上述した製造方法では、図５７に示す工程
において、ゲート電極７以外のポリシリコン膜３２ａを
除去する必要がある。しかし、その際に必要とするレジ
ストパターンには、高いアライメントの精度が要求され
ないので、実質的には工程数が増えることに伴うデメリ
ットは少ないと考えられる。
において、ゲート電極７以外のポリシリコン膜３２ａを
除去する必要がある。しかし、その際に必要とするレジ
ストパターンには、高いアライメントの精度が要求され
ないので、実質的には工程数が増えることに伴うデメリ
ットは少ないと考えられる。
【０１７５】以上各実施の形態において説明した電界効
果型トランジスタでは、ｎ型のポリシリコンをゲート電
極としたｎチャネル型のトランジスタについて説明した
が、これらの構造を、ｎ型のポリシリコンをゲート電極
としたｐ型の埋込チャネル型の電界効果型トランジスタ
やｐ型のポリシリコンをゲート電極としたｐ型の表面チ
ャネル型のトランジスタなどに適用しても同様の効果を
得ることができる。
果型トランジスタでは、ｎ型のポリシリコンをゲート電
極としたｎチャネル型のトランジスタについて説明した
が、これらの構造を、ｎ型のポリシリコンをゲート電極
としたｐ型の埋込チャネル型の電界効果型トランジスタ
やｐ型のポリシリコンをゲート電極としたｐ型の表面チ
ャネル型のトランジスタなどに適用しても同様の効果を
得ることができる。
【０１７６】また、ゲート電極としては、ポリシリコン
のみに限られず、たとえば、図７に示すような、ポリシ
リコンの上にタングステンシリサイド膜またはチタンシ
リサイド膜などの金属シリサイド膜を形成したポリサイ
ド構造を採用してもよい。また、タングステンなどの金
属とポリシリコン膜の２層構造からなるポリメタル構造
のゲート電極を適用しても同様の効果を得ることができ
る。
のみに限られず、たとえば、図７に示すような、ポリシ
リコンの上にタングステンシリサイド膜またはチタンシ
リサイド膜などの金属シリサイド膜を形成したポリサイ
ド構造を採用してもよい。また、タングステンなどの金
属とポリシリコン膜の２層構造からなるポリメタル構造
のゲート電極を適用しても同様の効果を得ることができ
る。
【０１７７】さらに、ソース・ドレイン領域の抵抗を下
げるために、ゲート電極７を形成した後に、エピタキシ
ャル膜１０ａ、１０ｂ上に形成された熱酸化膜３０を除
去するとともに、エピタキシャル膜１０ａ、１０ｂの表
面にタングステンやチタンなどの金属膜を形成して熱処
理を施すことによりサリサイド構造を形成してもよい。
げるために、ゲート電極７を形成した後に、エピタキシ
ャル膜１０ａ、１０ｂ上に形成された熱酸化膜３０を除
去するとともに、エピタキシャル膜１０ａ、１０ｂの表
面にタングステンやチタンなどの金属膜を形成して熱処
理を施すことによりサリサイド構造を形成してもよい。
【０１７８】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内のすべての変更が含まれることが意図
される。
【０１７９】
【発明の効果】本発明の１つの局面における半導体装置
によれば、第１導電型の１対の不純物領域が１対のソー
ス・ドレイン領域のそれぞれとチャネル領域との界面の
下方近傍の半導体基板の領域にのみ形成されている。こ
れにより、第１不純物領域の第１導電型の不純物濃度を
比較的高く設定することができる。このため、ソース領
域と半導体基板の第１導電型領域との界面から延びる空
乏層（ソース空乏層）とドレイン領域と半導体基板の第
１導電型領域との界面から延びる空乏層（ドレイン空乏
層）とが到達する距離を短縮することができ、それによ
り、ソース空乏層とドレイン空乏層とが接近することを
抑制することができる。その結果、パンチスルー現象の
発生を抑制することができる。また、１対のソース・ド
レイン領域の下方近傍の半導体基板の領域には、第１不
純物領域は形成されていない。このため、第１不純物領
域の不純物濃度を高く設定したとしても、ソース・ドレ
イン領域とチャネル領域との界面下方近傍の半導体基板
の領域以外の領域において、電界が増大することを防止
することができる。その結果、ソース・ドレイン領域と
そのソース・ドレイン領域下方の半導体基板の領域との
界面において、接合リーク電流や接合容量が増大するこ
とを防止することができる。
によれば、第１導電型の１対の不純物領域が１対のソー
ス・ドレイン領域のそれぞれとチャネル領域との界面の
下方近傍の半導体基板の領域にのみ形成されている。こ
れにより、第１不純物領域の第１導電型の不純物濃度を
比較的高く設定することができる。このため、ソース領
域と半導体基板の第１導電型領域との界面から延びる空
乏層（ソース空乏層）とドレイン領域と半導体基板の第
１導電型領域との界面から延びる空乏層（ドレイン空乏
層）とが到達する距離を短縮することができ、それによ
り、ソース空乏層とドレイン空乏層とが接近することを
抑制することができる。その結果、パンチスルー現象の
発生を抑制することができる。また、１対のソース・ド
レイン領域の下方近傍の半導体基板の領域には、第１不
純物領域は形成されていない。このため、第１不純物領
域の不純物濃度を高く設定したとしても、ソース・ドレ
イン領域とチャネル領域との界面下方近傍の半導体基板
の領域以外の領域において、電界が増大することを防止
することができる。その結果、ソース・ドレイン領域と
そのソース・ドレイン領域下方の半導体基板の領域との
界面において、接合リーク電流や接合容量が増大するこ
とを防止することができる。
【０１８０】好ましくは、ソース・ドレイン領域上に、
ゲート電極部と間隔を有して形成された、第２導電型の
１対の半導体層を含んでいることにより、第１不純物領
域を形成するためのマスクとして、この半導体層とゲー
ト電極部とを用いることができる。これにより、ゲート
電極部と半導体層との間の間隙を介して、ソース・ドレ
イン領域とチャネル領域との界面下方近傍の半導体基板
の領域にのみ、第１不純物領域を形成することができ
る。この結果、特にレジストパターンなどの余分な工程
を施すことなく、自己整合的に第１不純物領域を形成す
ることができる。
ゲート電極部と間隔を有して形成された、第２導電型の
１対の半導体層を含んでいることにより、第１不純物領
域を形成するためのマスクとして、この半導体層とゲー
ト電極部とを用いることができる。これにより、ゲート
電極部と半導体層との間の間隙を介して、ソース・ドレ
イン領域とチャネル領域との界面下方近傍の半導体基板
の領域にのみ、第１不純物領域を形成することができ
る。この結果、特にレジストパターンなどの余分な工程
を施すことなく、自己整合的に第１不純物領域を形成す
ることができる。
【０１８１】好ましくは、ゲート電極部のゲート長方向
に沿った半導体層の断面形状が、実質的に台形であるこ
とにより、ゲート電極部の側面と半導体層との間の間隙
において、間隙の側部の平面積より上部の平面積を大き
くすることができる。これにより、第１不純物領域を形
成する際に、より確実に半導体基板の領域へ第１導電型
の不純物を導入することができる。その結果、第１不純
物領域において第１導電型の不純物の濃度が十分に得ら
れて、パンチスルー耐性が劣化することが抑制される。
に沿った半導体層の断面形状が、実質的に台形であるこ
とにより、ゲート電極部の側面と半導体層との間の間隙
において、間隙の側部の平面積より上部の平面積を大き
くすることができる。これにより、第１不純物領域を形
成する際に、より確実に半導体基板の領域へ第１導電型
の不純物を導入することができる。その結果、第１不純
物領域において第１導電型の不純物の濃度が十分に得ら
れて、パンチスルー耐性が劣化することが抑制される。
【０１８２】好ましくは、ゲート電極部のゲート長方向
に沿った半導体層の断面形状が、実質的に矩形であるこ
とにより、間隙が形成されている領域以外は、半導体層
の厚さはほぼ均一になる。これにより、半導体層の厚さ
が局所的に薄くなることに起因して、その半導体層の厚
さが薄くなった領域下の半導体基板の領域に、第１導電
型の不純物が導入されることを防止することができる。
これにより、ソース・ドレイン領域の下方近傍の半導体
基板の領域において、第１導電型の不純物濃度が高くな
ることを防止することができる。その結果、ソース・ド
レイン領域の下方近傍の半導体基板の領域と、ソース・
ドレイン領域との界面において、電界が増大することを
防止でき、接合リーク電流や接合容量の増大を抑制する
ことができる。
に沿った半導体層の断面形状が、実質的に矩形であるこ
とにより、間隙が形成されている領域以外は、半導体層
の厚さはほぼ均一になる。これにより、半導体層の厚さ
が局所的に薄くなることに起因して、その半導体層の厚
さが薄くなった領域下の半導体基板の領域に、第１導電
型の不純物が導入されることを防止することができる。
これにより、ソース・ドレイン領域の下方近傍の半導体
基板の領域において、第１導電型の不純物濃度が高くな
ることを防止することができる。その結果、ソース・ド
レイン領域の下方近傍の半導体基板の領域と、ソース・
ドレイン領域との界面において、電界が増大することを
防止でき、接合リーク電流や接合容量の増大を抑制する
ことができる。
【０１８３】好ましくは、第１不純物領域のそれぞれ
は、ゲート電極部の中央下近傍の半導体基板の領域にま
で延在するように形成されていることにより、ゲート電
極部下に位置するチャネル領域近傍の第１不純物領域の
不純物濃度を高くすることができる。このため、接合リ
ーク電流や接合容量が増大することを防止することがで
きるとともに、電界効果型トランジスタのしきい値電圧
を高く設定することが可能となる。
は、ゲート電極部の中央下近傍の半導体基板の領域にま
で延在するように形成されていることにより、ゲート電
極部下に位置するチャネル領域近傍の第１不純物領域の
不純物濃度を高くすることができる。このため、接合リ
ーク電流や接合容量が増大することを防止することがで
きるとともに、電界効果型トランジスタのしきい値電圧
を高く設定することが可能となる。
【０１８４】本発明の他の局面における半導体装置によ
れば、第１不純物領域は、チャネル領域直下近傍の半導
体基板の領域に形成されているので、第１導電型の不純
物濃度を比較的高く設定することができる。これによ
り、ソース空乏層とドレイン空乏層とが到達する距離を
縮めることができ、それにより、ソース空乏層とドレイ
ン空乏層とが接近することを抑制することができる。そ
の結果、パンチスルー現象の発生を抑えることができ
る。また、ソース・ドレイン領域の下方近傍の半導体基
板の領域には、第１不純物領域は形成されていないの
で、第１不純物領域の不純物濃度を高く設定したとして
も、ソース・ドレイン領域と、ソース・ドレイン領域の
下方近傍の半導体基板の領域との界面近傍において電界
が増大することを防止できる。その結果、接合リーク電
流や接合容量が増大することを防止することができる。
れば、第１不純物領域は、チャネル領域直下近傍の半導
体基板の領域に形成されているので、第１導電型の不純
物濃度を比較的高く設定することができる。これによ
り、ソース空乏層とドレイン空乏層とが到達する距離を
縮めることができ、それにより、ソース空乏層とドレイ
ン空乏層とが接近することを抑制することができる。そ
の結果、パンチスルー現象の発生を抑えることができ
る。また、ソース・ドレイン領域の下方近傍の半導体基
板の領域には、第１不純物領域は形成されていないの
で、第１不純物領域の不純物濃度を高く設定したとして
も、ソース・ドレイン領域と、ソース・ドレイン領域の
下方近傍の半導体基板の領域との界面近傍において電界
が増大することを防止できる。その結果、接合リーク電
流や接合容量が増大することを防止することができる。
【０１８５】好ましくは、第１不純物領域下方の半導体
基板の領域に形成された第２導電型の第２不純物領域を
含んでいることにより、パンチスルー耐性を劣化させる
ことなく、１対のソース・ドレイン領域のそれぞれによ
って挟まれたチャネル領域を空乏化させることによっ
て、チャネル領域とゲート電極部との間の容量を低減さ
せることができる。これにより、ゲート電極部に印加す
るしきい値電圧の低電圧化や、電界効果型トランジスタ
のスイッチング特性を向上させることができる。
基板の領域に形成された第２導電型の第２不純物領域を
含んでいることにより、パンチスルー耐性を劣化させる
ことなく、１対のソース・ドレイン領域のそれぞれによ
って挟まれたチャネル領域を空乏化させることによっ
て、チャネル領域とゲート電極部との間の容量を低減さ
せることができる。これにより、ゲート電極部に印加す
るしきい値電圧の低電圧化や、電界効果型トランジスタ
のスイッチング特性を向上させることができる。
【０１８６】好ましくは、半導体層の側面上に形成され
たサイドウォール絶縁膜を含んでいることにより、電界
効果型トランジスタの実効的なゲート長を短くすること
ができる。
たサイドウォール絶縁膜を含んでいることにより、電界
効果型トランジスタの実効的なゲート長を短くすること
ができる。
【０１８７】好ましくは、ゲート電極部はゲート電極部
の上面が半導体層のそれぞれの上面とほぼ同一高さを有
するように、１対の半導体層によって挟まれた領域内を
埋込むように形成されていることにより、ゲート電極部
と半導体層のそれぞれとの接合容量の低減が図られる。
これにより、ゲート電極部と１対のソース・ドレイン領
域のそれぞれとの接合容量の低減が図られて、電界効果
型トランジスタの動作速度等を向上することができる。
の上面が半導体層のそれぞれの上面とほぼ同一高さを有
するように、１対の半導体層によって挟まれた領域内を
埋込むように形成されていることにより、ゲート電極部
と半導体層のそれぞれとの接合容量の低減が図られる。
これにより、ゲート電極部と１対のソース・ドレイン領
域のそれぞれとの接合容量の低減が図られて、電界効果
型トランジスタの動作速度等を向上することができる。
【０１８８】好ましくは、半導体基板はシリコン単結晶
基板であり、半導体層は、エピタキシャル延長させたシ
リコンまたはシリコンゲルマニウム合金を含んでいるこ
とにより、半導体層をソース・ドレイン領域上に自己整
合的に容易に形成することができる。
基板であり、半導体層は、エピタキシャル延長させたシ
リコンまたはシリコンゲルマニウム合金を含んでいるこ
とにより、半導体層をソース・ドレイン領域上に自己整
合的に容易に形成することができる。
【０１８９】本発明のさらに他の局面における半導体装
置の製造方法によれば、第１不純物領域は、少なくとも
第１のマスク部材層をマスクとして、半導体基板に第１
導電型の不純物を導入することによって、１対の領域の
間に挟まれた領域の直下近傍の半導体基板の領域に自己
整合的に形成される。このため、第１導電型の不純物の
濃度を比較的高く設定することができる。これにより、
ソース空乏層とドレイン空乏層とが到達する距離を短縮
することができ、それにより、ソース空乏層とドレイン
空乏層とが接近するのを抑制することができる。その結
果、パンチスルー現象の発生を抑制することができる。
また、１対のソース・ドレイン領域下方の半導体基板の
領域には第１不純物領域は形成されないので、第１不純
物領域の不純物濃度を比較的高く設定したとしても、ソ
ース・ドレイン領域とソース・ドレイン領域の下方の半
導体基板の領域との界面近傍において電界が増大するこ
とを防止できる。その結果、パンチスルー耐性を有し、
接合リーク電流や接合容量の低減が図られた半導体装置
を製造することができる。
置の製造方法によれば、第１不純物領域は、少なくとも
第１のマスク部材層をマスクとして、半導体基板に第１
導電型の不純物を導入することによって、１対の領域の
間に挟まれた領域の直下近傍の半導体基板の領域に自己
整合的に形成される。このため、第１導電型の不純物の
濃度を比較的高く設定することができる。これにより、
ソース空乏層とドレイン空乏層とが到達する距離を短縮
することができ、それにより、ソース空乏層とドレイン
空乏層とが接近するのを抑制することができる。その結
果、パンチスルー現象の発生を抑制することができる。
また、１対のソース・ドレイン領域下方の半導体基板の
領域には第１不純物領域は形成されないので、第１不純
物領域の不純物濃度を比較的高く設定したとしても、ソ
ース・ドレイン領域とソース・ドレイン領域の下方の半
導体基板の領域との界面近傍において電界が増大するこ
とを防止できる。その結果、パンチスルー耐性を有し、
接合リーク電流や接合容量の低減が図られた半導体装置
を製造することができる。
【０１９０】好ましくは、半導体基板としてシリコン単
結晶基板を用い、マスク部材層形成工程は、１対の領域
の間に挟まれた領域上にのみ第２のマスク部材層を形成
するとともに、第１のマスク部材層として、シリコンエ
ピタキシャル成長により半導体層を形成する工程と、そ
の半導体層の表面に絶縁層を形成する工程とを含み、第
１不純物領域を形成する工程およびゲート電極部を形成
する工程は、第２のマスク部材層を除去してから行なわ
れることにより、第１のマスク部材層としての半導体層
を、エピタキシャル成長により１対の領域の間に挟まれ
た半導体基板としてのシリコン単結晶基板の領域上に自
己整合的に容易に形成することができる。
結晶基板を用い、マスク部材層形成工程は、１対の領域
の間に挟まれた領域上にのみ第２のマスク部材層を形成
するとともに、第１のマスク部材層として、シリコンエ
ピタキシャル成長により半導体層を形成する工程と、そ
の半導体層の表面に絶縁層を形成する工程とを含み、第
１不純物領域を形成する工程およびゲート電極部を形成
する工程は、第２のマスク部材層を除去してから行なわ
れることにより、第１のマスク部材層としての半導体層
を、エピタキシャル成長により１対の領域の間に挟まれ
た半導体基板としてのシリコン単結晶基板の領域上に自
己整合的に容易に形成することができる。
【０１９１】好ましくは、第２のマスク部材層を除去し
た後、第１不純物領域を形成する工程の前に、半導体層
の側面上に、サイドウォール絶縁膜を形成する工程を含
んでいることにより、電界効果型トランジスタの実効的
なゲート長をより短く設定することができる。
た後、第１不純物領域を形成する工程の前に、半導体層
の側面上に、サイドウォール絶縁膜を形成する工程を含
んでいることにより、電界効果型トランジスタの実効的
なゲート長をより短く設定することができる。
【０１９２】好ましくは、第２のマスク部材層を除去し
た後、ゲート電極部を形成する工程の前に、少なくとも
１対の第１のマスク部材層をマスクとして、半導体基板
に第２導電型の不純物を導入することにより、第１不純
物領域よりも深い位置に、第２導電型の第２不純物領域
を形成する工程を含んでいることにより、第１不純物領
域よりも深い領域に第２不純物領域が自己整合的に形成
される。これにより、パンチスルー耐性を劣化させるこ
となく、１対のソース・ドレイン領域のそれぞれによっ
て挟まれた半導体基板の領域が空乏化されて、その１対
のソース・ドレイン領域のそれぞれによって挟まれた領
域とゲート電極部との間の容量を減少させることができ
る。その結果、ゲート電極部に印加するしきい値電圧の
低電圧化や、スイッチング特性の向上が図られた電界効
果型トランジスタを製造することができる。
た後、ゲート電極部を形成する工程の前に、少なくとも
１対の第１のマスク部材層をマスクとして、半導体基板
に第２導電型の不純物を導入することにより、第１不純
物領域よりも深い位置に、第２導電型の第２不純物領域
を形成する工程を含んでいることにより、第１不純物領
域よりも深い領域に第２不純物領域が自己整合的に形成
される。これにより、パンチスルー耐性を劣化させるこ
となく、１対のソース・ドレイン領域のそれぞれによっ
て挟まれた半導体基板の領域が空乏化されて、その１対
のソース・ドレイン領域のそれぞれによって挟まれた領
域とゲート電極部との間の容量を減少させることができ
る。その結果、ゲート電極部に印加するしきい値電圧の
低電圧化や、スイッチング特性の向上が図られた電界効
果型トランジスタを製造することができる。
【０１９３】好ましくは、ゲート電極部を形成する工程
は、ゲート電極部の上面が半導体層のそれぞれの上面と
ほぼ同一高さを有して、１対の半導体層によって挟まれ
た領域内を埋込むように形成する工程を含んでいること
により、ゲート電極部は、１対の半導体層の側面にのみ
絶縁層を介して接するように形成される。これにより、
ゲート電極部と半導体層のそれぞれとの接合容量が低減
されて、ゲート電極部と１対のソース・ドレイン領域の
それぞれとの接合容量の低減が図られる。その結果、電
界効果型トランジスタの動作速度等の向上が図られた半
導体装置を製造することができる。
は、ゲート電極部の上面が半導体層のそれぞれの上面と
ほぼ同一高さを有して、１対の半導体層によって挟まれ
た領域内を埋込むように形成する工程を含んでいること
により、ゲート電極部は、１対の半導体層の側面にのみ
絶縁層を介して接するように形成される。これにより、
ゲート電極部と半導体層のそれぞれとの接合容量が低減
されて、ゲート電極部と１対のソース・ドレイン領域の
それぞれとの接合容量の低減が図られる。その結果、電
界効果型トランジスタの動作速度等の向上が図られた半
導体装置を製造することができる。
【０１９４】また好ましくは、マスク部材層形成工程
は、第１のマスク部材層として、ゲート電極部との間に
間隔を有するように半導体層を形成する工程を含み、第
１不純物領域を形成する工程は、半導体層およびゲート
電極部をマスクとして、半導体基板に第１導電型の不純
物を導入することにより、１対の領域の間に挟まれた領
域と１対の領域のそれぞれとの界面下方近傍の半導体基
板の領域に、第１不純物領域を形成する工程を含んでい
ることにより、第１不純物領域を形成するためのマスク
として、この半導体層とゲート電極部とを用いることが
できる。これにより、ゲート電極部と半導体層のそれぞ
れとの間の間隙を介して、第１導電型の不純物を導入す
ることにより、１対のソース・ドレイン領域によって挟
まれた領域とソース・ドレイン領域のそれぞれとの界面
下方近傍の半導体基板の領域に第１不純物領域を形成す
ることができる。その結果、付加的なレジストパターン
の形成などの工程を必要とせずに、自己整合的に第１不
純物領域を形成することができる。
は、第１のマスク部材層として、ゲート電極部との間に
間隔を有するように半導体層を形成する工程を含み、第
１不純物領域を形成する工程は、半導体層およびゲート
電極部をマスクとして、半導体基板に第１導電型の不純
物を導入することにより、１対の領域の間に挟まれた領
域と１対の領域のそれぞれとの界面下方近傍の半導体基
板の領域に、第１不純物領域を形成する工程を含んでい
ることにより、第１不純物領域を形成するためのマスク
として、この半導体層とゲート電極部とを用いることが
できる。これにより、ゲート電極部と半導体層のそれぞ
れとの間の間隙を介して、第１導電型の不純物を導入す
ることにより、１対のソース・ドレイン領域によって挟
まれた領域とソース・ドレイン領域のそれぞれとの界面
下方近傍の半導体基板の領域に第１不純物領域を形成す
ることができる。その結果、付加的なレジストパターン
の形成などの工程を必要とせずに、自己整合的に第１不
純物領域を形成することができる。
【０１９５】また好ましくは、半導体基板としてシリコ
ン単結晶基板を用い、半導体層をエピタキシャル成長に
より形成することにより、半導体層を、半導体基板上に
自己整合的に容易に形成することができる。
ン単結晶基板を用い、半導体層をエピタキシャル成長に
より形成することにより、半導体層を、半導体基板上に
自己整合的に容易に形成することができる。
【０１９６】また好ましくは、ゲート電極部のゲート長
方向に沿った断面形状が実質的に台形になるように、半
導体層を形成することにより、ゲート電極部の側面と半
導体層との間の間隙を、間隙の側部の平面積より上部の
平面積が大きくなるように形成することができる。この
ため、第１不純物領域を形成する際に、より確実に半導
体基板へ第１導電型の不純物を導入することができる。
その結果、第１不純物領域において第１導電型の不純物
濃度が十分に得られて、パンチスルー耐性の劣化を防止
することができる。
方向に沿った断面形状が実質的に台形になるように、半
導体層を形成することにより、ゲート電極部の側面と半
導体層との間の間隙を、間隙の側部の平面積より上部の
平面積が大きくなるように形成することができる。この
ため、第１不純物領域を形成する際に、より確実に半導
体基板へ第１導電型の不純物を導入することができる。
その結果、第１不純物領域において第１導電型の不純物
濃度が十分に得られて、パンチスルー耐性の劣化を防止
することができる。
【０１９７】また好ましくは、ゲート電極部のゲート長
方向に沿った断面形状が実質的に矩形になるように、半
導体層を形成することにより、間隙を形成する領域以外
は、半導体層の厚さがほぼ均一になる。このため、半導
体層の厚さが局所的に薄くなることに起因して、その半
導体層の厚さが薄くなった領域下に位置する半導体基板
の領域に第１導電型の不純物が導入されることを防止で
きる。これによって、ソース・ドレイン領域の下方近傍
の半導体基板の領域の第１導電型の不純物濃度が高くな
ることを防止できる。この結果、ソース・ドレイン領域
とそのソース・ドレイン領域下方の半導体基板の領域と
の界面近傍において、電界が増大することを防止するこ
とができる。その結果、接合リーク電流や接合容量の低
減が図られた半導体装置を得ることができる。
方向に沿った断面形状が実質的に矩形になるように、半
導体層を形成することにより、間隙を形成する領域以外
は、半導体層の厚さがほぼ均一になる。このため、半導
体層の厚さが局所的に薄くなることに起因して、その半
導体層の厚さが薄くなった領域下に位置する半導体基板
の領域に第１導電型の不純物が導入されることを防止で
きる。これによって、ソース・ドレイン領域の下方近傍
の半導体基板の領域の第１導電型の不純物濃度が高くな
ることを防止できる。この結果、ソース・ドレイン領域
とそのソース・ドレイン領域下方の半導体基板の領域と
の界面近傍において、電界が増大することを防止するこ
とができる。その結果、接合リーク電流や接合容量の低
減が図られた半導体装置を得ることができる。
【０１９８】また好ましくは、ゲート電極部の側面上に
サイドウォール絶縁膜を形成する工程を含み、第１不純
物領域を形成する工程は、サイドウォール絶縁膜の少な
くとも一部を除去した状態で、半導体基板に第１導電型
の不純物を導入する工程を含んでいることにより、ゲー
ト電極部の側面上からサイドウォール絶縁膜の少なくと
も一部を除去した状態で、第１導電型の不純物を導入す
るので、この不純物を導入する際に、間隙の上部および
底部の平面積を大きくすることができる。これにより、
半導体基板の領域に第１導電型の不純物が十分に到達で
きなくなることを防止することができる。その結果、第
１不純物領域において、第１導電型の不純物濃度が十分
に得られて、パンチスルー耐性の劣化を有効に防止する
ことができる。
サイドウォール絶縁膜を形成する工程を含み、第１不純
物領域を形成する工程は、サイドウォール絶縁膜の少な
くとも一部を除去した状態で、半導体基板に第１導電型
の不純物を導入する工程を含んでいることにより、ゲー
ト電極部の側面上からサイドウォール絶縁膜の少なくと
も一部を除去した状態で、第１導電型の不純物を導入す
るので、この不純物を導入する際に、間隙の上部および
底部の平面積を大きくすることができる。これにより、
半導体基板の領域に第１導電型の不純物が十分に到達で
きなくなることを防止することができる。その結果、第
１不純物領域において、第１導電型の不純物濃度が十分
に得られて、パンチスルー耐性の劣化を有効に防止する
ことができる。
【０１９９】また好ましくは、半導体層を形成する工程
は、第２導電型の不純物を含む半導体層を形成する工程
を含み、ソース・ドレイン領域を形成する工程は、半導
体層から半導体基板の主表面に第２導電型の不純物を拡
散させる工程を含んでいることにより、半導体層からの
不純物の拡散によって、半導体基板の主表面のごく浅い
領域にソース・ドレイン領域を形成することができる。
その結果、パンチスルー耐性を備え、かつ、接合リーク
電流や接合容量の増大を抑制しながら、微細な半導体装
置を形成することができる。
は、第２導電型の不純物を含む半導体層を形成する工程
を含み、ソース・ドレイン領域を形成する工程は、半導
体層から半導体基板の主表面に第２導電型の不純物を拡
散させる工程を含んでいることにより、半導体層からの
不純物の拡散によって、半導体基板の主表面のごく浅い
領域にソース・ドレイン領域を形成することができる。
その結果、パンチスルー耐性を備え、かつ、接合リーク
電流や接合容量の増大を抑制しながら、微細な半導体装
置を形成することができる。
【０２００】また好ましくは、半導体層を形成する工程
は、第２導電型の不純物を含まない半導体層を形成する
工程を含み、ソース・ドレイン領域を形成する工程は、
半導体基板の主表面と半導体層とに、第２導電型の不純
物を導入する工程を含んでいることにより、ソース・ド
レイン領域と半導体層の導電型をイオン注入する際の不
純物の導電型によって設定することができる。このた
め、同一半導体基板上に第１導電型と第２導電型の電界
効果型トランジスタを含む半導体装置を形成する際に、
予め所定の導電型の不純物を含む半導体層を形成すると
ともに、その半導体層から不純物を拡散させることによ
ってソース・ドレイン領域を形成する場合よりも、工程
数を削減することができる。
は、第２導電型の不純物を含まない半導体層を形成する
工程を含み、ソース・ドレイン領域を形成する工程は、
半導体基板の主表面と半導体層とに、第２導電型の不純
物を導入する工程を含んでいることにより、ソース・ド
レイン領域と半導体層の導電型をイオン注入する際の不
純物の導電型によって設定することができる。このた
め、同一半導体基板上に第１導電型と第２導電型の電界
効果型トランジスタを含む半導体装置を形成する際に、
予め所定の導電型の不純物を含む半導体層を形成すると
ともに、その半導体層から不純物を拡散させることによ
ってソース・ドレイン領域を形成する場合よりも、工程
数を削減することができる。
【０２０１】また好ましくは、ゲート電極部の側面上に
サイドウォール絶縁膜を形成する工程と、ゲート電極部
とサイドウォール絶縁膜とをマスクとして、半導体層に
第２導電型の不純物を導入する工程とを含んでいること
により、半導体層にも第２導電型の不純物が注入される
ので、半導体層の第２導電型の不純物濃度をより高く設
定することができる。そのため、半導体層の抵抗が低減
されて、半導体装置の動作速度等が向上する。
サイドウォール絶縁膜を形成する工程と、ゲート電極部
とサイドウォール絶縁膜とをマスクとして、半導体層に
第２導電型の不純物を導入する工程とを含んでいること
により、半導体層にも第２導電型の不純物が注入される
ので、半導体層の第２導電型の不純物濃度をより高く設
定することができる。そのため、半導体層の抵抗が低減
されて、半導体装置の動作速度等が向上する。
【０２０２】また好ましくは、第１不純物領域を形成す
る工程は、半導体層とゲート電極部とをマスクとして、
１対のソース・ドレイン領域の間に挟まれた領域と１対
のソース・ドレイン領域のそれぞれとの界面直下近傍の
半導体基板の領域から、ゲート電極部中央の下近傍の領
域にまで延在するように、斜め回転イオン注入法を用い
て形成する工程を含んでいることにより、ゲート電極部
中央下近傍の半導体基板の領域の第１不純物領域の不純
物濃度を高く設定することができる。その結果、接合リ
ーク電流や接合容量が増大するのを防止し、電界効果型
トランジスタのしきい値電圧を上昇させることができ
る。
る工程は、半導体層とゲート電極部とをマスクとして、
１対のソース・ドレイン領域の間に挟まれた領域と１対
のソース・ドレイン領域のそれぞれとの界面直下近傍の
半導体基板の領域から、ゲート電極部中央の下近傍の領
域にまで延在するように、斜め回転イオン注入法を用い
て形成する工程を含んでいることにより、ゲート電極部
中央下近傍の半導体基板の領域の第１不純物領域の不純
物濃度を高く設定することができる。その結果、接合リ
ーク電流や接合容量が増大するのを防止し、電界効果型
トランジスタのしきい値電圧を上昇させることができ
る。
【０２０３】また好ましくは、マスク部材層形成工程
は、１対の領域の間に挟まれた領域上に、第３のマスク
部材層を形成する工程と、第１のマスク部材層として、
第３のマスク部材層との間に間隔を有するように半導体
層を形成する工程とを含み、第１不純物領域を形成する
工程は、半導体層および第３のマスク部材層をマスクと
して、半導体基板に第１導電型の不純物を導入すること
により、１対の領域の間に挟まれた領域と１対の領域の
それぞれとの界面下方近傍の半導体基板の領域に第１不
純物領域を形成する工程を含み、ゲート電極部を形成す
る工程は、第３のマスク部材層を除去してから行なわれ
ることにより、第１不純物領域を形成するためのマスク
として、半導体層と第３のマスク部材層とを用いること
ができる。これにより、第３のマスク部材層と半導体層
のそれぞれとの間の間隙を介して、第１導電型の不純物
を導入することにより、１対のソース・ドレイン領域に
よって挟まれた領域とソース・ドレイン領域のそれぞれ
との界面下方近傍の半導体基板の領域に第１不純物領域
を形成することができる。その結果、付加的なレジスト
パターンの形成などの工程を必要とせずに、自己整合的
に第１不純物領域を形成することができる。また、ゲー
ト電極部をマスクとしていないので、注入等に伴うゲー
ト電極のダメージを抑制することができる。
は、１対の領域の間に挟まれた領域上に、第３のマスク
部材層を形成する工程と、第１のマスク部材層として、
第３のマスク部材層との間に間隔を有するように半導体
層を形成する工程とを含み、第１不純物領域を形成する
工程は、半導体層および第３のマスク部材層をマスクと
して、半導体基板に第１導電型の不純物を導入すること
により、１対の領域の間に挟まれた領域と１対の領域の
それぞれとの界面下方近傍の半導体基板の領域に第１不
純物領域を形成する工程を含み、ゲート電極部を形成す
る工程は、第３のマスク部材層を除去してから行なわれ
ることにより、第１不純物領域を形成するためのマスク
として、半導体層と第３のマスク部材層とを用いること
ができる。これにより、第３のマスク部材層と半導体層
のそれぞれとの間の間隙を介して、第１導電型の不純物
を導入することにより、１対のソース・ドレイン領域に
よって挟まれた領域とソース・ドレイン領域のそれぞれ
との界面下方近傍の半導体基板の領域に第１不純物領域
を形成することができる。その結果、付加的なレジスト
パターンの形成などの工程を必要とせずに、自己整合的
に第１不純物領域を形成することができる。また、ゲー
ト電極部をマスクとしていないので、注入等に伴うゲー
ト電極のダメージを抑制することができる。
【図１】 本発明の実施の形態１に係る電界効果型トラ
ンジスタの一断面図である。
ンジスタの一断面図である。
【図２】 同実施の形態において、図１に示す電界効果
型トランジスタの製造方法の１工程を示す断面図であ
る。
型トランジスタの製造方法の１工程を示す断面図であ
る。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、第１の変形例に係る
電界効果型トランジスタの一断面図である。
電界効果型トランジスタの一断面図である。
【図８】 同実施の形態において、第２の変形例に係る
電界効果型トランジスタの一断面図である。
電界効果型トランジスタの一断面図である。
【図９】 本発明の実施の形態２に係る電界効果型トラ
ンジスタの一断面図である。
ンジスタの一断面図である。
【図１０】 同実施の形態において、図９に示す電界効
果型トランジスタの製造方法の１工程を示す断面図であ
る。
果型トランジスタの製造方法の１工程を示す断面図であ
る。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１２】 本発明の実施の形態３に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図１３】 同実施の形態において、図１２に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図１４】 同実施の形態において、第１の変形例に係
る電界効果型トランジスタの一断面図である。
る電界効果型トランジスタの一断面図である。
【図１５】 同実施の形態において、図１４に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１８】 本発明の実施の形態４に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図１９】 同実施の形態において、図１８に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図２０】 同実施の形態において、図１９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２１】 本発明の実施の形態５に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図２２】 同実施の形態において、図２１に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図２３】 同実施の形態において、図２２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２４】 同実施の形態において、図２３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２５】 同実施の形態において、図２４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２６】 同実施の形態において、図２５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図２７】 本発明の実施の形態６に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図２８】 同実施の形態において、図２７に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図２９】 同実施の形態において、図２８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３０】 本発明の実施の形態７に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図３１】 本発明の実施の形態８に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図３２】 同実施の形態において、図３１に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図３３】 同実施の形態において、図３２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３４】 同実施の形態において、図３３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３５】 同実施の形態において、図３４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図３６】 本発明の実施の形態９に係る電界効果型ト
ランジスタの一断面図である。
ランジスタの一断面図である。
【図３７】 同実施の形態において、図３６に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図３８】 本発明の実施の形態１０に係る電界効果型
トランジスタの一断面図である。
トランジスタの一断面図である。
【図３９】 同実施の形態において、図３８に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図４０】 同実施の形態において、図３９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４１】 同実施の形態において、図４０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４２】 同実施の形態において、図４１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４３】 同実施の形態において、図４２に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４４】 本発明の実施の形態１１に係る電界効果型
トランジスタの一断面図である。
トランジスタの一断面図である。
【図４５】 同実施の形態において、図４４に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図４６】 同実施の形態において、図４５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４７】 同実施の形態において、図４６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４８】 同実施の形態において、図４７に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図４９】 同実施の形態において、図４８に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５０】 同実施の形態において、図４９に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５１】 本発明の実施の形態１２に係る電界効果型
トランジスタの一断面図である。
トランジスタの一断面図である。
【図５２】 同実施の形態において、図５１に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図５３】 本発明の実施の形態１３に係る電界効果型
トランジスタの一断面図である。
トランジスタの一断面図である。
【図５４】 同実施の形態において、図５３に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図５５】 同実施の形態において、図５４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図５６】 本発明の実施の形態１４に係る電界効果型
トランジスタの一断面図である。
トランジスタの一断面図である。
【図５７】 同実施の形態において、図５６に示す電界
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
効果型トランジスタの製造方法の１工程を示す断面図で
ある。
【図５８】 従来の第１の電界効果型トランジスタの一
断面図である。
断面図である。
【図５９】 図５８に示す電界効果型トランジスタの製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図６０】 図５９に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６１】 図６０に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６２】 図６１に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６３】 図６２に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６４】 従来の第２の電界効果型トランジスタの一
断面図である。
断面図である。
【図６５】 図６４に示す電界効果型トランジスタの製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図６６】 図６５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６７】 図６６に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６８】 図６７に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図６９】 図６８に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
１ 半導体基板、２ 素子分離領域、３ パッド酸化
膜、４ ウェル、５ チャネルカット層、６ ゲート絶
縁膜、７ ゲート電極、８ シリコン酸化膜、９，１３
ａ，１３ｂ サイドウォール酸化膜、１０ａ，１０ｂ，
１５ａ，１５ｂエピタキシャル膜、１１ａ，１１ｂ 不
純物領域、１２ａ，１２ｂ，１４ａ，１４ｂ 不純物拡
散領域、１６ａ，１６ｂ サイドウォール窒化膜、１７
ポリシリコン膜、１８ タングステンシリサイド膜、
１９ バリアメタル層、２０ａ，２０ｂ 金属シリサイ
ド層、２１ａ，２１ｂ 金属層、２２ チャネル領域、
２３ａ，２３ｂ，２４ａ，２４ｂ，２５ａ，２５ｂ，２
６ａ，２６ｂ 間隙、３０熱酸化膜、３１ シリコン窒
化膜、３２，３２ａ ポリシリコン膜、３３ 不純物領
域、３４ 不純物領域、３５ａ，３５ｂ サイドウォー
ル窒化膜。
膜、４ ウェル、５ チャネルカット層、６ ゲート絶
縁膜、７ ゲート電極、８ シリコン酸化膜、９，１３
ａ，１３ｂ サイドウォール酸化膜、１０ａ，１０ｂ，
１５ａ，１５ｂエピタキシャル膜、１１ａ，１１ｂ 不
純物領域、１２ａ，１２ｂ，１４ａ，１４ｂ 不純物拡
散領域、１６ａ，１６ｂ サイドウォール窒化膜、１７
ポリシリコン膜、１８ タングステンシリサイド膜、
１９ バリアメタル層、２０ａ，２０ｂ 金属シリサイ
ド層、２１ａ，２１ｂ 金属層、２２ チャネル領域、
２３ａ，２３ｂ，２４ａ，２４ｂ，２５ａ，２５ｂ，２
６ａ，２６ｂ 間隙、３０熱酸化膜、３１ シリコン窒
化膜、３２，３２ａ ポリシリコン膜、３３ 不純物領
域、３４ 不純物領域、３５ａ，３５ｂ サイドウォー
ル窒化膜。
Claims (25)
- 【請求項１】 電界効果型トランジスタを含む半導体装
置であって、 主表面を有する第１導電型の不純物を含む半導体基板
と、 前記半導体基板の主表面に、所定幅のチャネル領域を挟
んで形成された第２導電型の１対のソース・ドレイン領
域と、 前記チャネル領域上に、ゲート絶縁膜を介在させて形成
されたゲート電極部と、 前記チャネル領域と前記ソース・ドレイン領域のそれぞ
れとの界面の下方近傍の前記半導体基板の領域にのみ形
成された、前記半導体基板よりも高い不純物濃度を有す
る第１導電型の１対の第１不純物領域とを備えた、半導
体装置。 - 【請求項２】 前記ソース・ドレイン領域上に、前記ゲ
ート電極部と間隔を有して形成された、第２導電型の１
対の半導体層を含む、請求項１記載の半導体装置。 - 【請求項３】 前記ゲート電極部のゲート長方向に沿っ
た前記半導体層の断面形状が、実質的に台形である、請
求項２記載の半導体装置。 - 【請求項４】 前記ゲート電極部のゲート長方向に沿っ
た前記半導体層の断面形状が、実質的に矩形である、請
求項２記載の半導体装置。 - 【請求項５】 前記第１不純物領域のそれぞれは、前記
ゲート電極部の中央下近傍の前記半導体基板の領域にま
で延在するように形成されている、請求項１〜４のいず
れかに記載の半導体装置。 - 【請求項６】 電界効果型トランジスタを含む半導体装
置であって、 主表面を有する第１導電型の不純物を含む半導体基板
と、 前記半導体基板の主表面に、所定幅のチャネル領域を挟
んで形成された第２導電型の１対のソース・ドレイン領
域と、 前記チャネル領域上に、ゲート絶縁膜を介在させて形成
されたゲート電極部と、 前記ゲート電極部と電気的に絶縁され、前記ソース・ド
レイン領域のそれぞれの上に形成された、第２導電型の
１対の半導体層と、 前記チャネル領域直下近傍の前記半導体基板の領域に形
成された、前記半導体基板よりも高い不純物濃度を有す
る第１導電型の第１不純物領域とを備えた、半導体装
置。 - 【請求項７】 前記第１不純物領域下方の前記半導体基
板の領域に形成された、第２導電型の第２不純物領域を
含む、請求項６記載の半導体装置。 - 【請求項８】 前記半導体層の側面上に形成されたサイ
ドウォール絶縁膜を含む、請求項６または７に記載の半
導体装置。 - 【請求項９】 前記ゲート電極部は、前記ゲート電極部
の上面が前記半導体層のそれぞれの上面とほぼ同一高さ
を有するように、１対の前記半導体層によって挟まれた
領域内を埋込むように形成されている、請求項６〜８の
いずれかに記載の半導体装置。 - 【請求項１０】 前記半導体基板はシリコン単結晶基板
であり、 前記半導体層は、エピタキシャル成長させたシリコンま
たはシリコンゲルマニウム合金を含む、請求項２〜９の
いずれかに記載の半導体装置。 - 【請求項１１】 電界効果型トランジスタを含む半導体
装置の製造方法であって、 第１導電型の半導体基板の主表面で互いに間隔を有する
１対の領域上にのみ、第１のマスク部材層を形成するマ
スク部材層形成工程と、 少なくとも前記第１のマスク部材層をマスクとして、前
記半導体基板に第１導電型の不純物を導入することによ
り、前記１対の領域の間に挟まれた領域直下近傍の前記
半導体基板の領域に、前記半導体基板よりも高い不純物
濃度を有する第１導電型の第１不純物領域を形成する工
程と、 前記１対の領域の間に挟まれた領域上に、ゲート絶縁膜
を介在させてゲート電極部を形成する工程と、 前記１対の領域に、第２導電型の１対のソース・ドレイ
ン領域を形成する工程とを備えた、半導体装置の製造方
法。 - 【請求項１２】 前記半導体基板としてシリコン単結晶
基板を用い、 前記マスク部材層形成工程は、前記１対の領域の間に挟
まれた領域上にのみ第２のマスク部材層を形成するとと
もに、前記第１のマスク部材層として、シリコンエピタ
キシャル成長により半導体層を形成する工程と、前記半
導体層の表面に絶縁層を形成する工程とを含み、 前記第１不純物領域を形成する工程および前記ゲート電
極部を形成する工程は、前記第２のマスク部材層を除去
してから行なわれる、請求項１１記載の半導体装置の製
造方法。 - 【請求項１３】 前記第２のマスク部材層を除去した
後、前記第１不純物領域を形成する工程の前に、前記半
導体層の側面上に、サイドウォール絶縁膜を形成する工
程を含む、請求項１２記載の半導体装置の製造方法。 - 【請求項１４】 前記第２のマスク部材層を除去した
後、前記ゲート電極部を形成する工程の前に、少なくと
も１対の前記第１のマスク部材層をマスクとして、前記
半導体基板に第２導電型の不純物を導入することによ
り、前記第１不純物領域よりも深い位置に、第２導電型
の第２不純物領域を形成する工程を含む、請求項１２ま
たは１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記ゲート電極部を形成する工程は、
ゲート電極部の上面が前記半導体層のそれぞれの上面と
ほぼ同一高さを有して、１対の前記半導体層によって挟
まれた領域内を埋込むように形成する工程を含む、請求
項１２〜１４のいずれかに記載の半導体装置の製造方
法。 - 【請求項１６】 前記マスク部材層形成工程は、前記第
１のマスク部材層として、前記ゲート電極部との間に間
隔を有するように半導体層を形成する工程を含み、 前記第１不純物領域を形成する工程は、前記半導体層お
よび前記ゲート電極部をマスクとして、前記半導体基板
に第１導電型の不純物を導入することにより、前記１対
の領域の間に挟まれた領域と前記１対の領域のそれぞれ
との界面直下近傍の前記半導体基板の領域に前記第１不
純物領域を形成する工程を含む、請求項１１記載の半導
体装置の製造方法。 - 【請求項１７】 前記半導体基板として、シリコン単結
晶基板を用い、 前記半導体層を、エピタキシャル成長により形成する、
請求項１６記載の半導体装置の製造方法。 - 【請求項１８】 前記ゲート電極部のゲート長方向に沿
った断面形状が実質的に台形になるように、前記半導体
層を形成する、請求項１７記載の半導体装置の製造方
法。 - 【請求項１９】 前記ゲート電極部のゲート長方向に沿
った断面形状が実質的に矩形になるように、前記半導体
層を形成する、請求項１７記載の半導体装置の製造方
法。 - 【請求項２０】 前記ゲート電極部の側面上にサイドウ
ォール絶縁膜を形成する工程を含み、 前記第１不純物領域を形成する工程は、前記サイドウォ
ール絶縁膜の少なくとも一部を除去した状態で、前記半
導体基板に第１導電型の不純物を導入する工程を含む、
請求項１６〜１９のいずれかに記載の半導体装置の製造
方法。 - 【請求項２１】 前記半導体層を形成する工程は、第２
導電型の不純物を含む半導体層を形成する工程を含み、 前記ソース・ドレイン領域を形成する工程は、前記半導
体層から前記半導体基板の主表面に前記第２導電型の不
純物を拡散させる工程を含む、請求項１６〜２０のいず
れかに記載の半導体装置の製造方法。 - 【請求項２２】 前記半導体層を形成する工程は、第２
導電型の不純物を含まない半導体層を形成する工程を含
み、 前記ソース・ドレイン領域を形成する工程は、前記半導
体基板の主表面と前記半導体層とに、第２導電型の不純
物を導入する工程を含む、請求項１６〜２０のいずれか
に記載の半導体装置の製造方法。 - 【請求項２３】 前記ゲート電極部の側面上にサイドウ
ォール絶縁膜を形成する工程と、 前記ゲート電極部と前記サイドウォール絶縁膜とをマス
クとして、前記半導体層に第２導電型の不純物を導入す
る工程とを含む、請求項１６〜２０のいずれかに記載の
半導体装置の製造方法。 - 【請求項２４】 前記第１不純物領域を形成する工程
は、 前記半導体層と前記ゲート電極部とをマスクとして、前
記１対のソース・ドレイン領域の間に挟まれた領域と前
記１対のソース・ドレイン領域のそれぞれとの界面直下
近傍の前記半導体基板の領域から、前記ゲート電極部中
央の下近傍の領域にまで延在するように、斜め回転イオ
ン注入法を用いて形成する工程を含む、請求項１６〜２
３のいずれかに記載の半導体装置の製造方法。 - 【請求項２５】 前記マスク部材層形成工程は、前記１
対の領域の間に挟まれた領域上に、第３のマスク部材層
を形成する工程と、前記第１のマスク部材層として、前
記第３のマスク部材層との間に間隔を有するように半導
体層を形成する工程とを含み、 前記第１不純物領域を形成する工程は、前記半導体層お
よび前記第３のマスク部材層をマスクとして、前記半導
体基板に第１導電型の不純物を導入することにより、前
記１対の領域の間に挟まれた領域と前記１対の領域のそ
れぞれとの界面下方近傍の前記半導体基板の領域に前記
第１不純物領域を形成する工程を含み、 前記ゲート電極部を形成する工程は、前記第３のマスク
部材層を除去してから行なわれる、請求項１１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2586098A JPH1174506A (ja) | 1997-07-02 | 1998-02-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-176970 | 1997-07-02 | ||
| JP17697097 | 1997-07-02 | ||
| JP2586098A JPH1174506A (ja) | 1997-07-02 | 1998-02-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174506A true JPH1174506A (ja) | 1999-03-16 |
Family
ID=26363547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2586098A Withdrawn JPH1174506A (ja) | 1997-07-02 | 1998-02-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005824A (ja) * | 2006-09-01 | 2007-01-11 | Fujitsu Ltd | 半導体装置 |
| CN108417634A (zh) * | 2017-02-02 | 2018-08-17 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
-
1998
- 1998-02-06 JP JP2586098A patent/JPH1174506A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005824A (ja) * | 2006-09-01 | 2007-01-11 | Fujitsu Ltd | 半導体装置 |
| CN108417634A (zh) * | 2017-02-02 | 2018-08-17 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
| CN108417634B (zh) * | 2017-02-02 | 2023-09-15 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
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