CN108417634B - 制造半导体开关装置的方法 - Google Patents

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Abstract

一种制造半导体开关装置的方法。该方法包括提供具有主表面和第一半导体区的半导体衬底，该第一半导体区具有邻近于该主表面定位的第一导电类型。该方法还包括在该主表面上沉积栅极介电质。该方法另外包括穿过位于该第一半导体区上方的光罩将离子注入到该第一半导体区中，由此形成位于该第一半导体区中的阱区。该阱区具有不同于该第一导电类型的第二导电类型。该方法还包括在该栅极介电质上沉积并图案化栅极电极材料以形成位于该阱区正上方的栅极电极。该方法另外包括将离子注入到该第一半导体区域中以在该栅极电极的两侧上形成该半导体开关装置的源极区和漏极区。

Description

制造半导体开关装置的方法
技术领域
本说明书涉及制造半导体开关装置的方法和一种半导体开关装置。
背景技术
金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field EffectTransistor，MOSFET)可用作用于高射频(Radio Frequency，RF)信号的电开关。对于这些应用，装置并不实际上在高频率下切换，而是传递或阻挡RF信号。通过组合接通状态下的低串联电阻与断开状态下的低输入电容的装置实现最好的性能。评估射频开关MOSFET的总体性能的一个最受欢迎的方式是计算优值(figure of merit，FOM)，优值被定义为接通状态电阻(Ron)和断开状态电容(Coff)的乘积。
对断开状态电容的贡献有如下式中示出的栅极到源极(Cgs)、栅极到漏极(Cgd)、栅极到衬底(Cgb)、漏极到衬底(Cab)和源极到衬底(Csb)电容：
Css＝Csd+Csg+Csb
Cdd＝Cds+Cdg+Cdb
Cgg＝Cgs+Cgd+Cgb。
此处，Cds是沟道电容，且Csb、Cdb和Cgb分别是源极到块体、漏极到块体和栅极到块体电容。重叠电容(Cgs＝Cgd)和寄生接面电容(Cdb＝Csb)十分重要，这是因为它们构成总断开状态电容(Coff)的两个重要部分。因此，为了实现低Coff，需要减小重叠电容和寄生接面电容。
发明内容
在随附的独立权利要求和从属权利要求中陈述了本公开的方面。从属权利要求的特征的组合能够按需要与独立权利要求的特征进行组合，并且不仅仅是按照权利要求书中所明确陈述的那样组合。
根据本公开的方面，提供一种制造半导体开关装置的方法，该方法包括：
提供具有以下各项的半导体衬底：
主表面；以及
第一半导体区，该第一半导体区具有邻近于该主表面定位的第一导电类型；
在该衬底的该主表面上沉积栅极介电质；
通过位于该第一半导体区上方的光罩中的开口将离子注入到该第一半导体区中，由此形成位于该第一半导体区中的阱区，该阱区具有不同于该第一导电类型的第二导电类型；
在该栅极介电质上沉积并图案化栅极电极材料以形成位于该阱区正上方的栅极电极；以及
将离子注入到该第一半导体区中以在该栅极电极的两侧上形成该半导体开关装置的源极区和漏极区。
使用该光罩能够防止被注入以形成装置的阱区的离子进入第一半导体区的将在栅极的两侧上容纳源极区和漏极区的部分。由于在源极区和漏极区附近发生的减小量的杂质掺杂，这可以允许装置的寄生接面电容(Cdb＝Csb)以及因此断开状态电容(Coff)相对低。应注意，装置的栅极电极位于阱区正上方，由此该装置的沟道区位于该阱区中。
该方法可以另外包括通过位于第一半导体区上方的光罩中的开口将离子注入到该第一半导体区中，由此调整半导体开关装置的阈值电压。该光罩因此可以防止这些离子中的至少一些进入第一半导体区的将在栅极的两侧上容纳源极区和漏极区的部分。这可以再次允许装置的寄生接面电容保持相对低，甚至在注入离子以调整阈值电压时也是如此(有时被称作DVt注入)。
该方法可以另外包括通过位于第一半导体区上方的光罩中的开口将离子注入到该第一半导体区中，由此阻止半导体开关装置中的穿通。该光罩因此可以防止这些离子中的至少一些进入第一半导体区的将在栅极的两侧上容纳源极区和漏极区的部分。这可以再次允许装置的寄生接面电容保持相对低，甚至在注入离子以阻止半导体开关装置中的穿通时也是如此(有时被称作抗穿通(Anti-Punch-Through，APT)注入)。
光罩中的开口的侧向尺寸可以大体上等于Lg+2×MTL，其中Lg是半导体开关装置的栅极长度，其中MTL是开口的光罩容限，且其中MTL≤600nm。在一些实施例中，光罩容限MTL可以处于0到200nm的范围内。栅极长度Lg可以处于亚微米范围。
注入用于形成阱区的离子可以包括硼离子。
用于形成阱区的注入物的注入能量可以处于50keV到4MeV的范围内。
用于形成阱区的注入物中的所注入离子的峰值浓度可以处于半导体衬底的主表面下方约0.1到2μm的深度处。
用于形成阱区的注入物的注入剂量可以处于1011到1014em-2的范围内。
第一导电类型可以是n型，且第二导电类型可以是p型。但是，可以设想，第一导电类型可以是p型且第二导电类型可以是n型。
该方法可以包括在将离子注入到第一半导体区中以形成源极区和漏极区之前在栅极电极的相对侧壁上形成间隔件。可以在使用前述光罩之后在栅极电极的侧壁上形成间隔件，由此该间隔件的形成不必干扰对该光罩或可以通过该光罩执行的各种注入中的任一个的使用。
第一半导体区可以是掺杂磊晶层。该掺杂磊晶层可以作为上层设置于绝缘体上硅(Silicon-on-Insulator，SOI)衬底上。在另一例子中，该掺杂磊晶层可以设置于下块体半导体(例如硅)衬底上。
根据本公开的另一方面，可以提供一种使用上文所描述的方法制造的半导体开关装置。该半导体开关装置可以是射频(Radio Frequency，RF)开关装置。
本文中所描述种类的装置可以是射频开关装置以用于切换RF信号。出于本公开的目的，“射频(RF)”是指通常处于，但不限于0.5GHz≤f≤90GHz范围内的频率。应注意，虽然根据本公开的实施例的半导体开关装置可以用于传递或阻挡RF信号，但是通常该装置自身将不会实际上在该RF频率下切换。
附图说明
在下文中将仅借助于例子参考附图来描述本公开的实施例，在附图中相同的附图标记指代相同的元件，并且在附图中：
图1A到1D示出根据本公开的实施例的用于制造半导体开关装置的场效应晶体管的方法；
图2示出根据本公开的实施例的半导体开关装置；
图3比较常规场效应晶体管的模拟寄生接面电容与使用图1A到1D中所示种类的方法制成的场效应晶体管的模拟寄生接面电容；
图4比较常规场效应晶体管的模拟断开状态电容与使用图1A到1D中所示种类的方法制成的场效应晶体管的模拟断开状态电容；以及
图5示出根据本公开的实施例的光罩容限MTL(即，总光罩开口＝Lg+2MTL)对半导体开关装置的断开状态电容的影响。
具体实施方式
在下文中参考附图来描述本公开的实施例。
图1A到1D示出根据本公开的实施例的用于制造半导体开关装置的场效应晶体管的方法中的各个阶段。
在图1中示出的第一阶段中，提供半导体衬底102。衬底102可例如包括硅。衬底102具有主表面101。衬底102包括具有邻近于主表面101定位的第一导电类型的第一半导体区108。在此例子中，第一导电类型是n型，尽管可以设想第一导电类型可以是p型。
当第一导电类型是n型时，第一半导体区108可掺杂有砷、磷或锑。另一方面，当第一导电类型是p型时，第一半导体区108可掺杂有硼或铟。
在此例子中，第一半导体区108包括位于衬底102的下部分106(例如块体)上的掺杂磊晶硅层。形成第一半导体区108的磊晶层的厚度可以是约0.1到1μm。下层部分106可具有第二导电类型，第二导电类型是不同于第一半导体区108的第一导电类型的导电类型。当第二导电类型是p型时，下部分106可掺杂有硼。另一方面，当第二导电类型是n型时，下部分106可掺杂有砷。在本例子中包括p型掺杂硅。
如图1示出，介电层104沉积于半导体衬底102的主表面101上。随后将图案化介电层104以形成半导体开关装置的栅极介电质。介电层104可例如包括氧化硅。
在图1B中示出的下一阶段中，可执行数个离子注入步骤。在注入离子之前，光罩110可位于半导体衬底102的主表面101上方。光罩110具有开口111。
如图1B中示出，光罩110中的开口111的侧向尺寸大体上等于Lg+2×MTL，其中Lg是半导体开关装置的栅极长度，且其中MTL是开口的光罩容限。可以设想，光罩容限MTL可≤600nm。在特定实施例中，光罩容限MTL可处于0到200nm的范围内。本文中所描述种类的半导体开关装置的栅极长度Lg可小于1μm。总之，光罩110中的开口111的侧向尺寸大约等于栅极长度Lg，从而还允许如下文所描述注入离子所通过的开口111的光罩容限。
在将光罩110位于半导体衬底102的主表面101上方的情况下，通过开口111将离子注入到第一半导体区中。注入离子由图1B中标记为A的箭头表示。如图1B中示出，所注入离子形成位于第一半导体区108中的阱区180。阱区180将包含形成半导体开关装置的场效应晶体管的沟道区。阱区180具有第二导电类型，如上文所提及，第二导电类型不同于第一导电类型。因此，在当前的例子中，阱区180是p型以用于形成NMOS装置。在第二导电类型是n型的例子中，阱区180可相应地是n型，以用于形成PMOS装置。
当第一导电类型是n型时，注入用于形成阱区180的离子可例如包括硼离子。注入用于形成阱区180的离子的注入能量可处于50keV到4MeV的范围内，或更通常处于100到300keV的范围内。用于形成阱区180的注入物中的所注入离子的峰值浓度可以处于半导体衬底102的主表面101下方约0.1到2μm的深度处。用于形成阱区180的注入物的注入剂量可处于1011到1014cm-2的范围内。
另一方面，当第一导电类型是p型时，注入用于形成阱区180的离子可例如包括磷(或砷)离子。注入用于形成阱区180的离子的注入能量可以处于100keV到1MeV的范围内。用于形成阱区180的注入物中的所注入离子的峰值浓度可以处于半导体衬底102的主表面101下方约0.1到2μm的深度处。用于形成阱区180的注入物的注入剂量可处于1011到1014cm-2的范围内。
由注入物形成的阱区180可完全延伸穿过第一半导体区108。如图1B中示出，阱区180可部分地延伸到衬底102的下层部分106中。阱区180与半导体衬底102的下层部分106通常具有相同的导电类型(即第二导电类型)，该导电类型在本例子中是p型。
除了注入离子以形成阱区180以外，还可执行一个或多个其它注入。
举例来说，在一个例子中，离子可穿过位于半导体衬底102的第一半导体区上方的光罩110中的开口111注入，由此调整半导体开关装置的阈值电压(这可被称作DVt注入)。
对于NMOS装置(即第一导电类型是n型，第二导电类型是p型)，注入用于调整半导体开关装置的阈值电压的离子可例如包括硼或铟。注入用于调整阈值电压的离子的注入能量可处于5到100keV的范围内。用于调整阈值电压的注入物中的所注入离子的峰值浓度可处于半导体衬底102的主表面101下方约10到100nm的深度处。用于调整阈值电压的注入物的注入剂量可处于1011到1014cm-2的范围内。
另一方面，对于PMOS装置(即第一导电类型是p型，第二导电类型是n型)，注入用于调整半导体开关装置的阈值电压的离子可例如包括砷、磷或锑。注入用于调整阈值电压的离子的注入能量可处于5到200keV的范围内。用于调整阈值电压的注入物中的所注入离子的峰值浓度可处于半导体衬底102的主表面101下方约10到100nm的深度处。用于调整阈值电压的注入物的注入剂量可处于1011到1014cm-2的范围内。
在另一例子中，离子可穿过位于半导体衬底102的第一半导体区上方的光罩110中的开口111注入，由此阻止半导体开关装置中的穿通(这可被称作抗穿通或“APT”注入)。
对于NMOS装置(即第一导电类型是n型，第二导电类型是p型)，注入用于阻止半导体开关装置中的穿通的离子可例如包括硼。注入用于阻止穿通的离子的注入能量可处于10到200keV的范围内。用于阻止穿通的注入物中的所注入离子的峰值浓度可处于半导体衬底102的主表面101下方约0.1到2μm的深度处。用于阻止穿通的注入物的注入剂量可处于1011到1014cm-2的范围内。
另一方面，对于PMOS装置(即第一导电类型是p型，第二导电类型是n型)，注入用于阻止半导体开关装置中的穿通的离子可例如包括磷。注入用于阻止穿通的离子的注入能量可处于50到200keV的范围内。用于阻止穿通的注入物中的所注入离子的峰值浓度可处于半导体衬底102的主表面101下方约0.1到2μm的深度处。用于阻止穿通的注入物的注入剂量可处于1011到1014cm-2的范围内。
在图1C中示出的下一阶段中，在移除了光罩110之后，可形成场效应晶体管的栅极。这可通过以下操作来实现：在介电层104上方沉积栅极电极材料(例如掺杂多晶硅)，并接着图案化栅极电极材料和介电层104以实现图1C中示出的布置。栅极可包括位于前述介电层104的剩余部分105上的栅极电极118。如上文所论述，栅极具有栅极长度Lg。栅极位于阱区180正上方。应注意，由于上文所描述的光罩110中的开口111具有按Lg+2×MTL给出的侧向尺寸，因此栅极可与阱区180约大小相同(侧向地)，至少在接近半导体衬底102的主表面101的位置处是如此。
在图1D中示出的下一阶段中，可为栅极提供侧壁间隔件126。如本领域中已知，包括氧化硅的层124可在间隔件126形成之前沉积于栅极电极上方。层124可至少覆盖栅极电极的侧壁。在下文所描述的源极区和漏极区的形成期间，间隔件126可部分地遮掩第一半导体区域108的紧密地定位于栅极的两侧上的部分。
在任选地形成间隔件126之后，可使用离子注入来在栅极电极的两侧上形成装置的源极区120和漏极区140。如图1D中可见，源极区120和漏极区142大体上占据第一半导体区108的接近半导体衬底102的主表面101的部分，并可朝向阱区180的外围边缘朝内延伸。源极区和漏极区都具有第一导电类型(在本例子中是n型)。对于NMOS装置(即第一导电类型是n型，第二导电类型是p型)，注入用于形成源极区和漏极区的离子可例如包括砷、磷(或锑)。另一方面，对于PMOS装置(即第一导电类型是p型，第二导电类型是n型)，注入用于形成源极区和漏极区的离子可例如包括硼(或铟)。
还可以设想，可使用离子注入在间隔件126下方形成第一导电类型的LDD区122、142。这些LDD区122、142相比于源极区120和漏极区140本身是大体上轻掺杂的，且用于形成这些LDD区的注入物可比用于形成源极区120和漏极区140的那些注入物更浅。与用于形成源极区120和漏极区140的上述离子相同种类的离子可用于形成LDD区122、142。如图1D中可见，LDD区122、142可从源极区120和漏极区140的边缘部分地延伸到阱区180中。
参考图1B和1D，应了解，在注入步骤期间使用光罩110来形成阱区180、调整阈值电压和阻止穿通可防止与这些注入物相关联的离子进入第一半导体区108的随后将由源极区120和漏极区140占据的部分。由于在源极区120和漏极区140附近发生的减小量的杂质掺杂，这可允许装置的寄生接面电容(Cdb、Csb)以及因此断开状态电容(Coff)相对低。
图2示出根据本公开的实施例的半导体开关装置50。装置50在此例子中是用于RF应用中的NMOS开关装置。装置50包括MOS场效应晶体管，该MOS场效应晶体管包括源极区32、漏极区34、栅极电极8、栅极介电质6。装置还包括体接触36。源极区32、漏极区34和体接触36可分别配备有电接触42、44、46(栅极电极8也是如此，虽然这在图2中未示出)。这些电接触42、44、46可通过导电部件40连接到源极区32、漏极区34和体接触36，该导电部件40延伸穿过设置于衬底2的主表面上定位的一个或多个金属间介电层62、64、66(例如氧化硅和氮化硅)。
源极区32和漏极区34在此例子中位于p型阱80中。体接触36位于另一p型阱70中。隔离区68(例如浅沟槽隔离(shallow trench isolation，STI))可用于隔离位于不同阱中的特征。在此例子中，任选的掩埋p+层82可位于p型阱80下方，且任选的掩埋p+层72可位于p型阱70下方。每个阱与掩埋p+层通过衬底2的下层部分74、84连接，该下层部分可以是p型掺杂的。阱70、80与掩埋层72、82还可通过深沟槽隔离52(DTI)分离。DTI的侧壁可内衬有一个或多个介电层54，例如氧化硅。
图2中示出的装置50的p型阱80、源极区32、漏极区34和栅极可使用本文中所描述的方法(例如图1的方法)形成。
图3比较常规NMOS场效应晶体管(标记为200的曲线)的随频率变化的模拟寄生接面电容(Cdb＝Csb)与使用关于图1A到1D所描述种类的方法制成的NMOS场效应晶体管(标记为202的曲线)的模拟寄生接面电容。如从图3可见，相比于常规NMOS场效应晶体管，本公开的实施例可减小大致50％的寄生接面电容。
图4比较常规NMOS场效应晶体管(标记为204的曲线)的模拟断开状态电容(Coff)与使用关于图1A到1D所描述种类的方法制成的NMOS场效应晶体管(标记为206的曲线)的模拟断开状态电容。如从图4可见，相比于常规NMOS场效应晶体管，本公开的实施例可减少大致17％的Coff。
图5示出根据本公开的实施例的光罩容限MTL(即总光罩开口＝Lg+2MTL)对半导体开关装置(NMOS)的断开状态电容(Coff)的影响。在图5中，基线208对应于常规NMOS场效应晶体管，而曲线210对应于使用关于图1A到1D所描述种类的方法制成的NMOS场效应晶体管。相比于常规装置，图5中的竖轴指示随MTL变化的曲线210中的Coff的百分比改变。如图5中可见，可跨越MTL的一系列值实现Coff减小，且通常在更小的光罩容限下取得最大增益。
因此，已经描述了一种制造半导体开关装置的方法。该方法包括提供具主表面和第一半导体区的半导体衬底，该第一半导体区具有邻近于该主表面定位的第一导电类型。该方法还包括在主表面上沉积栅极介电质。该方法另外包括穿过位于第一半导体区上方的光罩将离子注入到该第一半导体区中，由此形成位于该第一半导体区中的阱区。该阱区具有不同于第一导电类型的第二导电类型。该方法还包括在栅极介电质上沉积并图案化栅极电极材料以形成位于阱区正上方的栅极电极。该方法另外包括将离子注入到第一半导体区中以在栅极电极的两侧上形成半导体开关装置的源极区和漏极区。
虽然已经描述了本公开的具体实施例，但是应了解，可以在权利要求书的范围内作出许多修改/添加和/或替代。

Claims (9)

1.一种制造半导体开关装置的方法，其特征在于，所述方法包括：
提供具有以下各项的半导体衬底：
主表面；以及
第一半导体区，所述第一半导体区具有第一导电类型,所述第一半导体区位于主表面附近并且位于具有不同于第一导电类型第二导电类型的下层部分上；
在所述衬底的所述主表面上沉积栅极介电质；
穿过位于所述第一半导体区上方的光罩中的开口将离子注入到所述第一半导体区中，由此形成位于所述第一半导体区中的阱区，所述阱区具有不同于所述第一导电类型的第二导电类型并且完全延伸穿过第一半导体区；
在所述栅极介电质上沉积并图案化栅极电极材料以形成位于所述阱区正上方的栅极电极；
在栅电极的相对侧壁上形成间隔件，以形成源极区和漏极区；以及
将离子注入到所述第一半导体区中以在所述栅极电极的任一侧上形成所述半导体开关装置的源极区和漏极区，其中所述源极区和所述漏极区具有所述第一导电类型。
2.根据权利要求1所述的方法，其特征在于，进一步包括穿过位于所述第一半导体区上方的所述光罩中的所述开口将离子注入到所述第一半导体区中，由此调整所述半导体开关装置的阈值电压。
3.根据权利要求1或权利要求2所述的方法，其特征在于，进一步包括穿过位于所述第一半导体区上方的所述光罩中的所述开口将离子注入到所述第一半导体区中，由此阻止所述半导体开关装置中的穿通。
4.根据权利要求1或权利要求2所述的方法，其特征在于，所述光罩中的所述开口的侧向尺寸大体上等于Lg+2×MTL，其中Lg是所述半导体开关装置的栅极长度，其中MTL是所述开口的光罩容限，且其中MTL≤600nm。
5.根据权利要求4所述的方法，其特征在于，所述光罩容限MTL IA180655A
处于0到200nm的范围内。
6.根据权利要求4所述的方法，其特征在于，所述栅极长度Lg小于1μm。
7.根据权利要求1或权利要求2所述的方法，其特征在于，用于形成所述阱区的注入离子的峰值浓度处于所述半导体衬底的所述主表面下方0.1到2μm的深度处。
8.根据权利要求1或权利要求2所述的方法，其特征在于，用于形成所述阱区的注入离子的剂量处于1011到1014cm-2的范围内。
9.一种半导体开关装置，其特征在于，使用根据在前的任一项权利要求所述的方法来制造。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930747B2 (en) 2019-06-04 2021-02-23 Nxp B.V. Semiconductor device with an encircled electrode
US11018230B1 (en) 2019-12-20 2021-05-25 Nxp B.V. Semiconductor devices with a mixed crystal region

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4108686A (en) * 1977-07-22 1978-08-22 Rca Corp. Method of making an insulated gate field effect transistor by implanted double counterdoping
US5614430A (en) * 1996-03-11 1997-03-25 Taiwan Semiconductor Manufacturing Company Ltd. Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices
JPH10163490A (ja) * 1996-11-27 1998-06-19 Samsung Electron Co Ltd トランジスタの製造方法
JPH1174506A (ja) * 1997-07-02 1999-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11145467A (ja) * 1997-11-13 1999-05-28 Nec Corp Ｍｏｓ半導体装置およびその製造方法
US6391752B1 (en) * 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
KR20030016900A (ko) * 2001-08-23 2003-03-03 삼성전자주식회사 듀얼 게이트 씨모스형 반도체 장치의 피모스 트랜지스터형성방법
EP1494268A2 (en) * 2003-07-02 2005-01-05 Matsushita Electric Industrial Co., Ltd. SiC Semiconductor device and method for fabricating the same
CN102365748A (zh) * 2009-03-27 2012-02-29 国家半导体公司 组态和制造其中非单结晶半导体间隔部分控制基极链长的具有双极面结型晶体管的半导体结构
CN102403230A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构的制作方法
CN102779753A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
CN102881593A (zh) * 2011-03-25 2013-01-16 成都芯源系统有限公司 一种结型场效应晶体管的制作方法
CN103681454A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 半导体器件的隔离
CN104051529A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
CN105448916A (zh) * 2014-08-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4306916A (en) 1979-09-20 1981-12-22 American Microsystems, Inc. CMOS P-Well selective implant method
US5648281A (en) * 1992-09-21 1997-07-15 Siliconix Incorporated Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate
DE19923466B4 (de) * 1999-05-21 2005-09-29 Infineon Technologies Ag Junctionsisolierter Lateral-MOSFET für High-/Low-Side-Schalter
US6297082B1 (en) * 1999-08-25 2001-10-02 United Microelectronics Corp. Method of fabricating a MOS transistor with local channel ion implantation regions
JP2001127168A (ja) * 1999-10-22 2001-05-11 Nec Corp 半導体装置及びその製造方法
US20020109206A1 (en) * 2000-12-14 2002-08-15 Klaus Schimpf Lateral PNP-type transistor based on a vertical NPN-structure and process for producing such PNP-type transistor
US6603181B2 (en) * 2001-01-16 2003-08-05 International Business Machines Corporation MOS device having a passivated semiconductor-dielectric interface
US20040188774A1 (en) * 2003-03-31 2004-09-30 Sanyo Electric Co., Ltd. Semiconductor device and method of fabricating semiconductor device
US7126382B2 (en) * 2003-08-29 2006-10-24 Intel Corporation Lower power high speed design in BiCMOS processes
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US20060022526A1 (en) * 2004-07-27 2006-02-02 David Cartalade Asymmetric radio-frequency switch
US20060068556A1 (en) * 2004-09-27 2006-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US7528040B2 (en) * 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
WO2006131986A1 (ja) * 2005-06-10 2006-12-14 Fujitsu Limited 半導体装置、半導体システム、および半導体装置の製造方法
JP4967478B2 (ja) * 2006-06-30 2012-07-04 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7790543B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
DE102008006961A1 (de) * 2008-01-31 2009-08-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines verformten Kanalgebiets in einem Transistor durch eine tiefe Implantation einer verformungsinduzierenden Sorte unter das Kanalgebiet
KR20100111906A (ko) * 2009-04-08 2010-10-18 삼성전자주식회사 반도체 장치
US8003455B2 (en) 2009-05-21 2011-08-23 International Business Machines Corporation Implantation using a hardmask
US8193560B2 (en) * 2009-06-18 2012-06-05 Freescale Semiconductor, Inc. Voltage limiting devices
CN102612717B (zh) * 2009-10-30 2016-05-04 赛鼎矽公司 双阱沟道分裂otp存储单元
US20120267724A1 (en) * 2011-04-20 2012-10-25 Globalfoundries Inc. Mos semiconductor device and methods for its fabrication
US8581625B2 (en) * 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
CN103165457A (zh) * 2011-12-15 2013-06-19 中国科学院微电子研究所 半导体器件制造方法
US9257463B2 (en) * 2012-05-31 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned implantation process for forming junction isolation regions
US8883584B2 (en) * 2012-07-03 2014-11-11 Institute of Microelectronics, Chinese Academy of Sciences Method of manufacturing semiconductor device with well etched spacer
US9583342B2 (en) * 2014-07-24 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
EP3200235A1 (en) 2016-01-28 2017-08-02 Nxp B.V. Semiconductor switch device and a method of making a semiconductor switch device

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4108686A (en) * 1977-07-22 1978-08-22 Rca Corp. Method of making an insulated gate field effect transistor by implanted double counterdoping
US5614430A (en) * 1996-03-11 1997-03-25 Taiwan Semiconductor Manufacturing Company Ltd. Anti-punchthrough ion implantation for sub-half micron channel length MOSFET devices
JPH10163490A (ja) * 1996-11-27 1998-06-19 Samsung Electron Co Ltd トランジスタの製造方法
JPH1174506A (ja) * 1997-07-02 1999-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11145467A (ja) * 1997-11-13 1999-05-28 Nec Corp Ｍｏｓ半導体装置およびその製造方法
US6391752B1 (en) * 2000-09-12 2002-05-21 Taiwan Semiconductor Manufacturing, Co., Ltd. Method of fabricating a silicon-on-insulator semiconductor device with an implanted ground plane
KR20030016900A (ko) * 2001-08-23 2003-03-03 삼성전자주식회사 듀얼 게이트 씨모스형 반도체 장치의 피모스 트랜지스터형성방법
EP1494268A2 (en) * 2003-07-02 2005-01-05 Matsushita Electric Industrial Co., Ltd. SiC Semiconductor device and method for fabricating the same
CN102365748A (zh) * 2009-03-27 2012-02-29 国家半导体公司 组态和制造其中非单结晶半导体间隔部分控制基极链长的具有双极面结型晶体管的半导体结构
CN102403230A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构的制作方法
CN102881593A (zh) * 2011-03-25 2013-01-16 成都芯源系统有限公司 一种结型场效应晶体管的制作方法
CN102779753A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件制造方法
CN103681454A (zh) * 2012-08-29 2014-03-26 台湾积体电路制造股份有限公司 半导体器件的隔离
CN104051529A (zh) * 2013-03-13 2014-09-17 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
CN105448916A (zh) * 2014-08-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法

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