JPH11145467A - Ｍｏｓ半導体装置およびその製造方法 - Google Patents
Ｍｏｓ半導体装置およびその製造方法Info
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- JPH11145467A JPH11145467A JP31184997A JP31184997A JPH11145467A JP H11145467 A JPH11145467 A JP H11145467A JP 31184997 A JP31184997 A JP 31184997A JP 31184997 A JP31184997 A JP 31184997A JP H11145467 A JPH11145467 A JP H11145467A
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Abstract
(57)【要約】
【課題】 所望のしきい値電圧を持ちながら拡散層容量
を低減したＭＯＳトランジスタを提供する。 【解決手段】 ＭＯＳトランジスタのしきい値電圧制御
用およびパンチスルー抑制用の不純物注入をチャネル領
域とソース領域に行い、ドレイン領域へは行わないこと
により、所望のしきい値電圧をもつドレイン領域の拡散
層容量が小さいＭＯＳトランジスタが製造できる。ま
た、半導体装置を製造する製造方法において、半導体基
板上に第１導電型の不純物注入を行い第１ウェルを形成
する工程と、ソース領域とチャネル領域のみ選択的に第
１導電型と同導電型の不純物注入を行い第２ウェルを形
成する工程と、第１ウェル及び第２ウェル上にゲート絶
縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を
形成する工程と、ソース領域にソースおよびドレインを
形成する第１導電型と逆導電型の不純物注入を行う工程
と、を有することを特徴とする。
を低減したＭＯＳトランジスタを提供する。 【解決手段】 ＭＯＳトランジスタのしきい値電圧制御
用およびパンチスルー抑制用の不純物注入をチャネル領
域とソース領域に行い、ドレイン領域へは行わないこと
により、所望のしきい値電圧をもつドレイン領域の拡散
層容量が小さいＭＯＳトランジスタが製造できる。ま
た、半導体装置を製造する製造方法において、半導体基
板上に第１導電型の不純物注入を行い第１ウェルを形成
する工程と、ソース領域とチャネル領域のみ選択的に第
１導電型と同導電型の不純物注入を行い第２ウェルを形
成する工程と、第１ウェル及び第２ウェル上にゲート絶
縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を
形成する工程と、ソース領域にソースおよびドレインを
形成する第１導電型と逆導電型の不純物注入を行う工程
と、を有することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＭＯＳ電界効果トランジスタ構造の半導
体装置およびその製造方法に関する。
法に関し、特にＭＯＳ電界効果トランジスタ構造の半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の一般的なＭＯＳ電界効果トランジ
スタ（以下ＭＯＳトランジスタ）の製造方法を、図４の
製造工程順に示す断面構造図を用いて説明する。
スタ（以下ＭＯＳトランジスタ）の製造方法を、図４の
製造工程順に示す断面構造図を用いて説明する。
【０００３】まず、図４（Ａ）の断面構造図に示すよう
に、半導体基板１上にＬＯＣＯＳ等のフィールド酸化膜
２を形成する。次に図４（Ｂ）に示すように、ウェル３
およびトランジスタのしきい値電圧の制御とパンチスル
ーの抑制のための不純物層４を形成するために、不純物
をイオン注入法などにより複数回に分けて注入する。
に、半導体基板１上にＬＯＣＯＳ等のフィールド酸化膜
２を形成する。次に図４（Ｂ）に示すように、ウェル３
およびトランジスタのしきい値電圧の制御とパンチスル
ーの抑制のための不純物層４を形成するために、不純物
をイオン注入法などにより複数回に分けて注入する。
【０００４】次に、図４（Ｃ）に示すように、不純物層
４の上にゲート絶縁膜６を熱酸化により形成した後、導
電体としてのポリシリコンを堆積し、ポリシリコンを所
定のパターンにエッチングすることによりゲート電極７
を形成する。次に図４（Ｄ）に示すように、ゲート電極
７を形成後、ＣＶＤ法により酸化膜あるいは窒化膜を堆
積し異方性エッチングを行うことによりゲート電極７の
側面に側壁絶縁膜８を形成した後、ソース９およびドレ
イン９ａを形成するために、ウェル３と逆導電型になる
不純物をイオン注入法などにより注入することにより、
図４（Ｄ）に示すようなＭＯＳトランジスタが製造でき
る。注入する不純物としては、たとえばｎＭＯＳトラン
ジスタでは、ウェル３および不純物層４の形成にボロン
を、ソース９およびドレイン９ａの形成をヒ素をイオン
注入すればよい。
４の上にゲート絶縁膜６を熱酸化により形成した後、導
電体としてのポリシリコンを堆積し、ポリシリコンを所
定のパターンにエッチングすることによりゲート電極７
を形成する。次に図４（Ｄ）に示すように、ゲート電極
７を形成後、ＣＶＤ法により酸化膜あるいは窒化膜を堆
積し異方性エッチングを行うことによりゲート電極７の
側面に側壁絶縁膜８を形成した後、ソース９およびドレ
イン９ａを形成するために、ウェル３と逆導電型になる
不純物をイオン注入法などにより注入することにより、
図４（Ｄ）に示すようなＭＯＳトランジスタが製造でき
る。注入する不純物としては、たとえばｎＭＯＳトラン
ジスタでは、ウェル３および不純物層４の形成にボロン
を、ソース９およびドレイン９ａの形成をヒ素をイオン
注入すればよい。
【０００５】近年のＭＯＳトランジスタの微細化に伴
い、短チャネル効果の抑制や必要なオン電流を得るた
め、ゲート酸化膜６を薄膜化する必要がある。しかし、
ゲート酸化膜６を薄膜化することによりＭＯＳトランジ
スタのしきい値電圧は低下するため、所望のしきい値電
圧を持つＭＯＳトランジスタを製造するには、不純物層
４の不純物濃度を増加させる必要がある。また、パンチ
スルーを抑制するためにもチャネル領域下部の不純物濃
度を増加させる必要がある。
い、短チャネル効果の抑制や必要なオン電流を得るた
め、ゲート酸化膜６を薄膜化する必要がある。しかし、
ゲート酸化膜６を薄膜化することによりＭＯＳトランジ
スタのしきい値電圧は低下するため、所望のしきい値電
圧を持つＭＯＳトランジスタを製造するには、不純物層
４の不純物濃度を増加させる必要がある。また、パンチ
スルーを抑制するためにもチャネル領域下部の不純物濃
度を増加させる必要がある。
【０００６】すでに説明した従来の製造方法により短チ
ャネルＭＯＳトランジスタを作成すると、上記パンチス
ルー抑制やしきい値電圧調整のために不純物層４の不純
物濃度は濃くなり、ソース９およびドレイン９ａとウェ
ル３との間にできるｐｎ接合の容量、すなわち拡散層容
量が増加する。この拡散層容量の増加の結果、半導体回
路の動作速度が劣化する。
ャネルＭＯＳトランジスタを作成すると、上記パンチス
ルー抑制やしきい値電圧調整のために不純物層４の不純
物濃度は濃くなり、ソース９およびドレイン９ａとウェ
ル３との間にできるｐｎ接合の容量、すなわち拡散層容
量が増加する。この拡散層容量の増加の結果、半導体回
路の動作速度が劣化する。
【０００７】拡散層容量低減のためには、ソース９およ
びドレイン９ａ下部の不純物層４の不純物濃度を薄くす
る必要がある。このため、しきい値電圧の制御やパンチ
スルー抑制の不純物層４をゲート電極７の下部のみに形
成する方法がある。この製造方法は不純物層４の形成の
ための不純物注入をソース９およびドレイン９ａの下部
へ行わないため、ここでは制限注入法と呼ぶことにす
る。
びドレイン９ａ下部の不純物層４の不純物濃度を薄くす
る必要がある。このため、しきい値電圧の制御やパンチ
スルー抑制の不純物層４をゲート電極７の下部のみに形
成する方法がある。この製造方法は不純物層４の形成の
ための不純物注入をソース９およびドレイン９ａの下部
へ行わないため、ここでは制限注入法と呼ぶことにす
る。
【０００８】従来の制限注入法による半導体装置の製造
方法を、図５の製造工程順に示す断面構造図により説明
する。まず図５（Ａ）の断面構造図に示すように、半導
体基板１上にフィールド酸化膜２を形成し、ウェル３の
形成の不純物注入をイオン注入法などにより行う。次に
図５（Ｂ）に示すように、ＭＯＳトランジスタのゲート
電極７下部のチャネル領域になる箇所に不純物注入され
る様に、レジスト５内に溝をリソグラフィー技術により
形成し、パンチスルー抑制としきい値電圧調整のための
不純物層４を形成するため不純物注入を行う（この不純
物注入を以後、制限注入と呼ぶ）。
方法を、図５の製造工程順に示す断面構造図により説明
する。まず図５（Ａ）の断面構造図に示すように、半導
体基板１上にフィールド酸化膜２を形成し、ウェル３の
形成の不純物注入をイオン注入法などにより行う。次に
図５（Ｂ）に示すように、ＭＯＳトランジスタのゲート
電極７下部のチャネル領域になる箇所に不純物注入され
る様に、レジスト５内に溝をリソグラフィー技術により
形成し、パンチスルー抑制としきい値電圧調整のための
不純物層４を形成するため不純物注入を行う（この不純
物注入を以後、制限注入と呼ぶ）。
【０００９】次に、図５（Ｃ）に示すように、レジスト
５を除去後、ゲート絶縁膜６を熱酸化により形成した
後、ポリシリコンなどを堆積し、ポリシリコンを所定の
パターンにエッチングすることによりゲート電極７を形
成する。次に、図５（Ｄ）に示すように、前記ゲート電
極７を形成後、ＣＶＤ法により酸化膜あるいは窒化膜の
側壁絶縁膜８を形成した後、ソース９およびドレイン９
ａを形成するために、ウェル３と逆導電型になる不純物
をイオン注入法などにより注入する。
５を除去後、ゲート絶縁膜６を熱酸化により形成した
後、ポリシリコンなどを堆積し、ポリシリコンを所定の
パターンにエッチングすることによりゲート電極７を形
成する。次に、図５（Ｄ）に示すように、前記ゲート電
極７を形成後、ＣＶＤ法により酸化膜あるいは窒化膜の
側壁絶縁膜８を形成した後、ソース９およびドレイン９
ａを形成するために、ウェル３と逆導電型になる不純物
をイオン注入法などにより注入する。
【００１０】以上の工程により、図５（Ｄ）の断面構造
図に示すように、ゲート電極７の下部のチャネル領域に
のみ濃度の高い不純物層４をもつＭＯＳトランジスタを
製造することが出来る。
図に示すように、ゲート電極７の下部のチャネル領域に
のみ濃度の高い不純物層４をもつＭＯＳトランジスタを
製造することが出来る。
【００１１】
【発明が解決しようとする課題】上述の制限注入法を用
いると、所望のしきい値電圧をもつＭＯＳトランジスタ
でありながら、拡散層容量が小さく回路遅延の少ない半
導体装置を製造することが出来る。
いると、所望のしきい値電圧をもつＭＯＳトランジスタ
でありながら、拡散層容量が小さく回路遅延の少ない半
導体装置を製造することが出来る。
【００１２】しかしながら、制限注入した不純物は、後
の工程の熱処理により、横方向におよそ０．１μｍ程度
拡散する。ゲート長が０．１μｍまで微細化した短チャ
ネルトランジスタでは、制限注入用に形成するレジスト
中の溝も０．１μｍの幅になり、横方向拡散によるチャ
ネル部分、すなわち不純物層４の濃度低下が顕著にな
る。この不純物濃度の低下を補い、所望のしきい値電圧
をもつトランジスタを作成するためには、不純物注入量
を増加させる必要がある。しかし、不純物注入量を増加
させることは、横方向へ拡散する不純物量も増加させる
ことにより、拡散層容量の低減効果が損なわれてしまう
という問題がある。
の工程の熱処理により、横方向におよそ０．１μｍ程度
拡散する。ゲート長が０．１μｍまで微細化した短チャ
ネルトランジスタでは、制限注入用に形成するレジスト
中の溝も０．１μｍの幅になり、横方向拡散によるチャ
ネル部分、すなわち不純物層４の濃度低下が顕著にな
る。この不純物濃度の低下を補い、所望のしきい値電圧
をもつトランジスタを作成するためには、不純物注入量
を増加させる必要がある。しかし、不純物注入量を増加
させることは、横方向へ拡散する不純物量も増加させる
ことにより、拡散層容量の低減効果が損なわれてしまう
という問題がある。
【００１３】［発明の目的］本発明は、ＭＯＳ電界効果
トランジスタの特性・性能の向上、特に微細化とともに
高速化できることを可能とする製造方法を提示すること
を目的とする。
トランジスタの特性・性能の向上、特に微細化とともに
高速化できることを可能とする製造方法を提示すること
を目的とする。
【００１４】かかる製造方法により、所望のしきい値電
圧を持ちながら、拡散層容量を低減したＭＯＳトランジ
スタを提供することにより、製造方法により回路動作速
度の劣化を防止する。
圧を持ちながら、拡散層容量を低減したＭＯＳトランジ
スタを提供することにより、製造方法により回路動作速
度の劣化を防止する。
【００１５】
【課題を解決するための手段】上記問題は、半導体基板
表層部に第１ウェルと、第１ウェル内の基板表層部に第
１ウェル表層部より不純物濃度の高い第２ウェルと、第
２ウェル内の基板表層部にチャネル領域とソース領域
と、第１ウェル内の基板表層部にあって該チャネル領域
により該ソース領域と隔てられているドレイン領域と、
該チャネル領域上にゲート絶縁膜を介してゲート電極と
を有する半導体装置により解決される。
表層部に第１ウェルと、第１ウェル内の基板表層部に第
１ウェル表層部より不純物濃度の高い第２ウェルと、第
２ウェル内の基板表層部にチャネル領域とソース領域
と、第１ウェル内の基板表層部にあって該チャネル領域
により該ソース領域と隔てられているドレイン領域と、
該チャネル領域上にゲート絶縁膜を介してゲート電極と
を有する半導体装置により解決される。
【００１６】その製造方法は、半導体基板上に第１導電
型の不純物注入を行い第１ウェルを形成する工程と、ソ
ース領域とチャネル領域のみ選択的に第１導電型と同導
電型の不純物注入を行い第２ウェルを形成する工程と、
ゲート絶縁膜を形成する工程と、ゲート電極を形成する
工程と、ソースおよびドレインを形成する第１導電型と
逆導電型の不純物注入を行う工程とにより構成される。
型の不純物注入を行い第１ウェルを形成する工程と、ソ
ース領域とチャネル領域のみ選択的に第１導電型と同導
電型の不純物注入を行い第２ウェルを形成する工程と、
ゲート絶縁膜を形成する工程と、ゲート電極を形成する
工程と、ソースおよびドレインを形成する第１導電型と
逆導電型の不純物注入を行う工程とにより構成される。
【００１７】または、半導体基板上に第１導電型の不純
物注入を行い第１ウェルを形成する工程と、ゲート絶縁
膜を形成する工程と、ゲート電極を形成する工程と、ソ
ース領域のみ選択的に第１導電型と同導電型の不純物注
入を行い第２ウェルを形成する工程と、ソースおよびド
レインを形成する第１導電型と逆導電型の不純物注入を
行う工程とにより製造することを特徴とする。
物注入を行い第１ウェルを形成する工程と、ゲート絶縁
膜を形成する工程と、ゲート電極を形成する工程と、ソ
ース領域のみ選択的に第１導電型と同導電型の不純物注
入を行い第２ウェルを形成する工程と、ソースおよびド
レインを形成する第１導電型と逆導電型の不純物注入を
行う工程とにより製造することを特徴とする。
【００１８】［作用］一導電型不純物層はソース領域と
チャネル領域にまたがって形成されており、チャネル領
域の一導電型不純物が工程中の熱処理によりドレイン領
域へは拡散するが濃度の濃いソース領域へは拡散しな
い。その結果チャネル領域の不純物濃度低下を抑止で
き、一導電型不純物層形成のための不純物イオン注入量
を従来に比べ増加させる必要がなくなり、一導電型不純
物層からの横方向への不純物拡散によるドレイン領域の
拡散層容量の増加を低減できる。
チャネル領域にまたがって形成されており、チャネル領
域の一導電型不純物が工程中の熱処理によりドレイン領
域へは拡散するが濃度の濃いソース領域へは拡散しな
い。その結果チャネル領域の不純物濃度低下を抑止で
き、一導電型不純物層形成のための不純物イオン注入量
を従来に比べ増加させる必要がなくなり、一導電型不純
物層からの横方向への不純物拡散によるドレイン領域の
拡散層容量の増加を低減できる。
【００１９】
【発明の実施の形態】［第１の実施形態］本発明の第１
の実施形態を、図１の工程順に示す断面構造図により説
明する。まず、図１（Ａ）に示すように半導体基板１上
に素子分離のためにＬＯＣＯＳ等のフィールド酸化膜２
を形成し、ウェル３形成のための不純物をイオン注入法
などにより注入する。
の実施形態を、図１の工程順に示す断面構造図により説
明する。まず、図１（Ａ）に示すように半導体基板１上
に素子分離のためにＬＯＣＯＳ等のフィールド酸化膜２
を形成し、ウェル３形成のための不純物をイオン注入法
などにより注入する。
【００２０】次に図１（Ｂ）に示すように、ＭＯＳトラ
ンジスタのゲート電極７が形成される領域とソース９に
なる領域に不純物が注入されるように、レジストを塗布
後、制限注入用溝５をリソグラフィー技術により形成
し、制限注入を行うことで、パンチスルー抑制としきい
値電圧制御用の不純物層４を形成する。このとき、制限
注入用溝５の幅はソースとゲート長の和である。たとえ
ば、ゲート長が０．１μｍのＭＯＳトランジスタではソ
ース領域は０．３μｍ程度になるため、ゲートとソース
領域の部分の和は０．４μｍとなり、横方向へ不純物拡
散しても不純物濃度の濃い溝５中央部から不純物が供給
されることや、一方の横方向にはフィールド酸化膜２で
阻止され、他方の横方向への不純物拡散が濃度の薄いド
レイン方向のみのため、チャネル領域の不純物濃度低下
を抑制できる。
ンジスタのゲート電極７が形成される領域とソース９に
なる領域に不純物が注入されるように、レジストを塗布
後、制限注入用溝５をリソグラフィー技術により形成
し、制限注入を行うことで、パンチスルー抑制としきい
値電圧制御用の不純物層４を形成する。このとき、制限
注入用溝５の幅はソースとゲート長の和である。たとえ
ば、ゲート長が０．１μｍのＭＯＳトランジスタではソ
ース領域は０．３μｍ程度になるため、ゲートとソース
領域の部分の和は０．４μｍとなり、横方向へ不純物拡
散しても不純物濃度の濃い溝５中央部から不純物が供給
されることや、一方の横方向にはフィールド酸化膜２で
阻止され、他方の横方向への不純物拡散が濃度の薄いド
レイン方向のみのため、チャネル領域の不純物濃度低下
を抑制できる。
【００２１】次に図１（Ｃ）に示すように、レジストを
除去した後、ゲート絶縁膜６を熱酸化により形成し、ポ
リシリコンなどを堆積した後、ポリシリコンを所定のパ
ターンにエッチングすることにより、ゲート電極７を形
成する。次に、図１（Ｄ）に示すように、前記ゲート電
極７の形成後、ＣＶＤ法により酸化膜あるいは窒化膜を
堆積し、異方性エッチングをすることによりゲート電極
７の側面に側壁絶縁膜８を形成した後、ウェル３と逆導
電型になる不純物をイオン注入法などにより注入し、図
１（Ｄ）に示すように、ソース９およびドレイン９ａを
形成する。
除去した後、ゲート絶縁膜６を熱酸化により形成し、ポ
リシリコンなどを堆積した後、ポリシリコンを所定のパ
ターンにエッチングすることにより、ゲート電極７を形
成する。次に、図１（Ｄ）に示すように、前記ゲート電
極７の形成後、ＣＶＤ法により酸化膜あるいは窒化膜を
堆積し、異方性エッチングをすることによりゲート電極
７の側面に側壁絶縁膜８を形成した後、ウェル３と逆導
電型になる不純物をイオン注入法などにより注入し、図
１（Ｄ）に示すように、ソース９およびドレイン９ａを
形成する。
【００２２】ここで、ゲート長０．１μｍのｎＭＯＳト
ランジスタを本実施形態による実施例１の製造方法と従
来の制限注入法による製造方法との比較として、半導体
基板表面のボロンの不純物濃度を図３のグラフに示す。
図３では、しきい値電圧を同一にするため、チャネル付
近の不純物濃度をほぼ同一にしたため、従来の制限注入
法では不純物注入量を増加させた分だけ横方向への不純
物拡散量が大きくなっており、本発明による制限注入法
を用いることにより、従来に比べドレイン９ａの拡散層
容量を低減できることは明らかである。
ランジスタを本実施形態による実施例１の製造方法と従
来の制限注入法による製造方法との比較として、半導体
基板表面のボロンの不純物濃度を図３のグラフに示す。
図３では、しきい値電圧を同一にするため、チャネル付
近の不純物濃度をほぼ同一にしたため、従来の制限注入
法では不純物注入量を増加させた分だけ横方向への不純
物拡散量が大きくなっており、本発明による制限注入法
を用いることにより、従来に比べドレイン９ａの拡散層
容量を低減できることは明らかである。
【００２３】一方、ソース９下部の不純物濃度は本実施
形態では濃くなっており、ソース９の拡散層容量は増加
する。しかし、ソース９とウェル３は電源電位に接続さ
れるため、一定電位に保たれており、回路動作速度の低
下を起こすことはない。さらに電源電位に接続されてい
るソース９の拡散層容量が大きくなるため、電源配線中
のノイズによるソース９の電圧変化を抑制することが出
来る。
形態では濃くなっており、ソース９の拡散層容量は増加
する。しかし、ソース９とウェル３は電源電位に接続さ
れるため、一定電位に保たれており、回路動作速度の低
下を起こすことはない。さらに電源電位に接続されてい
るソース９の拡散層容量が大きくなるため、電源配線中
のノイズによるソース９の電圧変化を抑制することが出
来る。
【００２４】［第２の実施形態］本発明の第２の実施形
態を、図２の工程順に示す断面構造図により説明する。
まず、図２（Ａ）に示すように、半導体基板１上にフィ
ールド酸化膜２を形成する。次に、ウェル３形成のため
の不純物をイオン注入法などにより注入する。
態を、図２の工程順に示す断面構造図により説明する。
まず、図２（Ａ）に示すように、半導体基板１上にフィ
ールド酸化膜２を形成する。次に、ウェル３形成のため
の不純物をイオン注入法などにより注入する。
【００２５】次に、図２（Ｂ）に示すように、ゲート絶
縁膜６を熱酸化により形成し、ポリシリコンなどを堆積
した後、ポリシリコンを所定のパターンにエッチングす
ることにより、ゲート電極７を形成する。
縁膜６を熱酸化により形成し、ポリシリコンなどを堆積
した後、ポリシリコンを所定のパターンにエッチングす
ることにより、ゲート電極７を形成する。
【００２６】次に、ゲート電極７を形成後、図２（Ｃ）
に示すように、レジストを塗布後、ＭＯＳトランジスタ
のソース領域に不純物が注入されるように、溝５をリソ
グラフィー技術により形成し、パンチスルー抑制としき
い値電圧制御用の不純物注入を行い、不純物層４を形成
する。このとき、ゲート電極７も不純物注入のマスクと
して働き、チャネル領域には不純物は注入されない。熱
処理を行うことにより注入した不純物を、図２（Ｄ）に
示すように、チャネル領域に拡散される。
に示すように、レジストを塗布後、ＭＯＳトランジスタ
のソース領域に不純物が注入されるように、溝５をリソ
グラフィー技術により形成し、パンチスルー抑制としき
い値電圧制御用の不純物注入を行い、不純物層４を形成
する。このとき、ゲート電極７も不純物注入のマスクと
して働き、チャネル領域には不純物は注入されない。熱
処理を行うことにより注入した不純物を、図２（Ｄ）に
示すように、チャネル領域に拡散される。
【００２７】次に、図５（Ｅ）に示すように、ＣＶＤ法
により酸化膜あるいは窒化膜を堆積し、異方性エッチン
グを行うことにより、ゲート電極に側壁絶縁膜８を形成
した後、ソース９およびドレイン９ａを形成するため
に、ウェル３と逆導電型になる不純物をイオン注入法な
どにより注入し、図２（Ｅ）に示すＭＯＳトランジスタ
を形成する。
により酸化膜あるいは窒化膜を堆積し、異方性エッチン
グを行うことにより、ゲート電極に側壁絶縁膜８を形成
した後、ソース９およびドレイン９ａを形成するため
に、ウェル３と逆導電型になる不純物をイオン注入法な
どにより注入し、図２（Ｅ）に示すＭＯＳトランジスタ
を形成する。
【００２８】本実施形態では、制限注入した不純物の横
方向拡散を利用してしきい値電圧の制御を行っている。
横方向への不純物注入量を増加させるため、図２（Ｃ）
のイオン注入の際、回転する基板を傾けイオンを斜め方
向から注入することもできる。
方向拡散を利用してしきい値電圧の制御を行っている。
横方向への不純物注入量を増加させるため、図２（Ｃ）
のイオン注入の際、回転する基板を傾けイオンを斜め方
向から注入することもできる。
【００２９】本実施形態では、第一実施形態の特長に加
え、ゲート電極７を制限注入のマスクの一部とすること
により、自己整合的に制限注入を行うことが出来る。
え、ゲート電極７を制限注入のマスクの一部とすること
により、自己整合的に制限注入を行うことが出来る。
【００３０】上記実施形態においては、ＭＯＳ電界効果
トランジスタの製造方法について有用な例を示したが、
該ＭＯＳ電界効果トランジスタは単独で製造されるばか
りでなく、多数のＭＯＳ電界効果トランジスタを有する
ＭＯＳトランジスタや、ＣＭＯＳ構成のスイッチや、Ａ
ＮＤやＯＲ等の論理回路や、ＤＲＡＭやＳＲＡＭのメモ
リ素子やメモリ用周辺回路等、多彩な面で本発明を適用
できる。
トランジスタの製造方法について有用な例を示したが、
該ＭＯＳ電界効果トランジスタは単独で製造されるばか
りでなく、多数のＭＯＳ電界効果トランジスタを有する
ＭＯＳトランジスタや、ＣＭＯＳ構成のスイッチや、Ａ
ＮＤやＯＲ等の論理回路や、ＤＲＡＭやＳＲＡＭのメモ
リ素子やメモリ用周辺回路等、多彩な面で本発明を適用
できる。
【００３１】
【発明の効果】以上説明したように本発明によれば、ド
レイン領域の拡散層容量を増加させることなく短チャネ
ル効果を抑制したＭＯＳトランジスタを得ることができ
るため、拡散層容量の増加による回路動作速度の劣化を
防止できる。
レイン領域の拡散層容量を増加させることなく短チャネ
ル効果を抑制したＭＯＳトランジスタを得ることができ
るため、拡散層容量の増加による回路動作速度の劣化を
防止できる。
【図１】本発明の第一実施形態を工程順に示した断面構
造図である。
造図である。
【図２】本発明の第二実施形態を工程順に示した断面構
造図である。
造図である。
【図３】本発明の第一実施形態に従いｎＭＯＳトランジ
スタを製造したときの不純物層４の半導体基板表面上の
ボロンドーズ量を従来のチャネル領域にのみ不純物層４
を形成する制限注入技術を用いたときと比較したもので
ある。
スタを製造したときの不純物層４の半導体基板表面上の
ボロンドーズ量を従来のチャネル領域にのみ不純物層４
を形成する制限注入技術を用いたときと比較したもので
ある。
【図４】従来のＭＯＳトランジスタの製造方法を工程順
に示した断面構造図である。
に示した断面構造図である。
【図５】従来の制限注入技術によるＭＯＳトランジスタ
の製造方法を工程順に示した断面構造図である。
の製造方法を工程順に示した断面構造図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ウェル ４ しきい値制御およびパンチスルー抑制のための不純
物層 ５ 制限注入のためのマスクとなる溝 ６ ゲート絶縁膜 ７ ゲート電極 ８ 側壁絶縁膜 ９ ソース ９ａ ドレイン
物層 ５ 制限注入のためのマスクとなる溝 ６ ゲート絶縁膜 ７ ゲート電極 ８ 側壁絶縁膜 ９ ソース ９ａ ドレイン
Claims (6)
- 【請求項１】 半導体基板表層部に形成した第１ウェル
と、 前記第１ウェル内の基板表層部に前記第１ウェル表層部
より不純物濃度の高い第２ウェルと、 前記第２ウェル内の基板表層部にチャネル領域とソース
領域と、 前記第１ウェル内の基板表層部にあって該チャネル領域
により該ソース領域と隔てられているドレイン領域と、 該チャネル領域上にゲート絶縁膜を介してゲート電極
と、を有すことを特徴とするＭＯＳ半導体装置。 - 【請求項２】 半導体装置を製造する製造方法におい
て、 半導体基板上に第１導電型の不純物注入を行い第１ウェ
ルを形成する工程と、 ソース領域とチャネル領域のみ選択的に前記第１導電型
と同導電型の不純物注入を行い第２ウェルを形成する工
程と、 前記第１ウェル及び前記第２ウェル上にゲート絶縁膜を
形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 前記ソース領域にソースおよびドレインを形成する第１
導電型と逆導電型の不純物注入を行う工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 前記ソース領域とチャネル領域のみ選択的に前記第１導
電型と同導電型の不純物注入を行い第２ウェルを形成す
る工程は、レジストを塗布し、制限注入溝を形成して前
記不純物注入を行うことを特徴とする半導体装置の製造
方法。 - 【請求項４】 半導体基板上に第１導電型の不純物注入
を行い第１ウェルを形成する工程と、 前記第１ウェル上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 ソース領域のみ選択的に第１導電型と同導電型の不純物
注入を行い第２ウェルを形成する工程と、 前記ソース領域にソースを形成し且つドレインを形成す
る第１導電型と逆導電型の不純物注入を行う工程と、を
有することを特徴とする半導体装置の製造方法。 - 【請求項５】前記ソース領域のみ選択的に第１導電型の
不純物イオン注入を行い前記第２ウェルを形成する工程
において、回転する半導体基板に斜めから不純物イオン
を注入することを特徴とする請求項４の半導体装置の製
造方法。 - 【請求項６】 請求項４に記載の半導体装置の製造方法
において、 前記ソース領域のみ選択的に第１導電型と同導電型の不
純物注入を行い第２ウェルを形成する工程は、レジスト
を塗布し、制限注入溝を形成して前記不純物注入を行う
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311849A JP3070732B2 (ja) | 1997-11-13 | 1997-11-13 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9311849A JP3070732B2 (ja) | 1997-11-13 | 1997-11-13 | Ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145467A true JPH11145467A (ja) | 1999-05-28 |
| JP3070732B2 JP3070732B2 (ja) | 2000-07-31 |
Family
ID=18022162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9311849A Expired - Fee Related JP3070732B2 (ja) | 1997-11-13 | 1997-11-13 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070732B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434702B1 (ko) * | 2001-12-27 | 2004-06-07 | 주식회사 하이닉스반도체 | 리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법 |
| CN108417634A (zh) * | 2017-02-02 | 2018-08-17 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
| CN108962755A (zh) * | 2017-05-17 | 2018-12-07 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
-
1997
- 1997-11-13 JP JP9311849A patent/JP3070732B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434702B1 (ko) * | 2001-12-27 | 2004-06-07 | 주식회사 하이닉스반도체 | 리플레쉬 특성을 향상시키기 위한 반도체 소자의 제조방법 |
| CN108417634A (zh) * | 2017-02-02 | 2018-08-17 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
| CN108417634B (zh) * | 2017-02-02 | 2023-09-15 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
| CN108962755A (zh) * | 2017-05-17 | 2018-12-07 | 恩智浦有限公司 | 制造半导体开关装置的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070732B2 (ja) | 2000-07-31 |
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