KR0127691B1 - 트랜지스터 및 그 제조 방법 - Google Patents

Abstract

본 발명은 드레인에 전압 인가로 인한 공핍영역의 확장시 소오스의 공핍영역과 만나는 지점을 가능하게 한 드레인 지역으로부터 더욱 멀리할 수 있어 펀치쓰루우 특성을 향상시키며, 사진식각 장비의 특별한 고급화나 난이도의 증가없이 더욱 미세한 패턴선폭을 형성한 상태에서 펀치쓰루우 특성을 개선하고 단위 소자 폭당 포화 전류값을 증가시켜 소자의 고집적화를 가능하게 하는 효과가 있는 트랜지스터 및 그 제조 방법에 관한 것이다.

Description

트랜지스터 및 그 제조 방법

제 1 도는 종래의 트랜지스터 구조를 나타내는 단면도.

제2A도 내지 제2D도는 본 발명에 따른 트랜지스터 제조 공정도.

*도면의 주요 부분에 대한 부호의 설명*

11,21 : 반도체 기판 또는 웰,12,22 : 게이트 산화막,

13,23 : 게이트,14,14',24' : 저농도 이온주입 영역,

15,25 : 스페이서 산화막,16,16',26,26' : 소오스/드레인.

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 비대칭형 소오스/드레인 구조를 이용한 초미세 선폭을 가진 트랜지스터 및 그 제조 방법에 관한 것이다.

일반적으로, 트랜지스터 구조를 갖는 반도체 소자의 고집적화를 위해서는 그 크기, 즉 선폭을 감소시켜야 하는데 현 사진식각(Lithography)공정에 의하여 0.5㎛ 이하까지 구현시킬 수 있다. 그러나 이를 위하여 사진식각 공정 장비의 고급화와 공정난이도의 증가가 필요하므로 제조 가격을 증가시키고, 또한 소자의 선폭을 감소시킴에 따라 동작 특성상 여러가지 숏 채널(short channel)효과들이 나타나게 된다. 이러한 효과중 전형적인 것중에 하나가 펀치쓰루우(punch-through)현상이며, 이러한 현상을 방지함으로써 반도체 소자의 고집적화가 가능하다.

제 1 도는 종래의 트랜지스터 구조를 나타내는 단면도로서, 도면에서 11은 반도체 기판 또는 웰(well), 12는 게이트 산화막, 13은 게이트, 14 및 14'는 저농도 이온주입영역, 15는 스페이서 산화막, 16 및 16'는 소오스/드레인 영역을 각각 나타낸다.

도면에 도시된 바와 같이 종래의 트랜지스터는 소오스/드레인(16,16')이 게이트(13)를 기준으로 대칭구조를 이루고 있으며, 소자의 동작은 게이트(13)의 전압을 문턱전압보다 크게 하거나 작게하여 소오스(16)와 드레인(16')간의 전압차에 의한 전류의 흐름을 온/오프(On/Off)함으로써 이루어진다.

이때, 게이터의 전압이 문턱전압보다 작을 경우 소자의 전류 흐름은 전혀 없어야 하지만 소자의 고집적화로 게이트의 크기, 특히 길이(소오스와 드레인 간의 길이)가 감소할수록 펀치쓰루우 특성이 나타나게 되는데, 이는 게이트에 문턱전압보다 작은 전압이 인가되어 있는 상태에서 드레인에 인가한 전압이 증가할수록 공핍(depletion)지역이 확장하게 되어 소오스의 공핍지역과 만남으로 인하여 소오스와 드레인간의 전위장벽(potential barrier)이 감소하게 되어 급격한 전류가 흐르게 되는 현상을 가르킨다.

그리고, 소오스와 드레인은 인이나 붕소와 같은 불순물 이온주입 공정 후에 열처리하여 이들 불순물의 확산에 의하여 형성되게 되는데, 이 경우 소오스나 드레인의 접합 깊이(juntion depth)가 증가되어 펀치쓰루우 특성의 저하가 우려된다. 따라서 소오스나 드레인의 접합 깊이를 감소시켜 가능한한 공핍지역의 확장을 방지하기 위하여 여러가지 방법들이 모색되고 있는데 그 중 하나가 RTP(Rapid Thermal Process)장비를 이용하여 표면 지역만 열처리하여 소오스와 드레인을 구성하고 있는 인이나 붕소이온의 확산을 적게 하여 구현하는 방법이다. 그러나 이 경우 양산화 하기 어려운 단점이 있다.

그 밖에 웰내의 불순물 농도를 높여 주어 드레인 지역의 공핍영역확대를 막아주는 방법도 있으나 이 경우 웰 농도의 증가에 기인하여 소자의 동작 속도가 감소하는 단점이 있다.

또한, 종래의 트랜지스터는 반도체 소자의 고집적화를 위하여 선폭을 감소시켜야 하는데, 이를 위해서는 사진식각공정 장비의 고급화와 공정 난이도의 증가로 제조 가격의 증가를 유발시키는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 현 사진식각공정으로 형성할 수 있는 선폭 보다 더 미세한 선폭으로 소자를 형성하되 소오스나 드레인의 접합 깊이(juntion depth)를 감소시켜 펀치쓰루우 특성을 향상시키는 비대칭형 소오스/드레인 구조를 갖는 트랜지스터 및 그 제조 방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 트랜지스터 구조는 반도체 기판 표면으로부터 상부쪽으로 일정부위에 형성된 소오스와; 상기 소오스와 오버랩되지 않도록 반도체 기판 표면으로부터 하부쪽으로 형성된 드레인과; 상기 소오스, 반도체 기판, 드레인 상을 전체적으로 덮는 형태의 게이트 산화막과, 상기 게이트 산화막상에 형성되되 소오스와 드레인 사이의 간격 부위에 형성되는 게이트를 포함하여 이루어지는 것을 특징으로 한다.

또한, 본 발명의 트랜지스터 제조 방법은 반도체 기판상에 제 1 폴리실리콘막을 증착한 후 불순물 이온을 주입하는 단계, 소오스가 될 예정인 부위에 상기 제 1 폴리실리콘막을 남기고 다른 부위는 식각 제거하는 단계, 전체구조 상부에 산화막을 형성하는 단계, 상기 산화막상에 도핑된 제 2 폴리실리콘막을 증착하는 단계, 게이트가 형성될 예정된 부위에 상기 제 2 폴리실리콘막을 남기고 다른 부위는 식각 제거하는 단계, LDD(Lightly Doped Drain ; 이하, LDD라 칭함) 이온 주입된 드레인을 형성하기 위한 이온주입을 실시하는 단계, 상기 패터닝된 제 2 폴리실리콘막 측벽에 스페이서 산화막을 형성하는 단계, 상기 LDD 이온 주입보다 상대적으로 고농도 이온주입을 통하여 드레인을 완성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제2A도 내지 제2D도는 본 발명에 따른 트랜지스터 제조 공정도로서, 도면에서 21은 반도체 기판 또는 웰(well), 22는 게이트 산화막, 23은 게이트, 24'는 저농도 이온주입영역, 25는 스페이서 산화막, 26 및 26'는 소오스/드레인 영역을 각각 나타낸다.

공정 단계는 이후에 설명하기로 하고 먼저, 제2D도를 통해 본 발명에 따른 트랜지스터 구조를 살펴보면, 종래의 트랜지스터와는 달리 게이트(23)측면에 소오스(26)가 형성된다. 즉 반도체 기판(21) 또는 웰에 이온 주입을 실시하여 소오스를 형성하는 것이 아니고 기판(21)상에 도전층을 증착하여 이것을 소오스(26)로 사용하는 것이다. 그리고, 드레인(26')은 종래의 방법과 동일하게 기판 또는 웰 상에 이온주입을 하여 형성한다.

또한, 종래의 사진식각공정상 구현할 수 있는 최소 미세 선폭이 'L'이라면 본 발명과 같은 방법으로 구현된 미세 선폭은 'Leff'으로 감소시킬 수 있어, 사진 장비의 특별한 고급화나 난이도의 증가없이 현행 장비로도 가능하다.

다음, 상기 본 발명의 트랜지스터 동작 특성을 설명하면 다음과 같다.

게이트(23)의 전압이 문턱 전압보다 클 경우 소오스(26)와 드레인(26')간의 전압차에 전류가 흐르게 되고 작을 경우 소오스(26)와 드레인(26')간의 전압차에도 불구하고 전류가 흐르지 않게 된다. 그러나 드레인(26')에 인가한 전압이 증가할수록 종래구조의 트랜지스터 구조에서는 드레인지역으로부터 공핍영역이 확장하게 되어 소오스의 공핍영역과 만나게 되므로 소오스와 드레인 간의 전위장벽(potential barrier)이 감소하게 되어 급격한 전류의 증가가 발생하게 된다. 그런데 본 발명의 구조는 소오스(26)와 반도체 기판(21)간의 접합 깊이를 상대적으로 감소시킨 상태, 즉 반도체 기판(21) 방향으로 거의 불순물 이온이 확산되지 않은 상태이므로 드레인(26')에 전압 인가로 인한 공핍영역의 확산시 소오스(26)의 공핍영역과 만나는 지점을 가능한 한 드레인(26')지역으로부터 더욱 멀리할 수 있어 펀치쓰루우 특성을 향상시킬 수 있다. 또한 본 구조에서는 핫 캐리어의 발생이 우려되는 드레인과(26')과 채널지역 사이에 종래기술인 LDD 이온주입기술을 이용하여 저농도 이온주입영역(24')을 형성시켜 소자 특성을 향상시킨다.

끝으로, 본 발명의 구조를 제작하기 위한 공정 순서를 설명하면 다음과 같다.

제2A도는 반도체 기판(21) 또는 웰 상에 소오스용 폴리실리콘막(26)을 증착한 후 상기 폴리실리콘막(26)에 인(NMOS의 경우) 또는 붕소(PMOS의 경우)를 예정된 농도로 이온주입하는 상태의 단면도이다.

이어서, 제2B도와 같이 사진식각 공정으로 상기 폴리실리콘막(26)을 패터닝하여 소오스(26)를 형성하고, 전체구조 상부에 게이트 산화막(22)을 형성한다.

계속해서, 제2C도에 도시된 바와 같이 상기 게이트 산화막(22)상에 게이트용 폴리실리콘막(23)을 증착 도핑하고나서 게이트 마스크를 사용하여 패터닝함으로써 게이트(23)를 형성시키고 저농도 이온주입(24')을 실시한 후 게이트(23) 측벽에 스페이서 산화막(25)을 형성한다.

이때 추가된 열공정으로 인하여 이전 공정에서 이온주입된 불순물들이 폴리실리콘막으로 형성된 소오스(26)내에 균일한 농도로 확산된다.

이후, 제2D도와 같이 상기 저농도 이온주입시 보다 상대적으로 고농도의 이온을 주입하여 드레인(26')를 완성한다.

상기, 설명과 같이 이루어지는 본 발명의 트랜지스터는 드레인에 전압 인가로 인한 공핍영역의 확장시 소오스의 공핍영역과 만나는 지점을 가능한 드레인 지역으로부터 더욱 멀리할 수 있어 펀치쓰루우 특성을 향상시키며, 핫 캐리어(Hot Carrier)특성은 드레인과 채널(channel)이 만나는 지점에서 발생하므로 LDD 이온주입기술로 향상시킨다.

그리고, 사진식각 장비의 특별한 고급화나 난이도의 증가없이 더욱 미세한 패턴선폭을 형성한 상태에서 펀치쓰루우 특성을 개선하고 단위 소자 폭당 포화 전류값을 증가시켜 소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (3)

1. 트랜지스터에 있어서; 반도체 기판(1) 표면으로부터 상부쪽으로 일정부위에 형성된 소오스(26)와; 상기 소오스(26)와 오버랩되지 않도록 반도체 기판(1) 표면으로부터 하부쪽으로 형성된 드레인(26')과; 상기 소오스(26), 반도체 기판(1), 드레인(26')상을 전체적으로 덮는 형태의 게이트 산화막(22)과, 상기 게이트 산화막(22)상에 형성되되 소오스(26)와 드레인(26')사이의 간격 부위에 형성되는 게이트(23)을 포함하여 이루어지는 것을 특징으로 하는 트랜지스터.
2. 제 1 항에 있어서 ; 상기 게이트(23)과 소오스(26)는 일정부위가 오버랩되는 구조를 갖는 것을 특징으로 하는 트랜지스터.
3. 트랜지스터 제조 방법에 있어서, 반도체 기판(1)상에 제 1 폴리실리콘막(26)을 증착한 후 불순물 이온을 주입하는 단계, 소오스가 될 예정인 부위에 상기 제 1 폴리실리콘막(26)을 남기고 다른 부위는 식각 제거하는 단계, 전체구조 상부에 산화막(22)을 형성하는 단계, 상기 산화막(22)상에 도핑된 제 2 폴리실리콘막(23)을 증착하는 단계, 게이트가 형성될 예정인 부위에 상기 제 2 폴리실리콘막(23)을 남기고 다른 부위는 식각 제거하는 단계, LDD 이온 주입된 드레인(24')을 형성하기 위한 이온주입을 실시하는 단계, 상기 패터닝된 제 2 폴리실리콘막(23) 측벽에 스페이서 산화막(25)을 형성하는 단계, 상기 LDD 이온 주입보다 상대적으로 고농도 이온주입을 통하여 드레인(26')를 완성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조 방법.