KR100189964B1 - 고전압 트랜지스터 및 그 제조방법 - Google Patents

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레이아웃 면적이 감소되고 트랜지스터 특성이 개선된 고전압 트랜지스터 및 그 제조방법이 개시된다. 본 발명의 MOS 트랜지스터는, 제1도전형의 반도체 기판과, 반도체 기판상에 형성된 게이트 전극과, 게이트 전극의 양측벽에 형성된 절연 스페이서와, 각각 반도체 기판 표면으로부터 제1깊이로 연장되고 제1불순물 농도를 갖되, 게이트 전극의 측벽으로부터 게이트 전극의 중심방향으로 제1거리만큼 기판표면으로부터 제1깊이보다 작은 제2깊이로 연장되고 제1불순물농도보다 낮은 제2불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하는 제1도전형과 반대인 제2도전형의 제1소오스 영역과 제1드레인영역과, 각각 기판표면으로부터 제1깊이보다 작고 제2깊이보다 큰 제3깊이로 연장되고 제1소오스 영역과 드레인 영역 내에 포함되되, 제1소오스 영역과 제1드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제2도전형의 제2소오스 영역과 드레인 영역을 구비한다. 한편, 본 발명의 다른 실시예에 따르면, 고전압이 인가되는 드레인 영역 쪽에만 테일부분을 구비하는 N-드레인 영역을 구비한다.

Description

고전압 트랜지스터 및 그 제조방법
제1도는 종래의 고전압 트랜지스터의 단면도.
제2도는 DDD구조를 갖는 종래의 고전압 트랜지스터의 단면도.
제3도는 본 발명의 일실시예에 의한 고전압 트랜지스터의 평면도.
제4도 및 제5도는, 제3도의 aa'선에 따른, 본 발명의 일실시예에 의한 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도들.
제6도는 본 발명의 다른 실시예에 의한 고전압 트랜지스터의 평면도.
제7도는, 제6도의 cc'선에 따른, 본 발명의 다른 실시예에 의한 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도.
제8도는 종래방법과 본 발명에 의해 각각 제조된 고전압 트랜지스터의 항복전압 특성을 나타내는 그래프.
* 도면의 주요부분에 대한 부호의 설명
1, 10, 50, 70 : 반도체기판 2, 11, 52, 72 : 게이트산화막
3, 12, 54, 74 : 게이트전극 58, 78 : 스페이서
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터 및 그 제조방법에 관한 것으로, 특히 레이아웃 면적을 감소시키고 트랜지스터의 특성을 개선시킬 수 있는 고전압 트랜지스터 및 그 제조방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라 MOS 트랜지스터의 채널길이가 짧아지고 있다. 이에 따라, 역치전압(Threshold Voltage)의 저하, 서브-스레시홀드(Sub-threshold) 특성 저하 및 소오스/드레인간의 항복전압(Breakdown Voltage) 저하 등의 쇼트-채널 효과(Short Channel Effect)가 크게 문제되고 있다. 따라서, 이러한 쇼트-채널 효과를 개선시킬 수 있는 새로운 구조들이 연구되고 있는데, 특히, MOS 트랜지스터의 항복전압을 증가시키기 위한 여러가지 구조들이 개발되어 왔다.
제1도는 미합중국 특허 제4,172,260호에 개시되어 있는 고항복전압을 갖는 트랜지스터의 단면도이다.
제1도를 참조하면, P형의 반도체기판(1) 상에 열산화 공정으로 제1산화막(도시되지 않음)을 형성한다. 상기 제 1산화막을 선택적으로 식각한 후, N+형의 불순물을 기판(1)으로 확산시켜 N+형 소오스영역(7) 및 드레인영역(6)을 형성한다. 상기 제1산화막을 제거하고, 열산화 공정으로 2기판(1) 상에 제2산화막(2)을 형성한다. 상기 제2산화막(2) 상에 다결정실리콘을 침적한 후, 사진식각 공정으로 상기 다결정실리콘층을 패터닝함으로써 게이트전극(3)을 형성한다. 상기 게이트전극(3)을 마스크로 사용하여 N-형 의 불순물 이온을 주입하여 N-형 레지스터(registor) 영역(4)을 형성한다. 이때, 상기 N-형 불순물 이온의 도우즈(Dose)는 항복전압을 결정하는 중요한 변수가 된다. 상기 게이트전극(3)으로부터 제2산화막(2)으로 신장되고 상기 레지스터 영역(4)의 중간위치에서 끝나는 제3산화막(도시되지 않음)을 선택된 영역에 형성한다. 상기 게이트전극(3)과 제3산화막을 마스크로 사용하여 N형의 불순물 이온을 주입하여, 상기 드레인영역(6)과 레지스터 영역(4) 사이에 N형 중간영역(5)을 형성한다. 상기 제3산화막을 제거한 후, 결과물상에 패시베이션막(Passivation film)(도시되지 않음)을 형성하고, 상기 소오스(7) 및 드레인(6)영역을 노출시키는 콘택공정을 실시한다.
상술한 종래방법에 의하면, 트랜지스터의 N+드레인영역에 N-및 N영역을 형성시켜 게이트쪽의 드레인영역에 생기는 공핍층(Depletion)의 폭을 크게 하기 때문에, 상기 영역에서 전기장을 감소시킨다. 그러나, N-및 N영역에 해당하는 오프셋(Offset) 길이만큼 레이아웃 면적이 늘어나기 때문에, 반도체장치의 고집적화에 불리하다.
한편, 상술한 종래방법과 같이 레이아웃 면적을 증가시키지 않으면서 고항복전압을 얻는 방법이 미합중국 특허 제4,950,617호, VLSI ELECTRONICS MICROSTRUCTURE SCIENCE Vol. 18, pp174-176, 및 CMOS DEVICES AND TECHNOLOGY FOR VLSI 1990. pp200-202에 개시되어 있다. 상기 방법은 제2도에 도시된 바와 같이, 이중 확산 드레인(Doubly Diffused Drain; 이하 DD라 한다) 구조를 갖는 트랜지스터를 제조함으로써 전기장을 감소시키는 것이다.
제2도를 참조하면, P형 반도체기판(10) 상에 열산화 공정으로 게이트절연막(11)을 형성한 다음, 다결정실리콘을 침적하고 이를 사진식각공정으로 패터닝하여 게이트전극(12)을 형성한다. 상기 게이트전극(12)을 마스크로 사용하여 N-형 불순물 이온을 주입함으로써 N-소오스영역(14) 및 드레인영역(14')을 형성한다. 고온, 장시간의 열처리 공정을 실시하여 상기 N-소오스 및 드레인영역(14, 14')의 접합부(junction)를 깊게확산시킨다. 상기 게이트전극(12)을 마스크로 사용하여 N+불순물 이온을 주입함으로써 N+소오스영역(13) 및 드레인영역(13')을 형성한다.
상술한 DDD구조의 트랜지스터를 갖는 종래방법에 의하면, 깊은 접합부를 형성하기 위한 고온, 장시간의 열처리 공정에 의해 트랜지스터의 성능이 저하되고 쇼트-채널 효과가 발생한다. 따라서, 이를 해결하기 위해 트랜지스터의 채널 길이를 증가시켜야 하므로, 고집적화되는 반도체장치에 적용하기가 어렵다.
따라서, 본 발명의 목적은 레이아웃 면적을 감소시키고 트랜지스터의 특성을 개선시킬 수 있는 고전압 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명 MOS 트랜지스터는, 제1도전형의 반도체 기판과, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 절연 스페이서와, 각각 상기 반도체 기판 표면으로부터 제1깊이로 연장되고 제1불순물 농도를 갖되, 상기 게이트 전극의 측벽으로부터 상기 게이트 전극의 중심방향으로 제1거리만큼 상기 기판표면으로부터 상기 제1깊이보다 작은 제2깊이로 연장되고 상기 제1불순물농도보다 낮은 제2불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하는 상기 기판 내에 공간적으로 떨어져있는 상기 제1도전형과 반대인 제2도전형의 제1소오스 영역과 제1드레인영역과 각각 상기 기판표면으로부터 상기 제1깊이보다 작고 상기 제2깊이보다 큰 제3깊이로 연장되고 상기 제1소오스 영역과 상기 제1드레인 영역 내에 포함되되, 상기 제1소오스 영역과 제1드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제2도전형의 제2소오스 영역과 제2드레인 영역을 구비한다.
여기서, 상기 제1거리는 0.2∼1.0㎛인 것이 바람직하다.
그리고, 상기 절연 스페이서는 상기 게이트 전극의 측벽으로부터 상기 제1소오스 영역 또는 상기 제1드레인 영역의 표면을 덮되, 상기 제2소오스 또는 상기 제2드레인 영역의 표면을 덮지 않는다.
한편, 본 발명의 다른 실시예에 따른 MOS 트랜지스터는, 제1도전형의 반도체 기판과, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 게이트 전극의 양측벽에 형성된 절연 스페이서와, 상기 게이트 전극의 한 쪽 절연 스페이서 하부에 상기 반도체 기판 표면으로부터 제1깊이로 연장되고 제1불순물 농도를 가지며 상기 제1도전형과 반대인 제2도전형의 제1소오스 영역과, 상기 게이트 전극의 다른 쪽 절연 스페이서 하부에 상기 반도체 기판 표면으로부터 상기 제1깊이로 연장되고 상기 제1불순물 농도보다 높은 제2불순물 농도를 가지는 제2도전형의 제1드레인 영역과, 상기 반도체 기판 표면으로부터 상기 제1깊이보다 큰 제2깊이로 연장되고 상기 제1불순물 농도를 가지되, 상기 게이트 전극의 다른 쪽 측벽으로부터 상기 게이트 전극의 중심방향으로 제1거리만큼 상기 기판 표면으로부터 상기 제2깊이보다 작은 제3깊이로 연장되고 상기 제1불순물 농도보다 낮은 제3불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하는 제2도전형의 제2드레인 영역과, 상기 반도체 기판 표면으로부터 상기 제2깊이보다 작은 제4깊이로 상기 한 쪽 절연 스페이서에 정렬되어 상기 게이트 전극의 바깥방향으로 연장되고, 상기 제1불순물 농도보다 높은 불순물 농도를 갖는 제2 도전형의 제3소오스 영역, 및, 상기 반도체 기판 표면으로부터 상기 제2깊이보다 작은제4깊이로 상기 다른 쪽 절연 스페이서에 정렬되어 상기 게이트 전극의 바깥방향으로 연장되고, 상기 제2불순물농도보다 높은 불순물 농도를 가지며 상기 제2드레인 영역 내에 포함되는 제3드레인 영역을 구비한다.
상기 제1거리는 0.2∼1.0㎛인 것이 바람직하다.
또한, 상기 절연 스페이서는 상기 게이트 전극의 측벽으로부터 상기 제1소오스 영역 또는 상기 제1드레인 영역의 표면을 덮되, 상기 제3소오스 또는 상기 제3드레인 영역의 표면을 덮지 않는다.
그리고, 상기 제1소오스 영역, 제1드레인 영역 및 제2드레인 영역의 불순물 이온은 인이고, 상기 제3소오스 영역 및 제3드레인 영역의 불순물 이온은 비소인 것이 바람직하다.
또는, 상기 제2드레인 영역의 불순물 이온은 인이고, 상기 제1 및 제3소오스 영역 및 드레인 영역의 불순물 이온은 비소일 수도 있다.
본 발명의 MOS 트랜지스터를 제조하는 방법은, 게이트 전극이 형성된 제1도전형의 반도체 기판을 준비하는 단계와, 상기 게이트 전극상에, 상기 게이트 전극의 양측면으로부터 각각 제1거리만큼 상기 게이트 전극의 상단이 노출되도록 하는 포토레지스트 패턴을 형성하는 단계와, 상기 게이트 전극 및 상기 게이트 전극 상에 형성된 상기 포토레지스트 패턴을 마스크로 하여 상기 제1도전형과 반대인 제2도전형의 제1불순물 이온을 고에너지로 주입함으로써, 각각 상기 기판표면으로부터 제1깊이로 연장되고 제1 불순물 농도를 갖는 제1소오스 영역과 제1드레인 영역을 형성하되, 상기 제1소오스 영역과 제1드레인 영역은 각각 상기 게이트 전극의 측벽으로부터 상기 포토레지스트 패턴의 측벽까지 상기 기판 표면으로부터 상기 제1깊이보다 작은 제2깊이로 연장되고 상기 제1불순물 농도보다 낮은 제2불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하는 것을 특징으로 하는 상기 기판내에 공간적으로 떨어져있는 제2도전형의 제1소오스 영역과 제1드레인 영역을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 게이트전극의 측벽에 절연 스페이서를 형성하는 단계 및 상기 절연 스페이서가 형성된 결과물에 제2도전형의 제2불순물 이온을 주입함으로써 각각 상기 기판표면으로부터 상기 제1깊이보다 작고 상기 제2깊이보다 큰 제3깊이로 연장되고 상기 제1 소오스 영역과 제1드레인 영역 내에 포함되는 제2소오스 영역과 제2드레인 영역을 형성하되, 상기 제2소오스 영역과 제2드레인 영역은 각각 상기 제1소오스 영역과 제1드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖는 제2소오스 영역과 제2드레인 영역을 형성하는 단계를 구비한다.
여기서, 상기 제1거리는 0.2∼1.0㎛인 것이 바람직하다.
그리고, 상기 제1불순물 이온은 인이고, 상기 제2불순물 이온은 비소인 것이 바람직하다.
또한, 상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 MOS 트랜지스터의 제조방법은 게이트 전극이 형성된 제1도전형의 반도체 기판을 준비하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 제1도전형과 반대인 제2도전형의 제1불순물 이온을 주입함으로써, 각각 상기 기판표면으로부터 제1깊이로 연장되고 제1불순물 농도를 갖는 공간적으로 떨어져 있는 제1소오스 영역과 제1드레인 영역을 형성하는 단계와, 상기 제1드레인 영역과, 상기 제1드레인 영역쪽의 상기 게이트 전극의 측면으로부터 제1거리만큼 상기 게이트 전극의 상단이 노출되도록 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 제2도전형의 제2불순물 이온을 고에너지로 주입함으로써, 상기 제1드레인 영역의 불순물 농도를 상기 제1불순물 농도보다 높은 제2불순물 농도로 함과 동시에, 상기 기판 표면으로부터 제2깊이로 연장되고 상기 제1불순물 농도를 갖는 제2드레인 영역을 형성하되, 상기 제2드레인 영역은 상기 제1드레인 영역쪽의 상기 게이트 전극의 측벽으로부터 상기 포토레지스트 패턴의 측벽까지 상기 기판 표면으로부터 상기 제2깊이보다 작은 제3깊이로 연장되고 상기 제1불순물 농도보다 낮은 제3불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하도록 이온주입하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 게이트전극의 측벽에 절연 스페이서를 형성하는 단계, 및 상기 절연 스페이서가 형성된 결과물에 제2도전형의 제3불순물 이온을 주입함으로써 각각 상기 기판표면으로부터 상기 제2깊이보다 작은 제4깊이로 연장되는 제3소오스 영역과 제3드레인 영역을 형성하되, 상기 제3소오스 영역과 제3드레인 영역은 각각 상기 제1소오스 영역과 제1드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖도록 이온주입하는 단계를 구비한다.
여기서, 상기 제1거리는 0.2∼1.0㎛인 것이 바람직하다.
그리고, 상기 제1 및 제2불순물 이온은 인이고, 상기 제3불순물 이온은 비소인 것이 바람직하다.
또는, 상기 제2불순물 이온은 인이고, 상기 제1 및 제3불순물 이온은 비소일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.
제3도는 본 발명의 일실시예에 의한 고전압 트랜지스터의 평면도로서, 참조부호 A는 활성영역 패턴, G는 게이트 패턴, S는 소오스영역, D는 드레인영역, 그리고 P는 소오스/드레인 이온주입 패턴을 나타낸다.
제3도에 도시된 바와 같이, 본 발명은 소오스/드레인 패턴(P)을 게이트 패턴(G) 위로 거리 b만큼 오버랩시켜 형성한다.
제4도 및 제5도는, 제3도의 aa'선에 따른, 본 발명의 일실시예에 의한 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
제4도는 N-형 소오스/드레인(56, 56') 및 N--형 소오스/드레인(t)을 형성하는 단계를 도시한다. P형의 반도체기판(50)에 활성영역을 한정하기 위한 소자분리 영역(도시되지 않음)을 선택적으로 형성한 다음, 상기 소자분리 영역을 마스크로 사용하여 P형 불순물 이온을 주입함으로써 활성영역의 기판(50) 표면에 역치전압 조절 불순물영역(도시되지 않음)을 형성한다. 이어서, 열산화 공정으로 상기 기판(50) 상에 게이트절연막(52)을 형성한 후, 상기 게이트절연막(52) 상에 도전물질, 예컨대, 다결정실리콘을 침적하여 도전층을 형성한다. 다음에, 상기 도전층을 사진식각 공정으로 패터닝하여 게이트전극(54)을 형성한다. 이어서, 상기 결과물 상에, 게이트전극(54)의 양쪽 엣지에서 센터쪽으로 제1거리(b), 예컨대, 0.2∼1.0㎛ 만큼 떨어져서 상기 게이트전극(54)을 마스킹하도록 포토레지스트 패턴(PR)을 형성한다. 이어서, 상기 포토레지스트 패턴(PR)을 마스크로 사용하여 N-형 불순물 이온, 예컨대, 인 이온을 고에너지로 주입함으로써, 기판(50)에 N-소오스영역(56) 및 드레인영역(56')을 형성한다. 이때, 상기 게이트전극(54)의 양쪽 엣지에서 센터쪽으로 제1거리(b)만큼 게이트전극(54) 하부의 기판(50) 표면에, 상기 고에너지 이온주입에 의한 불순물 프로파일(profile)의 테일(tail) 부분이 N--소오스/드레인영역(t)으로서 형성된다. 상기 N--소오스/드레인영역(t)은 N-소오스/드레인영역(56, 56')보다 낮은 농도로 형성된다.
제5도는 N+소오스/드레인(60, 60')을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(PR)을 제거한 후, 결과물 전면에 절연물질을 침적한다. 이어서, 상기 절연물질을 이방성 식각하여 게이트전극(54)의 측벽에 절연 스페이서(58)를 형성한다. 이어서, 상기 게이트전극(54) 및 절연 스페이서(58)를 마스크로 사용하여 N+형 불순물 이온, 예컨대 비소 이온을 주입함으로써, 상기 기판(50)에 N+소오스영역(60) 및 드레인영역(60')을 형성한다. 이때, 상기 N+소오스/드레인(60, 60')은 각각 N-소오스/드레인(56, 56') 내에 포함되도록 형성된다. 상기 절연 스페이서(58)는, 상기 N+소오스영역(60)이 포함되지 않는 N-소오스영역(56)의 표면과, 상기 N+드레인영역(60')이 포함되지 않는 N-드레인영역(56')의 표면과, 상기 N+소오스영역(60)의 상기 역치전압 조절 불순물영역 쪽의 표면 일부와, 상기 N+드레인영역(60')의 상기 역치전압 조절 불순물영역쪽의 표면 일부를 덮도록 형성된다.
상술한 본 발명의 일실시예에 의하면, 게이트전극의 엣지부위에서 센터쪽으로 제1거리만큼 게이트전극 하부의 기판 표면에 형성된 N--소오스/드레인영역으로 인해 소오스/드레인 접합부의 깊은 공핍이 감소된다. 또한, 공핍층의 폭이 증가하여 드레인영역에 가해지는 전기장을 감소시킬 수 있을 뿐만 아니라, N--소오스/드레인영역이 게이트전압에 의해 제어되어 캐리어(Carrier) 트랩(trap)에 의한 트랜지스터 특성의 퇴화(Degradation)를 감소시킬 수 있기 때문에 핫-캐리어(Hot carrier)에 대해 높은 신뢰성을 얻을 수 있다. 또한, 고에너지 이온주입에 의해 깊은 접합부를 갖는 N-소오스/드레인영역이 형성되기 때문에, N-소오스/드레인 이온주입 후에 별도의 확산공정이 필요없게 된다. 따라서, 다른 트랜지스터, 예컨대 저전압 트랜지스터의 성능 저하를 방지할 수있다.
제6도는 본 발명의 다른 실시예에 의한 고전압 트랜지스터의 평면도로서, 참조부호 A는 활성영역 패턴, G는 게이트 패턴, S는 소오스영역, D는 드레인영역, 그리고 P는 소오스/드레인 이온주입 패턴을 나타낸다.
제6도에 도시된 바와 같이, 고전압이 인가되는 드레인영역(D)에만 N-소오스/드레인 이온주입 패턴(P)을 형성한다.
제7도는, 제6도의 cc'선에 따른, 본 발명의 다른 실시예에 의한 고전압 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
제7도를 참조하면, 상기 제4도에서 설명한 방법에 의해 게이트전극(74)을 형성한 다음, 상기 게이트전극(74)을 마스크로 사용하여 N-형 불순물 이온, 예컨대 인 또는 비소 이온을 주입함으로써 상기 기판(70)에 N-소오스/드레인영역(77, 77')을 형성한다. 이어서, 상기 결과물 상에, N-드레인영역(77')과 상기 N-드레인영역쪽의 게이트전극(74) 엣지에서 센터쪽으로 제1거리, 예컨대 0.2∼1.0㎛ 만큼 떨어져서 상기 게이트전극(74)을 노출하도록 포토레지스트 패턴(도시되지 않음)을 형성한다. 다음에, 상기 포토레지스트 패턴을 마스크로 사용하여 N-형 불순물 이온, 예컨대 인 이온을 고에너지로 주입함으로써, 상기 N-드레인영역(77')을 포함하는 N-영역(76)을 형성한다. 이때, 상기 N-드레인영역쪽의 게이트전극(74) 엣지에서 센터쪽으로 제1거리만큼 게이트전극(74) 하부의 기판(70) 표면에, 상기 고에너지 이온주입에 의한 불순물 프로파일의 테일 부분이 N--영역(t)으로서 형성됨과 동시에, 상기 N-드레인영역(77')의 불순물 농도는 N-소오스 영역(77)보다 높아진다. 또한, 상기 N-영역(76)은 불순물 농도는 N-소오스 영역(77)과 같고, 상기 N--영역(t)의 N-영역(76)보다 낮은 농도로 형성된다. 다음에, 상기 포토레지스트 패턴을 제거한 후, 상기 제5도에서 설명한 방법에 의해 절연 스페이서(78) 및 N+형 소오스영역(80) 및 드레인영역(80')을 형성한다.
상술한 본 발명의 다른 실시예에 의하면, 고전압 트랜지스터의 N-소오스/드레인 이온주입 패턴과 같이 고전압이 인가되는 드레인 영역에만 N-이온주입을 실시한다. 그 결과, 상기 일실시예의 효과를 모두 가지면서, 상기 일실시예보다 레이아웃 면적을 더욱 감소시킬 수 있어 반도체 장치의 집적도를 증가시킬 수 있다.
제8도는 종래방법과 본 발명에 의해 각각 제조된 고전압 트랜지스터의 항복전압 특성을 나타내는 그래프이다.
제8도를 참조하면, ①은 상기 제2도에서 설명한 DDD구조 트랜지스터의 항복전압 특성을 나타내며, 1㎂의 드레인 누설전류가 흐르게 되는 항복전압은 17.75V이다. ②는 본 발명에 의해 제조된 트랜지스터의 항복전압 특성을 나타내며, 1㎂의 드레인 누설전류가 흐르게 되는 항복전압은 19V이다. 따라서, 본 발명에 의한 트랜지스터가 종래방법보다 증가된 항복전압을 가짐을 알 수 있다.
이상, 상술한 바와 같이 본 발명에 의하면, 게이트전극의 엣지부위에서 센터쪽으로 제1거리만큼 게이트전극 하부의 기판 표면에 형성된 N--소오스/드레인영역으로 인해 소오스/드레인 접합부의 공핍층폭이 증가하여 드레인영역에 가해지는 전기장을 감소시킬 수 있다. 또한, 고전압이 인가되는 드레인영역에만 상기 N--영역을 형성할 수 있으므로 레이아웃 면적을 감소시킬 수 있다. 따라서, 반도체장치의 집적도를 증가시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (9)

  1. 제1도전형의 반도체 기판, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 게이트 전극, 상기 게이트 전극의 양측벽에 형성된 절연 스페이서, 상기 게이트 전극의 한 쪽 절연 스페이서 하부에 상기 반도체 기판 표면으로부터 제1깊이로 연장되고 제1불순물 농도를 가지며 상기 제1도전형과 반대인 제2도전형의 제1소오스 영역, 상기 게이트 전극의 다른 쪽 절연 스페이서 하부에 상기 반도체 기판 표면으로부터 상기 제1깊이로 연장되고 상기 제1불순물 농도보다 높은 제2불순물 농도를 가지는 제2도전형의 제1드레인 영역, 상기 반도체 기판 표면으로부터 상기 제1깊이보다 큰 제2깊이로 연장되고 상기 제1불순물 농도를 가지되, 상기 게이트 전극의 다른 쪽 측벽으로부터 상기 게이트 전극의 중심방향으로 제1거리만큼 상기 기판 표면으로부터 상기 제2깊이보다 작은 제3깊이로 연장되고 상기 제1불순물 농도보다 낮은 제3불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하는 제2도전형의 제2드레인 영역, 상기 반도체 기판 표면으로부터 상기 제2깊이보다 작은 제4깊이로 상기 한 쪽 절연 스페이서에 정렬되어 상기 게이트 전극의 바깥방향으로 연장되고, 상기 제1불순물 농도보다 높은 불순물 농도를 갖는 제2도전형의 제3소오스 영역, 및 상기 반도체 기판 표면으로부터 상기 제2깊이보다 작은 제4깊이로 상기 다른 쪽 절연 스페이서에 정렬되어 상기 게이트 전극의 바깥방향으로 연장되고, 상기 제2불순물농도보다 높은 불순물 농도를 가지며 상기 제2드레인 영역 내에 포함되는 제3드레인 영역을 포함하는 것을 특징으로 하는 MOS 트랜지스터.
  2. 제1항에 있어서, 상기 제1거리는 0.2∼1.0㎛인 것을 특징으로 하는 MOS 트랜지스터.
  3. 제1항에 있어서, 상기 절연 스페이서는 상기 게이트 전극의 측벽으로부터 상기 제1소오스 영역 또는 상기 제1드레인 영역의 표면을 덮되, 상기 제3소오스 또는 상기 제3드레인 영역의 표면을 덮지 않는 것을 특징으로 하는 MOS 트랜지스터.
  4. 제1항에 있어서, 상기 제1소오스 영역, 제1드레인 영역 및 제2드레인 영역의 불순물 이온은 인이고, 상기 제3소오스 영역 및 제3드레인 영역의 불순물 이온은 비소인 것을 특징으로 하는 MOS 트랜지스터.
  5. 제1항에 있어서, 상기 제2드레인 영역의 불순물 이온은 인이고, 상기 제1 및 제3소오스 영역 및 드레인 영역의 불순물 이온은 비소인 것을 특징으로 하는 MOS 트랜지스터.
  6. 게이트 전극이 형성된 제1도전형의 반도체 기판을 준비하는 단계, 상기 게이트 전극을 마스크로 하여 상기 제1도전형과 반대인 제2도전형의 제1불순물 이온을 주입함으로써, 각각 상기 기판표면으로부터 제1깊이로 연장되고 제1불순물 농도를 갖는 공간적으로 떨어져 있는 제1소오스 영역과 제1드레인 영역을 형성하는 단계, 상기 제1드레인 영역과, 상기 제1드레인 영역쪽의 상기 게이트 전극의 측면으로부터 제1거리만큼 상기 게이트 전극의 상단이 노출되도록 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 하여 제2도전형의 제2불순물 이온을 고에너지로 주입함으로써, 상기 제1드레인 영역의 불순물 농도를 상기 제1불순물 농도보다 높은 제2불순물 농도로 함과 동시에, 상기 기판 표면으로부터 제2깊이로 연장되고 상기 제1불순물 농도를 갖는 제2드레인 영역을 형성하되, 상기 제2드레인 영역은 상기 제1드레인 영역쪽의 상기 게이트 전극의 측벽으로부터 상기 포토레지스트 패턴의 측벽까지 상기 기판 표면으로부터 상기 제2깊이보다 작은 제3깊이로 연장되고 상기 제1불순물 농도보다 낮은 제3불순물 농도를 갖는 불순물 프로파일의 테일부분을 구비하도록 이온주입하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 상기 게이트전극의 측벽에 절연 스페이서를 형성하는 단계, 및 상기 절연 스페이서가 형성된 결과물에 제2도전형의 제3불순물 이온을 주입함으로써 각각 상기 기판표면으로부터 상기 제2깊이보다 작은 제4깊이로 연장되는 제3소오스 영역과 제3드레인 영역을 형성하되, 상기 제3소오스 영역과 제3드레인 영역은 각각 상기 제1소오스 영역과 제1드레인 영역의 불순물 농도보다 높은 불순물 농도를 갖도록 이온주입하는 단계를 구비하는 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 제1거리는 0.2∼1.0㎛인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제1 및 제2불순물 이온은 인이고, 상기 제3불순물 이온은 비소인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 제2불순물 이온은 인이고, 상기 제1 및 제3불순물 이온은 비소인 것을 특징으로 하는 MOS 트랜지스터의 제조방법.
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US08/441,838 US5567965A (en) 1994-05-16 1995-05-16 High-voltage transistor with LDD regions
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669858B1 (ko) * 2005-05-13 2007-01-16 삼성전자주식회사 고전압 반도체 장치 및 그 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770880A (en) * 1996-09-03 1998-06-23 Harris Corporation P-collector H.V. PMOS switch VT adjusted source/drain
KR100205320B1 (ko) * 1996-10-25 1999-07-01 구본준 모스펫 및 그 제조방법
US5793090A (en) * 1997-01-10 1998-08-11 Advanced Micro Devices, Inc. Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance
US6670103B2 (en) * 2000-11-17 2003-12-30 Macronix International Co., Ltd. Method for forming lightly doped diffusion regions
JP4408679B2 (ja) * 2003-10-09 2010-02-03 三洋電機株式会社 半導体装置の製造方法
US7196375B2 (en) * 2004-03-16 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage MOS transistor
US7525150B2 (en) * 2004-04-07 2009-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage double diffused drain MOS transistor with medium operation voltage
KR20100036033A (ko) * 2008-09-29 2010-04-07 크로스텍 캐피탈, 엘엘씨 트랜지스터, 이를 구비한 이미지 센서 및 그의 제조방법
US8253198B2 (en) 2009-07-30 2012-08-28 Micron Technology Devices for shielding a signal line over an active region
JP2011210901A (ja) * 2010-03-29 2011-10-20 Seiko Instruments Inc デプレッション型ｍｏｓトランジスタ
CN102446763B (zh) * 2010-10-13 2014-03-12 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN110660852A (zh) * 2018-06-29 2020-01-07 立锜科技股份有限公司 金属氧化物半导体元件及其制造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368581A (en) 1976-12-01 1978-06-19 Hitachi Ltd Semiconductor device
JPS5645076A (en) * 1979-09-21 1981-04-24 Hitachi Ltd Manufacturing of power mis field effect semiconductor device
JPS60133756A (ja) * 1983-12-21 1985-07-16 Seiko Epson Corp 薄膜トランジスタの製造方法
JPS60136376A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体装置の製造方法
JPS60177677A (ja) * 1984-02-23 1985-09-11 Seiko Epson Corp 半導体装置
JPS61214473A (ja) * 1985-03-19 1986-09-24 Sony Corp 電界効果型トランジスタ
GB2190790B (en) * 1986-05-12 1989-12-13 Plessey Co Plc Improvements in transistors
US4682404A (en) * 1986-10-23 1987-07-28 Ncr Corporation MOSFET process using implantation through silicon
US4746624A (en) * 1986-10-31 1988-05-24 Hewlett-Packard Company Method for making an LDD MOSFET with a shifted buried layer and a blocking region
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions
JPS63119574A (ja) 1986-11-07 1988-05-24 Toshiba Corp 半導体装置の製造方法
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
JPS6484667A (en) * 1987-09-28 1989-03-29 Toshiba Corp Insulated-gate transistor
US4878100A (en) * 1988-01-19 1989-10-31 Texas Instruments Incorporated Triple-implanted drain in transistor made by oxide sidewall-spacer method
JPH01278074A (ja) * 1988-04-28 1989-11-08 Mitsubishi Electric Corp Ｍｉｓ型トランジスタおよびその製造方法
US5097300A (en) * 1989-03-28 1992-03-17 Seiko Epson Corporation Semiconductor device and manufacturing method thereof
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
JP2781918B2 (ja) * 1989-04-20 1998-07-30 三菱電機株式会社 Ｍｏｓ型半導体装置の製造方法
JP2789109B2 (ja) * 1989-05-25 1998-08-20 三菱電機株式会社 半導体装置およびその製造方法
JP2805646B2 (ja) * 1989-09-20 1998-09-30 ソニー株式会社 半導体装置の製造方法
FR2654258A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
US5550069A (en) * 1990-06-23 1996-08-27 El Mos Electronik In Mos Technologie Gmbh Method for producing a PMOS transistor
US5120668A (en) * 1991-07-10 1992-06-09 Ibm Corporation Method of forming an inverse T-gate FET transistor
JPH05267327A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd Ｍｉｓｆｅｔ及びその製造方法
US5292676A (en) * 1992-07-29 1994-03-08 Micron Semiconductor, Inc. Self-aligned low resistance buried contact process
KR940022907A (ko) * 1993-03-31 1994-10-21 이헌조 비대칭 엘디디(ldd) 접합 박막트랜지스터
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
KR0130376B1 (ko) * 1994-02-01 1998-04-06 문정환 반도체소자 제조방법
US5604139A (en) * 1994-02-10 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100669858B1 (ko) * 2005-05-13 2007-01-16 삼성전자주식회사 고전압 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP4009331B2 (ja) 2007-11-14
KR950034822A (ko) 1995-12-28
JPH0846196A (ja) 1996-02-16
US5567965A (en) 1996-10-22
EP0683531B1 (en) 1999-03-17
EP0683531A2 (en) 1995-11-22
DE69508302T2 (de) 1999-11-04
US5879995A (en) 1999-03-09
DE69508302D1 (de) 1999-04-22
EP0683531A3 (en) 1996-02-28

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