KR20100036033A - 트랜지스터, 이를 구비한 이미지 센서 및 그의 제조방법 - Google Patents

트랜지스터, 이를 구비한 이미지 센서 및 그의 제조방법 Download PDF

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Abstract

본 발명은 전압버퍼인 드라이브 트랜지스터를 포함하는 이미지 센서에 있어서, 드라이브 트랜지스터의 채널에서 2차 전자의 생성을 억제하여 암전류에 기인하여 발생되는 화상 결함을 방지할 수 있는 이미지 센서를 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 형성된 소스 및 드레인 영역과, 상기 드레인 영역 상부에 형성되고, 일부가 상기 게이트 전극과 중첩된 전기장 완화영역을 포함하는 트랜지스터를 제공한다.
이미지 센서, 트랜지스터, 소스 팔로워, 암전류

Description

트랜지스터, 이를 구비한 이미지 센서 및 그의 제조방법{TRANSISTOR, IMAGE SENSOR WITH THE SAME AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 이미지 센서 및 그의 제조방법, 더욱 상세하게는 시모스(CMOS) 이미지 센서 및 그의 제조방법에 관한 것이다.
이미지 센서는 광학적 영상을 전기적 신호로 변환시키는 반도체 소자로서, 크게 전하 결합 소자(Charge Coupled Device, CCD)와 시모스(CMOS) 이미지 센서로 구분된다.
시모스 이미지 센서의 단위 화소는 3-Tr 구조 또는 4-Tr 구조가 주류를 이루고 있다. 3-Tr 구조와 4-Tr 구조에서는 1-Tr 구조와 달리 전압버퍼로 기능하는 소스 팔로워(source follower) 트랜지스터(이하, 드라이브 트랜지스터라 함)를 구비한다.
도 1은 일반적인 4-Tr 구조의 단위 화소를 도시한 등가 회로도이다. 도 2는 도 1에서 단위 화소에서 광감지 소자인 포토다이오드, 트랜스퍼 트랜지스터, 부동확산영역(floating diffusion region) 및 드라이브 트랜지스터만을 도시한 단면도 이다.
도 1 및 도 2를 참조하면, 단위 화소는 1개의 포토다이오드(PD)와, 4개의 트랜지스터로 이루어진다. 4개의 트랜지스터는 포토다이오드(PD)에서 집속된 광전하(photo-generated charge)를 부동확산영역(FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 부동확산영역(FD)의 전위를 세팅하고 부동확산영역(FD)을 리셋시키기 위한 리셋 트랜지스터(Rx)와, 부동확산영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워 구성으로 전압버퍼로 기능하는 드라이브 트랜지스터(Dx)와, 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)를 포함한다.
그러나, 이러한 구조의 시모스 이미지 센서에서는 암전류(dark current)로 인하여 전하 전송 효율의 저하 및 전하 저장 능력이 감소되어 화상 결함이 야기되는 것이 큰 문제점으로 지적되어 왔다. 암전류는 시모스 이미지 센서의 광감지 소자에서 광의 입력 없이 축적되는 전하를 의미하는 것으로서, 주로 실리콘 기판 표면에 존재하는 각종 결함들이나 댕글링 본드(dangling bond)에서 비롯된 것으로 알려져 있다.
이외에, 암전류를 유발시키는 원인 중 하나는 드라이브 트랜지스터(Dx)의 대칭 구조에서 찾을 수 있다. 드라이브 트랜지스터(Dx)의 드레인(D)과 소스(S)는 일반적인 트랜지스터와 마찬가지로 게이트(G)를 기준으로 좌우 대칭 구조로 형성된다. 이러한 구조에서 화소 구동시, 드라이브 트랜지스터(Dx)의 드레인(D)에는 전원전압단(VDD)로부터 비교적 높은 전압 레벨의 전원전압이 인가되고, 게이트(G)에는 부동확산영역(FD)에 축적된 전하에 대응되는 전압, 즉 외부 광에 따라 수시로 바뀌는 전압이 인가된다. 이로 인해, 드레인(D)과 게이트(G) 간에는 높은 전위차가 발생되고, 이러한 전위차에 기인한 높은 전기장으로 인해 드라이브 트랜지스터(Dx)의 채널 내에는 2차 전자인 핫 캐리어(hot carrier)가 발생된다. 이러한 핫 캐리어는 부동확산영역(FD)과 포토다이오드(PD)로 유입, 누적되어 화상을 촬상하지 않았음에도 불구하고 화상을 촬상한 것처럼 화면상에 색점 또는 흰점(white dot)이 나타나 화상 결함의 원인이 된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 트랜지스터의 게이트-드레인 간 높은 전기장으로 인해 생성되는 핫 캐리어에 기인한 잡음 성분을 감소시킬 수 있는 트랜지스터를 제공하는데 그 목적이 있다.
첫째, 본 발명은 트랜지스터의 게이트-드레인 간 높은 전기장으로 인해 생성되는 핫 캐리어에 기인한 잡음 성분을 감소시킬 수 있는 트랜지스터의 제조방법을 제공하는데 다른 목적이 있다.
셋째, 본 발명은 전압버퍼인 드라이브 트랜지스터를 포함하는 이미지 센서에 있어서, 드라이브 트랜지스터의 채널에서 2차 전자의 생성을 억제하여 암전류에 기인하여 발생되는 화상 결함을 방지할 수 있는 이미지 센서를 제공하는데 그 목적이 있다.
넷째, 본 발명은 전압버퍼인 드라이브 트랜지스터를 포함하는 이미지 센서에 있어서, 드라이브 트랜지스터의 채널에서 2차 전자의 생성을 억제하여 암전류에 기인하여 발생되는 화상 결함을 방지할 수 있는 이미지 센서의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 형성된 소스 및 드레인 영역을 포함하고, 상기 드레인 영역은 일부가 상기 소스 영역으로 확장되어 상기 게이트 전극과 중첩된 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 형성된 소스 및 드레인 영역과, 상기 드레인 영역 상부에 형성되고, 일부가 상기 게이트 전극과 중첩된 전기장 완화영역을 포함하는 트랜지스터를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 광감지 소자에 집속된 광전하를 부동확산영역으로 전달하는 트랜스퍼 트랜지스터와, 원하는 값으로 상기 부동확산영역의 전위를 세팅 또는 리셋시키는 리셋 트랜지스터와, 상기한 트랜지스터로 이루어지며, 상기 트랜지스터의 상기 게이트 전극이 상기 부동확산영역과 접속되고, 상기 드레인 영역이 전원전압단과 접속되어 상기 부동확산영역에 축적된 전하에 따라 동작하는 드라이브 트랜지스터와, 상기 드라이브 트랜지스터의 상기 소스 영역으로부터 출력되는 신호를 전달하는 셀렉트 트랜지스터를 포함하는 이미지 센서를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 내에 서로 이격된 소스 및 드레인 영역용 제1 도핑영역을 형성하는 단계와, 상기 드레인 영역용 제1 도핑영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 제1 도핑영역 하부에 소스 및 드레인 영역용 제2 도핑영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판의 계면에 전기장 완화영역을 형성하는 단계와, 상기 전기장 완화영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 소스 팔로워 구성을 갖는 트랜지스터를 포함하는 이미지 센서의 제조방법에 있어서, 상기 트랜지스터가 형성될 영역의 기판의 계면에 전기장 완화영역을 형성하는 단계와, 상기 전기장 완화영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역을 형성하는 단계를 포함하는 이미지 센서의 제조방법을 제공한다.
이상에서 설명한 구성을 갖는 본 발명에 의하면, 드라이브 트랜지스터의 드레인 영역 상부에 게이트 전극과 일부 중첩되도록 비교적 저농도의 도핑영역을 형성함으로써 드레인 영역에 걸리는 높은 전기장을 완화시키고, 이를 통해 2차 전자의 생성을 감소시키는 동시에 가시광선 대역의 빛의 발생도 감소시켜 화상 결함을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 구체적으로 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층, 영역 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층, 영역 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일 요소를 나타낸다.
실시예1
도 3은 본 발명의 실시예1에 따른 트랜지스터를 설명하기 위해 도시한 단면도이다. 여기서는 시모스 이미지 센서의 단위 화소에서 광감지 소자(109), 트랜스퍼 트랜지스터(Tx), 부동확산영역(113) 및 드라이브 트랜지스터(Dx)만을 도시하였다.
도 3을 참조하면, 본 발명의 실시예1에 따른 트랜지스터는 드라이브 트랜지스터(Dx)로서, 기판(100) 상에 형성된 게이트 전극(107)과, 게이트 전극(107)의 양측으로 노출된 기판(100) 내에 각각 형성된 소스 및 드레인 영역(111, 112)을 포함한다.
소스 및 드레인 영역(111, 112)은 서로 비대칭 구조로 형성된다. 즉, 드레인 영역(112)은 일부가 소스 영역(111)으로 확장되어 게이트 전극(107)과 중첩된다(A참조). 소스 영역(111)은 게이트 전극(107)과 중첩되지 않고 게이트 전극(107)에 정렬된다.
드레인 영역(112)은 기판(100)의 계면에 형성되고, 일부가 게이트 전극(107)과 중첩된 제1 도핑영역(104)과, 게이트 전극(107)과 이격되어 제1 도핑영역(104)의 하부에 형성된 제2 도핑영역(110)을 포함한다. 제1 도핑영역(104)은 제2 도핑영역(110)보다 저농도로 형성된다. 제1 및 제2 도핑영역(104, 110)은 서로 동일 도전형으로 형성된다.
소스 영역(111)은 기판(100)의 계면에 형성되고, 게이트 전극(107)에 정렬된 제1 도핑영역(104)과, 게이트 전극(107)과 이격되어 제1 도핑영역(104)의 하부에 형성된 제2 도핑영역(110)을 포함한다. 제1 도핑영역(104)은 제2 도핑영역(110)보다 저농도로 형성된다. 제1 및 제2 도핑영역(104, 110)은 서로 동일 도전형으로 형성된다.
본 발명의 실시예1에 따른 트랜지스터는 소스 및 드레인 영역(111, 112)의 제1 도핑영역(104)의 하부에 각각 형성된 제3 도핑영역(103)을 더 포함한다. 제3 도핑영역(103)은 할로(halo) 영역으로서, 제1 및 제2 도핑영역(104, 110)과 서로 다른 도전형으로 형성된다. 예컨대, 트랜지스터가 NMOS로 형성되어 제1 및 제2 도핑영역(104, 110)이 n형 도전형인 경우, 제3 도핑영역(103)은 p형 도전형으로 형성된다.
도 4a 및 도 4b는 도 3에 도시된 트랜지스터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 4a에 도시된 바와 같이, 기판(100) 내에 소자 분리막(102)을 형성한다.
기판(100)은 반도체 기판으로서, 벌크(bulk) 기판 또는 SOI(Silicon On Insulator) 기판을 사용할 수 있다. 바람직하게는 간섭 특성이 우수한 SOI 기판을 사용한다.
소자 분리막(102)은 국부산화공정(LOCal Oxidation of Silicon, LOCOS) 또는 얕은 트렌치 공정(Shallow Trench Isolation, STI)으로 형성할 수 있다. 바람직하게는 고집적화에 유리한 얕은 트렌치 공정으로 형성한다. 소자 분리막(102)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막으로 형성한다.
이어서, 기판(100) 내에 웰(101)을 형성한다. 예컨대, 트랜지스터가 NMOS인 경우 P웰을 형성하고, 트랜지스터가 PMOS인 경우 N웰을 형성한다. 여기서는 P웰로 형성한다.
웰(101)을 형성하는 단계는 제한을 두지 않는다. 예컨대, 소자 분리막(102)을 형성하기 전에 형성하거나 전술한 바와 같이 소자 분리막(102)을 형성한 후 형성할 수도 있다.
이어서, 웰(101) 내에 할로(halo) 영역으로 기능하는 제3 도핑영역(103)을 형성할 수 있다. 제3 도핑영역(103)은 소스 및 드레인 영역(111, 112) 사이에 형성한다. 상세하게는 채널(미도시)이 형성될 영역의 하부에 형성한다. 더욱 상세하게는 제1 도핑영역(104) 하부에 형성한다. 제3 도핑영역(103)은 p형 도전형으로 형성한다.
이어서, 시모스 이미지 센서의 드라이브 트랜지스터(Dx)가 형성될 영역, 구 체적으로 소스 및 드레인 영역(111, 112)과 채널이 형성될 영역이 일부 노출되는 이온주입마스크를 형성한다. 그리고, 상기 이온주입마스크를 이용한 이온주입공정을 실시하여 기판(100)의 계면에 각각 제1 도핑영역(104)을 형성한다. 제1 도핑영역(104)은 n형 도전형으로 형성한다. 상세하게는 5족 물질인 인(phosphors, P) 또는 비소(arsenic, As)와 같은 n형 불순물을 이용하여 비교적 낮은 이온주입에너지에서 형성한다. 더욱 상세하게는, 기판(100)의 계면에 이온주입이 수월한 비소 이온을 이용하여 낮은 이온주입에너지에서 1×1012~1×1013ions/cm2 도즈(dose)로 형성한다.
이어서, 도 4b에 도시된 바와 같이, 기판(100) 상에 게이트 전극(107)을 형성한다. 시모스 이미지 센서에 있어서, 도 1에 도시된 바와 같이 단위 화소가 4-Tr 구조로 이루어진 경우, 트랜지스터(Tx, Rx, Dx, Rx)의 게이트 전극을 모두 동시에 형성한다.
드라이브 트랜지스터(Dx)의 게이트 전극(107)은 드레인 영역(112)의 제1 도핑영역(104)과 일부 중첩되도록 형성한다. 즉, 드라이브 트랜지스터(Dx)의 게이트 전극(107)의 하부에 드레인 영역(112)의 제1 도핑영역(104)이 위치되도록 한다. 반면, 게이트 전극(107)은 소스 영역(111)의 제1 도핑영역(104)과는 중첩되지 않도록 형성한다. 즉, 소스 영역(111)의 제1 도핑영역(104)은 게이트 전극(107)에 정렬되도록 한다.
게이트 전극(107)은 게이트 절연막(105)과 게이트 도전막(106)으로 이루어 진다. 게이트 절연막(105)은 실리콘산화막으로 형성한다. 게이트 도전막(106)은 다결정실리콘막 또는 다결정실리콘막과 금속실리사이드층의 적층구조로 형성한다. 예컨대, 금속실리사이드층은 텅스텐실리사이드층 또는 코발트실리사이드층으로 형성한다.
일례로 게이트 전극(107) 형성방법을 설명하면, 먼저 기판(100) 상에 산화공정을 실시하여 실리콘산화막을 형성한다. 그런 다음, 실리콘산화막 상부에 다결정실리콘막을 증착한 후 다결정실리콘막과 실리콘산화막을 식각하여 게이트 전극(107)을 형성한다.
이어서, 광감지 소자(109)를 형성한다. 광감지 소자(109)는 트랜스퍼 트랜지스터(Tx)의 게이트 전극(107)의 일측으로 노출되는 기판(100) 내에 형성한다. 광감지 소자(109)는 트랜스퍼 트랜지스터(Tx)의 게이트 전극(107)에 정렬된다. 광감지 소자(109)는 HAD(Hole Accumulated Device) 또는 PPD(Pinned Photo Diode) 구조로 형성할 수 있다.
이어서, 게이트 전극(107)의 양측벽에 스페이서(spacer, 108)를 형성할 수 있다. 스페이서(108)는 광감지 소자(109) 형성 전에 형성할 수도 있다. 스페이서(108)는 산화막 단독 또는 산화막과 질화막이 적층된 적층구조로 형성할 수 있다.
이어서, 게이트 전극(107)의 양측으로 노출되는 기판(100) 내에 소스 및 드레인 영역(111, 112)의 제2 도핑영역(110)을 형성한다. 스페이서(108)가 형성된 경우, 스페이서(108)에 의해 덮혀지지 않고 노출되는 기판(100) 내에 제2 도핑영 역(110)을 형성한다.
제2 도핑영역(110)은 단위 화소가 4-Tr 구조를 갖는 시모스 이미지 센서에서 트랜지스터(Dx, Rx, Sx)의 게이트 전극의 양측으로 노출되는 기판(100) 내에 동시에 형성한다. 물론, 광감지 소자(109), 즉 포토다이오드가 형성된 영역을 제외한 트랜스퍼 트랜지스터(Tx)의 게이트 전극의 일측으로 노출되는 기판(100) 내에도 형성한다. 트랜스퍼 트랜지스터(Tx)에 형성되는 제2 도핑영역은 부동확산영역(113)으로 기능한다.
제2 도핑영역(110)은 이온주입공정시 포토 다이오드가 형성될 영역을 덮는 이온주입마스크와 더불어 게이트 전극(107)을 이온주입마스크로 사용하기 때문에 게이트 전극(107)에 정렬된다. 스페이서(108)가 존재하는 경우 스페이서(108)에 정렬된다. 제2 도핑영역(110)은 제1 도전형(104)과 동일 도전형, 예컨대 n형 도전형으로 형성한다. 제2 도핑영역(110)은 제1 도핑영역(104)의 이온주입공정시에 비해 높은 이온주입에너지와 많은 도즈를 사용하여 제1 도핑영역(104)보다 깊고 고농도로 형성한다.
실시예2
도 5는 본 발명의 실시예2에 따른 트랜지스터를 설명하기 위해 도시한 단면도이다. 여기서는 시모스 이미지 센서의 단위 화소에서 광감지 소자(209), 트랜스퍼 트랜지스터(Tx), 부동확산영역(214) 및 드라이브 트랜지스터(Dx)만을 도시하였다.
도 5를 참조하면, 본 발명의 실시예2에 따른 트랜지스터는 기판(200) 상에 형성된 게이트 전극(207)과, 게이트 전극(207)의 양측으로 노출된 기판(200) 내에 각각 형성된 소스 및 드레인 영역(212, 213)과, 드레인 영역(213) 상부(기판의 계면)에 형성되고, 일부가 게이트 전극(207)과 중첩된 전기장 완화영역(204)을 포함한다.
드레인 영역(213)은 게이트 전극(207)과 정렬되고, 전기장 완화영역(204) 하부에 형성된 제1 도핑영역(208)과, 게이트 전극(207)과 이격되어 제1 도핑영역(208)의 하부에 형성된 제2 도핑영역(211)을 포함한다. 제1 도핑영역(208)은 제2 도핑영역(211)보다 저농도로 형성되고, 전기장 완화영역(204)보다는 고농도로 형성된다.
전기장 완화영역(204)은 제1 및 제2 도핑영역(208, 211)과 동일 도전형으로 형성된다. 예컨대, n형 도전형으로 형성된다. 전기장 완화영역(204)은 제1 도핑영역(208)보다 얕은 깊이로 형성된다. 또한, 제1 도핑영역(208)보다 저농도로 형성된다.
소스 영역(212)은 기판(200)의 계면에 형성되고, 게이트 전극(207)에 정렬된 제1 도핑영역(208)과, 게이트 전극(207)과 이격되어 제1 도핑영역(208)의 하부에 형성된 제2 도핑영역(211)을 포함한다. 제1 도핑영역(208)은 제2 도핑영역(211)보다 저농도로 형성된다. 제1 및 제2 도핑영역(208, 211)은 서로 동일 도전형으로 형성된다.
본 발명의 실시예2에 따른 트랜지스터는 소스 및 드레인 영역(212, 213)의 제1 도핑영역(208)의 하부에 각각 형성된 제3 도핑영역(203)을 더 포함한다. 제3 도핑영역(203)은 할로(halo) 영역으로서, 제1 및 제2 도핑영역(208, 211)과 서로 다른 도전형으로 형성된다. 예컨대, 트랜지스터가 NMOS로 형성되어 제1 및 제2 도핑영역(208, 211)이 n형 도전형인 경우, 제3 도핑영역(203)은 p형 도전형으로 형성된다.
도 6a 및 도 6b는 도 5에 도시된 트랜지스터의 제조방법을 도시한 공정 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 웰(201), 소자 분리막(202), 제3 도핑영역(203)은 도 4a에서 설명한 바와 같이 본 발명의 실시예1과 동일한 방법으로 형성한다.
이어서, 시모스 이미지 센서의 드라이브 트랜지스터가 형성될 영역, 구체적으로 드레인 영역(213)과 채널이 형성될 영역이 일부 노출되는 이온주입마스크를 형성한다. 그리고, 상기 이온주입마스크를 이용한 이온주입공정을 실시하여 기판(100)의 계면에 전기장 완화영역(204)을 형성한다. 전기장 완화영역(204)은 n형 도전형으로 형성한다. 상세하게는 기판(200) 계면에 이온주입이 수월한 비소 이온을 이용하여 낮은 이온주입에너지에서 1×1012~1×1013ions/cm2 도즈(dose)로 형성한다.
이어서, 도 6b에 도시된 바와 같이, 게이트 전극(207)과 광감지 소자(209)를 형성한다.
이어서, 게이트 전극(207)의 양측으로 노출되는 기판(200) 내에 소스 및 드 레인 영역(212, 213)의 제1 도핑영역(208)을 형성한다. 제1 도핑영역(208)은 게이트 전극(207)에 정렬되어 전기장 완화영역(204)의 하부에 형성한다. 제1 도핑영역(208)은 전기장 완화영역(204)과 동일 도전형으로 형성한다. 예컨대, n형 도전형으로 형성한다. 또한, 제1 도핑영역(208)은 전기장 완화영역(204)보다 고농도로 형성한다.
이어서, 게이트 전극(207)의 양측벽에 스페이서(210)를 형성할 수 있다.
이어서, 광감지 소자(209), 즉 포토다이오드가 형성된 영역을 제외한 게이트 전극(207)의 양측으로 노출되는 제1 도핑영역(208)의 하부에 소스 및 드레인 영역(212, 213)의 제2 도핑영역(211)을 형성한다. 스페이서(210)가 형성된 경우, 스페이서(210)의 양측으로 노출되는 제1 도핑영역(208)의 하부에 형성한다. 제2 도핑영역(211)은 제1 도핑영역(208)과 동일 도전형으로 형성한다. 예컨대 n형 도전형으로 형성한다. 또한, 제2 도핑영역(211)은 제1 도핑영역(208)보다 높은 고농도로 형성한다.
지금까지 본 발명의 실시예1 및 2를 통해 구체적으로 설명된 트랜지스터는 시모스 이미지 센서에서 단위 화소를 구성하는 트랜지스터들 중 소스 팔로워로 기능하는 드라이브 트랜지스터에 적용하는 것이 바람직하다. 드라이브 트랜지스터(Dx)터는 도 1에 도시된 바와 같이, 게이트 전극이 부동확산영역(FD)과 접속되고, 드레인 영역이 전원전압단(VDD)과 접속되어 부동확산영역(FD)에 축적된 전하에 따라 동작한다.
전술한 바와 같이, 부동확산영역(FD)에 축적된 전하가 많으면 많을수록 드라 이브 트랜지스터(Dx)의 게이트 전극과 드레인 영역 간의 전압차가 커지게 되어 드레인 영역의 주변에는 높은 전기장이 발생하게 된다. 이러한 높은 전기장은 암전류로 작용하는 2차 전자(핫 캐리어)의 생성을 촉진시킨다. 2차 전자는 이웃하는 부동확산영역(FD)과 광감지 소자(PD)로 유입되어 암전류로 작용한다. 심할 경우에는 400~1000nm 대역의 빛을 발생시키고, 이렇게 발생된 빛은 부동확산영역(FD)과 광감지 소자(PD)로 유입되어 화면상에 색점 또는 흰점 등과 같은 화상 결함을 유발시킨다.
따라서, 본 발명의 실시예1 및 2에서와 같이 드라이브 트랜지스터의 드레인 영역 상부에 게이트 전극과 일부 중첩되도록 비교적 저농도의 도핑영역을 형성한다. 저농도 도핑영역은 드레인 영역에 걸리는 높은 전기장을 완화시키는 작용을 한다. 저농도 도핑영역에 의해 드레인 영역에서 완화된(낮아진) 전기장으로 인해 이 곳에서 2차 전자의 생성을 감소시키는 동시에 가시광선 대역의 빛의 발생도 감소시킬 수 있다.
도 7은 본 발명의 실시예2를 통해 제조된 트랜지스터와 일반적인 방법으로 제조된 트랜지스터 간의 GIDL(Gate Induced Drain Leakage) 전류를 측정한 도면이다. GIDL 테스트 조건은 실시예2에 따른 트랜지스터와 종래기술에 따른 트랜지스터의 드레인 영역에 0.1V 또는 3V, 소스 영역과 벌크에 각각 0V를 인가하는 방식으로 진행하였다.
도 7과 같이 GIDL 테스트를 측정한 결과, 게이트 전압(VG)이 0V보다 낮은 전압에서의 GIDL 전류의 크기가 종래기술에 비해 실시예2에서 현격히 낮아진 것을 확 인할 수 있다. 이 결과를 통해 핫 캐리어의 생성이 개선됨을 간접적으로 확인할 수 있다.
상기에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예들에서는 시모스 이미지 센서의 단위 화소를 구성하는 드라이브 트랜지스터를 일례로 들어 설명하였으나, 이는 설명의 편의를 위한 것으로서, 소스 팔로워로 기능하는 모든 반도체 소자의 트랜지스터에 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 시모스 이미지 센서의 단위 화소를 도시한 등가 회로도.
도 2는 도 1에 도시된 단위 화소의 일부 구성을 도시한 단면도.
도 3은 본 발명의 실시예1에 따른 시모스 이미지 센서를 도시한 단면도.
도 4a 및 도 4b는 도 3에 도시된 시모스 이미지 센서의 제조방법을 도시한 공정 단면도.
도 5는 본 발명의 실시예2에 따른 시모스 이미지 센서를 도시한 단면도.
도 6a 및 도 6b는 도 5에 도시된 시모스 이미지 센서의 제조방법을 도시한 공정 단면도.
도 7은 본 발명의 실시예2를 통해 제조된 트랜지스터와 종래기술에 따른 제조방법으로 제조된 트랜지스터 간의 GIDL 전류를 측정한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 101, 201 : 웰
102, 202 : 소자 분리막 103, 203 : 제3 도핑영역
104, 208 : 제1 도핑영역 105, 205 : 게이트 절연막
106, 206 : 게이트 도전막 107, 207 : 게이트 전극
108, 210 : 스페이서 109, 209 : 광감지 소자(포토 다이오드)
110, 211: 제2 도핑영역 111, 212 : 소스 영역
112, 213 : 드레인 영역

Claims (41)

  1. 기판 상에 형성된 게이트 전극; 및
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 형성된 소스 및 드레인 영역을 포함하고,
    상기 드레인 영역은 일부가 상기 소스 영역으로 확장되어 상기 게이트 전극과 중첩된 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 영역은 서로 비대칭 구조로 형성된 트랜지스터.
  3. 제 1 항에 있어서,
    상기 드레인 영역은,
    상기 기판의 계면에 형성되고, 일부가 상기 게이트 전극과 중첩된 제1 도핑영역; 및
    상기 게이트 전극과 이격되어 상기 제1 도핑영역의 하부에 형성된 제2 도핑영역
    을 포함하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성된 트랜지스터.
  5. 제 3 항에 있어서,
    상기 제1 및 제2 도핑영역은 서로 동일 도전형으로 형성된 트랜지스터.
  6. 제 1 항에 있어서,
    상기 소스 영역은,
    상기 기판의 계면에 형성되고, 상기 게이트 전극에 정렬된 제1 도핑영역; 및
    상기 게이트 전극과 이격되어 상기 제1 도핑영역의 하부에 형성된 제2 도핑영역
    을 포함하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성된 트랜지스터.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 도핑영역은 서로 동일 도전형으로 형성된 트랜지스터.
  9. 제 3 항 또는 제 6 항에 있어서,
    상기 제1 도핑영역의 하부에 각각 형성된 제3 도핑영역을 더 포함하는 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제3 도핑영역은 상기 제1 및 제2 도핑영역과 서로 다른 도전형으로 형성된 트랜지스터.
  11. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극의 양측으로 노출된 상기 기판 내에 각각 형성된 소스 및 드레인 영역; 및
    상기 드레인 영역 상부에 형성되고, 일부가 상기 게이트 전극과 중첩된 전기장 완화영역
    을 포함하는 트랜지스터.
  12. 제 11 항에 있어서,
    상기 드레인 영역은,
    상기 게이트 전극과 정렬되고, 상기 전기장 완화영역 하부에 형성된 제1 도핑영역; 및
    상기 게이트 전극과 이격되어 상기 제1 도핑영역의 하부에 형성된 제2 도핑영역
    을 포함하는 트랜지스터.
  13. 제 12 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성된 트랜지스터.
  14. 제 13 항에 있어서,
    상기 전기장 완화영역은 상기 제1 도핑영역보다 저농도로 형성된 트랜지스터.
  15. 제 13 항에 있어서,
    상기 전기장 완화영역은 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성된 트랜지스터.
  16. 제 11 항에 있어서,
    상기 소스 영역은,
    상기 기판의 계면에 형성되고, 상기 게이트 전극에 정렬된 제1 도핑영역; 및
    상기 게이트 전극과 이격되어 상기 제1 도핑영역의 하부에 형성된 제2 도핑영역
    을 포함하는 트랜지스터.
  17. 제 16 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성된 트랜지스터.
  18. 제 16 항에 있어서,
    상기 제1 및 제2 도핑영역은 서로 동일 도전형으로 형성된 트랜지스터.
  19. 제 12 항 또는 제 16 항에 있어서,
    상기 제1 도핑영역의 하부에 각각 형성된 제3 도핑영역을 더 포함하는 트랜지스터.
  20. 제 19 항에 있어서,
    상기 제3 도핑영역은 상기 제1 및 제2 도핑영역과 서로 다른 도전형으로 형성된 트랜지스터.
  21. 광감지 소자에 집속된 광전하를 부동확산영역으로 전달하는 트랜스퍼 트랜지스터;
    원하는 값으로 상기 부동확산영역의 전위를 세팅 또는 리셋시키는 리셋 트랜지스터;
    제 1 항 또는 제 11 항의 트랜지스터로 이루어지며, 상기 트랜지스터의 상기 게이트 전극이 상기 부동확산영역과 접속되고, 상기 드레인 영역이 전원전압단과 접속되어 상기 부동확산영역에 축적된 전하에 따라 동작하는 드라이브 트랜지스터; 및
    상기 드라이브 트랜지스터의 상기 소스 영역으로부터 출력되는 신호를 전달 하는 셀렉트 트랜지스터
    를 포함하는 이미지 센서.
  22. 기판 내에 서로 이격된 소스 및 드레인 영역용 제1 도핑영역을 형성하는 단계;
    상기 드레인 영역용 제1 도핑영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측으로 노출되는 상기 제1 도핑영역 하부에 소스 및 드레인 영역용 제2 도핑영역을 형성하는 단계
    를 포함하는 트랜지스터의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성하는 트랜지스터의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 도핑영역은 서로 동일 도전형으로 형성된 트랜지스터의 제 조방법.
  25. 제 22 항에 있어서,
    상기 제1 도핑영역을 형성하는 단계 전,
    상기 제1 도핑영역의 하부에 제3 도핑영역을 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
  26. 제 25 항에 있어서,
    상기 제3 도핑영역은 상기 제1 및 제2 도핑영역과 서로 다른 도전형으로 형성하는 트랜지스터의 제조방법.
  27. 기판의 계면에 전기장 완화영역을 형성하는 단계;
    상기 전기장 완화영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 트랜지스터의 제조방법.
  28. 제 27 항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 단계는,
    상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역용 제1 도핑영역을 형성하는 단계; 및
    상기 게이트 전극과 이격되도록 상기 제1 도핑영역의 하부에 제2 도핑영역을 형성하는 단계
    를 포함하는 트랜지스터의 제조방법.
  29. 제 28 항에 있어서,
    상기 제1 도핑영역은 상기 제2 도핑영역보다 저농도로 형성하는 트랜지스터의 제조방법.
  30. 제 29 항에 있어서,
    상기 전기장 완화영역은 상기 제1 도핑영역보다 저농도로 형성하는 트랜지스터의 제조방법.
  31. 제 28 항에 있어서,
    상기 전기장 완화영역은 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성하는 트랜지스터의 제조방법.
  32. 제 27 항에 있어서,
    상기 전기장 완화영역을 형성하는 단계는 비소(asenic) 이온을 이용한 이온주입공정으로 1×1012~1×1013ions/cm2 도즈(dose)로 형성하는 트랜지스터의 제조방법.
  33. 제 28 항에 있어서,
    상기 전기장 완화영역을 형성하는 단계 전,
    상기 제1 도핑영역의 하부에 제3 도핑영역을 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
  34. 제 33 항에 있어서,
    상기 제3 도핑영역은 상기 제1 및 제2 도핑영역과 서로 다른 도전형으로 형 성하는 트랜지스터의 제조방법.
  35. 소스 팔로워 구성을 갖는 트랜지스터를 포함하는 이미지 센서의 제조방법에 있어서,
    상기 트랜지스터가 형성될 영역의 기판의 계면에 전기장 완화영역을 형성하는 단계;
    상기 전기장 완화영역의 일부와 중첩되도록 상기 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역을 형성하는 단계
    를 포함하는 이미지 센서의 제조방법.
  36. 제 35 항에 있어서,
    상기 소스 및 드레인 영역을 형성하는 단계는,
    상기 게이트 전극의 양측으로 노출되는 상기 전기장 완화영역 하부에 소스 및 드레인 영역용 제1 도핑영역을 형성하는 단계; 및
    상기 게이트 전극과 이격되도록 상기 제1 도핑영역의 하부에 제2 도핑영역을 형성하는 단계
    를 포함하는 이미지 센서의 제조방법.
  37. 제 36 항에 있어서,
    상기 전기장 완화영역, 상기 제1 도핑영역 및 상기 제2 도핑영역 순으로 고농도로 형성하는 이미지 센서의 제조방법.
  38. 제 36 항에 있어서,
    상기 전기장 완화영역은 상기 제1 및 제2 도핑영역과 동일 도전형으로 형성하는 이미지 센서의 제조방법.
  39. 제 36 항에 있어서,
    상기 전기장 완화영역을 형성하는 단계는 비소(asenic) 이온을 이용한 이온주입공정으로 1×1012~1×1013ions/cm2 도즈(dose)로 형성하는 이미지 센서의 제조방법.
  40. 제 37 항에 있어서,
    상기 전기장 완화영역을 형성하는 단계 전,
    상기 제1 도핑영역의 하부에 제3 도핑영역을 형성하는 단계를 더 포함하는 이미지 센서의 제조방법.
  41. 제 35 항에 있어서,
    상기 게이트 전극을 형성하는 단계 후,
    상기 게이트 전극의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 이미지 센서의 제조방법.
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