JP2018125518A - トランジスタ、製造方法 - Google Patents

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Abstract

【課題】ノイズを低減させる。【解決手段】半導体基板上に形成されたゲート電極と、ゲート電極から延在するように半導体基板表面に形成されたソース領域と、ソース領域と対向する位置に、ゲート電極に接触する部分がないように半導体基板表面に形成されたドレイン領域とを備える。ソース領域とドレイン領域は、非対称である。ドレイン領域は、ソース領域よりも深い位置に形成されている。ゲート電極のゲート端において、ドレイン領域は、半導体基板の表面から離れた位置に形成されている。本技術は、例えば、増幅トランジスタに適用できる。【選択図】図３

Description

本技術はトランジスタ、製造方法に関し、例えば、ゲート制御性能を犠牲にすることなく、ノイズレベルを低減できるようにしたトランジスタ、製造方法に関する。
撮像装置を構成するトランジスタのうち、画素信号の増幅トランジスタにおけるノイズ対策として、埋め込み型チャネル構造が提案されている（特許文献１参照）。
埋め込み型チャネル構造は、ノイズがチャネル/ゲート酸化膜界面やSi(シリコン)表面の欠陥（トラップ）とのキャリアのやり取りにより発生することから、チャネルパスを制御し、界面・表面の影響を少なくすることを期待したものである。
チャネルパスを制御する構造として、ソース/ドレインのインプラを非対称にする構造(特許文献２)、ソース側に高抵抗領域を挿入する構造（特許文献３乃至５）、ソース側に高抵抗領域を挿入し、かつソース・ドレイン領域の深さを変える構造(特許文献６)、ドレイン側に高抵抗領域を形成する構造(特許文献７)、ドレイン領域の深さをソース領域よりも深くする構造(特許文献８)などが提案されている。
特開２０１０−１９２９１７号公報 特開２０１２−１６４６９９号公報 特開平７−３２１３２０号公報 特開２０１３−２４７３４７号公報 特開２０１６−１１１２５１号公報 特開２００８−１６６６０７号公報 特開２０１１−１８１６１７号公報 特開２０１４−０３６０８２号公報
しかしながら、特許文献１において開示されているように、増幅トランジスタとして、埋め込み型チャネル構造を採用すると、ゲート制御性が低下することに伴って、駆動性能が低減してしまう可能性があった。
また例えば、増幅トランジスタのように、アナログ回路におけるソースフォロワーバイアス条件下のトランジスタに代表されるような、一定以上の電流値を流して動作させる（飽和領域で動作させる）トランジスタにおいては、特許文献１乃至８で提案されているような埋め込みチャネル構造では、動作電流値により基板バイアス条件が定まるため、結局のところチャネルの電子密度分布が界面近傍に形成され、埋め込み効果が小さくなってしまう可能性があった。
さらに近年、素子の微細化や低電流動作化に伴いＲＴＮ（Random Telegraph Noise）による影響が大きくなってきており、ＲＴＮを低減させることも望まれている。
本技術は、このような状況に鑑みてなされたものであり、トランジスタとしての性能を低減させることなく、ＲＴＮなどのノイズを低減できるようにするものである。
本技術の一側面のトランジスタは、半導体基板上に形成されたゲート電極と、前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域とを備える。
本技術の一側面の製造方法は、半導体基板上に形成されたゲート電極と、前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域とを含むトランジスタを製造する方法である。
本技術の一側面のトランジスタにおいては、半導体基板上に形成されたゲート電極と、ゲート電極から延在するように半導体基板表面に形成されたソース領域と、ソース領域と対向する位置に、ゲート電極に接触する部分がないように半導体基板表面に形成されたドレイン領域とが備えられる。
本技術の一側面の製造方法においては、前記トランジスタが製造される。
本技術の一側面によれば、トランジスタとしての性能を低減させることなく、ＲＴＮなどのノイズを低減できる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
埋込みチャネル型のトランジスタの構造を示す断面図である。 一般的な表面チャネル型トランジスタと埋込みチャネル型トランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す図である。 本技術を適用したトランジスタの一実施の形態の構成を示す断面図である。 本技術を適用したトランジスタの一実施の形態の構成を示す平面図である。 本技術を適用したトランジスタの他の実施の形態の構成を示す平面図である。 ドレインの形状、位置について説明するための図である。 チャネルの形成について説明するための図である。 本技術を適用したトランジスタにより得られる効果について説明するための図である。 電流の流れについて説明するための図である。 埋め込みドレイン領域の大きさについて説明するための図である。 ドレインの他の形状について説明するための図である。 ドレインの形状について説明するための図である。 トランジスタの製造について説明するための図である。 トランジスタの製造について説明するための図である。 本技術を適用したトランジスタの他の実施の形態の構成を示す図である。 ドレインの形状、位置について説明するための図である。 チャネルの形成について説明するための図である。 トランジスタの製造について説明するための図である。 トランジスタの製造について説明するための図である。 本技術を適用したトランジスタの適用例について説明するための図である。 画素の構成について説明するための図である。 画素の構成について説明するための図である。 画素の構成について説明するための平面図である。 画素の構成について説明するための断面図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
＜従来の埋込みチャネル型のＮＭＯＳトランジスタの断面構造＞
図１は、従来の埋込みチャネル型のＮＭＯＳトランジスタ１０の構造を示す断面図である。本技術を適用したトランジスタの説明の前に、比較のため、従来のトランジスタについて説明を加える。
図１において、Ｐ型の半導体基板２１の基板表面側には、ドレイン領域およびソース領域となるＮ型の拡散層２２，２３が所定の距離を隔てて形成され、さらに拡散層２２，２３間の基板表面近傍、即ちチャネル領域にＮ型、例えばＰ（リン）の導入によってＮ−型層２４が形成されている。また、拡散層２２，２３間の基板表面上には、Ｓｉ０２等のゲート絶縁膜２５を介してＰ＋型のポリシリコンによってゲート電極２６が形成されている。
＜従来の埋込みチャネル型のＮＭＯＳトランジスタのポテンシャルプロファイル＞
図２に、一般的な表面チャネル型ＮＭＯＳトランジスタと、従来の埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。
図２のポテンシャルプロファイルから明らかなように、半導体基板（シリコン基板）中のポテンシャルが最小となる領域、つまり電流が流れる領域は、表面チャネルの場合、ゲート絶縁膜／基板界面に形成され、埋込みチャネルの場合、ゲート絶縁膜から離れた基板内部の箇所に形成される。そして、基板／ゲート絶縁膜界面で電子／正孔のトラップ準位が形成されると、表面チャネル型ＮＭＯＳトランジスタの方が埋込みチャネル型ＮＭＯＳトランジスタよりもトラップ準位の影響を受ける。
図１に示した埋込みチャネル型のＮＭＯＳトランジスタ１０を、例えば増幅トランジスタとして用いた場合、増幅トランジスタでは、基板２１中のポテンシャルが最小になる領域（電流が流れる領域）が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜２５から離れた基板２１内部の箇所に形成されるため、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、トラップ準位によるチャネルを流れる電流への影響を抑えることができる。
すなわち、増幅トランジスタとして埋込みチャネル型ＮＭＯＳトランジスタ１０(以下、単に、トランジスタ１０と記述する)を用いることで、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができるため、トランジスタ１０のゲート長（ゲート寸法）Ｌおよびゲート幅（活性領域の寸法）Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できることになる。
このように、トランジスタ１０を、埋め込みチャネル構造とすることで、ノイズがチャネル/ゲート酸化膜界面やSi表面の欠陥（トラップ）とのキャリアのやり取りにより発生することから、チャネルパスを制御し、界面・表面の影響を少なくすることが期待できる。
しかしながら、トランジスタ１０を、増幅トランジスタのように、アナログ回路におけるソースフォロワーバイアス条件下のトランジスタに代表されるような、一定以上の電流値を流して動作させる（飽和領域で動作させる）トランジスタとして用いた場合、埋め込みチャネル構造のトランジスタでは、動作電流値により基板バイアス条件が定まるため、チャネルの電子密度分布が界面近傍に形成され、埋め込み効果が小さくなってしまう可能性があった。
さらに素子の微細化や低電流動作化に伴いＲＴＮ（Random Telegraph Noise）による影響が大きくなってきている。
トランジスタの動作中のチャネルにおいて、電界が強いドレイン側のピンチオフ点近傍はキャリアの数が少ないため、この領域でＲＴＮが発生すると素子特性に与える影響が大きくなる。換言すると、ＲＴＮ感度には、ドレイン端界面の電子密度が効くといえる。よって、電子密度分布が界面近傍に形成されると、ＲＴＮ抑制には効果が薄いと考えられる。
そこで、以下に説明するように、一定以上の電流値を流して動作させる（飽和領域で動作させる）トランジスタにおいて、Ｖｔｈを決めるソース側とＲＴＮ感度が高いドレイン側で、チャネルの深さを変えた構成とする。
＜第１の実施の形態におけるトランジスタの構成＞
図３は、本技術を適用した第１の実施の形態におけるトランジスタの構成例を示す断面図である。また図４は、本技術を適用した第１の実施の形態におけるトランジスタの構成例を示す平面図である。さらに図５は、本技術を適用した第１の実施の形態におけるトランジスタの他の構成例を示す平面図である。
図３に示したトランジスタ１００は、図1に示したトランジスタ１０と基本的な構成は同一とすることができる。例えば、トランジスタ１００をＮ型のＭＯＳトランジスタで構成することができる。Ｐ型の半導体基板１２１内の図中左側に、Ｎ＋型の拡散層からなるソース１２２が形成されている。また、半導体基板１２１内の図中右側に、ソース１２２と距離を隔ててＮ＋型の拡散層からなるドレイン１２３が形成されている。
なお、ここでは、ＮＭＯＳトランジスタを例に挙げて説明を続けるが、ＰＭＯＳトランジスタであっても、本技術を適用できる。
半導体基板１２１上であり、ソース１２２とドレイン１２３の間に位置する部分には、ゲート１２４が形成されている。なお、図３では図示は省略してあるが、半導体基板１２１とゲート１２４との間に、ゲート絶縁膜を形成しても良い。
ゲート１２４のソース１２２側には、サイドウォール１２５が形成され、ドレイン側１２６には、サイドウォール１２６が形成されている。
ソース１２２側に設けられているサイドウォール１２５は、ソース１２２と接しているが、ドレイン１２３側に設けられているサイドウォール１２６は、ドレイン１２３とは接しないように形成されている。
ここで、図４と図５にそれぞれ示したトランジスタ１００の平面図を参照する。図４に示したトランジスタ１００は、ソース１２２、ゲート１２４、およびドレイン１２３が、直線上に配置されている例を示している。図５に示したトランジスタ１００は、ソース１２２、ゲート１２４、およびドレイン１２３が、Ｌ字型に配置されている例を示している。なお、図４、図５ではサイドウォール１２６は図示していない。
図４のＡは、図３に示したａ−ａ’面における平面図であり、図４のＢは、図３に示したｂ−ｂ’面における平面図である。図４のＡに示したように、トランジスタ１００は、ソース１２２、ゲート１２４、およびドレイン１２３が、直線上に配置されている。直線上に配置されているとは、１方向、例えば、図４では左右方向（横方向）に配置されていることを表す。以下、ソース１２２、ゲート１２４、およびドレイン１２３が、直線上に配置されているトランジスタ１００を、適宜、直線トランジスタ１００と記述する。
直線トランジスタ１００において、ゲート１２４とドレイン１２３は、接する部分がないように、離れた位置に形成されている。すなわち、半導体板１２１の表面付近では、ゲート１２４とドレイン１２３は接しない構成とされている。
一方で、図４のＢに示すように、直線トランジスタ１００の内部では、ゲート１２４とドレイン１２３は、位置的に重なりがあるように形成されている。図４のＢに点線で示した部分が、半導体基板１２１の表面上に形成されているゲート１２４を示し、そのゲート１２４とドレイン１２３は、重なりがあるように形成されている。
図３に示したような断面を有する本技術を適用したトランジスタ１００は、図４に示したような直線上にソース１２２、ゲート１２４、ドレイン１２３が配置されている場合に適用範囲が限定されるのではなく、図５に示したような配置のトランジスタ１００に対しても適用できる。
図５のＡは、図３に示したａ−ａ’面における平面図であり、図５のＢは、図３に示したｂ−ｂ’面における平面図である。図５のＡに示したように、トランジスタ１００は、ソース１２２、ゲート１２４、およびドレイン１２３が、Ｌ字型に配置されている。Ｌ字型に配置されているとは、２方向、例えば、図５では、左右方向と上下方向（横方向と縦方向）に配置されていることを表す。以下、ソース１２２、ゲート１２４、およびドレイン１２３が、Ｌ字型に配置されているトランジスタ１００を、適宜、Ｌ字トランジスタ１００と記述する。
以下の説明において、単に、トランジスタ１００と記述した場合、直線トランジスタ１００、またはＬ字トランジスタ１００のことを示すとする。
図５のＢに示すように、Ｌ字トランジスタ１００の内部では、ゲート１２４とドレイン１２３は、位置的に重なりがあるように形成されている。図５のＢに点線で示した部分が、半導体基板１２１の表面上に形成されているゲート１２４を示し、そのゲート１２４とドレイン１２３は、重なりがあるように形成されている。
図３乃至図５に示したように、ドレイン１２３は、一部が半導体基板の内部に埋め込まれた埋め込みドレインとして形成されている。
埋め込みドレインとして形成されているドレイン１２３は、以下の３つの条件を満たすように形成されている。
条件１：ソース１２２とドレイン１２３の不純物領域が非対称(同一の形状ではない)
条件２：ドレイン１２３の不純物領域は、ソース１２２の不純物領域よりも深い位置に形成されている
条件３：ゲート端（ゲート１２４の端部）において、ドレイン１２３の不純物領域は、表面から離れている
ここで、３つのパラメータを設定し、さらにドレイン１２３の不純物領域（以下、適宜、ドレイン領域１２３と記述する）の形状や形成されている位置などについて説明を加える。
図６に示すようにパラメータＡ乃至Ｃを定義する。またドレイン領域１２３を、上下で２つに分け、半導体基板１２１の表面（ゲート１２４側）よりも深い位置に位置しているドレイン領域１２３を、ドレイン領域１２３−１とし、半導体基板１２１の表面付近のドレイン領域１２３を、ドレイン領域１２３−２とする。なお、ドレイン領域１２３−１とドレイン領域１２３−２を区別する必要がない場合（ドレイン領域１２３−１とドレイン領域１２３−２を合わせた領域を示す場合）、単にドレイン領域１２３と記載する。
パラメータＡは、ドレイン領域１２３（ドレイン領域１２３−１）のゲート１２４側の、サイドウォール１２６からのはみ出し量を表す。図６において、ゲート１２４とサイドウォール１２６との境目の位置（すなわちゲート端）を位置Ｐ０とし、ドレイン領域１２３のゲート１２４側の端の位置を位置Ｐ１とした場合、位置Ｐ０から位置Ｐ１までの長さがパラメータＡとなる。
図６では、位置Ｐ１は、ゲート１２４の下側に位置する場合を示したが、サイドウォール１２６の下側に位置しても良い。点Ｐ０を０とし、ゲート１２４側をプラス、サイドウォール１２６側をマイナスとした場合、パラメータＡは、例えば、±０．１ｕｍに設定される。パラメータＡは、ソース１２２とのショート、ゲート長、短チャネル化抑止、インプラ合わせ等を考慮して設定される。
パラメータＢは、ドレイン領域１２３の高抵抗領域の幅を表す。パラメータＢは、ゲート１２４とサイドウォール１２６の境界位置Ｐ０から、ドレイン領域１２３−２のゲート１２４側の辺（位置Ｐ２）までの長さである。
パラメータＣは、ドレイン領域１２３の深さを表す。半導体基板１２１の表面の位置を位置Ｐ０とし、ドレイン領域１２３−１の半導体基板１２１の表面側の辺の位置（換言すると、図６では、ドレイン領域１２３−１とドレイン領域１２３−２の境界位置）を位置Ｐ３とした場合、位置Ｐ０から位置Ｐ３までの深さとなる。
パラメータＢとパラメータＣは、例えば、０乃至０．３ｕｍ程度に設定される。パラメータＢとパラメータＣは、チャネルが表面から離れるようにする、ドレインの電界によりチャネルが途切れることなく形成されるようにすることなどを考慮して設定される。
パラメータＡ乃至Ｃが、適切に設定され、上記した条件１乃至３が満たされるように、ドレイン領域１２３が形成されると、図７に示すようなチャネルが形成される。
図７を参照するに、チャネル１３１は、ソース１２２とドレイン１２３の間に形成され、ソース１２２側からドレイン１２３側に行くにつれて半導体基板１２１の表面から離れる(深く)なるように形成されている。すなわち、チャネル１３１は、表面から離れた深い位置に形成される。
このように、本技術によれば、ソース側不純物プロファイルを所望とされる動作電流値に基づいて設計でき、ドレイン側のチャネル電流パスを深い位置にでき、ＲＴＮの影響を減らすことができる。このことをTCADシミュレーションにより確認した結果を、図８に示す。
図８に示したグラフにおいて、横軸は、ゲート酸化膜界面からの深さ（半導体基板１２１の表面からの深さ）を表し、縦軸は、電子密度を表す。また図８に示したグラフにおいて、ラインＬ１は、ソースとドレインが共に表面に形成され、対称な構造のトランジスタ（例えば、図１のトランジスタ１０）における結果を表し、ラインＬ２は、図３のように埋め込みドレイン構造を持ったトランジスタ１００での結果を表す。
図８に示したように、ピンチオフ点近傍（Pinchoff-0.06um）における界面からの深さ方向の電子密度分布を求めると、ラインＬ２の方が、ラインＬ１よりも電子密度のピークが界面からより深い位置にあり、かつピーク濃度も低くなっていることが確認できる。このことから、上記したように、チャネル１３１を深い位置に形成でき、ＲＴＮなどのノイズの影響を低減できることが確認できた。
このように、チャネル１３１を深い位置に形成できることで、ソース１２２、ゲート１２４、およびドレイン１２３が直線上に配置されている直線トランジスタ１００のような場合、上記したように、ノイズの影響を低減できる。また、チャネル１３１を深い位置に形成できることで、図５に示したソース１２２、ゲート１２４、およびドレイン１２３がＬ字型に配置されているようなＬ字トランジスタ１００のような場合においても、ノイズの影響を低減できる。
近年、トランジスタを搭載する領域の縮小（トランジスタの微細化）が進んでいる。直線トランジスタ１００よりも、Ｌ字トランジスタ１００の方が微細化しやすい傾向にある。しかしながら、Ｌ字トランジスタ１００の場合、電流が集中する箇所があり、ノイズによる影響が大きくなる可能性がある。
図９のＡは、例えば、図１に示したトランジスタ１０のように、ゲート２６とドレイン２３が半導体基板２１の表面付近で接する部分があり、Ｌ字型にソース２２、ゲート２６、およびゲート２３が配置されているときの、電流の流れについて説明するための図である。図９のＡに矢印で示したように、電流は、ソース２２とドレイン２３の間の距離が最小になるパスを流れるため、Ｌ字の内側部分１５１の付近に、電流が集中してしまう傾向にある。
このように電流が集中してしまう部分があると、トランジスタのゲート幅Ｗが小さくなり、トランジスタのｇｍ（相互コンダクタンス）が小さくなり、ノイズが大きくなる可能性があり、信頼性特性が悪化してしまう可能性がある。
本技術を適用したトランジスタ１００によると、図９のＢに示すように電流が流れる。図９のＢは、図３に示したトランジスタ１００のように、ゲート１２６とドレイン１２３が半導体基板１２１の表面付近で接する部分がない埋め込み型ドレイン構造を有し、Ｌ字型にソース１２２、ゲート１２６、およびゲート１２３が配置されているときの、電流の流れについて説明するための図である。
図９のＢに矢印で示したように、電流は、ソース１２２とドレイン１２３の間の距離が最小になるパスを流れるため、ソース１２２の対向側にあるドレイン１２３（埋め込まれているドレイン１２３）に流れる。よって、Ｌ字の内側部分１５１の付近に、電流が集中してしまうようなことを防ぐことができるため、トランジスタのゲート幅Ｗが小さくなることや、トランジスタのｇｍ（相互コンダクタンス）が小さくなることを防ぐことができる。
また、Ｌ字トランジスタ１００のゲート幅Ｗだけでなく、ゲート長（ゲート寸法）Ｌを増大させることもできる。よって、本技術を適用することで、Ｌ字トランジスタ１００においても、ノイズを低減できる。また、寄生容量を改善することもできるため、ノイズによる影響を低減させることも可能となる。
ところで、Ｌ字型トランジスタ１００のドレイン１２３において、埋め込まれているドレイン１２３（以下、埋め込みドレイン領域と記載する）の幅ｄ（図１０）は、Ｌ字型トランジスタ１００の大きさにもよるが、例えば、５乃至２０ｎｍ程度で構成することができる。また、埋め込みドレイン領域は、上記条件１乃至３（パラメータＡ乃至Ｃ）を満たす位置に形成されている。
また、直線トランジスタ１００、およびＬ字トランジスタ１００の埋め込みドレイン領域のＮ型の濃度は、例えば、１ｅ１９ｃｍ-3以上とすることができる。
埋め込みドレイン領域を形成した場合、埋め込みドレイン領域で、ドレイン１２３の機能を持たせることができるため、半導体基板１２１の表面に設けられているドレイン１２３は、コンタクトとして用い、従来よりも小さい領域で形成することができる。
例えば、図１１に示すように、ドレイン１２３を形成しても良い。図１１のＡは、図４のＡと同じく、直線トランジスタ１００の半導体基板１２１の表面における平面図を示す。図１１のＡに示したように、半導体基板１２１の表面に形成されるドレイン１２３は、小さい領域で形成し、この領域をコンタクトとして用いる構成とすることも可能である。
同様に、図１１のＢは、図５のＡと同じく、Ｌ字トランジスタ１００の半導体基板１２１の表面における平面図を示し、半導体基板１２１の表面に形成されるドレイン１２３を、小さい領域で形成し、この領域をコンタクトとして用いる構成とすることも可能である。
図６を参照して説明したパラメータＡ乃至Ｃについて再度説明を加える。上記した効果を得るには、ドレイン領域１２３を、ゲート１２４から離した位置に形成することが必要である。
ドレイン領域１２３を、ゲート１２４から離した位置に形成するためには、パラメータＣは、０より大きい値にする必要がある。パラメータＣは、０より大きい値であれば、パラメータＢが、０に設定されても、ドレイン領域１２３を、ゲート１２４から離した位置に形成することが可能である。
例えば、図１２に示すように、位置Ｐ１から位置Ｐ２まで勾配がある形状でドレイン領域１２３が形成されても良い。図１２に示した形状では、パラメータＢは、ドレイン領域１２３−１の上辺付近では、位置Ｐ３から位置Ｐ２までの距離程度となるが、ドレイン領域１２３−２の端部側（半導体基板１２１の表面と接している部分の端部）では、位置Ｐ２となり０となる。
図１２に示した形状では、パラメータＣは、ドレイン領域１２３−１の端部側（ゲート１２４側）では、位置Ｐ０から位置Ｐ３までの距離程度となり、ドレイン領域１２３−２に近づくに伴い０となる。この場合も、ドレイン領域１２３−１の端部側では、ゲート１２４（ゲート端）から離れた位置にドレイン領域１２３は形成されているため、上記した条件は満たされている。
パラメータＡは、ソース１２２に近すぎると、ドレイン１２３とショートしてしまう可能性があり、ソース１２２から遠すぎると、チャネルが途切れてしまう可能性がある。よって、上記したように、パラメータＡは、ソース１２２とのショート、ゲート長、短チャネル化抑止、インプラ合わせ等を考慮して設定される。
このようなことから、パラメータＡ乃至Ｃのうち、ドレイン領域１２３の形状、形成する位置などを設定するとき、設定値として重要な順としては、パラメータＣ、パラメータＡ、パラメータＢの順になる。
＜ドレイン領域の第１−１の形成方法＞
設定されたパラメータＡ乃至Ｃで、ドレイン領域１２３が形成される。ドレイン領域１２３の形成について、図１３を参照して説明する。図１３では、ドレイン領域の第１−１の形成方法として、図３に示したようなドレイン領域１２３を形成する場合を例に挙げ、また、ドレイン領域１２３以外の部分は、従来の方法を適用して形成されるとして、その説明は適宜省略し、主にドレイン領域１２３の形成に係わる工程について説明を加える。
また以下に説明するドレイン領域の第１−１の形成方法は、直線トランジスタ１００を形成する場合と、Ｌ字トランジスタ１００を形成する場合にそれぞれ適用できる。
工程Ｓ１において、半導体基板１２１が用意される。工程Ｓ２において、レジスト２０１が半導体基板１２１上に塗布される。このレジスト２０１は、深い位置にあるドレイン領域１２３−１を形成するために、ドレイン領域１２３−１を形成する部分に位置するレジスト２０１は、開口部分（レジストが不要な部分）とされ、除去される。このようなレジストパターニングには、例えば、リソグラフィを適用すること行われる。
図１３の工程Ｓ２のところに図示したように、ドレイン領域１２３−１を形成する位置が開口されたレジストとされた後、イオン注入が行われることで、ドレイン領域１２３−１が形成される。ＰＭＯＳトランジスタを製造する場合、例えば、ホウ素（Ｂ）イオンが打ち込まれ、ＮＭＯＳトランジスタを製造する場合、砒素（Ａｓ）イオンが打ち込まれる。イオン注入後、塗布されていたレジスト２０１は除去される。
図１３の工程Ｓ３のところに示したように、１回目のイオン注入にて、半導体基板１２１の深い位置（表面から離れた位置）に位置するドレイン領域１２３−１が形成される。工程Ｓ２、工程Ｓ３においてドレイン領域１２３−１が形成されるとき、設定されているパラメータＡやパラメータＣが満たされるようにパターニングやイオン注入が行われる。すなわち、パラメータＣで設定される半導体基板１２１の表面からの深さに、ドレイン領域１２３−１が形成され、パラメータＡで設定される位置からドレイン領域１２３−１が所定の大きさで形成される。
さらに浅い位置に位置するドレイン領域１２３−２を形成するために、再度、イオン注入が行われる。すなわち、工程Ｓ４において、レジストパターニングが行われ、イオン注入が行われる。
工程Ｓ４におけるレジストパターニングにおいては、浅い位置に位置するドレイン領域１２３−２を形成するための開口部がレジスト２０２に形成されている。
レジストパターニング後、イオン注入が行われることで、ドレイン領域１２３−２が形成される。図１３の工程Ｓ５のところに示したように、２回目のイオン注入にて、浅い位置に位置するドレイン領域１２３−２が形成される。
工程Ｓ４、工程Ｓ５においてドレイン領域１２３−２が形成されるとき、設定されているパラメータＢが満たされるようにパターニングやイオン注入が行われる。すなわち、パラメータＢで設定されるゲート１２４の端部からの距離だけ離れた位置から、所定の大きさでドレイン領域１２３−２が形成される。
なお、工程Ｓ２乃至Ｓ４において、ソース１２２も、ドレイン領域１２３と同じようにして形成されるようにしても良い。ソース１２２も形成する場合、ソース１２２を形成するための開口部もレジスト２０２に形成される。
このように、設定されているパラメータＡ乃至Ｃが満たされるように、２回のレジストパターニングとイオン注入が行われることで、半導体基板１２１の表面から深い位置にあるドレイン領域１２３−１と半導体基板１２１の表面付近にあるドレイン領域１２３−２を形成することができる。
なお、イオン注入（インプラ）は、パラメータＡ乃至Ｃの設計値に応じて、垂直入射、斜め入射など、適宜適用することができる。また、斜め入射の角度や注入時間などを調整することで、図１２に示したような形状を有するドレイン領域１２３を形成することもできる。
＜ドレイン領域の第１−２の形成方法＞
図３に示したようなドレイン領域１２３を他の形成方法（ドレイン領域の第１−２の形成方法とする）について、図１４を参照して説明する。図１４には、ドレイン領域１２３の形成に係わる工程についてのみ図示してあり、他の部分については、従来の方法を適用して形成することが可能であるため、その説明は適宜省略する。
また以下に説明するドレイン領域の第１−２の形成方法は、直線トランジスタ１００を形成する場合と、Ｌ字トランジスタ１００を形成する場合にそれぞれ適用できる。
工程Ｓ２１において、半導体基板１２１が用意される。工程Ｓ２２において、レジスト３０１が半導体基板１２１上に塗布される。この工程Ｓ２２における処理は、工程Ｓ２（図１３）と同じである。すなわち、半導体基板１２１上に塗布されるレジスト３０１は、レジスト２０１（図１３）と同じく深い位置にあるドレイン領域１２３−１を形成するために、ドレイン領域１２３−１を形成する部分に位置するレジスト３０１は、開口部分（レジストが不要な部分）とされ、除去される。
このようなレジストパターニングには、例えば、リソグラフィを適用することができる。また、パラメータＡを満たすように、レジストパターニングが行われ、その後、イオン注入が行われる。
図１４の工程Ｓ２２のところに図示したように、ドレイン領域１２３−１を形成する位置が開口されたレジストとされた後、Ｐ（リン）イオンやＡｓイオンによるイオン注入が行われることで、ドレイン領域１２３−１１が形成される。工程Ｓ２２において形成されるのは、ドレイン領域１２３−１、ドレイン領域１２３−２、およびドレイン領域１２３−３を含むドレイン領域１２３−１１である。
すなわち、図１４の工程Ｓ２３のところに図示したように、ドレイン領域１２３−１１は、ドレイン領域１２３−１の深さ（底辺）から半導体基板１２１の表面付近までの領域であり、ドレイン領域１２３−１の幅を有する領域である。よって、上記したように、ドレイン領域１２３−１１は、ドレイン領域１２３−１、ドレイン領域１２３−２、およびドレイン領域１２３−３を含む領域となる。
このように、ドレイン領域１２３−１１を形成した場合、ドレイン領域１２３−１１を、図３に示したドレイン領域１２３にするためには、ドレイン領域１２３−１１からドレイン領域１２３−３を除去する必要がある。そこで、工程Ｓ２４において、ドレイン領域１２３−３の導電性を打ち消すための処理が行われる。
すなわち、ドレイン領域１２３−３に該当する部分が開口されたレジストパターニングが行われ、ドレイン領域１２３−３に対する例えばＢ（ホウ素）イオンによるイオン注入が行われる。このように、２回目のイオン注入が行われことで、高抵抗領域が形成され、図１４の工程Ｓ２５のところに示したように、ドレイン領域１２３が形成される。
２回目のレジストパターニングやイオン注入は、設定されているパラメータＢとパラメータＣに基づいて行われる。すなわち、高抵抗領域は、パラメータＢとパラメータＣによりその大きさ、形、位置などが規定される領域であるため、２回目のレジストパターニングやイオン注入は、設定されているパラメータＢとパラメータＣに基づいて行われる。
このように、設定されているパラメータＡ乃至Ｃが満たされるように、２回のレジストパターニングとイオン注入が行われることで、半導体基板１２１の表面から深い位置にあるドレイン領域１２３−１と半導体基板１２１の表面付近にあるドレイン領域１２３−２を形成することができる。
換言すれば、パラメータＡ乃至Ｃを満たすように、２回のレジストパターニングとイオン注入を行うことで、高抵抗領域を形成することができ、ソース１２２と異なる形状を有するドレイン１２３を形成することができる。
なお、イオン注入（インプラ）は、パラメータＡ乃至Ｃの設計値に応じて、垂直入射、斜め入射など、適宜適用することができる。また、斜め入射の角度や注入時間などを調整することで、図１２に示したような形状を有するドレイン領域１２３を形成することもできる。
＜第２の実施の形態におけるトランジスタの構成＞
図１５は、本技術を適用した第２の実施の形態におけるトランジスタの構成例を示す図である。
図２に示したトランジスタ５００は、図３に示したトランジスタ１００と基本的な構成は同一とすることができるため、同一の部分には、同一の符号を付し、その説明は省略する。また、第２の実施の形態におけるトランジスタの構成は、直線トランジスタ（直線トランジスタ５００と記述する）、Ｌ字トランジスタ（Ｌ字トランジスタ５００と記述する）の両方に適用できる。
例えば、トランジスタ５００をＮ型のＭＯＳトランジスタで構成することができる。また半導体基板１２１内の図中左側に、Ｎ＋型の拡散層からなるソース１２２が形成され、半導体基板１２１内の図中右側に、ソース１２２と距離を隔ててＮ＋型の拡散層からなるドレイン５０１が形成されている構成とすることができる。
なお、ここでは、ＮＭＯＳトランジスタを例に挙げて説明を続けるが、ＰＭＯＳトランジスタであっても、本技術を適用できる。
半導体基板１２１上であり、ソース１２２とドレイン５０１の間に位置する部分には、ゲート１２４が形成され、ゲート１２４のソース１２２側には、サイドウォール１２５が形成され、ドレイン５０１側には、サイドウォール１２６が形成されている。なお、図１５では図示は省略してあるが、半導体基板１２１とゲート１２４との間に、ゲート絶縁膜を形成しても良い。
ソース１２２側に設けられているサイドウォール１２５は、ソース１２２と接しているが、ドレイン５０１側に設けられているサイドウォール１２６は、ドレイン５０１とは接しないように形成されている。
図１５に示したトランジスタ５００は、図３に示したトランジスタ１００と比較し、ドレイン５０１の形状や位置が、ドレイン１２３と異なる。ドレイン５０１は、トランジスタ１００のドレイン１２３を構成するドレイン領域１２３−１に該当する。換言すれば、ドレイン５０１は、図３に示したドレイン１２３から、そのドレイン１２３に含まれていたドレイン領域１２３−１が削除された形状、位置に形成されている。なお、大きさは、ドレイン領域１２３−１とは異なる大きさでも良い。
また、図１５に示したトランジスタ５００は、ドレイン５０１が形成される部分は、切り欠かれたような構成（リセス部を形成された構成）とされている点も、図３に示したトランジスタ１００と異なる。
ドレイン５０１は、上記したように、ドレイン領域１２３−１に該当する領域であるため、ドレイン領域１２３と同じく、以下の３つの条件を満たすように形成されている。
条件１：ソース１２２とドレイン５０１の不純物領域が非対称(同一の形状ではない)
条件２：ドレイン５０１の不純物領域は、ソース１２２の不純物領域よりも深い位置に形成されている
条件３：ゲート１２４の端部（ゲート端）において、ドレイン５０１の不純物領域は、表面から離れている
さらに、ドレイン５０１は、以下の条件４も満たす。
条件４：ドレイン５０１の不純物領域がリセス部に形成されている。
ドレイン５０１は、上記したパラメータＡ乃至Ｃのうち、図１６に示すように、パラメータＡとパラメータＣが設定される。図１６に示すように、パラメータＡとパラメータＣにより、ドレイン５０１の不純物領域（以下、適宜、ドレイン領域５０１と記述する）の形状や形成されている位置などが規定される。
図６に示したパラメータＡと同じく、図１６に示したパラメータＡは、ドレイン領域５０１のゲート１２４側の、ゲート端からのはみ出し量を表す。図１６において、ゲート１２４とサイドウォール１２６との境目の位置（すなわちゲート端）を位置Ｐ０とし、ドレイン領域５０１のゲート１２４側の端の位置を位置Ｐ１とした場合、位置Ｐ０から位置Ｐ１までの長さがパラメータＡとなる。
図１６では、位置Ｐ１は、ゲート１２４の下側に位置する場合を示したが、サイドウォール１２６の下側に位置しても良い。点Ｐ０を０とし、ゲート１２４側をプラス、サイドウォール１２６側をマイナスとした場合、パラメータＡは、例えば、±０．１ｕｍに設定される。パラメータＡは、ソース１２２とのショート、ゲート長、短チャネル化抑止、インプラ合わせ等を考慮して設定される。
パラメータＣは、ドレイン領域５０１の深さを表し、ドレイン５０１側のリセス領域の深さを表す。半導体基板１２１の表面の位置（半導体基板１２１とサイドウォール１２６の境界位置）を位置Ｐ０とし、ドレイン領域５０１の上辺の位置を位置Ｐ３とした場合、位置Ｐ０から位置Ｐ３までの深さとなる。
パラメータＣは、例えば、０乃至０．３ｕｍ程度（０は含まれない）に設定される。パラメータＣは、チャネルが表面から離れるようにする、ドレインの電界によりチャネルが途切れることなく形成されるようにすることなどを考慮して設定される。
パラメータＡ，Ｃが、適切に設定され、上記した条件１乃至４が満たされるように、ドレイン領域５０１が形成されると、図１７に示すようなチャネルが形成される。
図１７を参照するに、チャネル５１１は、ソース１２２とドレイン５０１の間に形成され、ソース１２２側からドレイン５０１側に行くにつれて半導体基板１２１の表面から離れる(深く)なるように形成されている。すなわち、チャネル５１１は、表面から離れた深い位置に形成される。
このように、本技術によれば、ソース側不純物プロファイルを所望とされる動作電流値に基づいて設計でき、ドレイン側のチャネル電流パスを深い位置にでき、ＲＴＮの影響を減らすことができる。このことをTCADシミュレーションにより確認した結果は、図８に示したようになる。図８に示した結果については既に説明したので、ここではその説明を省略する。
＜ドレイン領域の第２−１の形成方法＞
設定されたパラメータＡ，Ｃで、ドレイン領域５０１が形成される。ドレイン領域５０１の形成について、図１８を参照して説明する。図１８では、ドレイン領域の第２−１の形成方法として、図１５に示したようなドレイン領域５０１を形成する場合を例に挙げ、また、ドレイン領域５０１以外の部分は、従来の方法を適用して形成されるとして、その説明は適宜省略し、主にドレイン領域５０１の形成に係わる工程について説明を加える。
また以下に説明するドレイン領域の第２−１の形成方法は、直線トランジスタ５００を形成する場合と、Ｌ字トランジスタ５００を形成する場合にそれぞれ適用できる。
工程Ｓ５１において、半導体基板１２１が用意される。工程Ｓ５２において、ドレイン領域５０１を形成する部分に対してリセス処理が行われる。半導体基板１２１のうち、ドレイン領域５０１を形成する部分が掘り込まれる。
工程Ｓ５３において、レジスト６０１が半導体基板１２１上に塗布される。このレジスト６０１は、ドレイン領域５０１を形成するために、ドレイン領域５０１を形成する部分に位置するレジスト６０１は、開口部分（レジストが不要な部分）とされ、除去されている。このようなレジストパターニングには、例えば、リソグラフィを適用することができる。
図１８の工程Ｓ５３のところに図示したように、ドレイン領域５０１を形成する位置が開口されたレジストとされた後、イオン注入が行われることで、ドレイン領域５０１が形成される。ＰＭＯＳトランジスタが製造される場合、例えば、ホウ素（Ｂ）イオンが打ち込まれ、ＮＭＯＳトランジスタが製造される場合、砒素（Ａｓ）イオンが打ち込まれる。イオン注入後、塗布されていたレジスト６０１は除去される。
図１８の工程Ｓ５４のところに示したように、リセス後のイオン注入にて、ドレイン領域５０１が形成される。工程Ｓ５２、工程Ｓ５３においてドレイン領域５０１が形成されるとき、設定されているパラメータＡやパラメータＣが満たされるようにパターニングやイオン注入が行われる。すなわち、パラメータＣで設定される半導体基板１２１の表面からの深さ分だけ、またパラメータＡで設定される位置からドレイン領域５０１が所定の大きさで形成されるように、半導体基板１２１が掘り込まれ、イオン注入が行われる。
イオン注入（インプラ）は、パラメータＡ，Ｃの設計値に応じて、斜め入射した場合、図１８の工程Ｓ５４のところに示したように、リセス部下とサイドウォール１２６（図１８では不図示）の下までドレイン領域５０１が形成され、垂直入射した場合、リセス部下にドレイン領域５０１が形成される（例えば、図１９の工程Ｓ７４に示したようなドレイン領域５０１が形成される）。
このように、パラメータＡ，Ｃを満たすように、リセス部の形成、レジストパターニング、イオン注入が行われることで、半導体基板１２１の表面から深い位置、換言すれば、ソース１２２よりも深い位置にあるドレイン領域５０１を形成することができる。
＜ドレイン領域の第２−２の形成方法＞
図１５に示したようなドレイン領域５０１の他の形成方法（ドレイン領域の第２−２の形成方法とする）について、図１９を参照して説明する。図１８を参照して説明したドレイン領域の第２−１の形成方法は、リセス部を形成した後に、イオン注入を行うことで、ドレイン領域５０１を形成したが、図１９に示したドレイン領域の第２−２の形成方法は、イオン注入後に、リセス部を形成する。
また以下に説明するドレイン領域の第２−２の形成方法は、直線トランジスタ５００を形成する場合と、Ｌ字トランジスタ５００を形成する場合にそれぞれ適用できる。
工程Ｓ７１において、半導体基板１２１が用意される。工程Ｓ７２において、レジスト７０１が半導体基板１２１上に塗布される。このレジスト７０１は、ドレイン領域５０１を形成するために、ドレイン領域５０１を形成する部分に位置するレジスト７０１は、開口部分（レジストが不要な部分）とされ、除去されている。このようなレジストパターニングには、例えば、リソグラフィを適用することができる。
図１９の工程Ｓ７２のところに図示したように、ドレイン領域５０１を形成する位置が開口されたレジストとされた後、イオン注入が行われることで、ドレイン領域５０１が形成される。ＰＭＯＳトランジスタが製造される場合、例えば、ホウ素（Ｂ）イオンが打ち込まれ、ＮＭＯＳトランジスタが製造される場合、砒素（Ａｓ）イオンが打ち込まれる。イオン注入後、塗布されていたレジスト７０１は除去される。
ドレイン領域の第２−２の形成方法においては、ドレイン領域５０１となる拡散層を形成した後、その拡散層の一部を除去するため、工程Ｓ７２、工程Ｓ７３において形成されるドレイン領域５０１’は、最終的に残されるドレイン領域５０１よりも大きな領域とされる。最終的に形成したいドレイン領域５０１を含む領域であることを示すために、工程Ｓ７２、工程Ｓ７３において形成されるドレイン領域５０１’は、ダッシュを付して記載する。
なお、このドレイン領域５０１’は、半導体基板１２１の表面からドレイン領域５０１の底辺となる部分まで形成される。ソース１２２も、半導体基板１２１の表面から形成されるため、ドレイン領域５０１’を形成する構成において、ソース１２２も形成するようにしても良い。
工程Ｓ７３において、ドレイン領域５０１’が形成されると、工程Ｓ７４において、ドレイン領域５０１’の上側部分を掘り込むためのリセス処理が行われ、リセス部が形成される。
図１９の工程Ｓ７４のところに示したように、イオン注入後のリセス処理にて、ドレイン領域５０１が形成される。工程Ｓ７２、工程Ｓ７３においてドレイン領域５０１’が形成されるとき、設定されているパラメータＡが満たされるようにパターニングやイオン注入が行われる。すなわち、パラメータＡで設定される位置からドレイン領域５０１’が所定の大きさで形成されるように、イオン注入が行われる。
そして、工程Ｓ７４において、ドレイン領域５０１が形成されるとき、パラメータＣで設定される半導体基板１２１の表面からの深さ分だけ、半導体基板１２１が掘り込まれる。
このように、パラメータＡ，Ｃを満たすように、レジストパターニング、イオン注入、リセス部の形成が行われることで、半導体基板１２１の表面から深い位置、換言すれば、ソース１２２よりも深い位置にあるドレイン領域５０１を形成することができる。
なお、イオン注入（インプラ）は、パラメータＡ，Ｃの設計値に応じて、垂直入射、斜め入射など、適宜適用することができる。イオン注入を垂直入射した場合、図１９の工程Ｓ７４に示したようなドレイン領域５０１が形成され、斜め入射（例えば、図１９の右上から左下に向かう方向での入射）した場合、平行四辺形のドレイン領域５０１’が形成され、その上部（例えば、上半分）が除去されることで、図１８の工程Ｓ５４のところに示したような、リセス部下とサイドウォール１２６（図１８では不図示）の下まで形成されたドレイン領域５０１に近い形状のドレイン領域５０１を形成することができる。
このように、本技術によれば、ソース側不純物プロファイルを所望とされる動作電流値に基づいて設計でき、ドレイン側のチャネル電流パスを深い位置にでき、ＲＴＮの影響を減らすことができるトランジスタとすることができる。また、そのようなトランジスタを製造することができる。
＜適用例＞
上記したトランジスタ１００やトランジスタ５００（以下、トランジスタ１００を例に挙げて説明を続ける）は、増幅トランジスタとして用いることができる。また、増幅トランジスタとして、本技術を適用したトランジスタ１００を用いた場合、その増幅トランジスタは、例えばイメージセンサを構成する増幅トランジスタとして用いることができる。
＜本技術を適用した固体撮像装置の構成例＞
図２０は、本技術が適用される増幅型固体撮像装置、例えばＭＯＳ（Metal Oxide Semiconductor）型イメージセンサの構成の一例を示すブロック図である。図２０に示すように、本適用例に係るＭＯＳ型イメージセンサ１０００は、光電変換素子である例えばフォトダイオードを含む単位画素１０１１、当該画素１０１１が行列状に２次元配列されてなる画素アレイ部１０１２、垂直選択回路１０１３、信号処理回路であるカラム回路１０１４、水平選択回路１０１５、水平信号線１０１６、出力回路１０１７およびタイミングジェネレータ（ＴＧ）１０１８等を有するエリアセンサ構成となっている。
画素アレイ部１０１２には、行列状の画素配列に対して列ごとに垂直信号線１１２１が配線されている。単位画素１０１１の具体的な回路構成については後述する。垂直選択回路１０１３は、シフトレジスタなどによって構成され、画素１０１１の転送トランジスタ１１１２（図２１，図２２）を駆動する転送信号や、リセットトランジスタ１１１３（図２１，図２２）を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１０１２の各画素１０１１を行単位で選択駆動する。
カラム回路１０１４は、画素アレイ部１０１２の水平方向の画素ごと、即ち垂直信号線１１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。水平選択回路１０１５は、シフトレジスタなどによって構成され、カラム回路１０１４を通して出力される各画素１０１１の信号を順次選択して水平信号線１０１６に出力させる。なお、図２０では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１０１５によって列単位で順次オン／オフ駆動される。
水平選択回路１０１５による選択駆動により、カラム回路１０１４から列ごとに順次出力される単位画素１０１１の信号は、水平信号線１０１６を通して出力回路１０１７に供給され、出力回路１０１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１０１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１０１３、カラム回路１０１４および水平選択回路１０１５などの駆動制御を行う。
＜３個のトランジスタからなる画素回路の構成例＞
図２１は、単位画素１０１１の回路構成のうち、３個のトランジスタからなる回路構成の一例を示す回路図である。図２１に示すように、本回路例に係る単位画素１０１１Ａは、光電変換素子、例えばフォトダイオード１１１１に加えて、例えば転送トランジスタ１１１２、リセットトランジスタ１１１３および増幅トランジスタ１１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１１２乃至１１１４として、例えばＮチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１１２は、フォトダイオード１１１１のカソードとＦＤ（フローティングディフュージョン）部１１１６との間に接続され、フォトダイオード１１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１１６に転送する。
リセットトランジスタ１１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１１６にソースがそれぞれ接続され、フォトダイオード１１１１からＦＤ部１１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
増幅トランジスタ１１１４は、ＦＤ部１１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１０１１Ａの選択をなし、リセットトランジスタ１１１３によってリセットした後のＦＤ部１１１６の電位をリセットレベルとして垂直信号線１１２１に出力し、さらに転送トランジスタ１１１２によって信号電荷を転送した後のＦＤ部１１１６の電位を信号レベルとして垂直信号線１１２１に出力する。
＜４個のトランジスタからなる画素回路の構成例＞
図２２は、単位画素１０１１の回路構成のうち、４個のトランジスタからなる回路構成の一例を示す回路図である。また、図２３は、単位画素１０１１が、４個のトランジスタを備える場合の平面図である。さらに、図２４は、単位画素１０１１Ｂの断面図であり、図２３中の線分Ｘ−Ｘ’の位置に対応するものである。
図２２、図２３、図２４に示すように、本回路例に係る単位画素１０１１Ｂは、光電変換素子、例えば、フォトダイオード１１１１に加えて、例えば、転送トランジスタ１１１２、リセットトランジスタ１１１３、増幅トランジスタ１１１４および選択トランジスタ１１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１１２乃至１１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１１２は、フォトダイオード１１１１のカソードとＦＤ（フローティングディフュージョン）部１１１６との間に接続され、フォトダイオード１１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１１６に転送する。
リセットトランジスタ１１１３は、電源ＶＤＤにドレインが、ＦＤ部１１１６にソースがそれぞれ接続され、フォトダイオード１１１１からＦＤ部１１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１１６の電位をリセットする。
選択トランジスタ１１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１１４に対して電源ＶＤＤを供給することによって画素１０１１Ｂの選択をなす。なお、この選択トランジスタ１１１５については、増幅トランジスタ１１１４のソースと垂直信号線１１２１との間に接続した構成をとることも可能である。
増幅トランジスタ１１１４は、ＦＤ部１１１６にゲートが、選択トランジスタ１１１５のソースにドレインが、垂直信号線１１２１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ１１１３によってリセットした後のＦＤ部１１１６の電位をリセットレベルとして垂直信号線１１２１に出力し、さらに転送トランジスタ１１１２によって信号電荷を転送した後のＦＤ部１１１６の電位を信号レベルとして垂直信号線１１２１に出力する。
図２４に示した単位画素１０１１Ｂの断面図を参照する。
画素１０１１Ｂを構成するフォトダイオード１１１１が、半導体基板１５１８の裏面（図では上面）側から入射する入射光１５０１を受光する。フォトダイオード１１１１の上方には、平坦化膜１５１３、ＣＦ（カラーフィルタ）１５１２、及び、マイクロレンズ１５１１が設けられており、フォトダイオード１１１１では、各部を順次介して入射した入射光１５０１を、受光面１５１７で受光して光電変換が行われる。
例えば、フォトダイオード１１１１は、ｎ型半導体領域１５２０が、電荷（電子）を蓄積する電荷蓄積領域として形成されている。フォトダイオード１１１１においては、ｎ型半導体領域１５２０は、半導体基板１５１８のｐ型半導体領域１５１６，１５４１の内部に設けられている。ｎ型半導体領域１５２０の、半導体基板１５１８の表面（下面）側には、裏面（上面）側よりも不純物濃度が高いｐ型半導体領域１５４１が設けられている。つまり、フォトダイオード１１１１は、ＨＡＤ（Ｈｏｌｅ−Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）構造になっており、ｎ型半導体領域１５２０の上面側と下面側との各界面において、暗電流が発生することを抑制するように、ｐ型半導体領域１５１６，１５４１が形成されている。
半導体基板１５１８の内部には、複数の画素１０１１Ｂの間を電気的に分離するトレンチ１５３０が設けられており、このトレンチ１５３０で区画された領域に、フォトダイオード１１１１が設けられている。図中、上面側から、画素１０１１Ｂを見た場合、トレンチ１５３０は、例えば、複数の画素１０１１Ｂの間に介在するように格子状に形成されており、フォトダイオード１１１１は、このトレンチ１５３０で区画された領域内に形成されている。またトレンチ１５３０の内部は、絶縁物質が充填されている。
各フォトダイオード１１１１では、アノードが接地されており、画素１０１１Ｂにおいて、フォトダイオード１１１１が蓄積した信号電荷（例えば、電子）は、転送トランジスタ１１２等を介して読み出され、電気信号として、垂直信号線１１２１（図２２）へ出力される。
配線層１５５０は、半導体基板１５１８のうち、遮光膜１５１４，ＣＦ１５１２、マイクロレンズ１５１１等の各部が設けられた裏面（上面）とは反対側の表面（下面）に設けられている。
配線層１５５０は、配線１５５１と絶縁層１５５２とを含み、絶縁層１５５２内において、配線１５５１が各素子に電気的に接続するように形成されている。配線層１５５０は、いわゆる多層配線の層になっており、絶縁層１５５２を構成する層間絶縁膜と配線１５５１とが交互に複数回積層されて形成されている。ここでは、配線１５５１としては、転送トランジスタ等のフォトダイオード１１１１から電荷を読み出すためのトランジスタへの配線や、垂直信号線１１２１等の各配線が、絶縁層１５５２を介して積層されている。
配線層１５５０の、フォトダイオード１１１１が設けられている側に対して反対側の面には、支持基板１５６１が設けられている。例えば、厚みが数百μｍのシリコン半導体からなる基板が、支持基板１５６１として設けられている。
遮光膜１５１４は、半導体基板１５１８の裏面（図では上面）の側であり、トレンチ１５３０の上側に設けられている。ＳＴＩ（Shallow Trench Isolation）１５３１は、トレンチ１５３０の下方に設けられている。
遮光膜１５１４は、半導体基板１５１８の上方から半導体基板１５１８の下方裏面へ向かう入射光１５０１の一部を、遮光するように構成されている。
遮光膜１５１４は、半導体基板１５１８の内部に設けられたトレンチ１５３０の上方に設けられている。ここでは、遮光膜１５１４は、半導体基板１５１８の裏面（上面）上において、シリコン酸化膜等の絶縁膜１５１５を介して、凸形状に突き出るように設けられている。これに対して、半導体基板１５１８の内部に設けられたフォトダイオード１１１１の上方においては、フォトダイオード１１１１に入射光１５０１が入射するように、遮光膜１５１４は、設けられておらず、開口している。
つまり、図中、上面側から、画素１０１１Ｂを見た場合、遮光膜１５１４の平面形状は、格子状になっており、入射光１５０１が受光面１５１７へ通過する開口が形成されている。
遮光膜１５１４は、光を遮光する遮光材料で形成されている。例えば、チタン（Ｔｉ）膜とタングステン（Ｗ）膜とを、順次、積層することで、遮光膜１５１４が形成されている。この他に、遮光膜１５１４は、例えば、窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを、順次、積層することで形成することができる。また、遮光膜１５１４は、ナイトライド（Ｎ）などで被覆されていても良い。
遮光膜１５１４は、平坦化膜１５１３によって被覆されている。平坦化膜１５１３は、光を透過する絶縁材料を用いて形成されている。
配線層１５５０内には、選択トランジスタ１１５と増幅トランジスタ１１１４が形成されている。増幅トランジスタ１１１４は、上記したトランジスタ１００が適用された構成とされており、埋め込みドレイン領域を有するトランジスタとされている。
増幅トランジスタ１１１４のソース１１１４−２とドレイン１１１４−３（埋め込みドレイン領域）は、ｐ型半導体領域１５４１内に形成され、ゲート１１１４−１は、配線層１５５０内に形成されている。このように、本技術を適用したトランジスタは、画素を構成するトランジスタ、ここでは増幅トランジスタに適用できる。
本技術を適用することで、増幅トランジスタ１１１４のノイズ特性改善やリセットトランジスタ１１１３及び選択トランジスタ１１１５のオン抵抗を改善することができる。
上述した３個のトランジスタ構成の単位画素１０１１Ａや、４個のトランジスタ構成の単位画素１０１１Ｂでは、フォトダイオード１１１１で光電変換して得られる信号電荷を転送トランジスタ１１１２によってＦＤ部１１１６に転送し、このＦＤ部１１１６の信号電荷に応じた電位を増幅トランジスタ１１１４によって増幅して垂直信号線１１２１に出力するアナログ的な動作が行われる。このようなアナログ的な動作を行う画素回路においては、増幅トランジスタ１１１４を含む各トランジスタのチャネル長が短いと、ショートチャネル効果によって閾値電圧Ｖｔｈがばらつくため、増幅トランジスタ１１１４を含む各トランジスタにはチャネル長の長いＭＯＳトランジスタが用いられることになる。
係る構成の単位画素１０１１（１０１１Ａ／１０１１Ｂ）において、本技術では、増幅トランジスタ１１１４として埋込みチャネル型のＭＯＳトランジスタ、本例ではＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと記す）を用いることを特徴としている。ここでは、増幅トランジスタ１１１４としてＮＭＯＳトランジスタを用いることで、Ｎ型が第１導電型、Ｐ型が第２導電型となる。
本技術は、上記したトランジスタに適用できる。
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成もとることができる。
（１）
半導体基板上に形成されたゲート電極と、
前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、
前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域と
を備えるトランジスタ。
（２）
前記ソース領域と前記ドレイン領域は、非対称である
前記（１）に記載のトランジスタ。
（３）
前記ドレイン領域は、前記ソース領域よりも深い位置に形成されている
前記（１）または（２）に記載のトランジスタ。
（４）
前記ソース領域、前記ゲート電極、および前記ドレイン領域は、直線上に配置されている
前記（１）乃至（３）のいずれかに記載のトランジスタ。
（５）
前記ソース領域、前記ゲート電極、および前記ドレイン領域の前記ソース領域よりも深い位置に形成されているドレイン領域は、直線上に配置されている
前記（１）乃至（３）のいずれかに記載のトランジスタ。
（６）
前記ソース領域よりも深い位置に形成されているドレイン領域の幅は、５乃至２０ｎｍである
前記（５）に記載のトランジスタ。
（７）
前記ソース領域よりも深い位置に形成されている前記ドレイン領域の濃度は、１ｅ１９ｃｍ-3以上である
前記（２）乃至（６）のいずれかに記載のトランジスタ。
（８）
前記ゲート電極のゲート端において、前記ドレイン領域は、前記半導体基板の表面から離れた位置に形成されている
前記（１）乃至（７）のいずれかに記載のトランジスタ。
（９）
前記ドレイン領域は、リセス部に形成されている
前記（１）乃至（８）のいずれかに記載のトランジスタ。
（１０）
前記ドレイン領域と前記ゲート電極のゲート端からの距離は、チャネルが前記半導体基板の表面から離れた位置に形成され、ドレインの電界によりチャネルが途切れることなく形成される距離に設定されている
前記（１）乃至（９）のいずれかに記載のトランジスタ。
（１１）
前記ドレイン領域の前記ゲート電極のゲート端からのはみ出し量は、前記ソース領域とショートしない、ゲート長短チャネル化防止、インプラの合わせを考慮して設定されている
前記（１）乃至（１０）のいずれかに記載のトランジスタ。
（１２）
前記ドレイン領域の高抵抗領域の幅は、チャネルが前記半導体基板の表面から離れた位置に形成され、ドレインの電界によりチャネルが途切れることなく形成される位置に形成される幅に設定されている
前記（１）乃至（１１）のいずれかに記載のトランジスタ。
（１３）
前記ドレイン領域と前記ゲート電極のゲート端からの距離は、０乃至０．３ｕｍである
前記（１）乃至（１２）のいずれかに記載のトランジスタ。
（１４）
前記ドレイン領域の前記ゲート電極のゲート端からのはみ出し量は、±０．１ｕｍである
前記（１）乃至（１３）のいずれかに記載のトランジスタ。
（１５）
前記ドレイン領域の高抵抗領域の幅は、０乃至０．３ｕｍである
前記（１）乃至（１４）のいずれかに記載のトランジスタ。
（１６）
半導体基板上に形成されたゲート電極と、
前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、
前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域と
を含むトランジスタを製造する製造方法。
（１７）
前記ドレイン領域を、２回のレジストパターニングとイオン注入を行うことで形成する
前記（１６）に記載の製造方法。
（１８）
前記ドレイン領域を、レジストパターニングとイオン注入を行い、前記ゲート電極に接触する部分を、導電性を打ち消すためのレジストパターニングとイオン注入を行うことで形成する
前記（１６）に記載の製造方法。
（１９）
前記ドレイン領域を、リセス部を形成した後、レジストパターニングとイオン注入を行うことで形成する
前記（１６）に記載の製造方法。
（２０）
前記ドレイン領域を、レジストパターニングとイオン注入を行った後、リセス部を形成することで形成する
前記（１６）に記載の製造方法。
１００ トランジスタ， １２１ 半導体基板， １２２ ソース， １２３ ドレイン， １２４ ゲート， １２５，１２６ ゲート端， ５００ トランジスタ， ５０１ ドレイン

Claims (20)

  1. 半導体基板上に形成されたゲート電極と、
    前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、
    前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域と
    を備えるトランジスタ。
  2. 前記ソース領域と前記ドレイン領域は、非対称である
    請求項１に記載のトランジスタ。
  3. 前記ドレイン領域は、前記ソース領域よりも深い位置に形成されている
    請求項１に記載のトランジスタ。
  4. 前記ソース領域、前記ゲート電極、および前記ドレイン領域は、直線上に配置されている
    請求項１に記載のトランジスタ。
  5. 前記ソース領域、前記ゲート電極、および前記ドレイン領域の前記ソース領域よりも深い位置に形成されているドレイン領域は、直線上に配置されている
    請求項１に記載のトランジスタ。
  6. 前記ソース領域よりも深い位置に形成されているドレイン領域の幅は、５乃至２０ｎｍである
    請求項５に記載のトランジスタ。
  7. 前記ソース領域よりも深い位置に形成されている前記ドレイン領域の濃度は、１ｅ１９ｃｍ-3以上である
    請求項２に記載のトランジスタ。
  8. 前記ゲート電極のゲート端において、前記ドレイン領域は、前記半導体基板の表面から離れた位置に形成されている
    請求項１に記載のトランジスタ。
  9. 前記ドレイン領域は、リセス部に形成されている
    請求項１に記載のトランジスタ。
  10. 前記ドレイン領域と前記ゲート電極のゲート端からの距離は、チャネルが前記半導体基板の表面から離れた位置に形成され、ドレインの電界によりチャネルが途切れることなく形成される距離に設定されている
    請求項１に記載のトランジスタ。
  11. 前記ドレイン領域の前記ゲート電極のゲート端からのはみ出し量は、前記ソース領域とショートしない、ゲート長短チャネル化防止、インプラの合わせを考慮して設定されている
    請求項１に記載のトランジスタ。
  12. 前記ドレイン領域の高抵抗領域の幅は、チャネルが前記半導体基板の表面から離れた位置に形成され、ドレインの電界によりチャネルが途切れることなく形成される位置に形成される幅に設定されている
    請求項１に記載のトランジスタ。
  13. 前記ドレイン領域と前記ゲート電極のゲート端からの距離は、０乃至０．３ｕｍである
    請求項１に記載のトランジスタ。
  14. 前記ドレイン領域の前記ゲート電極のゲート端からのはみ出し量は、±０．１ｕｍである
    請求項１に記載のトランジスタ。
  15. 前記ドレイン領域の高抵抗領域の幅は、０乃至０．３ｕｍである
    請求項１に記載のトランジスタ。
  16. 半導体基板上に形成されたゲート電極と、
    前記ゲート電極から延在するように前記半導体基板表面に形成されたソース領域と、
    前記ソース領域と対向する位置に、前記ゲート電極に接触する部分がないように前記半導体基板表面に形成されたドレイン領域と
    を備えるトランジスタを製造する製造方法。
  17. 前記ドレイン領域を、２回のレジストパターニングとイオン注入を行うことで形成する
    請求項１６に記載の製造方法。
  18. 前記ドレイン領域を、レジストパターニングとイオン注入を行い、前記ゲート電極に接触する部分を、導電性を打ち消すためのレジストパターニングとイオン注入を行うことで形成する
    請求項１６に記載の製造方法。
  19. 前記ドレイン領域を、リセス部を形成した後、レジストパターニングとイオン注入を行うことで形成する
    請求項１６に記載の製造方法。
  20. 前記ドレイン領域を、レジストパターニングとイオン注入を行った後、リセス部を形成することで形成する
    請求項１６に記載の製造方法。
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