JP5050512B2 - 固体撮像装置の製造方法および半導体装置の製造方法 - Google Patents

Description

本発明は、固体撮像装置に関し、特に光電変換素子を含む単位画素の各々が、光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタを有する増幅型の固体撮像装置とその製造方法に関する。
本発明は、上記固体撮像装置の増幅トランジスタなどに適用される増幅トランジスタを有する半導体装置に関する。

固体撮像装置は、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置とに大別される。ＣＣＤイメージセンサとＭＯＳ型イメージセンサとを比較した場合、ＣＣＤイメージセンサでは、信号電荷の転送に高い駆動電圧を必要とするため、ＭＯＳ型イメージセンサに比べて電源電圧が高くならざるを得ない。

したがって、近年、カメラ付携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載されている固体撮像装置としては、ＣＣＤイメージセンサに比べて電源電圧が低く、消費電力の観点などから、ＣＣＤイメージセンサによりも有利なＭＯＳ型イメージセンサが多く用いられている。

ＣＣＤイメージセンサとＭＯＳ型イメージセンサとをさらに比較すると、ＭＯＳ型イメージセンサは、光電変換素子を含む単位画素が行列状に２次元配列されている点ではＣＣＤイメージセンサと同様であるが、単位画素からの信号の読み出しに垂直転送ＣＣＤおよび水平転送ＣＣＤを使用せず、メモリデバイスのようにアルミ線、銅線などで構成される選択線を介して選択された単位画素から、画素ごとに蓄えられた電荷を電気信号に変換して信号線に読み出す構成となっている。

そして、ＣＣＤイメージセンサとの大きな違いとして、ＭＯＳ型イメージセンサは、画素ごとに信号を増幅する増幅素子（以下、増幅トランジスタと呼ぶ）を持った構成となっている（例えば、特許文献１参照）。最近では、増幅トランジスタを複数の画素で共有するタイプのＭＯＳ型イメージセンサもある。これらのＭＯＳ型イメージセンサにおいて、増幅トランジスタのゲート絶縁膜中にトラップ準位が存在すると、当該トラップ準位がチャネルを流れる電流を形成している電子や正孔を捕獲・放出して電流に揺らぎを発生させる。この電流の揺らぎがノイズの発生原因となる。

すなわち、ＭＯＳ型イメージセンサでは、増幅トランジスタで信号を増幅する際に、増幅トランジスタのゲート絶縁膜中のトラップ準位が原因で、ノイズのパワースペクトルが周波数ｆの逆数に比例するいわゆる１／ｆノイズ（フリッカノイズ）が発生する。この増幅トランジスタで発生する１／ｆノイズは、画質に大きな影響を及ぼす。

ここで、プロセス依存の係数（ゲート絶縁膜界面の電子捕獲・放出に関係する係数）をＫ、ゲート絶縁膜容量をＣｏｘ、トランジスタのチャネル長（ゲート寸法）をＬ、チャネル幅（活性領域の寸法）をＷとすると、１／ｆノイズのパワースペクトル（ノイズ電圧の２乗平均）は、数１で与えられる。

数１から明らかなように、増幅トランジスタのゲート絶縁膜容量Ｃｏｘ、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗが大きいほど、１／ｆノイズが減少することがわかる。

特開２００２−５１２６３号公報

ところで、近年、メガ以上の画素数を有するカメラ付携帯電話など、小型モバイル機器に搭載するに当たって、ＭＯＳ型イメージセンサの小型化が必要となってきている。しかしながら、数１から明らかなように、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗが小さくなると、１／ｆノイズが増大することになるため、ＭＯＳ型イメージセンサの小型化が進む中、１／ｆノイズの低減を目的として、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させることは困難である。

また、増幅トランジスタのゲート電極には、画素の信号を読み出すための電圧が印加される。この電圧は、その値が高ければ高い程画素の信号を読み出し易く、２．５Ｖ以上、一般的には３．３Ｖ程度の高い電圧値に設定されている。したがって、ゲート絶縁膜の信頼性の観点から、ゲート絶縁膜の膜厚を安易に薄膜化することが困難であるため、数１のゲート絶縁膜容量Ｃｏｘを増加させて、１／ｆノイズの低減を図ることにも限界がある。

本発明は、上記の点に鑑み、その目的とするところは、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減可能な固体撮像装置とその製造方法を提供することにある。
また、本発明は、上記固体撮像装置の増幅トランジスタなどに適用される増幅トランジスタを有する半導体装置を提供することにある。

本発明に係る固体撮像装置は、光電変換素子と、この光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなり、増幅トランジスタのチャネル領域を素子分離領域から離して形成することにより、１／ｆのノイズを低下させるものである。

本発明に係る固体撮像装置は、光電変換素子と、この光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなり、１つの増幅トランジスタのチャネル不純物を複数分布させたり、ゲート電極の導電型をチャネル領域上で変化させ、同一のゲート電極に複数のチャネル領域、少なくも２種類のチャネル領域を有して形成することにより、１／ｆノイズを低下させるものである。

本発明の固体撮像装置では、増幅トランジスタのチャネル領域を素子分離領域から離すことにより、素子分離領域のエッジ部近傍の絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、チャネル領域に流れる電流への影響が抑えられる。
また、本発明の固体撮像装置では、少なくとも２種類のチャネル領域を有することにより、素子分離領域から離れたチャネル領域に電流を流すことができ、素子分離領域のエッジ部近傍の絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、チャネル領域に流れる電流への影響が抑えられる。

本発明に係る固体撮像装置の製造方法は、光電変換素子と、光電変換素子で光電変換して得た電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなる固体撮像装置の製造方法であって、増幅トランジスタの形成に際して、１つのマスクの開口を通して異なる不純物を導入し、あるいは２つのマスクを用いて異なる不純物を導入し、あるいは１つのマスクの開口を変化させて異なる不純物を導入し、複数のチャネル領域を形成するようになす。

本発明に係る半導体装置は、増幅トランジスタを有し、この増幅トランジスタのチャネル領域のチャネル領域を素子分離領域から離して形成することにより、１／ｆのノイズを低下させるものである。

本発明に係る半導体装置は、増幅トランジスタを有し、１つの増幅トランジスタのチャネル不純物を複数分布させたり、ゲート電極の導電型をチャネル領域上で変化させ、同一のゲート電極に複数のチャネル領域、少なくも２種類のチャネル領域を有して形成することにより１／ｆノイズを低下させるものである。

本発明の半導体装置では、増幅トランジスタのチャネル領域を素子分離領域から離すことにより、素子分離領域のエッジ部近傍の前記絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、チャネル領域に流れる電流への影響が抑えられる。
また、上記構成の半導体装置では、少なくとも２種類のチャネル領域を有することにより、素子分離領域から離れたチャネル領域に電流を流すことができ、素子分離領域のエッジ部近傍の前記絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、チャネル領域に流れる電流への影響が抑えられる。

本発明によれば、増幅トランジスタのチャネル領域を素子分離領域から離して形成し、あるいは複数のチャネル領域を形成することにより、素子分離領域のエッジ部近傍の絶縁膜／基板界面のトラップ準位によるチャネル領域を流れる電流への影響が抑えることができるため、トランジスタのゲート寸法Ｌおよび活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明が適用される増幅型固体撮像装置、例えばＭＯＳ型イメージセンサの構成の一例を示すブロック図である。図１に示すように、本適用例に係るＭＯＳ型イメージセンサ１０は、光電変換素子である例えばフォトダイオードを含む単位画素１１、この画素１１が行列状に２次元配列されてなる画素アレイ部１２、垂直選択回路１３、信号処理回路であるカラム回路１４、水平選択回路１５、水平信号線１６、出力回路１７およびタイミングジェネレータ１８等を有するエリアセンサ構成となっている。

画素アレイ部１２には、行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。単位画素１１の具体的な回路構成については後述する。垂直選択回路１３は、シフトレジスタなどによって構成され、画素１１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部１２の各画素１１を行単位で選択駆動する。

カラム回路１４は、画素アレイ部１２の水平方向の画素ごと、即ち垂直信号線１２１ごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路などによって構成される。水平選択回路１５は、シフトレジスタなどによって構成され、カラム回路１４を通して出力される各画素１１の信号を順次選択して水平信号線１６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路１５によって列単位で順次オン／オフ駆動される。

水平選択回路１５による選択駆動により、カラム回路１４から列ごとに順次出力される単位画素１１の信号は、水平信号線１６を通して出力回路１７に供給され、この出力回路１７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ１８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路１３、カラム回路１４および水平選択回路１５などの駆動制御を行う。

（画素回路）
図２は、単位画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素１１Ａは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１４として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。

リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにφリセットパルスＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。

増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素１１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。

図３は、単位画素１１の回路構成の一例を示す回路図である。図３に示すように、本回路例に係る単位画素１１Ｂは、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。

リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。

選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。

増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっており、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。

上述した３トランジスタ構成の単位画素１１Ａや、４トランジスタ構成の単位画素１１Ｂでは、フォトダイオード１１１で光電変換して得られる信号電荷を転送トランジスタ１１２によってＦＤ部１１６に転送し、当該ＦＤ部１１６の信号電荷に応じた電位を増幅トランジスタ１１４によって増幅して垂直信号線１２１に出力するアナログ的な動作が行われる。このようなアナログ的な動作を行う画素回路においては、増幅トランジスタ１１４を含む各トランジスタのチャネル長が短いと、ショートチャネル効果によってしきい値電圧Ｖｔｈがばらつくため、増幅トランジスタ１１４を含む各トランジスタにはチャネル長の長いＭＯＳトランジスタが用いられることになる。

次に、上述の単位画素１１（１１Ａ、１１Ｂ）における増幅トランジスタに適用される、本発明に係る増幅トランジスタの実施の形態について説明する。

図４に、本実施の形態に係る増幅トランジスタの好ましい一例を示す。本実施の形態では、増幅トランジスタ２１１を埋込みチャネルを有する構成とする共に、この埋込みチャネルの構成を最適化し、特に１／ｆノイズを抑制するように構成する。本例では、増幅トランジスタとしてｎチャネルＭＯＳトランジスタを用いている。

本実施の形態に係る増幅トランジスタ２１１は、第１導電型、本例ではｐ型の半導体基板２１２の一主面上に第２導電型、本例ではｎ型の半導体領域からなるソース領域２１３及びドレイン領域２１４が形成され、このソース領域２１３及びドレイン領域２１４間を含んで、ｎ型埋込み層によるｎ型の埋込みチャネル領域２１５が形成される。半導体基板２１２の表面にはゲート絶縁膜２１６を介してゲート電極２１７が形成される。ゲート電極２１７としては、好ましくはｐ型不純物を導入したポリシリコン膜からなるｐ＋型ゲート電極２１７で形成される。ｐ＋型ゲート電極２１７の両側壁には絶縁膜によるサイドウォール２１８が形成される。ソース領域２１３及びドレイン領域２１４は、不純物濃度が高いｎ＋領域２２０ａとサイドウォール２１８下に対応した不純物濃度に低いｎ−領域２２０ｂとを有するＬＤＤ構造に形成される。ゲート電極２１７及びサイドウォール２１８表面を含む基板表面は、絶縁膜２２２で被覆され、ソース領域２１３及びドレイン領域２１４のｎ＋領域２２０ａにソース電極２２３及びドレイン電極２２４が形成される。

そして、本実施の形態においては、特に、埋込みチャネル領域２１５を素子分離領域２２５から離れて、いわゆる活性領域内に形成するようになす。より詳しくは、埋込みチャネル領域２１５は、素子分離領域２２５のエッジ部から離れて形成される。素子分離領域２２５としては、例えば絶縁層を半導体基板の溝内に埋め込んでなる溝分離領域（ＳＴＩ）、あるいは半導体基板内に形成した拡散層とその上に絶縁層とによる拡散分離領域（ＥＤＩ）などで形成することができる。そして、埋込みチャネル領域２１５を取り囲むようにｐ型半導体層２２６が形成される。なお、素子分離領域となるＥＤＩに関しては、参考文献「Ｋ．Ｉｔｏｎａｇａ，ＩＥＤＭ Ｔｅｃｈ，Ｄｉｇ，ｐ３３−１，２００５」を参照。

本実施の形態に係る増幅トランジスタ２１１によれば、埋込みチャネル型のトランジスタとして構成されるので、１／ｆノイズの抑制効果が得られる。この埋込みチャネルによる１／ｆノイズ抑制については、後述する。同時に素子分離領域２２５下の基板界面、すなわち素子分離領域２２５のエッジ部近傍に形成されるダメージによるトラップ準位から埋込みチャネル領域２１５が離れているので、埋込みチャネル領域２１５でのノイズ抑制効果がさらに高くなる。このように、本実施の形態では、トランジスタのゲート寸法Ｌ及び活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減させることが可能になる。

因みに、従来は、埋込みチャネル領域の形成が素子分離領域のところまで活性領域の全体に形成されるのが一般的である。そうすると、ゲートをオンしたときに、ダメージが形成される素子分離領域のエッジ部に接する部分にもチャネルが形成されて電流が流れるため、界面のダメージによるトラップ準位の影響を受けることになる。このため、１／ｆノイズが増大する。

これに対して、図４の構成では、ゲート電極２１７にゲート電圧が印加されたとき、埋込みチャネル領域２１５でのしきい値電圧Ｖｔは低く、埋込みチャネル領域２１５のオフセット部分２２６ａでのしきい値電圧Ｖｔが高くなる。このため、電子電流は埋込みチャネル領域２１５に集中して流れ、１／ｆノイズが低減される。埋込みチャネル領域２１５は、濃度が高いほど埋込みチャネル性が強くなる。

次に、埋込みチャネルの効果について詳述する。図５に、一般的な表面チャネル型ＮＭＯＳトランジスタと埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す。

このポテンシャルプロファイルから明らかなように、半導体基板（シリコン基板）中のポテンシャルが最小となる領域、つまり電流が流れる領域は、表面チャネルの場合、ゲート絶縁膜／基板界面に形成され、埋込みチャネルの場合、ゲート絶縁膜から離れた基板内部の箇所に形成される。そして、基板／ゲート絶縁膜界面で電子／正孔のトラップ準位が形成されると、表面チャネル型ＮＭＯＳトランジスタの方が埋込みチャネル型ＮＭＯＳトランジスタよりもトラップ準位の影響を受ける。

従って、ＭＯＳ型イメージセンサ１０において、単位画素１１内の増幅トランジスタ１１４として，図４に示す埋込みチャネル型としたＮＭＯＳトランジスタの増幅トランジスタ２１１を用いることで、増幅トランジスタ２１１では、基板２１２中のポテンシャルが最小になる領域（電流が流れる領域）が、ゲート絶縁膜／基板界面ではなく、ゲート絶縁膜２１６から離れた基板２１２内部の箇所に形成されるため、ゲート絶縁膜／基板界面で電子／正孔のトラップ準位が形成されても、当該トラップ準位によるチャネルを流れる電流への影響を抑えることができる。すなわち、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎが抑制される。

すなわち、図２、図３における増幅トランジスタ１１４として、本日の増幅トランジスタ２１１を用いることで、１／ｆノイズの発生原因となるトラップ準位による電流の揺らぎを抑制することができるため、増幅トランジスタ１１４のゲート長（ゲート寸法）Ｌおよびゲート幅（活性領域の寸法）Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減できることになる。

ここで、図２、図３に示すように、垂直信号線１２１の一端には定電流源１２２が接続されることになるが、この定電流源１２２は通常チャネル幅Ｗの大きいＭＯＳトランジスタ（負荷ＭＯＳトランジスタ）で構成される。したがって、この負荷ＭＯＳトランジスタと増幅トランジスタ１１４が同じトランジスタだった場合、増幅トランジスタ１１４の方が１／ｆノイズに対して支配的となる。この観点からしても、ＭＯＳ型イメージセンサ１０において、その増幅トランジスタ１１４に本実施の形態の増幅トランジスタ２１１を使用するのが有効であると言える。

なお、埋込みチャネル型のＭＯＳトランジスタは、チャネル長（ゲート長）を短くしていくと生ずるショートチャネル効果に弱いことが知られている。しかし、単位画素１１では、光電変換素子で光電変換して得られる電荷をフローティングディフージョン部に転送し、このフローティングディフージョン部の電荷に応じた電位を増幅トランジスタによって増幅して信号線に出力する、いわゆるアナログ的な動作が行われることから、増幅トランジスタのチャネル長が短いトショートチャネル効果によりしき値電圧がばらつくため、増幅トランジスタ１１４にはチャネル長の長いＭＯＳトランジスタが用いられる。このため、増幅トランジスタ１１４としては、ショートチャネル効果に弱い埋込みチャネル型のＭＯＳトランジスタを用いることができることになる。

図６に、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す。

図６から明らかなように、ゲートバイアスが低いほど電流がゲート絶縁膜／基板界面を流れ、埋込みチャネル型ＮＭＯＳトランジスタも表面チャネル型ＮＭＯＳトランジスタも同等の１／ｆノイズになる。具体的には、ゲート／ソース間バイアスが１．５Ｖを超えると、埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタとが同等のノイズになる。

換言すれば、ゲートバイアスが１．５Ｖ以上であれば、埋込みチャネル型ＮＭＯＳトランジスタの方が表面チャネル型ＮＭＯＳトランジスタよりも１／ｆノイズを低減でき、１．０Ｖ程度でノイズレベルが一桁異なる。したがって、埋込みチャネル型ＮＭＯＳトランジスタにおけるゲートバイアスは１．５Ｖ以上が望ましい。

ここで、ゲートバイアスが１．５Ｖを超えると、埋込みチャネル型ＮＭＯＳトランジスタも表面チャネル型ＮＭＯＳトランジスタも同等の１／ｆノイズレベルになるのは次の理由による。すなわち、ゲートバイアスが増加すると、埋込みチャネル型ＮＭＯＳトランジスタであっても、ゲート下部のポテンシャルの最小となる領域が表面チャネル近くになり、図７に示すように、電流もゲート絶縁膜／基板界面を通過するようになるためである。

これに対して、本実施形態に係る単位画素１１（１１Ａ／１１Ｂ）では、先述したように、増幅トランジスタ１１４がソースフォロア構成となっているため、１／ｆノイズの低減効果が大である。何故ならば、ソースフォロア回路ではゲート／ソース間バイアスが小さいため、ソースフォロア構成の増幅トランジスタ１１４に表面チャネル型のＭＯＳトランジスタを用いることで、図８に示すように、ゲート絶縁膜／基板界面よりも基板内部側を電流が流れることになり、埋込みチャネル性をより強くすることができるため、より確実に１／ｆノイズを低減できることになる。

なお、ゲートバイアスを印加しても埋込みチャネル性を維持するためには、チャネル領域に注入するＮ型不純物のドーズ量として１×１０¹⁹ (ａｔｏｍｓ／ｃｍ^３)以上が必要である。

図９に、表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタに用いたときの入出力特性を示す。

図９から、入力信号Ｖｉｎ−出力信号Ｖｏｕｔの特性のニアリティーは、表面チャネル型ＮＭＯＳトランジスタに比べて埋込みチャネル型ＮＭＯＳトランジスタの方が優れていることがわかる。

埋込みチャネル型のＭＯＳトランジスタの場合、移動度μがゲート絶縁膜／基板界面のラフネス（表面粗度）の影響を受けないために移動度μが高く、よって当該移動度μをパラメータの一つとする伝達コンダクタンスｇｍ が上がり、Ｖｏｕｔ／Ｖｉｎの傾き（＝ｇｍ／（ｇｍ＋ｇｄｓ＋ｇｍｂｓ）が増加する。ここで、ｇｄｓは出力コンダクタンス、ｇｍｂｓ は基板バイアス効果の比例係数である。

また、埋込みチャネル型のＮＭＯＳトランジスタからなる増幅トランジスタ２１１を形成する場合、チャネル領域にｎ型の不純物を導入するに当たって、ｎ型不純物を１種類だけ導入するよりも、拡散係数が異なる少なくとも２種類のｎ型不純物を導入することで、埋込みチャネル性をより強くすることができる。拡散係数が異なる少なくとも２種類のＮ型不純物としては、例えばヒ素（Ａｓ）やリン（Ｐ）などを用いることができる。

図１０に、埋込みチャネルのチャネル不純物として、リン、ヒ素、リンおよびヒ素を用いた埋込みチャネル型ＮＭＯＳトランジスタをソースフォロア構成の増幅トランジスタに用いた際の入出力特性を示す。

図１０から明らかなように、リンのみ、ヒ素のみ、リンおよびヒ素をチャネル領域に注入した順に入出力特性のリニアリティーが良いことがわかる。これは、リンのみ、ヒ素のみ、リンおよびヒ素を注入した順に相互コンダクタンスが良いためである。

また、拡散係数が異なる２種類のＮ型不純物としてリンおよびヒ素を導入するに当たっては、拡散係数の小さいヒ素を、拡散係数の大きいリンよりもゲート絶縁膜２５に近い側に濃い濃度で分布させることで、ヒ素によってゲートチャネル部における深さ方向のポテンシャルプロファイルのピークを形成しつつ、リンによってＮ型を基板深部までブロードに広げることができるため、ショートチャネル特性が良い状態で埋込みチャネルの形成が可能になる。

また逆に、拡散係数が異なる２種類のＮ型不純物としてリンおよびヒ素を導入するに当たっては、拡散係数の小さいヒ素を、拡散係数の大きいリンよりもゲート絶縁膜２５から遠い側に濃い濃度で分布させる構成を採ることも可能である。この構成を採る場合には、ショートチャネル特性が上記の場合よりも悪くなるものの、チャネルがより深い位置に形成されることになるため、１／ｆノイズをより確実に低減できることになる。

以上説明した、本実施の形態の埋込みチャネル型の増幅トランジスタ２１１を用いるという技術は、図２に示した３トランジスタ構成の単位画素１１Ａ、図３に示した４トランジスタ構成の単位画素１１Ｂのいずれにも同じように適用することができるとともに、同じように１／ｆノイズの低減効果を得ることができる。

特に、ゲート電極がｐ＋型の埋込みチャネル型の増幅トランジスタ２１１を、図３に示した４トランジスタ構成の単位画素１１Ｂにおける増幅トランジスタ１１４に適用した場合には、次のように作用効果を得ることができる。

単位画素１１Ｂの画素回路では、増幅トランジスタ１１４に対して電源ＶＤＤ側に選択トランジスタ１１５が接続された構成となっており、選択トランジスタ１１５での電圧ドロップを抑えるために、増幅トランジスタ１１４のしきい値電圧をＶｔｈａ、選択トランジスタ１１５のしきい値電圧をＶｔとした場合、Ｖｔ＜Ｖｔの条件を満たす必要がある。

このような条件下で、ゲート電極をｎ＋型の埋込みチャネル型ＮＭＯＳトランジスタを増幅トランジスタ１１４に適用した場合には、この増幅トランジスタ１１４のしきい値電圧Ｖｔが小さくなり、このしきい値電圧Ｖｔよりも選択トランジスタ１１５のしきい値電圧Ｖｔをさらに小さく設定することになるため、選択トランジスタ１１５が常時オン状態となって画素選択を行えないことになる。

これに対して、ゲート電極をｐ＋型にした埋込みチャネル型の増幅トランジスタ２１１を、上記増幅トランジスタ１１４に適用することで、この増幅トランジスタ１１４のしきい値電圧Ｖｔを大きくできるため、このしきい値電圧Ｖｔよりも選択トランジスタ１１５のしきい値電圧Ｖｔを小さく設定したとしても、選択トランジスタ１１５が確実にオン／オフ動作を行うことができため、選択トランジスタ１１５による画素選択を確実に行いつつ増幅トランジスタ１１４での１／ｆノイズの低減効果を得ることができる。

図１１及び図１２に、素子分離領域２２５からオフセットした埋込みチャネル領域２１５を形成する形成方法を示す。
図１１は、素子分離領域２２５として、ＳＴＩによる素子分離領域を用いた場合である。半導体基板２１２に増幅トランジスタの活性領域を囲うように素子分離領域（ＳＴＩ）２２５が形成される。素子分離領域（ＳＴＩ）２２５は、通常、図示するように上面が幅広となるように基板２１２内部に向って傾斜した形状に形成される。

そこで、図１１Ａに示すように、第２導電型、本例ではｎ型不純物、例えば砒素（Ａｓ）２３１を垂直方向からイオン注入して、ｎ型の埋込みチャネル領域２１５を形成する。これにより、埋込みチャネル領域２１５は、素子分離領域２２５のエッジ部から離れた内側に形成される。

次に、図１１Ｂに示すように、第１導電型、本例ではｐ型不純物、例えばボロン（Ｂ）２３２の斜めイオン注入する。例えばボロン（Ｂ）２３２を７度の傾斜角度をもって回転イオン注入し、埋込みチャネルを領域２１５を囲うｐ型半導体層２２６を形成する。この傾斜角度でイオン注入する際、半導体基板（ウェーハ）２１２をマスク開口の中心軸を中心にイオン注入手段に対して相対的に回転してイオン注入してもよく、もしくは回転せずにマスク開口の中心軸を中心に異なる方向にステップ的に分割して斜め注入するようにしてもよい

ここで、ｎ型不純物２３１の導入深さは、ｐ型不純物の導入深さよりも浅い領域に行う。従って、ｎ型の埋込みチャネル領域２１５は浅く形成され、ｐ型半導体層２２６は埋込みチャネル領域２１５の下側及び周側に形成される。以後の埋込みチャネル領域の形成方法においても同様である。

ここで、図１１Ｂのｐ型半導体層２２６を形成する工程を先にし、図１１Ａのｎ型埋込みチャネル領域２１５を形成する工程を後にしてよい。

図１２は、素子分離領域２２５として、ＥＤＩによる素子分離領域を用いた場合である。すなわち、半導体基板２１２に増幅トランジスタの活性領域を囲うように、例えばｐ型の拡散層２２７とその上の比較的に厚い膜厚の絶縁層２２８からなる素子分離領域（ＥＤＩ）２２５が形成される。素子分離領域（ＥＤＩ）２２５の絶縁層２２７は、通常、図示するように上面が幅広となるように基板内部に向って傾斜した形状に形成される。

そこで、図１２Ａに示すように、第２導電型、本例ではｎ型不純物、例えば砒素（Ａｓ）２３１を垂直方向からイオン注入してｎ型の埋込みチャネル領域２１５を形成する。これにより、埋込みチャネル２１５は、素子分離領域２２５のエッジ部から離れた内側に形成される。

次に、図１２Ｂに示すように、第１導電型、本例ではｐ型の不純物、例えばボロン（Ｂ）２３２を斜めイオン注入する。例えばボロン（Ｂ）２３２を７度の傾斜角度をもってイオン注入し、ｎ型の埋込みチャネル領域２１５を囲うｐ型半導体層２２６を形成する。この傾斜角度でイオン注入する際、半導体基板（ウェーハ）２１２をマスク開口の中心軸を中心にイオン注入手段に対して相対的に回転してイオン注入してもよく、もしくは回転せずにマスク開口の中心軸を中心に異なる方向にステップ的に分割して斜め注入するようにしてもよい。

ここで、図１２Ｂのｐ型半導体層２２６を形成する工程を先にし、図１２Ａのｎ型埋込みチャネル領域２１５を形成する工程を後にしてよい。

上述の埋込みチャネルの形成方法によれば、素子分離領域２２５をマスクにしたセルファラインで精度よく、素子分離領域２２５から離れたｎ型の埋込みチャネル領域２１５を形成することができる。また、ゲート電極の形成前に、埋込みチャネル領域２１５及びｐ型半導体層２２６を形成するので、ポケット注入を必要とせず、ゲート電極形状の影響を受けることなく、容易に精度よく埋込みチャネル領域２１５を形成することができる。ゲート電極の形成前であるので、埋込みチャネル領域２１５及びｐ型半導体層２２６の不純物濃度を容易にコントロールすることができる。濃度コントロールができるので、埋込みチャネル領域２１５の埋込みチャネル性を強めることもできる。埋込みチャネル領域２１５の深さのコントロールも容易にできる。

図１３及び図１４に、埋込みチャネルの他の形成方法を示す。図１３の形成方法は、先ず、図１３Ａに示すように、半導体基板２１２上に形成すべき埋込みチャネル領域に対応して開口２３５ａを有した所要パターンのレジストマスク２３５を形成する。このレジストマスク２３５を介して、垂直方向から本例ではｎ型不純物、例えば砒素（Ａｓ）２３１をイオン注入してｎ型の埋込みチネル領域２１５を形成する。

次に、図１３Ｂに示すように、同じレジストマスク２３５を用いて、上記Ａｓイオン注入よりも加速エネルギーを高くして、本例ではｐ型不純物、例えばボロン（Ｂ）２３２を斜め回転イオン注入、あるいは斜めステップイオン注入により、ｎ型の埋込みチャネル領域２１５を囲うｐ型半導体層２２６を形成する。なお。レジストマスク２３５を鎖線２３７で示すように、傾斜した形状に形成して、同様の不純物のイオン注入を行うようにすることもできる。

ここで、図１３Ｂのｐ型半導体層２２６を形成する工程を先にし、図１３Ａのｎ型埋込みチャネル領域２１５を形成する工程を後にしてよい。

図１４の形成方法は、先ず、図１４Ａに示すように、半導体基板２１２上に埋込みチャネルを囲うｐ型半導体層の領域に対応した開口２３６ａを有した所要パターンの第１のレジストマスク２３６を形成する。この第１のレジストマスク２３６を介して、垂直方向から本例ではｐ型不純物、例えばボロン（Ｂ）２３２をイオン注入してｐ型半導体層２２６を形成する。

次に、図１４Ｂに示すように、第１のレジストマスク２３６より開口面積が小さい開口２３７ａを有する第２のレジストマスク、すなわちｎ型の埋込みチャネルの領域に対応した所要パターンの第２のレジストマスク２３７を形成する。この第２のレジストマスク２３７を用いて、上記Ｂイオン注入よりも加速エネルギーを低くして本例ではｎ型不純物、例えば砒素（Ａｓ）２３１をイオン注入してｎ型の埋込みチャネル領域２１５を形成する。

図１５に、埋込みチャネルのさらに他の形成方法を示す。先ず、図１５Ａに示すように、半導体基板２１２上にｎ型の埋込みチャネルの領域に対応した第１の開口２３８ａを有する所要パターンのマスク２３８を形成する。このマスク２３８としては、後に開口を広げることが可能なマスクであれば良く、例えば酸化膜等の酸化膜を用いることができる。このマスク２３８を用いて、本例ではｎ型不純物、例えば砒素（Ａｓ）２３１を垂直方向からイオン注入してｎ型の埋込みチャネル領域２１５を形成する。

次に、図１５Ｂに示すように、マスク２３８の開口２３８ａを広げて最２の開口２３８ｂを形成する。そして、この第２の開口２３８ｂを通して垂直方向から本例ではｐ型不純物、例えばボロン（Ｂ）２３２をイオン注入してｐ型半導体層２２６を形成する。

図１６に及び図１７に、埋込みチャネルの形成方法のさらに他の例を示す。図１６の形成方法は、先ず、図１６Ａに示すように、半導体基板２１２にｐ型拡散層２３９とその上のシリコン酸化膜などの絶縁膜２４０を形成してなるいわゆるＥＤＩ素子分離領域２４１を形成する。この場合、絶縁膜２４０の幅ｄ１をｐ型半導体層２３９の幅ｄ２より狭く形成する。

次に、図１６Ｂに示すように、絶縁膜２４０をマスクにｎ型不純物、例えば砒素（Ａｓ）２３１をイオン注入してｐ型拡散層２３９に一部重なるようなｎ型の埋込みチャネル領域２１５を形成する。

図１７の形成方法は、先ず、図１７に示すように、半導体基板２１２にｐ型拡散層２３９とその上のシリコン酸化膜などの絶縁膜２４０を形成してなるいわゆるＥＤＩ素子分離領域２４１を形成する。この場合、絶縁膜２４０の幅ｄ３をｐ型半導体層２３９の幅ｄ２より広く形成する。

次に、図１７Ｂに示すように、絶縁膜２４０の幅、特に素子分離領域２４１間の間隔を広げるように、絶縁膜２４０を後退させ、素子分離領域２４１の間隔Ｌ１を広げる。このとき、ｐ型拡散層２３９の一部が臨むように広げる。そして、絶縁膜２４０をマスクにｎ型不純物、例えば砒素（Ａｓ）２３１をイオン注入してｐ型拡散層２３９に一部重なるようなｎ型の埋込みチャネル領域２１５を形成する。

図１３、図１４、図１５、図１６及び図１７の形成方法によっても、素子分離領域２２５から離れたｎ型の埋込みチャネル領域２１５を形成することができる。

ここで、埋込みチャネル領域２１５の埋込みチャネス性を強めるために、ｎ型の埋込みチャネル領域２１５では不純物濃度を高くする。図１８に示すように、レジストマスク２４１を介してｎ型不純物２３１、ｐ型不純物２３２をイオン注入してｎ型の埋込みチャネル領域、ｐ型半導体層を形成するが、高濃度の不純物が素子分離領域の絶縁膜２２５の一部にもイオン注入される。フッ酸洗浄の際に、不純物がドーピングされた絶縁膜（酸化膜）２２５は、洗浄レートが速くなる。その後のゲート絶縁膜を形成するに先立って、フッ酸エッチングで半導体基板２１２表面の自然酸化膜等の酸化膜を除去するときに、不純物がドーピングされた絶縁膜２２５も同時にエッチングされることになる。従来の埋込みチャネル領域を素子分離領域まで全体に形成する構成では、図示の実線で示すように、一部半導体基板２１２の表面にエッチングされる。この結果、半導体基板２１２埋込みチャネル形成領域の端部側にエッジ部２４２が形成されることになる。その後にゲート絶縁膜を形成すると、エッジ部２４２にゲート絶縁膜の薄い部分ができ、エッジ部に電界が集中するという不都合が生じる。このため、従来は濃いイオン注入が出来なかった。

これに対して、本実施の形態によれば、ｎ型の埋込みチャネル領域２１５を素子分離領域２２５から離され形成されるので、このような不都合を解消することができる。ＭＯＳイメージセンサでの画素の増幅トランジスタは大きな電流を必要としないので、ｎ型埋込みチャネルを狭く形成することができるので、素子分離領域から離間した形成を可能にしている。

また、８８の埋込みチャネル領域２１５は、多少位置ずれしても上記エッジ部２４２にかからなければ良く、形成工程でのマスク合せ精度が緩くて済み、形成が容易になる。埋込みチャネル領域２１５及びｐ型半導体層２２６は浅いイオン注入であるので、レジストマスク２４１の厚さも薄くて済む。レジストマスク２４１を薄くできることで、パターニングの加工精度も高精度に得られる。

次に、図１９及び図２０に、増幅トランジスタの構成の好ましい他の例を示す。本実施の形態に係る増幅トランジスタは、しきい値電圧Ｖｔを異にした複数のチャネル領域、少なくとも２種類のチャネル領域を有ると共に、ゲート電極を異なる導電型のポリシリコン膜で形成して成る。

本実施の形態に係る増幅トランジスタ２５１は、図１９（平面図）の概略図に示すように、ゲート電極２５２を挟んで第２導電型、本例ではｎ型のソース領域２５３及びドレイン領域２５４が形成され、ゲート電極２５２下を含んでソース領域２５３及びドレイン領域２５４に延長されるように幅ｄの狭い埋込みチャネル領域２５５（破線図示）が形成される。本例ではソース領域２５３及びドレイン領域２５４と同導電型のｎ型の埋込みチャネル領域２５５が形成される。埋込みチャネル領域２５５を囲うようにｐ型半導体層２５８が形成される。埋込みチャネル領域２５５は、ゲート幅方向の中央付近、すなわちソース領域２５３及びドレイン領域２５４のゲート幅方向における中央付近に素子分離領域２５６のエッジ部から離れて形成される。ゲート電極２５２は、ゲート幅方向の中央部分に第２導電型、本例ではｎ型の埋込みチャネル領域２５５上を含み埋込みチャネル幅ｄより大きい幅Ｄ１の第１導電型本例ではｐ型のポリシリコン膜によるｐ＋型ゲート電極部２５２Ｐと、さらにその両側に第２導電型、本例ではｎ型のポリシリコン膜からなるｎ＋ゲート電極部２５２Ｎとから構成される。

ｐ＋型ゲート電極部２５２Ｐは、埋込みチャネル領域２５５を中心にチャネル幅方向に左右対称に形成され、ｎ＋型ゲート電極部２５２Ｎは、ｐ＋型ゲート電極部２５２Ｐを挟んでソース領域２５３及びドレイン領域２５４から素子分離領域２５６上に延長するように形成される。

ｐ＋型ゲート電極部２５２Ｐの中央付近はｎ型の埋込みチャネル領域２５５が形成され、これより外側のｐ＋型ゲート電極部２５２Ｐ下には表面チャネル２５７が形成され、さらに外側のｎ＋型ゲート電極部２５２Ｎ下には表面チャネルが形成される。すなわち、ｐ＋型ゲート電極部２５２Ｐは、埋込みチャネル領域２５５と、埋込みチャネル領域２５５と表面チャネル領域２５７との境界、表面チャネル領域２５７の一部に跨がるように形成される。ｎ＋型ゲート電極部２５２Ｎは、表面チャネル領域２５７の残りの部分（他部）から素子分離領域２５６に跨がるように形成される。本例の増幅トランジスタ２５１は、しきい値電圧Ｖｔの異なる３種類のチャネル領域を有するが、実質的には、後述するように、ｐ＋型ゲート電極部２５２Ｐ下の埋込みチャネル領域２５５とｎ＋型ゲート電極部２５２Ｎ下の表面チャネル領域２５７Ｂの２種類の構成となる。

図２０Ａ，Ｂに、図１９のＡ−Ａ線上の拡大断面構造、Ｂ−Ｂ線上の拡大断面構造を示す。ｐ型の半導体基板２６１の一主面側にｎ型のソース領域２５３及びドレイン領域２５４が形成される。ソース領域２５３及びドレイン領域２５４は、ｎ＋領域２６２ａ及びｎ−領域２６２ｂからなるＬＤＤ構造に構成される。またチャネル形成領域からソース領域２５３及びドレイン領域２５４に延長するように、中央付近に幅ｄのｎ型の埋込みチャネル領域２５５が形成される。この半導体基板２６１上にゲート絶縁膜２６３を介して、ゲート幅方向に中央部分がｐ＋型ゲート電極部２５２Ｐとなり、その両側がｎ＋型ゲート電極部２５２Ｎとなるゲート電極２５２が形成される。ゲート電極２５２の側壁にはサイドウォール、この例では絶縁膜によるサイドウォール２６４が形成される。また最表面に絶縁膜２６５が形成される。さらにソース領域２５３及びドレイン領域２５４にオーミック接続したソース電極２６６及びドレイン電極２６７が形成される。

図２１に、本実施の形態の増幅トランジスタ２５１のチャネル部分のしきい値電圧Ｖｔの分布（同図Ｂ）及びゲート電極２５２のｐ＋、ｎ＋の不純物濃度分布（同図Ｃ）を示す。同図Ｂ，Ｃは，同図Ａ（増幅トランジスタの平面図）のゲート電極２５２の中心を通る線上の分布である。本実施の形態の増幅トランジスタ２５１では、図２１Ｂに示すように、ｐ＋型ゲート電極部２５２Ｐ下のｎ型の埋込みチャネル領域２５５を低Ｖｔ領域とし、その両側のｐ＋型ゲート電極部２５２Ｐ下の表面チャネル２５７Ａを高Ｖｔ領域とし、ｎ＋型ゲート電極部２５２Ｎ下の表面チャネル２５７Ｂを中間Ｖｔ領域となるように形成される。共に表面チャネル２５７Ａ、２５７Ｂでありながら、ｐ＋型ゲート電極部２５２Ｐ下とｎ＋型ゲート電極部２５２Ｎ下で高Ｖｔと中間Ｖｔになるのは、ｐ型とｎ型の仕事関数が１．１Ｖ差があることから来ている。また、図２１Ｃに示すように、ｐ＋型ゲート電極部２５２Ｐのｐ型（例えばＡｓ）不純物濃度ピークＩが、ｎ＋型ゲート電極部２５２Ｎのｎ型（例えばＰ）不純物濃度ＩＩより高い。

図２２に、本実施の形態の増幅トランジスタ２５１のゲート電圧Ｖｇ−オン電流Ｉｏｎ特性を示す。同図において、太破線ａはｐ＋型ゲート電極部２５２Ｐ下のｎ型の埋込みチャネル領域２５５としたトランジスタ部の特性、太鎖線ｂはｎ＋型ゲート電極部２５２Ｎ下の表面チャネル領域２５７ｂとしたトランジスタの特性であり、細破線線ｃは従来の表面チャネルとしたトランジスタの特性である。同図では、同じソース電圧Ｖｓとした場合の各特性についても比較して示している。

そして、図２２で示すように、本実施の形態の増幅トランジスタ２５１のＶｇ−Ｉｏｎ特性は、太破線ａと太鎖線ｂの足し算した太実線ｄで示す特性となる。すなわち、埋込みチャネル領域２５５のトランジスタではゲート電圧Ｖｇを上げていってもチャネル幅が小さいので、電流量は少ない。しかし、他のトランジスタよりも低いＶｔでオンする。ゲート電圧Ｖｇを高くしてゆくと、ｎ＋型ゲート電極部２５２Ｎのトランジスタがオン始める。この結果、増幅トランジスタ２５１の全体のＶｇーＩｏｎ特性は太実線ｄとなる。この増幅トランジスタ２５１では、ソースフォロワ動作させるときに、ＶｇーＩｏｎ特性のうちの低電流領域（微小電流領域）Ａを使うように、ゲート電圧Ｖｇを設定するようになす。

本実施の形態の増幅トランジスタ２５１によれば、複数のチャネル領域２５５、２５７ａ、２５７ｂが形成され、中央の埋込みチャネル領域２５５に電流を流すようにしている。このため、埋込みチャネル２５５が素子分離領域２５６から離れて形成されるので、１／ｆノイズ低減を改善できると共に、微小電流を扱うことができる。従って、ＭＯＳ型イメージセンサにおいて、画素を構成する増幅トランジスタ、すなわちソースフォロワ動作で使われる増幅トランジスタに適用して好適である。複数チャネル構成であるので、ソースフォロワ動作のゲインを増加することができる。１／ｆノイズに関しては、トランジスタのゲート寸法Ｌ及び活性領域の寸法Ｗを増大させたり、ゲート絶縁膜容量Ｃｏｘを増加させたりしなくても、１／ｆノイズを原理的に低減することが可能になる。

図１９において、ゲート電極２５２のゲート電極部２５２Ｎと１５２Ｐの導電型を上記と逆にすることも可能である。

図２３及び図２４に、増幅トランジスタの構成のさらに他の例を示す。本実施の形態に係る増幅トランジスタも、しきい値電圧Ｖｔを異にした複数のチャネル領域、少なくとも２種類のチャネル領域を有すると共に、ゲート電極を異なる導電型のポリシリコン膜で形成して構成される。

本実施の形態に係る増幅トランジスタ２７１は、前述の図１９で示す増幅トランジスタ２５１の変形であり、ゲート電極２５２を、ｐ＋型ゲート電極部２５２Ｐとｎ＋型ゲート電極２５２Ｎで形成し、ｐ＋型ゲート電極部２５２Ｐをｎ型の埋込みチャネル領域２５５の内側に対応して形成し、その両側にｎ＋型ゲート電極部２５２Ｎを形成して構成される。すなわち、すなわち、ｐ＋型ゲート電極部２５２Ｐは、埋込みチャネル領域２５５の内側に対応して形成される。ｎ＋型ゲート電極部２５２Ｎは、埋込みチャネル領域２５５の一部、埋込みチャネル領域２５５と表面チャネル領域２５７との境界、表面チャネル領域２５７に跨がるように形成される。本例の増幅トランジスタ２７１も、ｐ＋型ゲート電極部２５２Ｐ下の埋込みチャネル領域２５５Ａと、ｎ＋型ゲート電極部２５２Ｎ下の埋込みチャネル領域２５５Ｂと、ｎ＋型ゲート電極部２５２Ｎ下の表面チャネル領域２５７Ｃのしきい値電圧Ｖｔの異なる３種類のチャネル領域を有する構成となる。
その他の構成は、図１８及び図２０と同様であるので、対応する部分には同一符号を付して重複説明を省略する。

本実施の形態に係る増幅トランジスタ２７１においても、図１９の増幅トランジスタ２５１と同様に、埋込みチャネル領域２５５が素子分離領域２５６から離れて形成されるので、１／ｆノイズ低減を改善できると共に、微小電流を扱うことができる。従って、ＭＯＳ型イメージセンサにおいて、画素を構成する増幅トランジスタ、すなわちソースフォロワ動作で使われる増幅トランジスタに適用して好適である。複数チャネル構成であるので、ソースフォロワ動作のゲインを増加することができる。

図２３において、ゲート電極２５２のゲート電極部２５２Ｐと２５２Ｎの導電型を逆にすることも可能である。

一方、本発明の増幅トランジスタにおいては、ｎ型埋め込みチャネル領域の下にこれとは導電型の異なるｐ型半導体層を形成した構成とすることにより、ゲート長を短くしていったときにも、ショートチャネル効果が少なくしき値電圧Ｖｔが変動し難い方向に改善し、良好な特性が得られて好ましい。図２５及び図２６を用いて説明する。図２５は測定のための本実施の形態の増幅トランジスタの模式図である。半導体基板２７１におけるソース領域２７２及びドレイン領域２７３間にｎ型埋め込みチャネル領域２７４が形成され、その下にｐ型半導体層２７５が形成される。チャネル領域上にゲート絶縁膜２７７を介して、ｐ型ゲート電極２７６が形成される。

図２６は、ｎ型埋め込みチャネル領域の下にｐ型半導体層を有する本実施の形態の増幅トランジスタ（図２５参照）のショートチャネル効果が改善される特性図である。横軸にゲート長寸法１．０μｍとしたときのしきい値電圧Ｖｔをとり、縦軸にゲート長Ｌｇが０．３５μｍのときのしきい値電圧と、０．３０μｍのときのしきい値電圧の差ΔＶｔを示す。この差が０であれば、ゲート長の寸法が変化しても、しきい値Ｖｔは変化しないことを意味する。すなわち、この縦軸の値が小さい程、ショートチャネル効果が改善されて好ましい。図２５において、特性ａはボロンの打ち込みが無くｐ型半導体層２７５が無い場合である。特性ｂはボロンを３０ｋｅＶで２×１０^１２ ｃｍ−２、イオン注入してｐがた半導体層２７５を形成した場合である。特性ｃはボロンを３０ｋｅＶで４×１０^１２ ｃｍ−２、イオン注入してｐ型半導体層２７５を形成した場合である。
図２５において、例えば横軸のしきい値電圧Ｖｔが低い領域でみたとき、特性ａのボロンの打ち込みが無い（ｐ型半導体層が無い）場合に比べて、特性ｂ，ｃで示すｐ型半導体層を有する場合の方が縦軸の値が小さくなっており、ショートチャネル効果によるしきい値電圧Ｖｔの変動が少なく好ましい特性を有している。また、ｐ型半導体層の不純物濃度も高い方がより縦軸の値が小さくなり、好ましい。

上述の複数のチャネル領域を有する増幅トランジスタでは、第１チャネル領域、上例ではｐ＋型ゲート電極部下のｎ型の埋込みチャネルが素子分離素子のエッジ部を含まない領域に形成され、第２チャネル領域、上例ではｎ＋型ゲート電極部下の表面チャネルが素子分離領域のエッジ部を含む領域に形成される。ソースフォロワを構成としたときに、ソースバイアスが高い場合に、上記埋込みチャネルに流れる電流量が、上記表面チャネスを流れる電流量より多くなる。
上記増幅トランジスタでは、ソースフォロワを構成する定電流源に流れる電流量に値するとき、第１チャンウェル領域、上例では埋込みチャネルに流れる電流が支配的となる。

上記複数のチャネル領域を有する増幅トランジスタでは、第１チャネル領域、上例ではｎ型埋め込みチャネル領域と表面チャネル領域に流れる電流量が、ソースバイアスによって変化し、支配的に流れるチャネル領域、例えばｎ型埋込みチャネル領域の電流をコントロールする構成とすることができる。

上記複数のチャネル領域を有する増幅トランジスタでは、ソースフォロワを構成する定電流源に流れる電流量に値するとき、第１チャネル領域、上例では埋込みチャネルに流れる電流が支配的である構成とすることができる。仮に増幅トランジスタをソースフォロワ回路から切り離した場合を考え、ゲートーソース間電圧Ｖｇと電源電圧Ｖｄｄを等しくしたとき、電流が上記表面チャネルを支配的に流れる。

上記複数のチャネル領域を有する増幅トランジスタでは、第１チャネル領域と第２チャネル領域、上例では埋込みチャネルと表面チャネルをそれぞれ飽和動作させたときに、チャネル単位長さ当たりに流れる電流量が、上記表面チャネルより上記埋込みチャネルに方が大きくなる。

上記複数のチャネル領域を有する増幅トランジスタでは、ゲート電極へのコンタクト電極は、第１チャネル領域の上部のゲート電極、上例では埋込みチャネルに対応したｐ＋ゲート電極部とすることができる。すなわち、例えば図１９、図２３の例では、埋め込みチャネル領域上のｐ＋ゲート電極部にゲートバイアスを印加されるようになす。ｐ＋ゲート電極部とｎ＋ゲート電極部は互いに例えばシリサイド層で接続しることもできるが、シリサイド層で接続しない構成とすることができる。この場合、ｎ＋ゲート電極部下のチャネル領域のしき値電圧Ｖｔが高くなり、ｐ＋ゲート電極部下のしき値電圧Ｖｔが低い埋め込みチャンルに流れる電流が支配的になる。

図２７に、ゲート電極へのコンタクトの例をしめす。本例においては、ｐ型の半導体基板２９１にｎ型のソース領域２９２及びドレイン領域２９３が形成され、またｎ型の埋め込みチャネル領域２９４とこれを取り囲むようにｐ型半導体層２９５が形成される。ソース領域２９３及びドレイン領域２９３間の基板表面にゲート絶縁膜２９５を介してゲート電極２９７が形成される。ゲート電極２９７は、ｎ型埋め込みチャネル領域２９４の内側の上部がｎ＋型電極部２９７Ｎとなり、ｐ型半導体層２９５、ｎ型埋め込みチャネル領域２９４の一部及び素子分離領域（ＳＴＩ）２９８の一部の上部がｐ＋型電極部２９７Ｐとなる。コンタクト電極２９９は、中央のｎ＋電極部２９７Ｎに形成される。

このＭＯＳトランジスタ３００では、図２７Ｃに示すように、コンタクト電極２９９が接続されたｎ＋型ゲート電極部２９７Ｎ下のｎ型埋め込みチャネル領域２９４のしきい値電圧Ｖｔが最も低く、ｐｎ接合を介してゲートバイアスが印加されるｐ＋型ゲート電極部２９７Ｐ下の埋め込みチャネル領域２９４及びｐ型半導体層２９５表面のチャネル領域のしきい値電圧Ｖｔが高くなる。ｐｎ接合では逆バイアスがかかり、このためｐ＋型ゲート電極部２９７下のチャネル領域のしきい値電圧Ｖｔが高くなる。これによって、電流はｎ＋型ゲート電極部２９７Ｎ下の埋め込みチャネル領域２９４に支配的に流れる、

なお、第１チャネル領域及び２チャネル領域の上部、上例では素子分離領域側のゲート電極部にゲートバイアスを印加することもできる。

ゲート電極として、第１チャネル領域と第２チャネル領域上で、上例では埋め込みチャネル領域上と表面チャネル領域上で異なる導電型のゲート電極としたが、その他、第１チャネル領域及び第２チャネル領域上のゲート電極、上例では埋め込みチャネル領域上及び表面チャネル領域上のゲート電極を共に同じ導電型つまり、単一導電型のゲート電極で形成することができる。例えば、ゲート電極をｐ＋型の単一導電型で形成することができる。このような構成とするときは、ゲート電極の形成に際し、ｐ＋ゲート電極部及びｎ＋ゲート電極部を打ち分けて形成するときに生じる位置合わせずれが無くなり、増幅トランジスタとしての特性のばらつきが少なくなる。

上例では、埋込みチャネル領域と表面チャネル領域を含む複数のチャネル領域を有する増幅トランジスタを構成したが、その他、全て表面チャネルによる複数のチャネルを有する増幅トランジスタにも適用することができる。
例えば、この増幅トランジスタとしては、第１チャネル領域をソース領域及びドレイン領域とは逆の導電型とし、第１チャネル領域を挟む第２チャネル領域の不純物をソース領域と同じ導電型とし、第１チャネル領域の内側にあるゲート電極部の導電型をソース領域及びドレイン領域と同じ導電型とし、第２チャネル領域、第１チャネル領域と第２チャネル領域との境界、及び第１チャネル領域の一部に跨がるゲート電極部の導電型をソース領域及びドレイン領域とは逆の導電型として構成することができる。
あるいは、この増幅トランジスタとしては、第１チャネル領域をソース領域及びドレイン領域とは逆の導電型とし、第１チャネル領域を挟む第２チャネル領域の不純物をソース領域と同じ導電型とし、第１チャネル領域、第１チャネル領域と第２チャネル領域との境界、及び第２チャネル領域の一部に跨がるゲート電極部の導電型をソース領域及びドレイン領域と同じ導電型とし、第２チャネル領域の他部のゲート電極部の導電型をソース領域及びドレイン領域とは逆の導電型として構成することができる。

増幅トランジスタとしては、上述したチャネル領域を素子分離領域のエッジ部から離す構成、複数のチャネル領域を有する構成組み合わせた構成とすることができる。このような構成とするときは、さらに１／ｆノイズを改善することができる。

上述した各実施の形態の増幅トランジスタは、ＭＯＳイメージセンサの画素を構成する増幅トランジスタに適用する以外にも、他の、特にソースフォロワ回路を構成する増幅トランジスタに適用しても好適である。

なお、上述の実施の形態では、増幅トランジスタとしてｎチャネルのＭＯＳトランジスタに適用した場合を例に挙げたが、本発明はこれに限られるものではなく、増幅トランジスタとしてｐチャネルのＭＯＳトランジスタに適用することも可能である。ｎチャネルＭＯＳトランジスタの場合は、上述したようにｐ型を第１導電型とし、ｎ型を第２導電型としたが、ｐチャネルＭＯＳトランジスタのときはｐ型が第２導電型、ｎ型が第１導電型となる。すなわち、ｎチャネルとｐチャネルでは導電型が逆の導電型となる。

また、上述の実施の形態では、光電変換素子と、この光電変換素子で光電変換して得られる電荷に応じた電位を増幅して出力する増幅トランジスタとを含む画素が行列状に２次元配列されてなるエリアセンサに適用した場合を例に挙げて説明したが、本発明はエリアセンサへの適用に限られるものではなく、上記画素が直線状に１次元配列されてなるリニアセンサ（ラインセンサ）にも同様に適用可能である。

以上、説明した本発明に係る増幅型固体撮像装置、具体的には単位画素の増幅トランジスタとして各実施の形態のＭＯＳトランジスタを用いてなるＭＯＳ型イメージセンサは、カメラ付携帯電話やＰＤＡなどのモバイル機器に搭載されている固体撮像装置として用いて好適なものである。

特に、今後、多画素化が進むにつれて画素サイズが小さくなったときに、画素のトランジスタサイズが微細化し、チャネル幅Ｗおよびチャネル長Ｌが小さくなる傾向にある。チャネル幅Ｗおよびチャネル長Ｌは小さくなることで、１／ｆノイズを増大させるパラメータであることから、チャネル幅Ｗおよびチャネル長Ｌに依存せずに、１／ｆノイズを原理的に低減できる本発明は極めて有用なものとなる。

ただし、本発明に係るＭＯＳ型イメージセンサは、カメラ付携帯電話やＰＤＡなどのモバイル機器に搭載されている固体撮像装置への適用に限られるものではなく、単位画素に増幅トランジスタを含む増幅型固体撮像装置全般に適用可能である。

本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。 単位画素の回路構成の一例を示す回路図である。 単位画素の回路構成の他の例を示す回路図である。 Ａ，Ｂ及びＣ 本発明に係る増幅トランジスタの一実施の形態を示す概略平面、そのＡ−Ａ線上の断面図、及びＢ−Ｂ線上の断面図である。 一般的な表面チャネル型ＮＭＯＳトランジスタと埋込みチャネル型ＮＭＯＳトランジスタのゲートチャネル部における深さ方向のポテンシャルプロファイルを示す図である。 埋込みチャネル型ＮＭＯＳトランジスタと表面チャネル型ＮＭＯＳトランジスタの１／ｆノイズの比較例を示す図である。 ソースフォロア動作なしの場合に流れる電子電流の特性図である。 ソースフォロア動作ありの場合に流れる電子電流の特性図である。 表面チャネル型ＮＭＯＳトランジスタおよび埋込みチャネルＮＭＯＳトランジスタをソースフォロワの増幅トランジスタに用いたときの入出力特性を示す図である。 埋込みチャネルのチャネル不純物として、リン、ヒ素、リンおよびヒ素を用いた埋込みチャネル型ＮＭＯＳトランジスタをソースフォロア構成の増幅トランジスタに用いた際の入出力特性を示す図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の一実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 Ａ〜Ｂ 埋込みチャネルの形成方法の他の実施の形態を示す製造工程図である。 問題点の説明に供する要部の断面図である。 本発明に係る増幅トランジスタの他の実施の形態を示す概略平面図である。 Ａ，Ｂ 図１９のＡ−Ａ線上の断面図、及びＢ−Ｂ線上の断面図である。 図１９の増幅トランジスタのチャネル領域のしき値電圧Ｖｔの分布図、及びゲート電極の不純物濃度分布図である。 図１９の増幅トランジスタのゲート電圧Ｖｇ−オン電流Ｉｏｎ特性図である。 本発明に係る増幅トランジスタの他の実施の形態を示す概略平面図である。 Ａ，Ｂ 図２３のＡ−Ａ線上の断面図、及びＢ−Ｂ線上の断面図である。 本発明に係る増幅トランジスタの説明に供する測定試料の模式図である。 本発明の増幅トランジスタのｓｙ−トシャネル改善を示す特性図である。 Ａ，Ｂ及びＣ 本発明に係る増幅トランジスタの他の実施の形態を示す概略平面図、そのＡ−Ａ線上の断面図、及びしきい値電圧Ｖｔの分布図である。

符号の説明

２１１・・増幅トランジスタ、２１３・・ソース領域、２１４・・ドレイン領域、２１５・・埋込みチャネル領域、２１７・・Ｐ＋型ゲート電極、２１８・・サイドウォール、２２６・・ｐ型半導体層、２５１、２７１・・増幅トランジスタ、２５３・・ソース領域、２５４・・ドレイン領域、２５１・・ゲート電極、２５２Ｐ・・ｐ＋型ゲート電極部、２５２Ｎ・・ｎ＋型ゲート電極部、２５５・・埋込みチャネル領域、２５７・・表面チャネル領域、２６５・・サイドウォール、２９９・・コンタクト電極

Claims (6)

1. 光電変換素子と、前記光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなる固体撮像装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの開口から２導電型の不純物を導入して前記素子分離領域よりも内側へ第１チャネル領域を形成し、第１チャネル領域の形成後、または形成前に前記不純物導入マスクを用いて第１導電型の不純物を角度を付けて導入して第１導電型領域を形成する工程とを有する
   固体撮像装置の製造方法。
2. 光電変換素子と、前記光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなる固体撮像装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に第１の開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの第１の開口から第２導電型の不純物を注入して前記素子分離領域よりも内側に第１チャネル領域を形成する工程と、
   前記第１の開口より大きい第２の開口を有する不純物導入マスクを用いて第１の不純物を導入して前記第１チャネル領域を囲う第１導電型領域を形成する工程とを有する
   固体撮像装置の製造方法。
3. 光電変換素子と、前記光電変換素子で光電変換して得られる電荷に応じた信号を増幅して出力する増幅トランジスタとを含む単位画素が配列されてなる固体撮像装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に第１の開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの第１の開口から第２導電型の不純物を注入して前記素子分離領域よりも内側に第１チャネル領域を形成する工程と、
   前記第１の開口を後退させて大きい第２の開口とし、該不純物導入マスクを用いて第１の不純物を導入し、前記第１チャネル領域を囲う第１導電型領域を形成する工程とを有する
   固体撮像装置の製造方法。
4. 増幅トランジスタを有する半導体装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの開口から２導電型の不純物を導入して前記素子分離領域よりも内側へ第１チャネル領域を形成し、第１チャネル領域の形成後、または形成前に前記不純物導入マスクを用いて第１導電型の不純物を角度を付けて導入して第１導電型領域を形成する工程とを有する
   半導体装置の製造方法。
5. 増幅トランジスタを有する半導体装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に第１の開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの第１の開口から第２導電型の不純物を注入して前記素子分離領域よりも内側に第１チャネル領域を形成する工程と、
   前記第１の開口より大きい第２の開口を有する不純物導入マスクを用いて第１の不純物を導入して前記第１チャネル領域を囲う第１導電型領域を形成する工程とを有する
   半導体装置の製造方法。
6. 増幅トランジスタを有する半導体装置の製造方法であって、
   前記増幅トランジスタの形成に際し、
   素子分離領域よりも内側に第１の開口を有する不純物導入マスクを形成する工程と、
   前記不純物導入マスクの第１の開口から第２導電型の不純物を注入して前記素子分離領域よりも内側に第１チャネル領域を形成する工程と、
   前記第１の開口を後退させて大きい第２の開口とし、該不純物導入マスクを用いて第１の不純物を導入し、前記第１チャネル領域を囲う第１導電型領域を形成する工程とを有する
   半導体装置の製造方法。

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