JP2010182976A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】集積度が高く低ノイズで高速な半導体装置を提供する。
【解決手段】半導体装置の製造方法は、第１導電型領域と第２導電型領域とに対して共通のコンタクトホールを形成するホール形成工程と、前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物を注入する注入工程と、前記コンタクトホールに導電材料を充填してシェアードコンタクトプラグを形成するプラグ形成工程とを含む。前記注入工程では、前記第１導電型領域と前記シェアードコンタクトプラグとがオーミック接触し、かつ前記第２導電型領域と前記シェアードコンタクトプラグとがオーミック接触するように、前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物を注入する。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関する。

特許文献１は、ＭＯＳ型光電変換装置の製造方法に関するものであり、同文献には、画素内の増幅用ＭＯＳトランジスタのゲートとフローティングディフュージョンとをシェアードコンタクトプラグによって接続する技術が開示されている。シェアードコンタクト技術は、半導体装置の小型化に有利である。

特許文献１では、シェアードコンタクトプラグによって接続される拡散領域の導電型または不純物濃度とＭＯＳトランジスタのゲートの導電型または不純物濃度との関係についての考慮はなされていない。

シェアードコンタクトプラグによって接続すべき２つの領域が逆導電型である場合には、該２つの領域の双方に対してシェアードコンタクトプラグをオーミック接触させるべきであるが、このような課題を議論した文献は存在しない。該２つの領域に対するオーミック接触が実現されなければ、集積度が高く低ノイズで高速な半導体装置を得ることは難しい。

特開２００８−８５３０４号公報

本発明は、本発明者による上記の課題認識を契機としてなされたものであり、例えば、集積度が高く低ノイズで高速な半導体装置を提供することを目的とする。

本発明は、半導体装置の製造方法に係り、前記製造方法は、第１導電型領域と第２導電型領域とに対して共通のコンタクトホールを形成するホール形成工程と、前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物を注入する注入工程と、前記コンタクトホールに導電材料を充填してシェアードコンタクトプラグを形成するプラグ形成工程とを含み、前記注入工程では、前記第１導電型領域と前記シェアードコンタクトプラグとがオーミック接触し、かつ前記第２導電型領域と前記シェアードコンタクトプラグとがオーミック接触するように、前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物が注入される。

本発明によれば、例えば、集積度が高く低ノイズで高速な半導体装置が提供される。

本発明の好適な実施形態の撮像装置の概略構成を示す図である。 画素アレイの画素ユニットの構成例を示す回路図である。 画素アレイを構成する画素ユニットの構成例を示すレイアウト図である。 図３におけるＡ−Ａ’に沿った模式的な断面図である。 図３におけるＢ−Ｂ’に沿った模式的な断面図である。 図３におけるＢ−Ｂ’に沿った模式的な断面図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 本発明の好適な実施形態の撮像装置の製造方法を例示的に説明する図である。 画素アレイの画素ユニットの他の構成例を示す回路図である。 本発明の好適な実施形態のカメラの概略構成を示す図である。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

本発明は、導電型が異なる２つの領域とを接続するシェアードコンタクトプラグを有するあらゆる半導体装置の製造に好適であるが、特に光電変換装置の製造に好適である。以下では、より具体的な例を提供するために本発明を光電変換装置の製造に提供した例を説明するが、本発明は、メモリ回路、アナログ回路、論理回路等の他の半導体装置の製造にも適用可能である。

図１は、本発明の好適な実施形態の撮像装置２００の概略構成を示す図である。撮像装置２００は、半導体基板に形成され、例えば、固体撮像装置、ＭＯＳ型イメージセンサ、ＣＭＯＳセンサなどと呼ばれうる。撮像装置２００は、光電変換装置の１つの形態であり、光電変換装置は、例えば、イメージセンサのほかに、リニアセンサおよび光量センサを包含する。

光電変換装置には、光電変換によって生じうる電子および正孔のうち正孔を信号として読み出す第１タイプと、光電変換によって生じうる電子および正孔のうち電子を信号として読み出す第２タイプとがある。この実施形態では、まず、第１タイプについて説明し、その後に、第２タイプへの適用について言及する。

この明細書および特許請求の範囲において、第１導電型および第２導電型という用語が使用されるが、これは双方の導電型を互いに区別するために用いられるに過ぎない。

本発明の好適な実施形態の撮像装置２００は、複数の行および複数の列が構成されるように画素が２次元配列された画素アレイ２１０を含む。撮像装置２００はまた、画素アレイ２１０における行を選択する行選択回路２４０と、画素アレイ２１０における列を選択する列選択回路２３０と、画素アレイ２１０における列選択回路２３０によって選択された列の信号を読み出す読出回路２２０とを含みうる。行選択回路２４０および列選択回路２３０は、例えば、シフトレジスタを含みうるが、行および列をそれぞれランダムアクセス可能に構成されてもよい。

図２は、画素アレイ２１０の画素ユニットＰＵの構成例を示す回路図である。この構成例では、画素ユニットＰＵは、２つの画素を含むが、他の実施形式では、画素ユニットＰＵは、単一の画素を構成してもよいし、３以上の画素を含んでもよい。画素ユニットＰＵは、光電変換によって生じうる電子および正孔のうち正孔を信号として読み出すように構成されている。画素アレイ２１０は、少なくとも１つの画素を含む画素ユニットＰＵが２次元配列されることによって構成される。

図２に示す構成例では、画素ユニットＰＵは、２つのフォトダイオードＰＤ１、ＰＤ２と、２つの転送トランジスタＴＴ１、ＴＴ２と、１つの増幅トランジスタＳＦと、１つのリセットトランジスタＲＴとを含みうる。増幅トランジスタＳＦおよびリセットトランジスタＲＴは、フォトダイオードＰＤ１、ＰＤ２および転送トランジスタＴＴ１、ＴＴ２によって共用される。転送トランジスタＴＴ（ＴＴ１、ＴＴ２）、増幅トランジスタＳＦ、リセットトランジスタＲＴは、ＰＭＯＳトランジスタで構成される。

転送トランジスタＴＴ１、ＴＴ２は、そのゲートに接続された転送信号線Ｔｘ１、Ｔｘ２にアクティブパルス（ローパルス）が印加されるとオンする。これにより、フォトダイオードＰＤ１、ＰＤ２の蓄積領域（ｐ型領域）に蓄積された正孔が浮遊拡散部（フローティングディフュージョン）ＦＤに転送される。なお、フォトダイオードＰＤ１とＰＤ２とは、互いに異なる行を構成するように配置され、転送信号線Ｔｘ１、Ｔｘ２には、互いに異なるタイミングでアクティブパルスが印加される。

増幅トランジスタＳＦは、垂直信号線（列信号線）ＶＳＬに定電流を供給する定電流源ＣＣＳとともにソースフォロア回路を構成している。増幅トランジスタＳＦは、転送トランジスタＴＴを介して浮遊拡散部ＦＤに正孔が転送されることによって浮遊拡散部ＦＤに現れる信号（電位変化）をソースフォロア動作によって増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬに出力された信号は、読出回路２２０によって読み出される。リセットトランジスタＲＴは、そのゲートに接続されたリセット信号線ＲＥＳにアクティブパルス（ローパルス）が印加されるとオンして浮遊拡散部ＦＤをリセットする。

図２に示す構成例では、リセットトランジスタＲＴのドレイン電極に与えられる電位ＶＦＤＣを制御することによって行を選択するように構成されている。増幅トランジスタＳＦがオンしない電位に浮遊拡散部ＦＤの電位がリセットされた行は非選択状態となり、増幅トランジスタＳＦがオンする電位に浮遊拡散部ＦＤの電位がリセットされた行は非選択状態となる。他の実施形式では、行を選択するための選択トランジスタが、電源電位ＶＤＤと垂直信号線ＶＳＬとの間に増幅トランジスタＳＦと直列に設けられうる。該選択トランジスタは、例えば、電源電位ＶＤＤと増幅トランジスタＳＦとの間、または、増幅トランジスタＳＦと垂直信号線ＶＳＬとの間に設けられうる。

図３は、画素アレイ２１０を構成する画素ユニットＰＵの構成例を示すレイアウト図である。図４は、図３におけるＡ−Ａ’に沿った模式的な断面図である。

この実施形態では、ｐ型領域ＰＲと、ｐ型領域ＰＲの下に形成されたｎ型の埋め込み層１０とによってフォトダイオードＰＤ（ＰＤ１、ＰＤ２）が形成されている。ｐ型領域ＰＲはアノード、埋め込み層１０はカソードである。ｐ型領域ＰＲは、ｐ型の第１領域１５と、少なくとも一部が第１領域１５とｎ型の埋め込み層１０との間に配置されたｐ型の第２領域１’とを含む。第１領域１５は、主たる電荷蓄積領域として機能する。第２領域１’のｐ型不純物の濃度は、例えば、ｐ型のシリコン基板（半導体基板）１と同一でありうる。第１領域１５のｐ型不純物の濃度は、第２領域１’のｐ型不純物の濃度よりも高い。ｐ型領域ＰＲは、ｎ型の表面領域１８の下に形成されることが好ましく、この場合には、ｎ型の表面領域１８、ｐ型領域ＰＲおよびｎ型埋め込み層１０によって埋め込み型のフォトダイオードＰＤが構成される。埋め込み型のフォトダイオードは、暗電流によるノイズが小さいことが知られている。

ｎ型の表面領域１８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、ｎ型の表面領域１８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、表面領域１８を砒素（Ａｓ）で形成することは、その境界の確定が容易であるので微細化に有利である。一方、燐（Ｐ）は、砒素（Ａｓ）に比べて半導体基板の深い位置まで侵入させることが容易であるので、埋め込み層１０を燐（Ｐ）で形成することは、深い位置に埋め込み層１０を形成することを可能にし、感度の向上に有利である。また、燐（Ｐ）は、拡散係数が砒素（Ａｓ）よりも大きいので、燐（Ｐ）によって埋め込み層１０を形成することは、広く分布したポテンシャル障壁の形成において有利である。また、燐（Ｐ）は、イオン半径がシリコン基板１の格子定数より大きいので、シリコン基板１への燐（Ｐ）の注入によってシリコン基板１の格子に歪みを生じさせ、不純物金属元素のゲッタリング効果を生じさせるために有利であり、これは点欠陥の改善に寄与する。埋め込み層１０は、チャネリング現象を利用して燐（Ｐ）を半導体基板１にイオン注入することによって形成されうる。本発明において、注入またはドープする不純物は、砒素（Ａｓ）および燐（Ｐ）に制限されず、他の不純物を使用することもできる。

浮遊拡散部ＦＤは、ｐ型の第３領域である。フォトダイオードＰＤの一部を構成するｐ型の第１領域１５と浮遊拡散部ＦＤ（ｐ型の第３領域）との間の領域の上には、転送トランジスタＴＴ（ＴＴ１、ＴＴ２）のゲート１０５が配置されている。換言すると、転送トランジスタＴＴは、ｐ型の第１領域１５、浮遊拡散部ＦＤ（ｐ型の第３領域）およびゲート１０５によって構成されている。転送トランジスタＴＴは、フォトダイオードＦＤのｐ型領域（１５、１’）に蓄積された正孔を浮遊拡散部ＦＤに転送する。この実施形態では、転送トランジスタＴＴは、ＰＭＯＳトランジスタである。転送トランジスタＴＴのゲート１０５は、ポリシリコンで構成されうる。

ｐ型の第２領域１’は、断面においてｐ型の第１領域１５を取り囲むように配置されうる。またはｐ型の第１領域１５の素子分離領域側は後述のチャネルストップ領域と接していてもよい。この場合にはｐ型の第２領域１’は、ｐ型の第１領域１５の素子分離領域側を除いてｐ型の第１領域１５を取り囲んでいる。第２領域１’と浮遊拡散部ＦＤ（第３領域）とは、ｎ型領域１６によって分離されていて、ｎ型領域１６に転送トランジスタＴＴのチャネルが形成される。

素子分離領域９は、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＳＦおよびリセットトランジスタＲＴが形成されるべき活性領域を分離するように配置されている。活性領域は、図３では、表面領域１８、浮遊拡散部ＦＤ、拡散領域１０４、１０８および１１０であり、これら以外の領域が素子分離領域９とされうる。素子分離領域９の形成には、典型的には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）技術が使用されうる。または拡散分離を使用しても良い。

素子分離領域９の少なくとも下側部分（下部側面および下面）を覆う領域には、チャネルストップ領域８が形成される。チャネルストップ領域８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、チャネルストップ領域８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。前述のとおり、砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、チャネルストップ領域８を砒素（Ａｓ）で形成することは、微細化に有利である。チャネルストップ領域８の主要不純物は、表面領域１８の主要不純物と同一でありうる。

フォトダイオードＰＤ間には、ポテンシャル障壁１１が形成されている。また、必要に応じて、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間にもポテンシャル障壁１１が形成されうる。なお、単一画素の光電変換装置や、画素間の間隔が大きい撮像装置においては、フォトダイオード間のポテンシャル障壁は不要である。また、素子分離領域９が十分に深くまで形成されている場合には、フォトダイオードと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間のポテンシャル障壁は不要である。この実施形態では、ポテンシャル障壁１１の形成によってポテンシャル障壁１１によって囲まれたｐ型領域１’が確定される。

増幅トランジスタＳＦのゲート１０７は、浮遊拡散部ＦＤに対して電気的に接続される。増幅トランジスタＳＦのゲート１０７は、ポリシリコンで構成されうる。この実施形態では、増幅トランジスタＳＦのゲート１０７は、シェアードコンタクトプラグ１０２によって浮遊拡散部ＦＤに対して電気的に接続される。シェアードコンタクトプラグ１０２は、開口率の向上または画素密度の向上に有利である。ここで、シェアードコンタクトプラグは、１つのトランジスタの拡散領域（ソースまたはドレイン）と他のトランジスタのゲートとを１つのコンタクトプラグで電気的に接続するコンタクトプラグである。

増幅トランジスタＳＦは、浮遊拡散部ＦＤに電気的に接続されたゲート１０７と、拡散領域１０４、１０８とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴは、リセット信号線ＲＥＳに接続されたゲート１０６と、浮遊拡散部ＦＤと、拡散領域１１０とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴのゲートは、ポリシリコンで構成されうる。

増幅トランジスタＳＦは、埋め込みチャネル構造を有することが好ましい。これは、増幅トランジスタＳＦを埋め込みチャネル構造にすることによって１／ｆノイズを低減することができるからである（１／ｆノイズは、チャネル幅とチャネル長との積に反比例する）。一方、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）、特にリセットトランジスタＲＴは、表面チャネル構造を有することが好ましい。これは、浮遊拡散部ＦＤへの正孔のリークを抑制するためには、トランジスタのオフ状態が重要であることによる。埋め込みチャネル型のトランジスタでは、ノーマリーオンの状態になりやすく、オフ状態にしにくい場合がある。また、画素の微細化のためには、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）を微細化することが有効であり、そのためには、表面チャネル型の方が有利である。

この実施形態では、ＰＭＯＳトランジスタで構成される増幅トランジスタＳＦを埋め込みチャネル構造とするために、増幅トランジスタＳＦのゲートがｎ型導電パターンで構成される。ＰＭＯＳトランジスタで構成される転送トランジスタＴＴおよびリセットトランジスタＲＴのゲート１０７は、ｐ型導電パターンで構成されてもよいが、ｎ型導電パターンで構成されてもよい。いずれの場合であっても、転送トランジスタＴＴおよびリセットトランジスタＲＴを表面チャネル構造とすることができる。転送トランジスタＴＴおよびリセットトランジスタＲＴのゲートがｎ型導電パターンで構成される場合には、チャネル幅を小さくすることにより（例えば１μｍよりも小さくすることにより）、容易に表面チャネル構造を得ることができる。増幅トランジスタＳＦをより安定して埋め込みチャネル構造とするために、ゲート絶縁膜とシリコン基板１との界面から所定深さの位置にチャネルドープを行ってもよい。チャネルドープする不純物の導電型は、ソース・ドレイン領域と同じ導電型であり、濃度はソース・ドレイン領域よりも低くされる。

上記のとおり、この実施形態では、ＰＭＯＳトランジスタで構成される増幅トランジスタＳＦのゲート１０７がｎ型の導電パターンである。一方、シェアードコンタクトプラグ１０２によってゲート１０７と接続される浮遊拡散部ＦＤは、この実施形態では、ｐ型の拡散領域である。したがって、シェアードコンタクトプラグ１０２は、ゲート１０７としてのｎ型の導電パターンと、浮遊拡散部ＦＤとしてのｐ型の拡散領域との双方に電気的に接続されなければならない。更に、この電気的な接続は、集積度が高く低ノイズで高速な撮像装置（半導体装置）を提供するためには、オーミック接触でなされるべきである。そのための方法については、以下の半導体装置の製造方法に関する説明の中で図５および図６を参照しながら説明される。

以下、図５〜図１１を参照しながら本発明の半導体装置の製造方法の好適な実施形態として撮像装置２００の製造方法を例示的に説明する。なお、以下では、第１導電型をｐ型、第２導電型をｎ型と考えてそのような注釈を加えながら説明するが、この逆に考えてもよい。

まず、図７（ａ）に示す工程では、ｐ型のシリコン基板１を準備する。そして、シリコン基板１の表面に１０〜２００Åのシリコン酸化膜を形成した後に４００〜６００Åのポリシリコン膜、１５０〜２００Åのシリコン窒化膜を順に形成し、それらをパタニングしてマスクを形成する。

次いで、図７（ｂ）に示す工程では、図７（ａ）に示す工程で形成したマスクの開口部をエッチングして素子分離領域９の形成のためのトレンチ６を形成する。次いで、図７（ｃ）に示す工程では、トレンチ６の下および下部側方に砒素（Ａｓ）を１５０〜２００ＫｅＶで注入してチャネルストップ領域８を形成する。次いで、図７（ｄ）に示す工程では、トレンチ６中に素子分離領域（ＳＴＩ）９を形成する。

次いで、図８（ａ）に示す工程では、ｐ型（第１導電型）のシリコン基板１の深部に燐（Ｐ）を４０００〜８０００ＫｅＶで注入してｎ型（第２導電型）の埋め込み層１を形成する。ここでは、チャネリング現象を利用して可能な限り深部に燐（Ｐ）を注入することが好ましい。次いで、図８（ｂ）に示す工程では、フォトダイオードＰＤ間、および、必要に応じて、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間にポテンシャル障壁１１を形成する。ポテンシャル障壁１１は、シリコン基板１に対して、例えば、燐（Ｐ）を２０００〜２５００ＫｅＶで注入し、次いで、燐（Ｐ）を１０００〜１５００ＫｅＶで注入し、次いで、砒素（Ａｓ）を７００〜７５０ＫｅＶで注入することによって形成されうる。

次いで、図８（ｃ）に示す工程では、増幅トランジスタＳＦおよびリセットトランジスタＲＴを形成すべき領域にイオンを注入して目標とするポテンシャル構造を形成する。例えば、このイオン注入工程にはチャネルドープなどの工程が含まれる。ここで、前述のとおり、増幅トランジスタＳＦが埋め込みチャネル構造となり、リセットトランジスタＲＴが表面チャネル構造となるようにポテンシャル構造が形成されることが好ましい。

次いで、図９（ａ）に示す工程では、ゲート酸化膜およびポリシリコン電極を形成した後にこれらをパタニングしてゲート１０５、１０７（および１０６（不図示））を形成する。ゲート１０５、１０７（および１０６（不図示））のうち少なくとも増幅トランジスタＳＦ（ここでは、ＰＭＯＳトランジスタ）のゲート１０７は、ｎ型不純物（第２導電型）が注入またはドープされてｎ型導電パターン（第２導電型領域）とされる。なお、画素アレイ２１０以外の回路である周辺回路（行選択回路２４０、読出回路２２０、列選択回路２３０）のＰＭＯＳトランジスタのゲートは、ｐ型導電パターンで構成されることが好ましい。

次いで、図９（ｂ）に示す工程では、フォトダイオードＰＤの領域に硼素（Ｂ）を５０〜１５０ＫｅＶで注入し、ｐ型領域ＰＲの一部を構成する第１領域１５を形成する。次いで、図９（ｃ）に示す工程では、転送トランジスタＴＴの下部から浮遊拡散部ＦＤ側に延びる領域に燐（Ｐ）を５０〜１５０ＫｅＶで注入し、ｎ型領域１６を形成する。

次いで、図１０（ａ）に示す工程では、ＰＭＯＳトランジスタの拡散領域とするべき領域にｐ型（第１導電型）の半導体領域を形成するための不純物である硼素（Ｂ）を１０〜１５ＫｅＶで注入する。これにより、浮遊拡散部（第１導電型領域）ＦＤ、拡散領域１０８、１０４（および１１０（不図示））が形成される。またその他のトランジスタのソース・ドレイン領域も形成する。次いで、図１０（ｂ）に示す工程では、表面領域１８を形成するべき領域にｎ型（第２導電型）の半導体領域を形成するための不純物である砒素（Ａｓ）を５０〜１００ＫｅＶで注入して表面領域１８を形成する。

次いで、図１１（ａ）に示す工程では、５０〜１００Åのシリコン酸化膜、４００〜６００Åの反射防止シリコン窒化膜および５００〜１０００Åの保護シリコン酸化膜を含む膜１９を形成する。次いで、図１１（ｂ）に示す工程（ホール形成工程）では、層間絶縁膜（例えば、５００〜１５００ÅのＮＳＧ、１００００〜１５０００ÅのＢＰＳＧ）２２を形成し、更に、層間絶縁膜２２にコンタクトホール２３を形成する。

図５は、図３におけるＢ−Ｂ’に沿った模式的な断面図である。図５において、コンタクトホール２３は、図１１（ｂ）に示す工程で形成されるコンタクトホールであり、ｎ型（第１導電型）の浮遊拡散部（第１導電型領域）ＦＤとｐ型（第２導電型）のゲート（第２導電型領域）１０７とに対して共通のコンタクトホールである。図５は、図１１（ｂ）に示すホール形成工程の後に実施される注入工程を模式的に示している。注入工程では、浮遊拡散部（第１導電型領域）ＦＤとゲート（第２導電型領域）１０７の少なくとも一方に対して不純物が注入される。ここで、不純物の注入は、浮遊拡散部（第１導電型領域）ＦＤと後の工程で形成されるシェアードコンタクトプラグ１０２とがオーミック接触し、かつゲート（第２導電型領域）１０７とシェアードコンタクトプラグ１０２とがオーミック接触するようになされる。

例えば、浮遊拡散部ＦＤにおけるｐ型の不純物の濃度が１×１０^１７〜１×１０^２１（／ｃｍ^３）であり、増幅トランジスタＳＦのゲート１０７のｎ型（第２導電型）のｎ型の不純物の濃度が７×１０^１９〜７×１０^２１（／ｃｍ^３）である場合を考える。この場合は、ｐ型の半導体領域を形成するための不純物（硼素）をドーズ量１×１０^１３〜１×１０^１５（／ｃｍ²）で浮遊拡散部（第１導電型領域）ＦＤおよびゲート（第２導電型領域）１０７の双方に同時に注入すればよい。これにより、浮遊拡散部（第１導電型領域）ＦＤには、シェアードコンタクトプラグ１０２とのオーミック接触の条件（例えば、不純物濃度５×１０^１９〜１×１０^２１（／ｃｍ^３））を満たす接触領域５０１が形成される。また、ゲート（第２導電型領域）１０７には、シェアードコンタクトプラグ１０２とのオーミック接触の条件（例えば、不純物濃度５×１０^１９〜１×１０^２１（／ｃｍ^３））を満たす接触領域５０２が形成される。以上は、第１導電型領域における主要不純物の濃度が第２導電型領域における主要不純物の濃度よりも低い場合に、第１導電型の半導体領域を形成するための不純物を第１導電型領域および第２導電型領域に対して同時に注入する例である。これとは逆に、第２導電型領域における主要不純物の濃度が第１導電型領域における主要不純物の濃度よりも低い場合に、第２導電型の半導体領域を形成するための不純物を第１導電型領域および第２導電型領域に対して同時に注入してもよい。

図６は、図１１（ｂ）に示すホール形成工程の後に実施される注入工程の他の例を模式的に示している。この例では、注入工程を第１工程および第２工程を含む。第１工程では、符号５０３で示すように、ゲート（第２導電型領域）１０７よりも浮遊拡散部（第１導電型領域）ＦＤに対してより多くの不純物が注入されるように、浮遊拡散部ＦＤおよびゲート１０７を含む部材（基板）の表面に対して斜め方向に不純物を注入する。第２工程では、符号５０４で示すように、浮遊拡散部（第１導電型領域）ＦＤよりもゲート（第２導電型領域）１０７に対してより多くの不純物が注入されるように、浮遊拡散部ＦＤおよびゲート１０７を含む部材（基板）の表面に対して斜め方向に不純物を注入する。この例によれば、浮遊拡散部（第１導電型領域）ＦＤに対する不純物の注入量とゲート（第２導電型領域）１０７に対する不純物の注入量とを個別に制御することができる。

以上の説明において、浮遊拡散部ＦＤおよびゲート１０７は、第１または第２導電型領域の一例であり、第１導電型領域および第２導電型領域の一方がトランジスタのソースまたはドレインで他方がゲートであってもよい。

次いで、図４に示すプラグ形成工程では、まず、シェアードコンタクトホールを含むコンタクトホール２３にバリアメタル（Ｔｉ／ＴｉＮ）を形成する。次いで、導電材料（タングステン（Ｗ））を充填することによってシェアードコンタクトプラグ１０２（および１０５ａ、１１１〜１１３（不図示））を形成する。

次に、本発明の第２タイプの撮像装置への適用について簡単に説明する。図１２は、画素アレイ２１０の画素ユニットＰＵの他の構成例を示す回路図である。この構成例では、図２に示す構成例におけるＰＭＯＳトランジスタがＮＭＯＳトランジスタで置き換えられ、フォトダイオードＰＤの接続が逆になっている。このような第２タイプの撮像装置の製造においては、上記の説明におけるｎ型をｐ型に変更し、ｐ型をｎ型に変更して考えればよい。この場合、増幅トランジスタＳＦのゲートは、ｐ型導電パターンとなり、それがシェアードコンタクトプラグ１０２によって接続される浮遊拡散部ＦＤは、ｎ型の領域となる。

図１３は、本発明の好適な実施形態のカメラの概略構成を示す図である。なお、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラ４００は、上記の撮像装置２００に代表される固体撮像装置１００４を備える。被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって補正、データ圧縮などの信号処理がなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。カメラ４００の各ブロックは、全体制御・演算部１００９によって制御される。カメラ４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。カメラ４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１３に示すカメラ４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

ＦＤ 浮遊拡散部
２３ コンタクトホール
１０７ ゲート
５０１、５０２ 接触領域
８ チャネルストップ層
９ 素子分離領域

Claims (9)

1. 第１導電型領域と第２導電型領域とに対して共通のコンタクトホールを形成するホール形成工程と、
   前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物を注入する注入工程と、
   前記コンタクトホールに導電材料を充填してシェアードコンタクトプラグを形成するプラグ形成工程とを含み、
   前記注入工程では、前記第１導電型領域と前記シェアードコンタクトプラグとがオーミック接触し、かつ前記第２導電型領域と前記シェアードコンタクトプラグとがオーミック接触するように、前記第１導電型領域および前記第２導電型領域の少なくとも一方に対して不純物を注入する、
   ことを特徴とする半導体装置の製造方法。
2. 前記ホール形成工程の後であって前記プラグ形成工程の前に、前記コンタクトホールにバリアメタルを形成する工程を更に含む、
   ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記注入工程では、前記第１導電型領域および前記第２導電型領域に対して同時に不純物を注入する、
   ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第１導電型領域における主要不純物の濃度が前記第２導電型領域における主要不純物の濃度よりも低く、
   前記注入工程では、前記第１導電型の半導体領域を形成するための不純物を前記第１導電型領域および前記第２導電型領域に対して同時に注入する、
   ことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第２導電型領域における主要不純物の濃度が前記第１導電型領域における主要不純物の濃度よりも低く、
   前記注入工程では、前記第２導電型の半導体領域を形成するための不純物を前記第１導電型領域および前記第２導電型領域に対して同時に注入する、
   ことを特徴とする請求項３に記載の半導体装置の製造方法。
6. 前記注入工程は、
   前記第２導電型領域よりも前記第１導電型領域に対してより多くの不純物が注入されるように、前記第１導電型領域および前記第２導電型領域を含む部材の表面に対して斜め方向に不純物を注入する工程と、
   前記第１導電型領域よりも前記第２導電型領域に対してより多くの不純物が注入されるように、前記部材の表面に対して斜め方向に不純物を注入する工程と、
   を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
7. 前記第１導電型領域はソースまたはドレインであり、前記第２導電型領域はゲートである、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
8. 前記半導体装置は、光電変換装置を含み、前記光電変換装置は、フォトダイオードと、浮遊拡散部と、前記フォトダイオードの蓄積領域に蓄積された電荷を前記浮遊拡散部に転送する転送トランジスタと、前記浮遊拡散部に現れる信号を増幅する増幅トランジスタとを含み、
   前記第１導電型領域は前記浮遊拡散部であり、前記第２導電型領域は前記増幅トランジスタのゲートである、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
9. 前記増幅トランジスタは、埋め込みチャネル構造を有する、
   ことを特徴とする請求項８に記載の半導体装置の製造方法。

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