JP5426114B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体メモリ、ロジック回路、アナログ回路などを有する半導体装置及びその製造方法に関する。アナログ回路を有する半導体装置としては、画素部がアナリグ回路で構成されたＭＯＳ型の固体撮像装置等を含むものである。
半導体装置の一種である、例えば固体撮像装置は、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置と、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置とに大別される。ＣＣＤイメージセンサとＭＯＳ型イメージセンサとを比較した場合、ＣＣＤイメージセンサでは信号電荷の転送に高い駆動電圧を必要とするため、ＭＯＳ型イメージセンサに比べて電源電圧が高くならざるを得ない。
従って、近年、カメラ付携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載されている固体撮像装置としては、ＣＣＤイメージセンサに比べて電源電圧が低く、消費電力の観点などから、ＣＣＤイメージセンサよりも有利なＭＯＳ型イメージセンサが多く用いられている。
ＭＯＳ型イメージセンサにおいては、素子分離として、ＬＯＣＯＳ（選択酸化）素子分離方式、ＳＴＩ（Shallow Trench Isolation）分離方式などによる絶縁分離が知られている（特許文献１参照）。また、シリコン基板中にｐ型拡散層を注入し、その上に厚い酸化膜を堆積して形成したＥＤＩ分離方式も知られている（非特許文献１参照）。
図４７に、素子分離領域としてＳＴＩ分離方式を採用したＭＯＳ型固体撮像装置、特にその画素の要部を示す。この固体撮像装置１０は、例えば、ｎ型のシリコン半導体基板１にｐ型半導体ウェル領域２を形成し、このｐ型半導体ウェル領域２に溝３を形成し、溝３内にシリコン酸化（ＳｉＯ２）層４を埋め込んでなるＳＴＩ素子分離領域５が形成される。シリコン酸化層４は、半導体基板２の表面の絶縁膜（例えばシリコン酸化膜）１１より上方に突出するように形成される。このＳＴＩ素子分離領域５で分離されるように、画素トランジスタ、例えば増幅トランジスタのｎ型のソース・ドレイン領域６が形成され、また光電変換部となるフォトダイオード７が形成される。フォトダイオード７は、ｎ型の電荷蓄積領域８とその表面の暗電流を抑制するためのｐ型のアキュミュレーション層９を有した、いわゆる埋め込み型フォトダイオードとして構成される。ｐ型のアキュミュレーション層９はＳＴＩ素子分離領域５に接するように形成される。
図４８に、素子分離領域としてＥＤＩ分離方式を採用したＭＯＳ型固体撮像装置、特にその画素の要部を示す。この固体撮像装置１３は、例えば、ｎ型のシリコン半導体基板１にｐ型半導体ウェル領域２を形成し、このｐ型半導体ウェル領域２中にｐ型拡散層１４を形成し、このｐ型拡散層１４上にこれより幅が広く且つ基板表面の絶縁膜（例えばシリコン酸化膜）１１より厚いシリコン酸化（ＳｉＯ２）層１５を形成してなるＥＤＩ素子分離領域１６が形成される。このＥＤＩ素子分離領域１５で分離されるように、画素トランジスタ、例えば増幅トランジスタのｎ型のソース・ドレイン領域６が形成され、また光電変換部となるフォトダイオード７が形成される。フォトダイオード７は、ｎ型の電荷蓄積領域８とその表面の暗電流を抑制するためのｐ型のアキュミュレーション層９を有した埋め込み型のフォトダイオードとして構成される。ｐ型のアキュミュレーション層９はＥＤＩ素子分離領域１６のｐ型拡散層１４に接するように形成される。
一方、固体撮像装置においては、高解像度化に伴い画素数が増え、その多画素化が進むにつれて画素自体が益々微細化されてきている。
特開２００２−２７０８０８号公報 Ｋ．Ｉｔｏｎａｇａ，ＩＥＤＭ Ｔｅｃｈ，Ｄｉｇ，ｐ３３−１，２００５
ところで、上述したように、近年、ＭＯＳ型イメージセンサにおいては、多画素化に伴い画素が微細化されてくると、光電変換部であるフォトダイオードの面積が縮小するため、飽和電荷量（いわゆる最大取り扱い信号電荷量）、感度などの特性が低下してくる。この傾向は、画素が更に微細化されるに従って益々加速されてくる。
素子分離領域として、上述のＬＯＣＯＳ素子分離領域、ＳＴＩ素子分離領域５、あるいはＥＤＩ素子分離領域１６を用いた場合には、半導体基板上に堆積された素子分離領域の厚いシリコン酸化膜の影響で、フォトダイオード７のｎ型電荷蓄積領域８を素子分離領域５、１６に近づけて形成するには限界があった。すなわち、ｎ型電荷蓄積領域８と素子分離領域５又は１６との間の離間距離Ｌ１に限界があり、それ以上にｎ型電荷蓄積領域８を素子分離領域５又は１６に近づけることが難しかった。
また、画素トランジスタでは、通常、チャネル領域上に形成されるゲート電極が、一部素子分離領域上にまで突出して形成される。このゲート電極の突出し部は、ＬＯＣＯＳ素子分離、ＳＴＩ素子分離、ＥＤＩ素子分離領域の厚い絶縁層上に延長して形成されることになる。このため、画素の微細化に伴って、画素トランジスタも微細化されるが、製造の上からもゲート電極の突出し量を必要以上に短くすることはできず、画素トランジスタとしての占有面積の縮小化にも限界がある。特に、ゲート電極となるポリシリコン成膜及びその微細パターンのパターニングが良好に行えない。画素トランジスタの占有面積の縮小化は、単位面積当たりのフォトダイオードの面積比率の拡大につながることになる。
一方、半導体メモリ、ロジック回路、固体撮像装置以外のアナログ回路などの半導体装置においても、高速動作化、高集積化を図る上で、ゲート電極となるポリシリコンの成膜の信頼性を維持しつつ、ＭＯＳトランジスタの微細化、ＭＯＳトランジスタの占有面積の縮小化が望まれる。
本発明は、上述の点に鑑み、微細パターンのゲート電極の信頼性が得られると共に、トランジスタの占有面積の縮小化を可能にしたＭＯＳトランジスタを有する、半導体装置及びその製造方法を提供するものである。
本発明に係る半導体装置は、素子分離領域がトランジスタのソース領域及びドレイン領域とは反対導電型の半導体領域で形成され、トランジスタのゲート電極の一部がトランジスタの活性領域より素子分離領域側に延在し、ゲート電極の一部下より連続する素子分離領域上に、ゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜が形成され、少なくともゲート電極の一部下を除く素子分離領域が反対導電型の半導体領域で形成され、素子分離領域のうち、基板に反対導電型の不純物が注入されて形成された不純物領域とゲート電極の両端部が、オーバーラップして形成され、素子分離領域のうち、ゲート電極の一部下を除く素子分離領域の不純物濃度が、ゲート電極の一部下の素子分離領域の不純物濃度より高い。
本発明の半導体装置では、ゲート絶縁膜に連続する素子分離領域上の絶縁膜が、ゲート絶縁膜と同じ膜厚を有しているので、活性領域となるチャネル領域から素子分離領域にわたって段差のない平坦な絶縁膜が形成される。このため、素子分離領域に延在する部分が短くなるようにゲート電極を形成することができ、また、ゲート電極となる例えばポリシリコンの成膜も良好に行える。
本発明に係る半導体装置の製造方法は、トランジスタの活性領域及び、素子分離領域形成領域上に、ゲート絶縁膜及び該ゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜を形成する工程と、活性領域より前記素子分離領域形成領域に両端部の一部が延在するゲート電極を形成する工程と、ゲート電極を形成する前に、トランジスタのソース領域及びドレイン領域とは反対導電型の素子分離領域形成用の不純物をイオン注入する第１のイオン注入工程と、ゲート電極を形成した後に、ゲート電極をマスクに用いて、トランジスタのソース領域及びドレイン領域とは反対導電型の素子分離領域形成用の不純物をイオン注入する第２のイオン注入工程を有し、第２のイオン注入工程により、ゲート電極の一部下を除く素子分離領域の不純物濃度を、ゲート電極の一部下の素子分離領域の不純物濃度より高くする。
本発明の半導体装置の製造方法では、トランジスタの活性領域及び、素子分離領域形成領域上に、ゲート絶縁膜及びこのゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜を形成している。この平坦な絶縁膜により、ゲート電極を素子分離領域上に延在するように形成するとき、ゲート電極となる例えばポリシリコンの成膜を良好に行え、かつゲート電極の素子分離領域への突出し量を小さくすることが可能になる。また、本製法では、第２のイオン注入工程において、ゲート電極を形成した後に、ゲート電極をマスクに用いて素子分離領域形成用の不純物をイオン注入している。これにより、素子分離領域側に延在するゲート電極の突出し部分の近傍の素子分離領域は、セルファラインで形成することができる。
本発明に係る半導体装置及びその製造方法によれば、素子分離領域への突出し量を短く、かつ膜質のよいゲート電極を有する信頼性のよいＭＯＳトランジスタを形成することができる。従って、より占有面積が縮小化され、微細化されたＭＯＳトランジスタを有する半導体装置を提供することができる。
本発明の半導体装置を固体撮像装置に適用したときには、光電変換部を画素トランジスタにより近づけて形成することができる。このため、単位画素面積当たりの光電変換部の面積比率を高めることができ、飽和電荷量、感度などの特性を向上した固体撮像装置を提供することができる。
本発明の実施の形態に係る半導体装置は、半導体メモリ、ロジック回路、アナログ回路などを有する半導体装置に関わり、特にそのＭＯＳトランジスタと周辺の素子分離領域を含む構成に特徴を有する。ＭＯＳ型の固体撮像装置は、前述したようにロジック回路を有する半導体装置に属する。
以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の半導体装置を増幅型固体撮像装置、例えばＭＯＳ型イメージセンサに適用した一例を示すブロック図である。図１に示すように、本適用例に係るＭＯＳ型イメージセンサ２０は、光電変換部である例えばフォトダイオードを含む単位画素２１、この画素２１が規則的に２次元配列されてなる画素アレイ２２部、垂直選択回路２３、信号処理回路であるカラム回路２４、水平選択回路２５、水平信号線２６、出力回路２７およびタイミングジェネレータ２８等を有するエリアセンサ構成となっている。
画素アレイ部２２には、例えば行列状の画素配列に対して列ごとに垂直信号線１２１が配線されている。単位画素２１の具体的な回路構成については、後述する。垂直選択回路２３は、シフトレジスタなどによって構成される。垂直選択回路２３は、画素２１の読出しトランジスタ（以下、転送トランジスタ、また読出しゲート電極を転送ゲート電極という）１１２（図２、図３参照）を駆動する転送信号や、リセットトランジスタ１１３（図２、図３参照）を駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部２２の各画素２１を行単位で選択駆動する。
カラム回路２４は、画素アレイ部２２の水平方向の画素ごと、すなわち垂直信号線１２１ごとに配置される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路などによって構成される。水平選択回路２５は、シフトレジスタなどによって構成され、カラム回路２４を通して出力される各画素２１の信号を順次選択して水平信号線２６に出力させる。なお、図１では、図面の簡略化のため、水平選択スイッチについては図示を省略している。この水平選択スイッチは、水平選択回路２５によって列単位で順次オン／オフ駆動される。
水平選択回路２５による選択駆動により、カラム回路２４から列ごとに順次出力される単位画素２１の信号は、水平信号線２６を通して出力回路２７に供給され、この出力回路２７で増幅などの信号処理が施された後、デバイス外部へ出力される。タイミングジェネレータ２８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路２３、カラム回路２４および水平選択回路２５などの駆動制御を行う。
図２は、単位画素２１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２１Ａは、光電変換部、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つの画素トランジスタを有する画素回路となっている。ここでは、これら画素トランジスタ１１２〜１１４として、例えばｎチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的にとる電源である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっている。増幅トランジスタ１１４は、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素２１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。さらに増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
図３は、単位画素２１の回路構成の他の例を示す回路図である。図３に示すように、本回路例に係る単位画素２１Ｂは、光電変換部、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つの画素トランジスタを有する画素回路となっている。ここでは、これら画素トランジスタ１１２〜１１５として、例えばｎチャネルのＭＯＳトランジスタを用いている。
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ部１１６との間に接続され、フォトダイオード１１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってＦＤ部１１６に転送する。
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続され、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
選択トランジスタ１１５は、例えば、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続され、ゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素１１Ｂの選択をなす。なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成となっている。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。さらに増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
一方、画素アレイ部２２としては、各種のレイアウトが適用される。上述したような単位画素を配列したレイアウト、あるいは複数の画素（例えば２画素、４画素）で転送トランジスタ以外の他の画素トランジスタを共有した（以下、画素共有という）レイアウト等がある。
次に、上述の画素アレイ部２２に適用される、本発明に係る画素アレイ部の実施の形態について説明する。
図４〜図７に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第１実施の形態を示す。本実施の形態では、２画素共有とした画素アレイ部２２を有するＭＯＳ型イメージセンサに適用した例である。
図４は、本実施の形態に係る２画素共有の画素アレイのレイアウトの一例を示している。本実施の形態においては、図４に示すように、光電変換部となる第１のフォトダイオード（ＰＤ１）３２および第２のフォトダイオード（ＰＤ２）３３が、それぞれ転送トランジスタＴｒＧ１およびＴｒＧ２のゲート絶縁膜および転送ゲート電極３６、３７からなるそれぞれのゲート部を介して共通の第１導電型、本例ではｎ型の半導体領域（拡散層）で形成されたＦＤ部３４に接続される。また、これら第１、第２のフォトダイオード３２、３３および転送トランジスタＴｒＧ１、ＴｒＧ２が形成された領域に対して素子分離領域３５を挟んで、相互に接続されたリセットトランジスタＴｒＲＳＴ、増幅トランジスタＴｒＡＭＰおよび選択トランジスタＴｒＳＥＬが形成される。これら２画素共有の構成が規則性をもって２次元配列される。
リセットトランジスタＴｒＲＳＴは、ソース・ドレイン領域となるｎ型半導体領域（拡散層）４３，４４とゲート絶縁膜を介して形成されたリセットゲート電極３９とにより形成される。増幅トランジスタＴｒＡＭＰは、ソース・ドレイン領域となるｎ型半導体領域（拡散層）４４、４５とゲート絶縁膜を介して形成された増幅ゲート電極４０とにより形成される。選択トランジスタＴｒＳＥＬは、ソース・ドレイン領域となるｎ型半導体領域（拡散層）４５、４６とゲート絶縁膜を介して形成された選択ゲート電極４１とにより形成される。
図９に、２画素共有の等価回路の一例を示す。本実施の形態では、２つのフォトダイオード３２、３３と、２つの転送トランジスタＴｒＧ１、ＴｒＧ２と、１つのＦＤ部３４と、共有するリセットトランジスタＴｒＲＳＴ、増幅トランジスタＴｒＡＭＰおよび選択トランジスタＴｒＳＥＬとを有して構成される。
第１、第２のフォトダイオード３２、３３は、それぞれ転送トランジスタＴｒＧ１、ＴｒＧ２を介して共通のＦＤ部３４に接続される。第１、第２の転送トランジスタＴｒＧ１、ＴｒＧ２のゲートには、それぞれ転送パルスφＴＲＧ１、φＴＲＧ２が供給される。
ＦＤ部３４は、増幅トランジスタＴｒＡＭＰのゲートに接続されると共に、リセットトランジスタＴｒＲＳＴのソースに接続される。リセットトランジスタＴｒＲＳＴのドレインは電源ＶＤＤに接続される。リセットトランジスタＴｒＲＳＴのゲートには、リセットパルスφＲＳＴが供給される。
増幅トランジスタＴｒＡＭＰは、ドレインが電源ＶＤに接続され、ソースが選択トランジスタＴｒＳＥＬのドレインに接続される。選択トランジスタＴｒＳＥＬは、ソースが垂直信号線１２１に接続され、ゲートに選択パルスφＳＥＬが供給される。
この回路構成の１画素における動作は基本的に前述の図３で説明したと同様である。この回路構成では、各フォトダイオード３２、３３で光電変換された各電荷が、時間差を置いて順次、ＦＤ部３４に読み出され、増幅トランジスタＴｒＡＭＰで画素信号に変換され、選択トランジスタＴｒＳＥＬを通して垂直信号線１２１に読み出される。ＦＤ部３４に読み出された電荷は、画素信号に変換後、リセットトランジスタＴｒＲＳＴを通じてリセットされる。
本実施の形態において、２画素共有となる第１、第２のフォトダイオード３２、３３は、図４及び図８（図４のＤ−Ｄ線上の断面図）に示すように、第１導電型の半導体基板５１、本例ではｎ型シリコン基板に第２導電型の例えばｐ型の半導体ウェル領域５２が形成され、このｐ型半導体ウェル領域５２に電荷蓄積領域５３となるｎ型半導体領域（拡散層）とその表面の暗電流抑制のためのｐ型のアキュミュレーション層５４とを有して構成される。このフォトダイオード３２、３３は、ｐ型半導体ウェル領域５２に形成された共通のｎ型半導体領域（拡散層）からなるＦＤ部３４を挟んで対称に形成される。
第１の転送トランジスタＴｒＧ１は、第１のフォトダイオード３２をソースとし、ｎ型半導体領域による共通のＦＤ部３４をドレインとして、ゲート絶縁膜５６上に転送ゲート電極３７を形成して構成される。第２の転送トランジスタＴｒＧ２は、第２のフォトダイオード３３をソースとし、上記共通のＦＤ部３４をドレインとして、ゲート絶縁膜５６上に転送ゲート電極３８を形成して構成される。
リセットトランジスタＴｒＲＳＴ、増幅トランジスタＴｒＡＭＰ及び選択トランジスタＴｒＳＥＬは、図４及び図７（図４のＣ−Ｃ線上の断面図）に示すように構成される。すなわち、リセットトランジスタＴｒＲＳＴは、ｐ型半導体ウェル領域５２に形成した第１及び第２のｎ型のソース・ドレイン領域４３および４４と、ゲート絶縁膜５６を介して形成されたリセットゲート電極３９により構成される。増幅トランジスタＴｒＡＭＰは、ｐ型半導体ウェル領域５２に形成した第２及び第３のｎ型のソース・ドレイン領域４４および４５と、ゲート絶縁膜５６を介して形成された増幅ゲート電極４０により構成される。選択トランジスタＴｒＳＥＬは、ｐ型半導体ウェル領域５２に形成した第３及び第４のｎ型のソース・ドレイン領域４５および４６と、ゲート絶縁膜５６を介して形成された選択ゲート電極４１により構成される。
本例の画素レイアウトとしては、図４に示すように、２つのフォトダイオード３２、３３と２つの転送トランジスタＴｒＧ１、ＴｒＧ２を含む領域部が水平、垂直方向に２次元配列され、このフォトダイオード３２、３３及び転送トランジスタＴｒＧ１，ＴｒＧ２を含む領域部の各行の間（垂直方向に隣り合う行の間）に、リセットトランジスタＴｒＲＳＴ、増幅トランジスタＴｒＡＭＰ及び選択トランジスタＴｒＳＥＬを含む領域部が配列される。
フォトダイオード３２、３３及び転送トランジスタＴｒＧ１、ＴｒＧ２を含む領域部と、他の画素トランジスタＴｒＲＳＴ〜ＴｒＳＥＬを含む領域部との相互間、及び隣接画素間に、素子分離領域３５が形成される（図４参照）。
各画素トランジスタＴｒＧ１〜ＴｒＳＥＬのゲート絶縁膜５６は、例えば熱酸化によるシリコン酸化（Ｓｉ０２）膜で形成される。各画素トランジスタＴＲＧ１〜ＴｒＳＥＬのゲート電極３７、３８、３９、４０および４１は、例えばポリシリコン膜で形成される。各画素トランジスタＴｒＧ１〜ＴｒＳＥＬのゲート電極３７〜４１は、図１０に示すように、画素トランジスタＴｒ（ＴｒＧ１〜ＴｒＳＥＬ）のチャネル領域５０上を覆うと共に、ソース領域Ｓ及びドレイン領域Ｄ（３４、４３〜４６）のチャネル幅方向（すなわち、チャネル長と直交する方向）の幅Ｗ１より素子分離領域３５上にゲート電極の一部が延在して形成される。このゲート電極３７〜４１の素子分離領域３５上に延在する突出し部６２の突出長さｄ１は、後述するように出来るだけ短く設定される。
そして、本実施の形態においては、図５（図４のＡ−Ａ線上の断面図）及び図６（Ｂ−Ｂ線上の断面図）に示すように、素子分離領域３５が画素トランジスタのソース領域及びドレイン領域とは反対導電型の半導体領域６１で形成される。すなわち、本例では素子分離領域３５がｐ型の半導体領域６１で形成される。さらに、各画素トランジスタＴｒＧ１〜ＴｒＳＥＬのゲート電極３７〜４１の一部が画素トランジスタの活性領域となるチャネル領域より素子分離領域３５側に延在する。このゲート電極３７〜４１の一部下、すなわちゲート電極３７〜４１の突出し部（延在部分）６２（図１０参照）の下より連続する素子分離領域３５上には、ゲート絶縁膜５６の膜厚と同程度の膜厚を有する絶縁膜５７が形成される。つまり、画素トランジスタ（図５では増幅トランジスタＴｒＡＭＰ）のチャネル領域５０上から素子分離領域３５上にわたる絶縁膜５７としては、実質的にゲート絶縁膜５６により形成され、最終的に段差のない平坦な状態で形成される。
換言すれば、チャネル領域５０から素子分離領域３５にわたる領域には、ゲート絶縁膜５６の膜厚を超えた膜厚の絶縁膜は形成されない。
各ゲート電極３７〜４１は、チャネル領域５０から素子分離領域３５上にかけて平坦な絶縁膜５６，５７（いわゆるゲート絶縁膜）上に形成される。画素が微細化され、トランジスタのチャネル領域幅が微細化されても、ゲート絶縁膜５６と素子分離領域３５上の絶縁膜５７が同じ膜厚で形成されているので、ゲート電極３７〜４１は、電極膜中に空洞が生じることなく信頼性の高い良質の電極として形成される。
フォトダイオード３２、３３は、その面積を拡大させるために、画素トランジスタの領域に出来るだけ近づくように形成される。このため、素子分離領域３５のｐ型半導体領域６１は狭い幅ｗ２で形成され、フォトダイオード３２，３３は素子分離領域３５に接するように形成される。このとき、ゲート電極３７〜４１は、その素子分離領域３５上に延在する突出し部６２の突出長さｄ１を短くして（図５参照）、フォトダイオード３２，３３に届かないように形成される。
この理由は次の通りである。素子分離領域３５上の絶縁膜５７がゲート絶縁膜５６と同程度の膜厚であるため、ゲート電極３７〜４１の素子分離領域３５上への突出し部６２がフォトダイオード３２、３３に届くように形成されると、フォトダイオード３２、３３と画素トランジスタのチャネル領域５０間で、寄生トランジスタが発生する。このような寄生トランジスタが発生すると、フォトダイオード３２、３３の電荷が画素トランジスタのオン時に画素トランジスタ側に引き込まれる。これを防ぐために、ゲート電極３７〜４１の素子分離領域３５上へ延在する突出し部６２は、フォトダイオード３２、３３に届かないように短く形成される。
一方、素子分離領域３５となるｐ型半導体領域６１は、ゲート電極３７〜４１を形成した後に、ゲート電極３７〜４１をイオン注入用のマスクの一部として用い、ｐ型不純物をイオン注入して形成される。ゲート電極の近傍の素子分離領域ではセルファラインでｐ型半導体領域６１が形成される。これにより、確実にゲート電極３７〜４１の突出長さｄ１、つまり突出量を小さくしてゲート電極３７〜４１とフォトダイオード３２、３３との間に所要の幅Ｗ２の素子分離領域３５が形成される（図５参照）。
素子分離領域３５の形成工程は後述するが、図４〜図６の例では、図１１及び図１２（図１１のＢ−Ｂ線上の断面図）で示すように、ゲート電極３７〜４１を形成する前に１回目のｐ型不純物のイオン注入を行い、ゲート電極３７〜４１を形成した後、２回目のｐ型不純物のイオン注入を行って、素子分離領域３５を形成した場合である。２回イオン注入された領域は、当然不純物濃度が高くなる。
後述（図１５参照）するように、画素トランジスタからのリーク電流ｉ１、ｉ２の電流パスが生じないように、素子分離領域３５のイオン注入条件、特にドーズ量を決めることが必要である。素子分離領域３５の不純物濃度は、ドーズ量換算で１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２とする。不純物濃度が１×１０１４ｃｍ−２を超えると、ｐｎ接合での電界強度が高くなり、暗電流（白点）が増加してしまう。不純物濃度が５×１０１３ｃｍ−２以下であれば、結晶性の悪化を防ぎ、ｐｎ接合での電界強度をより抑制し、暗電流（白点）を抑制できる。不純物濃度が１×１０１２ｃｍ−２より低いと、素子分離能力が低下する。すなわち、素子分離領域３５の不純物濃度が、ドーズ量換算で１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ-2〜５×１０１３ｃｍ-2であれば、リーク電流の発生を阻止し安定して素子分離が行える。上記２回のイオン注入で素子分離領域３５を形成する場合、１回目のイオン注入は１０１２ｃｍ-2のオーダとし、２回目のイオン注入は１０１２ｃｍ−２のオーダあるいは１０１３ｃｍ-2のオーダとすることができる。例えば、１回目のイオン注入を１×１０12ｃｍ-2とし、２回目のイオン注入を１×１０13ｃｍ-2とすることで十分に素子分離が可能になる。１回目のイオン注入で低濃度のｐ型半導体領域６１ａが形成され、２回目のイオン注入で高濃度のｐ型半導体領域６１ｂが形成される（図１２参照）。ゲート電極の突出し部６２の下に例えばドーズ量が１×１０12ｃｍ-2のｐ型不純物をイオン注入することにより、突出し部６２下での暗電流、白点の発生を阻止できる。
画素トランジスタのチャネル領域５０には、閾値電圧Ｖｔを調整するための不純物のイオン注入が行われる。この閾値電圧Ｖｔの調整用イオン注入は、ソース領域及びドレイン領域のチャネル幅方向の幅と同じかそれより内側の領域に行う。好ましくは、図１５に示すように、ソース領域Ｓ及びドレイン領域Ｄの上記幅Ｗ１より内側に閾値電圧Ｖｔ調整のイオン注入を行い、ソース領域Ｓ及びドレイン領域Ｄの上記幅Ｗ１より内側に幅Ｗ３となる実効的なチャネル領域、すなわち第１のチャネル領域５０１を形成する。この第１のチャネル５０１は幅Ｗ１内の中央部に形成するのが好ましい。この第１のチャネル領域５０１の端部から幅Ｗ１の端部に至る両側は、しきい値電圧が第１のチャネル領域より高い第２のチャネル領域５０２となる。実効的なチャネル領域となる第１のチャネル領域５０１の幅Ｗ３をソース領域Ｓ及びドレイン領域Ｄの幅Ｗ１より狭くすることにより、画素トランジスタのオン時には電流が第１のチャネル領域５０１を流れ、ゲート電極３７〜４１の突出し部６２の下を通って回り込むリーク電流ｉ１をより確実に阻止できる。また、画素トランジスタＴｒ（ＴｒＧ１〜ＴｒＳＥＬ）から近接するフォトダイオード３２、３３へのリーク電流ｉ２も、より確実に阻止できる。
画素トランジスタＴｒ（ＴｒＧ１〜ＴｒＳＥＬ）のソース領域Ｓ及びドレイン領域Ｄの不純物濃度は、ドーズ量換算で１×１０１４ｃｍ-2〜３×１０１５ｃｍ-2に設定することが望ましい。ソース領域Ｓ及びドレイン領域Ｄにオーミック電極を形成するには、１×１０14ｃｍ-2以上の濃度が必要である。一方、ソース領域Ｓ及びドレイン領域Ｄのｐｎ接合での電界強度が強くなると、強電界によって発生した電子がフォトダイオード３２、３３へ流れ込む。この現象を防ぐためには、３×１０15ｃｍ-2以下の濃度とするのが好ましい。すなわち、不純物濃度が３×１０１５ｃｍ−２より高くなると、ソース領域Ｓ及びドレイン領域Ｄのｐｎ接合での電界強度が強くなり過ぎてリーク電流が増加し、白点が増える。不純物濃度が１×１０１４ｃｍ−２より低くなると、コンタクト抵抗が大きくなり、電流も低下する。
各画素トランジスタＴｒ（ＴｒＧ１〜ＴｒＳＥＬ）のそれぞれのゲート電極３７〜４１は、チャネル領域５０に対応する第１部分６３と、チャネル領域５０より素子分離領域３５へ延在した第２部分（いわゆる突出し部）６２とを、同じ材料あるいは異なる材料で形成することができる。ゲート電極３７〜４１は、例えばポリシリコン、アモルファスシリコン、本例ではポリシリコンで形成されるが、その際の第１部分６３と第２部分６２の不純物導入を同じにし、あるいは異ならせて構成することができる。図１７〜図２２に各例を示す。なお、Ｓはソース領域、Ｄはドレイン領域、３５は素子分離領域を示す。
図１７の例では、ゲート電極（３７〜４１）の第１部分６３および第２部分６２がｐ型不純物を導入したｐ＋ポリシリコンで形成して構成される。
図１８の例では、ゲート電極（２７〜４１）の第１部分６３および第２部分６２をｎ型不純物を導入したｎ＋ポリシリコンで形成して構成される。
図１９の例では、ゲート電極（３７〜４１）の第１部分６３をｎ型不純物を導入したｎ＋ポリシリコンで形成し、第２部分６２をｐ型不純物を導入したｐ＋ポリシリコンで形成して構成される（第１部分／第２部分がｎ型／ｐ型で形成される）。
図２０の例では、ゲート電極（３７〜４１）の第１部分６３をｐ型不純物を導入したｐ＋ポリシリコンで形成し、第２部分６２をｎ型不純物を導入したｎ＋ポリシリコンで形成して構成される（第１部分／第２部分がｐ型／ｎ型で形成される）。
図２１の例では、ゲート電極（３７〜４１）の第１部分６３を、ｎ型不純物を導入したｎ＋ポリシリコンで形成し、第２部分６２をノンドープのポリシリコンで形成して構成される（第１部分／第２部分がｎ型／ノンドープで形成される）。
図２２の例では、ゲート電極（３７〜４１）の第１部分６３を、ｐ型不純物を導入したｐ＋ポリシリコンで形成し、第２部分６２をノンドープのポリシリコンで形成して構成される（第１部分／第２部分がｐ型／ノンドープで形成される）。
第１実施の形態に係るＭＯＳ型イメージセンサによれば、画素トランジスタのチャネル領域５０から素子分離領域３５にわたる領域上には、同程度の膜厚の絶縁膜５６、５７が成される。素子分離領域３５上の絶縁膜５７は、熱酸化により実質的にゲート絶縁膜５６で一体に形成されることになる。従って、チャネル領域５０から素子分離領域３５にわたって段差のない（つまりつなぎ目のない）平坦な絶縁膜５６、５７が形成される。絶縁膜５６、５７が平坦であるために、この上に素子分離領域３５上への突出し長さｄ１が短くて、しかも信頼性の高い良質なゲート電極３７〜４１を形成することができる。つまり、ゲート電極となるポリシリコンの成膜が良好に行えると共に、微細パターンのパターニング行える。このため、電極膜中に空洞（巣）がない絶縁信頼性の高いゲート電極が形成される。このため、従来のＬＯＣＯＳ素子分離方式、ＳＴＩ素子分離方式、あるいはＥＤＩ素子分離方式を採る従来例に比べて、フォトダイオード３２、３３をよりトランジスタ形成領域に近づけて形成することができ、単位画素面積当たりのフォトダイオード３２、３３の面積比率を高めることができる。画素が微細化されても、フォトダイオード面積の拡大が可能になるので、飽和電荷量、感度等の特性を向上することができる。
画素トランジスタとしては、ゲート電極３７〜４１の突出し長さｄ１が小さくできるので、トランジスタの占有面積のより縮小化が可能になり、より微細化された画素トランジスタが得られる。
一方、ゲート電極３７〜４１の素子分離領域３５上に延在する突出し部の突出長さｄ１が小さくできるので、画素トランジスタとフォトダイオード間での寄生トランジスタの発生を防ぐことができる。素子分離領域３５のｐ型半導体領域６１の形成は、ゲート電極３７〜４１をマスクの一部としたイオン注入により突出し部の近傍ではセルファラインで形成するので、フォトダイオードとトランジスタとを分離する素子分離領域は、精度よく形成することができる。
素子分離領域３５を構成するｐ型半導体領域６１の不純物濃度をドーズ量換算で１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１０13ｃｍ-2オーダとすることにより、図１５で示す画素トランジスタＴｒからフォトダイオード３２、３３へのリーク電流ｉ２、画素トランジスタＴｒにおける回り込みによるリーク電流ｉ１を阻止することができる。
さらに、図１５に示すように、チャネル領域５０において、好ましくはソース領域Ｓおよびドレイン領域Ｄのチャネル幅方向の幅Ｗ１より内側に入るように、閾値電圧Ｖｔ調整用の不純物をイオン注入することにより、さらに確実にリーク電流ｉ１，ｉ２を阻止することができる。
本実施の形態では、上述したように、フォトダイオード３２、３３を画素トランジスタＴｒにより近づけても、リーク電流ｉ１，ｉ２を阻止できるので、ゲート電極３７〜４１を図１７、図１８に示すように、ｎ型不純物あるいはｐ型不純物を導入したポリシリコンで形成することができる。さらに、図１９〜図２２に示すように、ゲート電極３７〜４１をチャネル領域５０に対応する第１部分６３と素子分離領域３５に対応する第２部分６２とで異なる材料で形成するとき、ｎ型、ｐ型、ノンドープの組み合わせ構造とするときは、ゲート電極３７〜４１にゲート電圧を印加しても第２部分６１へはゲート電圧が印加されない。すなわち、第１部分６３と第２部分６２の境界にｐｎ接合が形成され、あるいは第２部分６２がノンドープであるため高抵抗となり実質的に絶縁物として作用するので、第２部分６２にはゲート電圧が印加されない。従って、第２部分６２を寄生ゲートとした寄生トランジスタの発生がさらに阻止される。これにより、チャネル領域から素子分離領域３５へ電荷が漏れること、あるいは隣接画素への電荷漏れをさらに確実に防ぐことができる。
図２３に、単体の画素トランジスタのゲート電圧Ｖｇ−ドレイン電流Ｉｄ特性の評価結果を示す。特性Ｉは、図２４のＳＴＩ素子分離領域５を有する従来の画素トランジスタＴｒの場合、特性ＩＩは、図２５に示す所謂フラット型の素子分離領域３５を有する本実施の形態の画素トランジスタＴｒの場合を示す。特性Ｉでは、ＳＴＩ素子分離領域５の絶縁層４とゲート絶縁膜１０１とのつなぎ目１０３に段差を有しているため、ハンプ（所謂こぶ）ａが有り、特性ＩＩでは素子分離領域３５の絶縁膜５７とゲート絶縁膜５６との境目に段差が無いので、ハンプの発生がなく、特性が直線的である。
ＳＴＩ素子分離構造のように、ゲート絶縁膜１０１と厚い絶縁膜４との間につなぎ目１０３が存在すると、ストレス、ダメージが入り絶縁信頼性が悪くなる。このため、１／ｆノイズ、すなわち、シリコンと酸化膜界面において電子がトラップさたり、デトラップされたりして揺らぎが発生し、その揺らぎに基いて１／ｆノイズが発生し易くなる。これに対して、本実施の形態では、ゲート絶縁膜５６および絶縁膜５７が連続して平坦に形成されるので、ゲート絶縁膜５６と素子分離領域３５上の絶縁膜５７との間につなぎ目がなく、このため１／ｆノイズが格段に改善される。図２３のＶｇーＩｄ特性は、この点を実証している。
ところで、図１５では、中央の第１チャネル領域５０１、両側の第２チャネル領域５０２が形成される。また、素子分離領域３５へ突出されたゲート電極の突出し部６２下では、素子分離３５となるｐ型不純物のイオン注入がなくても周囲からのｐ型不純物の拡散でｐ型化し、このゲート電極の突出し部６２の下も、第３チャネル領域と見做せる場合がある。ここで、オン時の電流は中央の第１のチャネル領域５０１に流れる構成とするため、第１チャネル領域５０１ではディプレッション型のトランジスタが形成され、第２チャネル領域５０２ではエンファンスメント型トランジスタが形成されるように成す。第３チャネル領域でもエンハンスメント型トランジスタとなる。第１チャネル領域５０１を有するディプレッション型トランジスタのしきい値電圧Ｖｔｈ１と、第２チャネル領域５０２を有するエンファンスメント型トランジスタのしきい値電圧Ｖｔｈ２との関係は、Ｖｔｈ１＜Ｖｔｈ２となる。
しきい値電圧Ｖｔｈ１及びＶｔｈ２の調整は、第１チャネル領域５０１及び第２チャネル領域５０２ともに、ｐ型不純物をイオン注入して行うこともできる。また、しきい値電圧Ｖｔｈ１及びＶｔｈ２の調整は、第１チャネル領域５０１にｎ型不純物をイオン注入し、第２チャネル領域５０２にｐ型不純物をイオン注入し若しくはノンドープにして、行うこともできる。いずれの場合もＶｔｈ１＜Ｖｔｈ２とする。
しきい値電圧Ｖｔｈ１が低いときには、第１チャネル領域５０１がシリコンとゲート絶縁膜（例えばシリコン酸化膜）５６との界面より少し深い位置に形成されるので、１／ｆノイズが低減する。従って、１／ｆノイズに関しては、さらにディプレッション型トランジスタが好ましい。
一方、図１６に示すように、ゲート部の中央にしきい値電圧Ｖｔｈ１の第１チャネル領域５０１、両側にしきい値電圧Ｖｔｈ２の第２チャネル領域５０２を有する画素トランジスタ構成では、ゲート電極３７〜４１に対するコンタクト部６０を、チャネル領域５０上、好ましくは第１チャネル領域５０１上に対応する部分に形成するように成す。通常は、素子分離領域上に対応するゲート電極部分に形成される。図１６の構成によれば、絶縁膜５７（図示しない）がフラット（平坦）であることと相俟って、ゲート電極３７〜４１の素子分離領域３５への突出し量が小さく出来、その分、フォトダイオード（ＰＤ）の面積を広く形成することができる。
図１５、図１６に示すＭＯＳトランジスタは、そのディプレッション型トランジスタを構成するゲート部の中央の第１チャネル領域５０１がシリコンとゲート絶縁膜（例えばシリコン酸化膜）との界面より少し深い位置に形成される。上述したように、チャネル領域が界面より少し深い位置に形成されるので、１／ｆノイズが低減する。このような構成のＭＯＳトランジスタは、ソースフォロア動作に適している。特に、画素トランジスタのうち、ソースフォロア回路を構成する増幅トランジスタに適用して好適である。すなわち、増幅トランジスタにおいて、１／ｆノイズのより低減が図れる。
図４５に、画素からの信号を水平信号に読み出すソースフォロア回路の例を示す。単位画素は、本例では図３で示したと同様に、フォトダイオード１１１と、転送トランジスタ１１２と、リセットトランジスタ１１３と、増幅トランジスタ１１４と、選択トランジスタ１１５とを有して構成される。ソースフォロア回路は、増幅トランジスタ１１４と、そのソースに接続された垂直信号線１２１と、垂直信号線１２１に接続された定電流源１２２と、水平信号線２６とから成る。定電流源１２２は負荷ＭＯＳトランジスタで構成される。水平信号線２６は、ＭＯＳトランジスタからなる水平選択スイッチ素子１２３を介して増幅トランジスタ１１４と定電流源１２２との接続中点に接続される。この水平選択スイッチ素子１２３は、そのゲートに印加される水平選択回路２５（図１参照）からの水平選択パルスにより、駆動される。
本実施の形態の固体撮像装置においては、ソースフォロア回路の定電流源１２２である負荷ＭＯＳトランジスタの定電流値が５０μＡ以下に設定される。すなわち、定電流値は１μＡ〜５０μＡの範囲で設定される。定電流値としては、低消費電力のためには低い方がよく、１／ｆノイズを改善するためには高い方がよい。本実施の形態の１μＡ〜５０μＡの範囲とすることにより、低消費電力化と１／ｆノイズの改善を図ることができる。
図１３および図１４に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第２実施の形態を示す。特に素子分離領域３５の他の実施の形態を示す。図１３は図１１のＢ−Ｂ線上の断面に相当する断面図、図１４は図１１のＣ−Ｃ線上の断面に相当する断面図である。本実施の形態では、ゲート電極３７〜４１を形成した後に、１回の不純物イオン注入でｐ型不純物領域６１を形成して素子分離領域３５を形成して構成される。この場合、ゲート電極３７〜４１の素子分離領域３５側に延在する突出し部６２の下には不純物が注入されないが、両側の素子分離領域３５からｐ型不純物が再拡散されて低濃度のｐ型領域となる。ｎ型シリコン基板５１にｐ型半導体ウェル領域５２が形成されるが、ゲート電極３７〜４１の突出し部６２直下の半導体表面は、シリコン基板５１のｎ型が残っている。この突出し部６２直下のｎ型半導体表面は周囲からのｐ型不純物の再拡散で濃度の低いｐ型領域となる可能性が高い。素子分離領域３５の不純物濃度は、前述と同様に、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２とする。その他の構成は、第１実施の形態と同様である。
第２実施の形態に係るＭＯＳ型イメージセンサにおいても、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオードの面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。その他、第１実施の形態と同様の効果を奏する。
図２６及び図２７に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第３実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図２６は図１１のＢ−Ｂ線上の断面に相当する断面図、図２７は図１１のＥ−Ｅ線上の断面に相当する断面図である。
本実施の形態は、画素トランジスタＴｒＧ１〜ＴｒＳＥＬのゲート電極３７〜４１を形成する前に、１回目のｐ型不純物のイオン注入で素子分離領域を構成する第１のｐ型半導体領域６１ａを形成し、ゲート電極３７〜４１を形成した後に、２回目のｐ型不純物のイオン注入でフォトダイオードのｐ型アキュミュレーション層５３と素子分離領域となる第２のｐ型半導体領域６１ｂとを一体に形成して構成される。すなわち、フォトダイオード側ではｎ型の電荷蓄積領域５３を形成し、画素トランジスタ側ではｎ型のソース領域及びドレイン領域を形成して置き、画素内のフォトダイオード３２、３３及び画素トランジスタ（ＴｒＲＳＴ、ＴｒＡＭＰ、ＴｒＳＥＬ）間の素子分離領域３５及び隣接画素間の素子分離領域３５に対応する領域に、全面にわたり１回目のｐ型不純物のイオン注入を行って、第１のｐ型半導体領域６１ａを形成する。次いで、ゲート絶縁膜５６、絶縁膜５７及びゲート電極３７〜４１を形成した後に、ゲート電極３７〜４１をマスクの一部として素子分離領域及びフォトダイオードのｎ型電荷蓄積領域５３の表面に２回目のｐ型不純物のイオン注入によりｐ型アキュミュレーション層５４と共に、素子分離領域３５の第２のｐ型半導体領域６１ｂを同時に形成するようになす。すなわち共通の２回目イオン注入でｐ型アキュミュレーション層５４と素子分離３５の第２のｐ型半導体領域６１ｂを形成する。
１回目のイオン注入は前述と同様にドーズ量を１０12ｃｍ-2オーダとする。２回目のイオン注入も前述と同様にドーズ量を、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２とし、例えば１×１０１３ｃｍ-2とする。素子分離に必要な不純物濃度としては、前述したように、好ましくはドーズ量換算で１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２であれば良い。一方、ｐ型アキュミュレーション層５４の不純物濃度も１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ-2〜５×１０１３ｃｍ−２、例えば１０13ｃｍ-2のオーダであれば十分である。従って、同じイオン注入でアキュミュレーション層５４及び素子分離領域３５の第２のｐ型半導体領域６１ｂを形成することが可能になる。
その他の構成は、前述の第１実施の形態で説明したと同様であるので、重複説明を省略する。
第３実施の形態に係るＭＯＳ型イメージセンサによれば、前述と同様に、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオード３２、３３の面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。しかも、素子分離領域３５を形成するための２回目のイオン注入で第２のｐ型半導体領域６１ｂとフォトダイオード側のｐ型アキュミュレーション層５４を連続して一体形成するので、精度の良い画素が得られる。すなわち、素子分離領域３５の２回のイオン注入と、フォトダイオード３２、３３のｐ型アキュミュレーション層５４のイオン注入との３回のイオン注入を行う場合と比較して、イオン注入時の位置合せずれが１回少なくなり、フォトダイオード３２、３３と素子分離領域３５間での重ね合せがなくなる利点がある。それだけ、フォトダイオード３２、３３の面積拡大が確保される。その他、第１実施の形態と同様の効果を奏する。
図２８及び図２９に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第４実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図２８は図１１のＢ−Ｂ線上の断面に相当する断面図、図２９は図１１のＥ−Ｅ線上の断面に相当する断面図である。
本実施の形態は、ゲート電極３７〜４１を形成した後に、１回目のｐ型不純物のイオン注入でフォトダイオード３２、３３のｐ型アキュミュレーション層５４と素子分離領域３５となるｐ型半導体領域６１とを一体に形成して構成される。このときのイオン注入は、前述と同様ドーズ量をに好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２とし、例えば１０13ｃｍ-2のオーダとする。この場合、ｐ型不純物は、ゲート電極３７〜４１の素子分離領域３５側への突出し部６２の下には注入されない。しかし、このゲート電極の突出し部６２の下には、その後の工程で周囲の素子分離領域３５からのｐ型不純物が拡散される。
その他の構成は、図２６、図２７及び前述の第１実施の形態で説明したと同様であるので、重複説明を省略する。
第４実施の形態に係るＭＯＳ型イメージセンサにおいても、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオード３２、３３の面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。しかも、１回のｐ型不純物のイオン注入で、素子分離領域３５のｐ型半導体領域６１とフォトダイオード側のｐ型アキュミュレーション層５４が連続して一体形成されるので、２回のイオン注入工程を有する場合よりも工程数が減り製造が容易になる。精度の良い画素が得られる。その他、第１実施の形態と同様の効果を奏する。
図３０に、本発明に係る固体撮像装置、本例ではＭＯＳイメージセンサの第５実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図３０は、図１１のＢ−Ｂ線上の断面に相当する断面図である。
本実施の形態は、画素トランジスタのゲート電極３７〜４１を形成する前に、１回目のｐ型不純物のイオン注入を行って素子分離領域の第１のｐ型半導体領域６１ａを形成し、ゲート電極３７〜４１を形成した後に、２回目のｐ型イオン注入を行って素子分離領域３５の第２のｐ型不純物領域６１ｂと、フォトダイオード３２、３３のｐ型アキュミュレーション層５４とを一体に形成する。さらに、本実施の形態は、フォトダイオード３２、３３のｎ型電荷蓄積領域５３を素子分離領域３５の下まで延長して形成して構成される。この素子分離領域の第１、第２のｐ型半導体領域６１ａ，６１ｂは、フォトダイオード３２、３３のｎ型電荷蓄積領域５３を形成した後に形成される。
１回目のイオン注入は前述と同様にドーズ量を１０12ｃｍ-2オーダとする。２回目のイオン注入も前述と同様に、ドーズ量を好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２とし、例えば１×１０１３ｃｍ-2とする。素子分離に必要な不純物濃度としては、前述したように、好ましくはドーズ量換算で１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２であれば良い。
その他の構成は、前述の第１実施の形態で説明したと同様であるので、重複説明を省略する。
第５実施の形態に係るＭＯＳ型イメージセンサによれば、フォトダイオード３２、３３のｎ型電荷蓄積領域５３が素子分離領域３５（すなわちｐ型半導体領域６１ａ）の下まで延長して形成されるので、さらにフォトダイオード３２、３３を画素トランジスタに近づけ、フォトダイオード３２、３３の面積を拡大することができる。従って、さらに飽和電荷量、感度等の特性向上を図ることができる。また、ｐ型アキュミュレーション層５３及び素子分離領域３５の第２のｐ型半導体領域６１ｂが連続一体に形成されることにより、第３実施の形態で説明したと同様の効果を奏する。その他、第１実施の形態で説明したと同様の効果を奏する。
図３１に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第６実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図３１は、図１１のＢ−Ｂ線上の断面に相当する断面図である。
本実施の形態は、ゲート絶縁膜５６と同等の膜厚を有する絶縁膜５７を、ゲート電極３７〜４１の各突出し部６２の下の素子分離領域３５の部分上のみに形成して構成される。それ以外の素子分離領域３５の部分、あるいはそれ以外の素子分離領域の部分とフォトダイオード３２上も含めた領域上には、ゲート絶縁膜の膜厚と異なる膜厚、すなわちゲート絶縁膜より厚い絶縁膜を形成することができる。
その他の構成は、前述の第１実施の形態及び図５で説明したと同様であるので、重複説明を省略する。
第６実施の形態に係るＭＯＳ型イメージセンサによれば、前述と同様に、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオード３２、３３の面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。
図３２に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第７実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図３２は、図１１のＢ−Ｂ線上の断面に相当する断面図である。
本実施の形態は、画素トランジスタＴｒＧ１〜ＴｒＳＥＬのゲート電極３７〜４１を形成する前に、１回目のｐ型不純物のイオン注入で素子分離領域を構成する第１のｐ型半導体領域６１ａを形成し、ゲート電極３７〜４１を形成した後に、２回目のｐ型不純物のイオン注入でフォトダイオードのｐ型アキュミュレーション層５３と素子分離領域となる第２のｐ型半導体領域６１ｂとを一体に形成して構成される。この２回目のイオン注入は、ゲート電極にサイドウォールを形成した後でもよい。少なくともゲート電極形成の後で２回目のイオン注入を行う。さらに、図３１で説明したと同様に、ゲート絶縁膜５６と同等の膜厚を有する絶縁膜５７を、ゲート電極３７〜４１の各突出し部６２の下の素子分離領域３５の部分上のみに形成して構成される。それ以外の素子分離領域３５の部分、あるいはそれ以外の素子分離領域の部分とフォトダイオード３２上も含めた領域上には、ゲート絶縁膜の膜厚と異なる膜厚、すなわちゲート絶縁膜より厚い絶縁膜を形成することができる。
その他の構成は、前述の第１実施の形態及び図２５で説明したと同様であるので、重複説明を省略する。
第７実施の形態に係るＭＯＳ型イメージセンサによれば、前述と同様に、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオード３２、３３の面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。しかも、素子分離領域３５を形成するための２回目のイオン注入で第２のｐ型半導体領域６１ｂとフォトダイオード側のｐ型アキュミュレーション層５４を連続して一体形成するので、精度の良い画素が得られる。
図３３に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第８実施の形態を示す。同図は、特にフォトダイオード、素子分離領域及び画素トランジスタを含む領域の他の実施の形態を示す。図３３は、図１１のＢ−Ｂ線上の断面に相当する断面図である。
本実施の形態は、半導体基板５１としてｐ型シリコン基板を用いて構成される。それ以外の構成は、前述の第１実施の形態及び図５で説明したと同様であるので、重複説明を省略する。
第８実施の形態に係るＭＯＳ型イメージセンサによれば、前述と同様に、フォトダイオード３２、３３を画素トランジスタにより近づけてフォトダイオード３２、３３の面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。
次に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの製造方法の実施の形態を説明する。特に、本実施の形態は、素子分離領域の製造を主体として説明する。
図３４及び図３５に、本発明に係るＭＯＳ型イメージセンサの製造方法の第１実施の形態を示す。なお、図３５Ａ〜Ｃは、図３４Ａ，ＢのＢ−Ｂ線上の断面図である。なお、図３４Ａ，Ｂは、図１１のＢ−Ｂ線上の断面に相当する。
先ず、図３４Ａ及び図３５Ａに示すように、第１導電型の半導体基板５１、例えばｎ型シリコン半導体基板に、第２導電型となるｐ型の半導体ウェル領域５２を形成する。このｐ型半導体ウェル領域５２にフォトダイオード３２、３３のｎ型電荷蓄積領域５３を形成し、また画素トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。次いで、例えば基板表面に形成した絶縁膜によるマスク７１を介して素子分離領域となる全域、いわゆる素子分離領域形成領域に、１回目のｐ型不純物、例えばボロンをイオン注入して比較的低濃度の第１のｐ型半導体領域６１ａを形成する。この１回目のイオン注入としては、例えばドーズ量が１×１０12ｃｍ-2程度のイオン注入とする。
次に、図３５Ｂに示すように、ゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３のｎ型電荷蓄積領域５３上の絶縁膜５７とを、同じ熱酸化工程で同時に形成する。すなわち、フォトダイオード３２、３３、素子分離領域３５及び画素トランジスタの全域に、実質的にゲート絶縁膜が形成される。次いで、例えばポリシリコン膜によるゲート電極３７〜４１を形成する。
次に、図３４Ｂ及び図３５Ｃに示すように、ゲート電極３７〜４１をイオン注入マスクの一部として用いて、２回目のｐ型不純物、例えばボロンのイオン注入を行い、ｎ型電荷蓄積領域５３の表面のｐ型アキュミュレーション層５４と素子分離領域３５の第２のｐ型半導体領域６１ｂを連続して同時に形成する。この２回目のイオン注入としては、前述と同様にドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。素子分離領域３５は、第１及び第２のｐ型半導体領域６１ａ，６１ｂで形成される。この素子分離領域３５は、フォトダイオードのｎ型電荷蓄積領域５３と画素トランジスタ（ＴｒＧ１〜ＴｒＳＥＬ）に接するようにフォトダイオード３２、３３と画素トランジスタの間に形成される。
本発明に係るＭＯＳ型イメージセンサの製造方法の第１実施の形態によれば、画素トランジスタのゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３上の絶縁膜５７とを、同一の熱酸化処理で膜厚を同じにして形成することができる。これにより、例えばポリシリコン膜によるゲート電極３７〜４１の形成に際して、素子分離領域３５に延在する突出し部６２の長さｄ１を短く、しかも質良く形成することができる。このため、フォトダイオード３２，３３のｎ型電荷蓄積領域５３を画素トランジスタの形成領域により近づけて形成することができる。
１回目のイオン注入でゲート電極３７〜４１の突出し部６２下を含む素子分離領域３５の全域に低濃度の第１のｐ型半導体領域６１ａを形成するので、ゲート電極３７〜４１の突出し部６２下のシリコンと絶縁膜との界面から湧き出す電荷を消して暗電流の発生、白点の発生を低減することができる。一方、２回目のイオン注入では、ゲート電極３７〜４１がマスクの一部として作用するので、ゲート電極付近ではセルファライで第２のｐ型半導体領域６１ｂを形成することができる。素子分離領域３５の第２のｐ型半導体領域６１ｂとフォトダイオード３２、３３のｐ型アキュミュレーション層５４とを、別のイオン注入工程で行う場合に比べて、フォトダイオード３２、３３と素子分離領域３５間の重ね合せが無くなり、精度よく画素アレイのレイアウトが形成される。
上記工程を有することにより、単位画素当たりのフォトダイオード３２、３３の面積比率を上げてフォトダイオード３２、３３を形成することができる。従って、画素が微細化しても、飽和電荷量、感度等の特性を向上させたＭＯＳ型イメージセンサを製造することができる。
図３６に、本発明に係るＭＯＳ型イメージセンサの製造方法の第２実施の形態を示す。なお、図３６Ａ，Ｂは、図３５に対応した断面図である。なお、図３６Ａ，Ｂは、図１１のＢ−Ｂ線上の断面に相当する断面図である。
先ず、図３６Ａに示すように、第１導電型の半導体基板５１、例えばｎ型半導体領域に、第２導電型となるｐ型の半導体ウェル領域５２を形成する。このｐ型半導体ウェル領域５２にフォトダイオード３２、３３のｎ型電荷蓄積領域５３を形成し、また画素トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。次いで、ゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３のｎ型電荷蓄積領域５３上の絶縁膜５７とを、同じ熱酸化工程で同時に形成する。すなわち、フォトダイオード３２、３３、素子分離領域３５及び画素トランジスタの全域に、実質的にゲート絶縁膜が形成される。次いで、例えばポリシリコン膜によるゲート電極３７〜４１を形成する。
次に、図３６Ｂに示すように、ゲート電極３７〜４１をイオン注入マスクの一部として用いて、１回目のｐ型不純物、例えばボロンのイオン注入を行い、ｎ型電荷蓄積領域５３の表面のｐ型アキュミュレーション層５４と素子分離領域３５のｐ型半導体領域６１を連続して同時に形成する。このイオン注入としては、前述と同様にドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。素子分離領域３５は、１回目のイオン注入によるｐ型半導体領域６１で形成される。この素子分離領域３５は、フォトダイオード３２、３３のｎ型電荷蓄積領域５４と、画素トランジスタとに接するように、フォトダイオード３２、３３と画素トランジスタの間に形成される。
本発明に係るＭＯＳ型イメージセンサの製造方法の第２実施の形態によれば、前述と同様に、画素トランジスタのゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３上の絶縁膜５７とを、同一の熱酸化処理で膜厚を同じにして形成することができる。これにより、例えばポリシリコン膜によるゲート電極３７〜４１の形成に際して、素子分離領域３５に延在する突出し部６２の長さｄ１を短く、しかも質良く形成することができる。このため、フォトダイオード３２，３３のｎ型電荷蓄積領域５３を画素トランジスタの形成領域により近づけて形成することができる。
１回目のイオン注入で、ｐ型半導体領域６１による素子分離領域３５とフォトダイオード３２．３３のｐ型アキュミュレーション層５４を同時に形成するので、製造工程数が少なくなり、製造が容易になる。その他、第１実施の形態の製造方法と同様の効果を奏する。
図３７及び図３８に、本発明に係るＭＯＳ型イメージセンサの製造方法の第３実施の形態を示す。図３７Ａ，Ｂ及び図３８Ｃ，Ｄは、図３５に対応した断面図である。なお、図３７Ａ，Ｂ及び図３８Ｃ，Ｄは、図１１のＢ−Ｂ線上の断面に相当する断面図である。
先ず、図３７Ａに示すように、第１導電型の半導体基板５１、例えばｎ型シリコン半導体基板に、第２導電型となるｐ型の半導体ウェル領域５２を形成する。このｐ型半導体ウェル領域５２にフォトダイオードのｎ型電荷蓄積領域５３を形成し、また画素トランジスタのソース領域Ｓ及びドレイン領域Ｄを形成する。次いで、例えば基板表面に形成した絶縁膜によるマスク７２を介して素子分離領域３５となる全域に、１回目のｐ型不純物、例えばボロンをイオン注入して比較的低濃度の第１のｐ型半導体領域６１ａを形成する。この１回目のイオン注入としては、例えばドーズ量が１×１０12ｃｍ-2程度のイオン注入とする。
次に、図３７Ｂに示すように、ゲート絶縁膜５６と、素子分離領域３５及びフォトダイオードのｎ型電荷蓄積領域５３上の絶縁膜５７とを、同じ熱酸化工程で同時に形成する。すなわち、フォトダイオード３２、３３、素子分離領域３５及び画素トランジスタの全域に、実質的にゲート絶縁膜が形成される。次いで、例えばポリシリコン膜によるゲート電極３７〜４１を形成する。
次に、図３８Ｃに示すように、ｎ型電荷蓄積領域５３及び画素トランジスタ領域（ソース領域、ドレイン領域及びチャネル領域を含む）上にレジストマスク７３を形成する。このレジストマスク７３とゲート電極３７〜４１の一部（突出し部６２）をイオン注入用マスクとして用い、素子分離領域３５となる領域に２回目のｐ型不純物、例えばボロンのイオン注入を行い、比較的高濃度の第２のｐ型半導体領域６１ｂを形成する。第２のｐ型半導体領域６１ｂは、ゲート電極３７〜４１の突出し部６２の下には導入されない。２回目のイオン注入としては、ドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。この第１及び第２のｐ型半導体領域６１ａ，６１ｂにより素子分離領域３５が形成される。この素子分離領域３５は、フォトダイオード３２，３３のｎ型電荷蓄積領域５３と画素トランジスタに接するように，フォトダイオードと画素トランジスタの間に形成される。
次に、図３８Ｄに示すように、フォトダイオード３２、３３の形成領域を除く他部領域上にレジストマスク７４を形成し、このレジストマスク７４を介して、３回目のｐ型不純物、例えばボロンのイオン注入を行い、ｎ型電荷蓄積領域５３の表面にｐ型アキュミュレーション層５４を形成する。３回目のイオン注入としては、ドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。このｐ型アキュミュレーション層５４とｎ型電荷蓄積領域５３により、フォトダイオード３２、３３が形成される。
第３実施の形態に係るＭＯＳ型イメージセンサの製造方法によれば、前述と同様に、画素トランジスタのゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３上の絶縁膜５７とを、同一の熱酸化処理で膜厚を同じにして形成することができる。これにより、例えばポリシリコン膜によるゲート電極３７〜４１の形成に際して、素子分離領域３５に延在する突出し部６２の長さｄ１を短く、しかも質良く形成することができる。このため、フォトダイオードのｎ型電荷蓄積領域５３を画素トランジスタの形成領域により近づけて形成することができる。
上記工程を有することにより、単位画素面積当たりのフォトダイオード３２、３３の面積比率を上げてフォトダイオード３２、３３を形成することができる。従って、画素が微細化しても、飽和電荷量、感度等の特性を向上させたＭＯＳ型イメージセンサを製造することができる。
本発明に係るＭＯＳ型イメージセンサの製造方法の第４の実施の形態を説明する。図示せざるも、第３実施の形態における第１のｐ型半導体領域６１ａの形成を省略する。すなわち、ゲート絶縁膜５６及び絶縁膜５７を形成し、ゲート電極３７〜４１を形成した後、ｎ型電荷蓄積領域５３及びトランジスタ領域（ソース領域、ドレイン領域及びチャネル領域を含む）上にレジストマスクを形成する。このレジストマスクとゲート電極３７〜４１の一部（突出し部）をイオン注入用マスクとして用い、素子分離領域３５となる領域に１回目のｐ型不純物、例えばボロンのイオン注入を行い、比較的高濃度のｐ型半導体領域６１を形成する。ｐ型半導体領域６１は、ゲート電極３７〜４１の突出し部６２の下には導入されない。１回目のイオン注入としては、ドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１３ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。
次に、ｎ型電荷蓄積領域５３を除く他部領域にレジストマスクを形成し、このレジストマスクを介して２回目のｐ型不純物、例えばボロンのイオン注入を行い、ｎ型電荷蓄積領域５３の表面にｐ型アキュミュレーション層５４を形成する。２回目のイオン注入としては、ドーズ量が１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２、好ましくは１×１０１２ｃｍ−２〜５×１０１３ｃｍ−２、例えば１×１０13ｃｍ-2程度のイオン注入とする。このｐ型アキュミュレーション層５４とｎ型電荷蓄積領域５３により、フォトダイオード３２、３３が形成される。
第４実施の形態に係るＭＯＳ型イメージセンサの製造方法においても、第３実施の形態で説明したと同様に、画素トランジスタのゲート絶縁膜５６と、素子分離領域３５及びフォトダイオード３２、３３上の絶縁膜５７を、同一の熱酸化処理で膜厚を同じにして形成することができる。これにより、例えばポリシリコン膜によるゲート電極３７〜４１の形成に際して、素子分離領域３５に延在する突出し部６２の長さｄ１を短く、しかも質良く形成することができる。このため、フォトダイオードのｎ型電荷蓄積領域５３を画素トランジスタの形成領域により近づけて形成することができる。
上記工程を有することにより、単位画素面積当たりのフォトダイオード３２、３３の面積比率を上げてフォトダイオード３２、３３を形成することができる。従って、画素が微細化しても、飽和電荷量、感度等の特性を向上させたＭＯＳ型イメージセンサを製造することができる。
本発明に係るＭＯＳ型イメージセンサの製造方法の第５の実施の形態を説明する。図示せざるも、フォトダイオード３２、３３を構成するｎ型電荷蓄積領域５３の形成を、素子分離領域の下まで延長して形成する工程を有する。その後は、前述の製造方法の第１実施の形態乃至第４実施の形態の工程を経て、ＭＯＳ型イメージセンサを製造する。
第５実施の形態に係る製造方法によれば、フォトレジスト３２、３３のｎ型電荷蓄積領域５３が素子分離領域３５の下まで延長して形成するので、よりフォトダイオード３２、３の面積が拡大したＭＯＳ型イメージセンサを製造することができる。
ここで、ゲート絶縁膜５６及び絶縁膜５７を熱酸化膜で形成するが、下地の半導体領域の導電型、つまりｐ型、ｎ型で酸化レートが違うため、熱酸化膜の膜厚は厳密には異なる。ゲート絶縁膜は、通常は６０オングストローム程度であるが、その中で１オングストローム〜５オングストローム程度の差が生じる。熱酸化膜としては、ｎ型領域の方がｐ型領域より厚く形成される。しかし、この程度の膜厚差は無視できる程度であってゲート電極の形成に影響はなく、従って、同一の熱酸化工程でトランジスタ領域上から素子分離領域及びフォトダイオード上に至る連続して形成された熱酸化膜は、実質的にフラット（平坦）な面と見做せる。
上記のゲート絶縁膜５６及び絶縁膜５７は、例えば２回の熱酸化工程で形成することができる。従って、チャネル領域上のゲート絶縁膜５６とこれに連続する素子分離領域上の絶縁膜５７は、実質的に同じ膜厚と見做すことができる。
図３９（平面図）、図４０（図３９のＥ−Ｅ線上、Ｆ−Ｆ線上の断面図）に、本発明に係る固体撮像装置、本例ではＭＯＳ型イメージセンサの第９実施の形態を示す。本実施の形態においては、ＦＤ部３４の周辺の素子分離領域（斜線図示）と、このＦＤ部３４に配線７６を介して接続されたリセットトランジスタＴｒＲＳＴのソース領域４３周辺の素子分離領域（斜線図示）とを、ＳＴＩ構造の素子分離領域７５とする。増幅トランジスタＴｒＡＭＰ、選択トランジスタＴｒＳＥＬを含む、他の領域の素子分離領域は、前述の本発明の表面にフラット(平坦)な絶縁膜５７を有するｐ型半導体領域６１による素子分離領域３５とする。その他の構成は、図４で説明したと同様であるので、図４と対応する部分に同一符号を付して重複明を省略する。
ＦＤ部３４に接続される寄生容量は、光電変換効率に影響する。第９実施の形態によれば、ＦＤ部３４及びこれに接続されるリセットトランジスタＴｒＲＳＴのソース領域４３の周辺の素子分離領域（斜線図示）をＳＴＩ構造の素子分離領域７５としている。この構成により、ＦＤ部３４及びリセットトランジスタＴｒＲＳＴのソース領域４３でのｐｎ接合による寄生容量が低減し、光電変換効率を向上することができる。その他、前述と同様に、フォトダイオードを画素トランジスタにより近づけてフォトダイオードの面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。
このように、本実施の形態に係るフラット（平坦）な絶縁膜５７を有する素子分離領域（いわゆるフラット型の素子分離領域）３５は、他の構造の素子分離領域との混載を可能にする。すなわち、本実施の形態に係るフラット型の素子分離領域３５は、画素部内において、ＳＴＩ構造、ＬＯＣＯＳ構造、あるいはＥＤＩ構造などの素子分離領域との混載が可能である。
さらに、本発明では、画素部内の素子分離領域を本実施の形態のフラット型の素子分離領域３５とし、ロジック回路部（すなわち周辺回路部）の素子分離領域をＳＴＩ構造、ＬＯＣＯＳ構造、あるいはＥＤＩ構造、さらには一部を本実施の形態のフラット型の素子分離領域として、構成することもできる。周辺回路部にＳＴＩ構造の素子分離領域を形成するときは、画素内の一部の素子分離領域をＳＴＩ構造としても、製造工程数が増えることはない。
図４１に、本発明に係る固体撮像装置、本例ではＭＯＳイメージセンサの第１０実施の形態を示す。本実施の形態は、特に、そのフォトダイオード３２，３３を画素トランジスタのチャネル領域５０直下まで延長して構成される。図４１は、前述の図４のＡ−Ａ線上の断面に相当している。図４１では、フォトダイオード３２のｎ型半導体領域５３が増幅トランジスタＴｒＡＭＰの下に延長しているが、増幅トランジスタＴｒＡＭＰ及びリセットトランジスタＴｒＲＳＴの下まで形成することが好ましい。さらに、転送トランジスタＴｒＧ１の下に延長することもできる。
ここで、フォトダイオード３２ｎ型領域５３の画素トランジスタへの延長部５３Ａは、ソース領域Ｓ、ドレイン領域Ｄの深さｈ１より深い位置で延長させる。図４１では、ソース領域Ｓ及びドレイン領域Ｄより深い位置まで形成される素子分離領域３５となるｐ型半導体領域６１の下を通って延長される。その他の構成は、図４及び図５で説明したと同様であるので、図５と対応する部分には同一符号を付して、重複説明を省略する。
第１０実施の形態に係るＭＯＳイメージセンサによれば、フォトダイオード３２の一部延長部５３Ａが画素トランジスタの下まで延長して構成されるので、フォトダイオード３２の面積が増大し、より感度を向上することができる。その他、前述と同様に、フォトダイオードを画素トランジスタにより近づけてフォトダイオードの面積の拡大を図ることができ、飽和電荷量、感度等の特性向上を図ることができる。
図４２Ａ，Ｂに、本発明に係る半導体装置に適用されるＭＯＳトランジスタの他の実施の形態を示す。本実施の形態に係るＭＯＳトランジスタは、上述の固体撮像装置の画素トランジスタに適用することもできる。本実施の形態の係るＭＯＳトランジスタは、図４２Ａ、Ｂに示すように、例えば、ｎ型のソース領域（Ｓ）８１及びドレイン領域（Ｄ）８２と、チャネル領域８３上にゲート絶縁膜８４を介して形成されたゲート電極８５とを有して構成される。このＭＯＳトランジスタの周辺に素子分離領域８７が形成される。ゲート電極８５は、そのチャネル幅方向の両端部（突出し部）８５Ａ及び８５Ｂが素子分離領域８７上に延長するように突出される。
そして、本実施の形態では、ＭＯＳトランジスタのソース領域８１、ドレイン領域８２及びシャネル領域８３のチャネル幅方向の一方の外側（斜線図示）がＳＴＩ構造の素子分離領域８７１で形成される。それ以外の素子分離領域は前述したフラット型の素子分離領域８７２で形成される。ＳＴＩ構造の絶縁層は一部、シリコン面からゲート絶縁膜の膜厚より大きく突出して形成される。ゲート電極８５の一方の突出し部８５ＡはＳＴＩ構造の素子分離領域８７１上に形成され、他方の突出し部８５Ｂはゲート絶縁膜８４と同じ膜厚の平坦な絶縁膜８８上に形成される。
本実施の形態のＭＯＳトランジスタでは、そのソース領域８１、ドレイン領域８２及びシャネル領域８３のチャネル幅方向の一方の外側がＳＴＩ構造の素子分離領域８７１で形成されるので、ソース領域８１及びドレイン領域８２とこれに接する素子分離領域８７１との間で生じる寄生容量が低減する。例えば、ＭＯＳイメージセンサの画素トランジスタであるリセットトランジスタＴｒＲＳＴに本実施の形態のＭＯＳトランジスタを適用したときには、ＦＤ部に接続される寄生容量が低減し、光電変換効率を向上することができる。
なお、ＳＴＩ構造の素子分離領域８７１としては、例えば図４２Ｃに示すようにｐ型の半導体ウェル領域８９の表面より突出する部分８７１ａがｐ型の半導体ウェル領域８９に埋め込まれる絶縁層の幅より幅広に形成されたＳＴＩ構造とすることもできる。
また、本実施の形態では、ＳＴＩ構造の素子分離領域８７１に代えて、図４２Ｄに示すように、ｐ型の半導体ウェル領域８９中にｐ型拡散層９０を形成し、その上に厚い酸化膜（ＳｉＯ２膜）８０堆積したＥＤＩ素子分離領域８７２とすることもできる。
本発明の実施の形態においては、ＭＯＳトランジスタにおける主たる電流を通すチャネル領域の端部からゲート電極端までの間の、半導体基板とゲート電極間の絶縁膜が、主たる電流を通すチャネル領域上の半導体基板とゲート電極間の絶縁膜厚と同じ膜厚を有する。半導体基板は例えばシリコン基板である。すなわち、図５の例であれば、チャネル領域５０の端部からゲート電極４０端までの間の絶縁膜５７を、チャネル領域５０上のゲート絶縁膜５６と同じ膜厚とする。図１５の例であれば、第１チャネル領域５０１の端部からゲート電極３７〜４１の端までの間の絶縁膜を、第１チャネル領域５０１上のゲート絶縁膜の膜厚と同じ膜厚とする。
本発明の実施の形態においては、前述したように、ＭＯＳトランジスタにおける主たる電流を通すチャネル領域の端部からゲート電極端までの間の、半導体基板とゲート電極間の絶縁膜と、主たる電流を通すチャネル領域上の半導体基板とゲート電極間の絶縁膜とが、同じ工程で形成された絶縁膜とする。これにより、両絶縁膜の膜厚は実質的に同じ膜厚になる。
図４３に、本発明に係る半導体装置に適用されるＭＯＳトランジスタのさらに他の実施の形態を示す。本実施の形態に係るＭＯＳトランジスタは、上述の固体撮像装置の画素トランジスタに適用することもできる。本実施の形態に係るＭＯＳトランジスタは、ゲート部、つまりゲート電極９１が、例えばｎ型のソース領域（Ｓ）９２及びドレイン領域（Ｄ）９３のチャネル幅方向の幅Ｗ４より狭い幅Ｗ５で形成される。このＭＯＳトランジスタの周囲の素子分離領域９４は、前述したフラット型の素子分離領域で形成される。すなわち、この素子分離領域９４は、ソース領域９２及びドレイン領域９３と反対導電型、この例ではｐ型の半導体領域９５で形成される。このｐ型半導体領域９５上に、ゲート絶縁膜９６と同時に形成されたゲート絶縁膜膜厚と同じ膜厚の絶縁膜９７が形成される。ゲート電極９１の周囲側壁には、例えば絶縁膜によるサイドウォール９８が形成される。９９はｐ型半導体ウェル領域を示す。
本実施の形態のＭＯＳトランジスタの製造方法としては、先ず、ゲート電極９１を形成する。次に、ゲート電極９１の周囲側壁に絶縁膜によるサイドウォール９８を形成し、その後、サイドウォール９８をマスクの一部とするセルファラインで例えばｎ型不純物をイオン注入し、ソース領域９２及びドレイン領域９３を形成する。イオン注入後に、サイドウォール９８下へｎ型不純物が拡散し、ソース領域９２及びドレイン領域９３はサイドウォール９８下にも延長して形成される。素子分離領域９４となるｐ型半導体領域９５は、ゲート電極９１をマスクの一部とするセルファラインで形成することができる。
本実施の形態のＭＯＳトランジスタによれば、ソース領域９２及びドレイン領域９３の幅Ｗ４がプロセス加工上、狭く出来ない場合でも、ゲート部のチャネル幅Ｗ５を狭くできる。すなわち、本例のゲート電極９１のチャネル幅方向の突出し量がマイナスになるので、本ＭＯＳトランジスタを画素トランジスタに適用したときには、フォトダイオード（ＰＤ）の面積をより広く形成することができる。また、例えば、前述の図１６のように、ゲート電極３７〜４１の突出し量がプラスとした構成では、ソース領域Ｓ及びドレインン領域Ｄと、ゲート電極３７〜４１との重ね合わせずれが生じて、図４４に示すような場合には不良となる。従って、重ね合わせマージンを考慮して、ゲート電極の突き出し量が設定される。しかし、図４３の構成では、重ね合わせマージンが大きく取れるので製造し易くなる。
上述の実施の形態では、２画素共有のＭＯＳ型イメージセンサを例にして説明したが、その他の複数画素共有のＭＯＳ型イメージセンサ、あるいは１つのフォトダイオードと複数画素トランジスタで単位画素を構成したＭＯＳ型イメージセンサについても、本発明は適用できる。
上述の実施の形態では、各画素トランジスタとしてｎチャネルのＭＯＳトランジスタを適用した場合を例に上げたが、本発明はこれに限られるものでなく、画素トランジスタとしてｐチャネルのＭＯＳトランジスタを適用することもできる。素子分離領域は画素トランジスタのソース領域及びドレイン領域とは反対導電型で形成される。上例では、ｎ型を第１導電型とし、ｐ型を第２導電型としたが、逆導電型の場合にはｐ型が第１導電型、ｎ型が第２導電型となる。
上述の実施の形態では、画素が規則的な２次元配列とされたエリアセンサに適用した場合を例に上げて説明したが、本発明は、エリアセンサへの適用に限られるものではなく、複数の画素が直線上に１次元配列されてなるリニアセンサ（ラインセンサ）にも適用可能である。
本発明の固体撮像装置は、表面照射型のＭＯＳイメージセンサ、裏面照射型のＭＯＳイメージセンサのいずれにも適用可能である。
上例では、本発明に係る半導体装置をＭＯＳイメージセンサに適用した場合であるが、上述したフラット型の素子分離領域を含むＭＯＳトランジスタ構成は、その他の半導体装置に搭載したＭＯＳトランジスタにも適用できる。すなわち、本発明の半導体装置は、例えば、半導体メモリ、ロジック回路、アナログ回路等を有する半導体装置に適用することができる。
上述した実施の形態に係る固体撮像装置は、カメラ、カメラ付き携帯機器やＰＡＤなどのモバイル機器、固体撮像装置を備えたその他の機器、等の電子機器に搭載する固体撮像装置に適用することができる。
図４６に、本発明の電子機器の一例としてカメラに適用した実施の形態を示す。本実施の形態に係るカメラ１０１は、光学系（光学レンズ）１０２と、固体撮像装置１０３と、信号処理回路１０４とを備えてなる。固体撮像装置１０３は、上述した各実施の形態のいずれか１つの固体撮像装置が適用される。光学系１０２は、被写体からの像光（入射光）を固体撮像装置１０３の撮像面上に結像させる。これにより、固体撮像装置１０３の光電変換素子において一定期間信号電荷が蓄積される。信号処理回路１０４は、固体撮像装置１０３の出力信号に対して種々の信号処理を施して出力する。本実施の形態のカメラ１０１は、光学系１０２、固体撮像装置１０３、信号処理回路１０４がモジュール化したカメラモジュールの形態を含む。
本発明は、図４６のカメラ、あるいはカメラモジュールを備えた例えば携帯電話に代表されるカメラ付き携帯機器やＰＡＤなどのモバイル機器を構成することができる。
さらに、図４６の構成は、光学系１０２、固体撮像装置１０３、信号処理回路１０４がモジュール化した撮像機能を有するモジュール、いわゆる撮像機能モジュ−ルとして構成することができる。本発明は、このような撮像機能モジュールを備えた電子機器を構成することができる。
本実施の形態に係る電子機器によれば、その固体撮像装置において、画素が微細化されても、単位画素あたりの光電変換部の面積比率を高めて、飽和電荷量、感度などの特性が向上する。従って、高画質の電子機器を提供することができる。
特に、多画素化が進むにつれて画素サイズが小さくなったときに、光電変換部であるフォトダイオードの面積が微細化しても、暗電流、白点の発生を抑制しつつ、単位画素当たりのフォトダイオードの面積比率を向上することができる本発明は極めて有用なものである。
本発明が適用されるＭＯＳ型イメージセンサの構成の一例を示すブロック図である。 単位画素の回路構成の一例を示す回路図である。 単位画素の回路構成の他の例を示す回路図である。 本発明に係る固体撮像装置の第１実施の形態を示す構成図である。 図４のＡ−Ａ線上の断面図である。 図４のＢ−Ｂ線上の断面図である。 図４のＣ−Ｃ線上の断面図である。 図４のＤ−Ｄ線上の断面図である。 ２画素共有の回路図である。 本発明の説明の供する画像表示装置トランジスタと素子分離領域の部分の平面図である。 本発明の素子分離領域の第１実施の形態を示す平面図である。 図１１のＢ−Ｂ線上の断面図である。 本発明に係る固体撮像装置の第２実施の形態を示す要部の一の線上の断面図である。 本発明に係る固体撮像装置の第２実施の形態を示す要部の他の線上の断面図である。 本発明の説明に供するリーク電流発生の状態を示す平面図である。 本発明に係るMOSトランジスタの他の例を示す平面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の一例を示す平面図及び断面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。 Ａ，Ｂ 画素トランジスタのゲート電極の他の例を示す平面図及び断面図である。 本発明の固体撮像装置と従来の固体撮像装置を比較したＶｇ−Ｉｄ特性図である。 本発明の説明に供するＳＴＩ素子分離領域を示す断面図である。 本発明の説明に供するフラット型の素子分離領域を示す断面図である。 本発明に係る固体撮像装置の第３実施の形態を示す要部の一の線上の断面図である。 本発明に係る固体撮像装置の第３実施の形態を示す要部の他の線上の断面図である。 本発明に係る固体撮像装置の第４実施の形態を示す要部の一の線上の断面図である。 本発明に係る固体撮像装置の第４実施の形態を示す要部の他の線上の断面図である。 本発明に係る固体撮像装置の第５実施の形態を示す要部の断面図である。 本発明に係る固体撮像装置の第６実施の形態を示す要部の断面図である。 本発明に係る固体撮像装置の第７実施の形態を示す要部の断面図である。 本発明に係る固体撮像装置の第８実施の形態を示す要部の断面図である。 Ａ，Ｂ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す工程順の平面図である。 Ａ〜Ｃ 本発明に係る固体撮像装置の製造方法の第１実施の形態を示す工程順の断面図である。 Ａ，Ｂ 本発明に係る固体撮像装置の製造方法の第２実施の形態を示す工程順の断面図である。 Ａ，Ｂ 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す工程順の断面図（その１）である。 Ｃ，Ｄ 本発明に係る固体撮像装置の製造方法の第３実施の形態を示す工程順の断面図（その２）である。 本発明に係る固体撮像装置の第９実施の形態を示す構成図である。 Ａ、Ｂ 図４０のＥ−Ｅ線上の断面図及びＦ−Ｆ線上の断面図である。 本発明に係る固体撮像装置の第１０実施の形態を示す要部の断面図である。 Ａ〜Ｄ 本発明に係るＭＯＳトランジスタの他の例を示す断面図である。 Ａ〜Ｃ 本発明に係るＭＯＳトランジスタの他の例を示す平面図、そのＡ−Ａ線上及びＢ−Ｂ線上の断面図である。 本発明の説明に供する説明図である。 本発明の説明に供するソースフォロア回路構成を示す等価回路図である。 本発明に係る電子機器をカメラに適用した場合の概略構成図である。 従来のＳＴＩ素子分離方式を採る固体撮像装置の例を示す要部の断面図である。 従来のＥＤＩ素子分離方式を採る固体撮像装置の例を示す要部の断面図である。
符号の説明
２０・・ＭＯＳ型イメージセンサ、２１・・画素、２２・・画素アレイ、２３・・垂直選択回路、２４・・カラム回路、２５・・水平選択回路、２６・・水平信号線、２７・・出力回路、２８・・タイミングジェネレータ、３２、３３・・フォトダイオード、３４・・ＦＤ部、３５・・素子分離領域、ＴｒＤ１、ＴｒＧ２・・転送トランジスタ、ＴｒＲＳＴ・・リセットトランジスタ、ＴｒＡＭＰ・・増幅トランジスタ、ＴｒＳＥＬ・・選択トランジスタ、３７〜４１・・ゲート電極、４３〜４６・・ソース・ドレイン領域となる半導体領域、５１・・半導体基板、５２・・半導体ウェル領域、５３・・ｎ型電荷蓄積領域、５４・・ｐ型アキュミュレーション層、５６・・ゲート絶縁膜、５７・・絶縁膜、６１、６１ａ、６１ｂ・・ｐ型半導体領域

Claims (9)

  1. 素子分離領域がトランジスタのソース領域及びドレイン領域とは反対導電型の半導体領域で形成され、
    前記トランジスタのゲート電極の一部がトランジスタの活性領域より前記素子分離領域側に延在し、
    前記ゲート電極の一部下より連続する前記素子分離領域上に、ゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜が形成され、
    少なくとも前記ゲート電極の一部下を除く素子分離領域が前記反対導電型の半導体領域で形成され、
    前記素子分離領域のうち、基板に前記反対導電型の不純物が注入されて形成された不純物領域と前記ゲート電極の両端部が、オーバーラップして形成され、
    前記素子分離領域のうち、前記ゲート電極の一部下を除く素子分離領域の不純物濃度が、前記ゲート電極の一部下の素子分離領域の不純物濃度より高い
    半導体装置。
  2. 少なくとも一部の画素トランジスタが、
    ゲート電極の一部を活性領域より前記素子分離領域側に延在し、前記ゲート電極の一部下より連続する前記素子分離領域上に、ゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜が形成されて成る前記トランジスタで構成されている、 画素アレイを有する
    請求項１記載の半導体装置。
  3. 前記画素アレイにおける光電変換部のアキュミュレーション層と前記素子分離領域が連続して形成されている
    請求項２記載の半導体装置。
  4. 前記画素アレイにおける光電変換部の一部が前記素子分離領域の下に延在している
    請求項２又は請求項３記載の半導体装置。
  5. トランジスタの活性領域及び、素子分離領域形成領域上に、ゲート絶縁膜及び該ゲート絶縁膜の膜厚と同じ膜厚を有する絶縁膜を形成する工程と、
    前記活性領域より前記素子分離領域形成領域に両端部の一部が延在するゲート電極を形成する工程と、
    前記ゲート電極を形成する前に、前記トランジスタのソース領域及びドレイン領域とは反対導電型の素子分離領域形成用の不純物をイオン注入する第１のイオン注入工程と、
    前記ゲート電極を形成した後に、前記ゲート電極をマスクに用いて、前記トランジスタのソース領域及びドレイン領域とは反対導電型の素子分離領域形成用の不純物をイオン注入する第２のイオン注入工程を有し、
    前記第２のイオン注入工程により、前記ゲート電極の一部下を除く素子分離領域の不純物濃度を、前記ゲート電極の一部下の素子分離領域の不純物濃度より高くする
    半導体装置の製造方法。
  6. 前記トランジスタのゲート絶縁膜と、前記ゲート電極の一部下より素子分離形成領域に連続する領域上の絶縁膜とを、同じ熱酸化処理で同時形成する工程を有する
    請求項５記載の半導体装置の製造方法。
  7. 画素アレイを構成する光電変換部を形成する工程を有し、
    前記トランジスタを画素トランジスタとして形成する
    請求項５又は請求項６記載の半導体装置の製造方法。
  8. 前記光電変換部のアキュミュレーション層を前記素子分離領域と連続して同じイオン注入工程で形成する
    請求項７記載の半導体装置の製造方法。
  9. 前記光電変換部の電荷蓄積領域を、一部が前記素子分離領域の下に延在するように形成する工程を有する
    請求項７又は請求項８記載の半導体装置の製造方法。
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