JP5215963B2 - 固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器 - Google Patents

固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器 Download PDF

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Description

本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子およびその駆動方法、固体撮像素子の製造方法、特に、低電圧駆動が可能なＭＯＳ型イメージセンサなどの固体撮像素子およびその駆動方法、固体撮像素子の製造方法、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器に関する。
従来、例えばＣＣＤ型固体撮像素子やＭＯＳ型固体撮像素子などの半導体イメージセンサは、量産性に優れているため、例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラやカメラ付き携帯電話器などの携帯型電子情報機器において、画像入力デバイスとして利用されている。
このような従来の携帯型電子情報機器は、電池により駆動するため、駆動電力の低電圧化および低消費電力化を図ることが重要であり、さらに、低コスト化およびモジュールサイズの縮小化を実現することも重要である。
このため、このような携帯型電子情報機器に利用される固体撮像素子の分野において、ＭＯＳ型固体撮像素子は、ＣＣＤ型固体撮像素子に比べて、消費電力がより少なく、また、従来のＣＭＯＳプロセス技術を利用することによって低コスト化が可能であり、センサ素子とその周辺回路素子とを同一チップ上に作製することによってモジュールサイズの縮小化が可能となるなどの利点を有することから、ＭＯＳ型固体撮像素子が見直されている。
また、従来のＭＯＳ型固体撮像素子において、光信号検出部であるフォトダイオードを埋め込み型構造としたものは、低ノイズ化を図るという観点から非常に有利であり、高画質な画像を得ることができる。
図９（ａ）は、特許文献１に従来例として開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図であり、図９（ｂ）および図９（ｃ）は、図９（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、図９（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルのときのポテンシャル分布図、図９（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルのときのポテンシャル分布図である。
図９（ａ）および図９（ｂ）に示すように、埋め込み形フォトダイオードを有する従来のＭＯＳ型イメージセンサ１００では、転送ゲート電極１０６に印加される転送パルスφＴＸがローレベルの場合に、半導体基板表面のｐ型ピンニング層１０４によって、ｐ型ウェル領域１０２内に形成された光電変換蓄積部１０３が半導体基板表面に対して分離されているため、半導体基板１０１内に形成されたｐ型ウェル領域１０２と絶縁膜１０５との界面で発生するノイズ電荷が光電変換蓄積部１０３に流入して暗電圧成分となることが抑制されている。
しかしながら、図９（ｃ）に示すように、転送ゲート電極１０６に印加される転送パルスφＴＸがハイレベルの場合には、半導体基板表面のｐ型ピンニング層１０４が電荷転送経路ａ−ａ’に影響を及ぼし、光電変換蓄積部１０３から電荷検出部１０７へと光信号電荷が転送されるのに際して障害となる電位障壁が形成される。
この電位障壁によって、信号電荷の読み出し時に、光電変換蓄積部１０３に信号電荷が残留して、フォトダイオードの信号電荷を完全に電荷転送させることができず、ノイズが発生して低ノイズ化できなくなると共に、残像現象が発生するという問題がある。
このような残像現象の発生を防ぐために、特許文献１では、転送ゲート電極１０６に対して光電変換蓄積部１０３とその上の高濃度のｐ型ピンニング層１０４との位置関係を変化させる方法が図１０（ａ）〜図１０（ｃ）に開示されている。
図１０（ａ）は、特許文献１に次の従来例として開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図であり、図１０（ｂ）および図１０（ｃ）は、図１０（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、図１０（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルであるときのポテンシャル分布図、図１０（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。
図１０（ａ）に示すＭＯＳ型イメージセンサ１００Ａは、転送ゲート電極１０６と光電変換蓄積部１０３Ａとがオーバーラップ構造を持っているために、図１０（ｃ）に示すように、図９（ｃ）に示す電位障壁が解消されて、残像現象を抑制することができる。
ところが、このＭＯＳ型イメージセンサ１００Ａでは、転送ゲート電極１０６に対してオーバーラップ構造を持つ光電変換蓄積部１０３Ａの先端部の転送ゲート電極１０６下への潜り込みにより、上記電位障壁は解消されたものの、蓄積可能な電荷容量を十分に確保するべく、光電変換蓄積部１０３Ａの濃度を高めた場合には、図１０（ａ）のように光電変換蓄積部１０３Ａの先端部の転送ゲート電極１０６下への潜り込み幅が大きくなって、図１０（ｃ）に破線で囲ったような電荷溜りが転送ゲート電極１０６下に形成されてしまい、これによって、残像が残るという問題が発生する。
これを解決するために、特許文献１では、図１１（ａ）に示す断面構造のＭＯＳ型固体撮像素子を提案している。
図１１（ａ）は、特許文献１に開示されている従来のＭＯＳ型固体撮像素子についてフォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の縦断面図（０＜ｂ＜ｃの場合）であって、図１１（ｂ）および図１１（ｃ）は、図１１（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、図１１（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、図１１（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。なお、図１１では、図９および図１０の構成部材と同一の効果を奏する構成部材には同一の符号を付して説明する。
図１１（ａ）〜図１１（ｃ）に示すように、このＭＯＳ型イメージセンサ１００Ｂにおける単位画素部では、ｐ型ピンニング層１０４が光電変換蓄積部１０３Ｂに対して先端部がずれるようにオフセット形成され、光電変換蓄積部１０３Ｂが転送ゲート電極１０６の下方に潜り込んで転送ゲート電極１０６と上下（平面視）でオーバーラップして形成されている。このため、光電変換蓄積部１０３Ｂから電荷検出部１０７（ＦＤ）への電荷転送経路において、図９（ｃ）に示すような従来のＭＯＳ型イメージセンサ１００での電位障壁の形成が抑制されている。
また、光電変換蓄積部１０３Ｂが転送ゲート電極１０６とオーバーラップしている場合に、図１０（ｃ）に示すように、従来のＭＯＳ型イメージセンサ１００Ａでは電荷溜りが形成されるが、図１１（ａ）のＭＯＳ型固体撮像素子１００Ｂでは、光電変換蓄積部１０３Ｂに対してｐ型ウェル領域１０２Ｃが電荷検出部１０７（ＦＤ）側に後退して形成されており、この結果、光電変換蓄積部１０３Ｂとｐ型ウェル領域１０２Ｃとの間に、ｎ型半導体基板１０１のｎ型低濃度半導体領域１０１Ｂが残って存在しているため、図１０（ａ）の断面構造に比べて、光電変換蓄積部１０３Ｂの転送ゲート電極１０６に対するオーバーラップ幅（図１１（ａ）に矢印ｂで示す距離）をより小さくすることが可能となり、したがって、従来のような残像発生の原因となる電荷溜りの形成を回避することができる。
このように、特許文献１に開示された図１１のＭＯＳ型固体撮像素子１００Ｂでは、フォトダイオード部からの信号電荷を電荷検出部１０７へ完全に電荷転送して、ノイズや残像をより抑制した高画質な画像を得ることができる。
図１２は、特許文献２に開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図である。
図１２において、従来のＭＯＳ型固体撮像素子２００は、シリコン基板２０１上方のＰ型ウェル２０２に形成されたＮ型のフォトダイオード領域２０３と、このフォトダイオード領域２０３に一端が隣接するゲート電極２０４と、その他端に隣接するＮ型のドレイン領域２０５と、これらのフォトダイオード領域２０３、ゲート電極２０４およびドレイン領域２０５を平面視的に囲うＳＴＩ構造の素子分離領域２０６とを有しており、ゲート電極２０４直下のゲート酸化膜２０７の厚みが１０ｎｍ以下である。このゲート電極２０４の一端部はフォトダイオード領域２０３に対して上下に重なり合っている。
また、フォトダイオード領域２０３からゲート電極２０４下のチャネル領域を介してドレイン領域２０５に至る基板表面部側に、ゲート電極２０４の一端から所定距離だけ離間して配置されたＰ型第１濃度Ｃ１を有する第１領域２１１と、一端が第１領域２１１に隣接し他端がゲート電極２０４と上下に重なり合うＰ型第２濃度Ｃ２を有する第２領域２１２と、一端が第２領域２１２に隣接し他端がドレイン領域２０５に隣接するＰ型第３濃度Ｃ３を有する第３領域２１３とがこの順に形成されており、この場合の各濃度の関係は、第１濃度Ｃ１＞第２濃度Ｃ２＞第３濃度Ｃ３、または第１濃度Ｃ１＝第２濃度Ｃ２＞第３濃度Ｃ３である。これによって、低電圧での読み出し特性が良好で、白キズ、暗電流などの画像欠陥が十分に抑制されたＭＯＳ型固体撮像素子２００を得ることができる。
特許文献３に開示されている固体撮像素子およびその駆動方法では、電荷蓄積時に、転送ゲート電極に−０.５Ｖ以下の負電圧（例えば−１Ｖ）を印加することにより、転送ゲート電極直下の酸化膜界面にホールのチャネルを形成し、暗時ノイズ（暗電圧および白キズ）を低減することが提案されている。
特開２００８−６６４８０号公報 特開２００５−１２３３９５号公報 特許第３７２４３７４号公報
しかしながら、特許文献１に開示された上記従来技術では、図１１（ａ）に示すように、ｎ型の光電変換蓄積部１０３Ｂと転送ゲート１０６とのオーバーラップ領域（距離ｂ）にｐ型ウェル領域１０２Ｃが形成されておらず、そのオーバーラップ領域（距離ｂ）のシリコン／シリコン酸化膜（絶縁膜１０５）界面準位で発生するノイズ電荷が光電変換蓄積部１０３Ｂ側に蓄積されてこれが白キズの原因になっていた。
また、特許文献２に開示された上記従来技術では、図１２に示すように、第１領域２１１と第２領域２１２との位置合わせや第２領域２１２と第３領域２１３との位置合わせに全てマスクアライメントで行う必要があってこの位置合わせが難しく、プロセスばらつきが大きくなるという問題があった。
さらに、特許文献３に開示された上記従来技術では、転送ゲート電極に印加する負電圧として、−０.５Ｖ以下の大きな電位差が必要であり、回路構成が複雑化するという問題がある。つまり、暗時ノイズ（暗電圧および白キズ）の抑制に必要な印加電圧が、−０.５Ｖ以下の大きな電圧値であり、かつ転送ゲート電極に負電圧を印加するために、周辺回路領域に負電圧発生回路を追加し、画素駆動回路部にて負電圧が印加できるようにウェル電位（ウェル電位も０Ｖと負電位にする必要がある）の異なるバッファ回路を追加するなど、回路構成が複雑化するという問題があった。
本発明は、上記従来の問題を解決するもので、低電圧駆動においても、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ると共に、より簡単な構成でプロセスを容易にして白キズを大幅に抑制することができ、さらに回路構成の複雑化を抑えることができる固体撮像素子およびその駆動方法、固体撮像素子の製造方法、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器を提供することを目的とする。
本発明の固体撮像素子は、半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層とからなるフォトダイオード領域と、該第２導電型半導体ピンニング層に一端が隣接するゲート電極と、前記ゲート電極の他端に隣接する第１導電型ドレイン領域の電荷検出部とを有し、該ゲート電極の一端部は該光電変換蓄積部の一端部とオーバーラップし、該フォトダイオード領域の上部から該電荷検出部に至る表面部に、該第２導電型半導体ピンニング層である第２導電型第１領域と、一端が該第２導電型第１領域に隣接しかつ該光電変換蓄積部のオーバーラップ領域上に配設された第２導電型第２領域と、一端が該第２導電型第２領域に隣接し他端が該電荷検出部に隣接すると共に該電荷検出部の下方に延在した第２導電型第３領域とが配設されており、該電荷検出部の下方に延在した該第２導電型第３領域上および、該第２導電型第１領域の他方端部下に隣接し、当該第２導電型第３領域に隣接した第２導電型領域上の該半導体基板の表面側に該電荷検出部が配設され、該第２導電型領域は、該第１導電型半導体領域から該第２導電型第２領域、該第２導電型第３領域さらに該電荷検出部に至る領域を囲っており、該第２導電型第１領域から該第２導電型第２領域を介して該第２導電型第３領域に向かう電界が形成されるように各不純物濃度が設定されており、該第２導電型第１領域の不純物濃度Ｃ１、該第２導電型第２領域の不純物濃度Ｃ２および該第２導電型第３領域の不純物濃度Ｃ３の関係をＣ１＞Ｃ２＞Ｃ３とし、該第２導電型第１領域の不純物濃度Ｃ１は８×１０１７ｃｍ−３〜３×１０１８ｃｍ−３に設定され、該第２導電型第２領域の不純物濃度Ｃ２は９×１０１６ｃｍ−３〜５×１０１７ｃｍ−３に設定され、該第２導電型第３領域の不純物濃度Ｃ３は３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３に設定されており、該第２導電型第３領域は該ゲート電極の一端部側の端部で該第１導電型半導体領域および該第２導電型第２領域のみに隣接しており、該第２導電型第３領域および該第１導電型半導体領域は、第１導電型の該半導体基板内に形成されているものであり、そのことにより上記目的が達成される。
さらに、好ましくは、本発明の固体撮像素子において、前記第２導電型第１領域の基板表面からの深さＤ１、前記第２導電型第２領域の該基板表面からの深さＤ２および前記第２導電型第３領域の該基板表面からの深さＤ３の関係がＤ３＞Ｄ１＞Ｄ２である。
さらに、好ましくは、本発明の固体撮像素子における第１導電型半導体領域は、その上の前記第２導電型半導体ピンニング層、該第２導電型半導体ピンニング層の一方端に隣接した前記ゲート電極、該第２導電型半導体ピンニング層の他方端部下に隣接した前記第２導電型領域および、該第２導電型領域下に隣接しかつ該第１導電型半導体領域の下方に配設された埋め込み第２導電型領域によって囲まれた状態で前記半導体基板の内部に完全に埋め込まれている。
さらに、好ましくは、本発明の固体撮像素子における第２導電型第２領域は、前記第２導電型第１領域に隣接し、前記ゲート電極下で前記光電変換蓄積部のオーバーラップ領域上に配設されている。
さらに、好ましくは、本発明の固体撮像素子において、前記第２導電型第１領域と前記第２導電型第２領域との境界が前記ゲート電極の一方端と上下で一致し、該第２導電型第２領域と前記第２導電型第３領域との境界が前記光電変換蓄積部の一方端と上下で一致している。
さらに、好ましくは、本発明の固体撮像素子における前記光電変換蓄積部で光を信号電荷に光電変換して電荷蓄積する期間に、前記ゲート電極と前記第２導電型領域間に＋０．５Ｖ未満の正の電位差が付与されている。
さらに、好ましくは、本発明の固体撮像素子における正の電位差は＋０．２Ｖ〜＋０．５Ｖ未満である。
本発明の固体撮像素子の駆動方法は、本発明の上記固体撮像素子を駆動する方法であって、前記光電変換蓄積部で光を信号電荷に光電変換して蓄積する期間に、前記ゲート電極と前記第２導電型領域間に＋０．５Ｖ未満の正の電位差を付与するものであり、そのことにより上記目的が達成される。
また、好ましくは、本発明の固体撮像素子の駆動方法におけるゲート電極の電位を画素領域以外の周辺回路部の接地電位に固定し、画素領域の前記第２導電型領域に＋０．５Ｖ未満の正の電圧を加える。
さらに、好ましくは、本発明の固体撮像素子の駆動方法におけるゲート電極に、画素領域以外の周辺回路部にて発生させた０．５Ｖ未満の負電圧を印加し、画素領域の前記第２導電型領域の電位を画素領域以外の周辺回路部の接地電位に固定する。
さらに、好ましくは、本発明の固体撮像素子の駆動方法における正の電位差は＋０．２Ｖ〜＋０．５Ｖ未満である。
本発明の固体撮像素子の製造方法は、本発明の上記固体撮像素子を製造する固体撮像素子の製造方法であって、同一のマスクを用いて、前記光電変換蓄積部の形成に続いて、別のイオン注入により前記第２導電型第２領域となる領域を前記第２導電型第１領域上に形成する第２導電型第２領域形成工程と、前記ゲート電極の形成前に、前記フォトダイオード領域、前記ゲート電極下の転送ゲート領域および前記第１導電型ドレイン領域となる領域に開口部を有するマスクを用いてイオン注入を行って前記第２導電型第２領域および前記第２導電型第３領域を形成する第２導電型第２、３領域形成工程と、該ゲート電極の形成後に、該フォトダイオード領域に開口部を有する該ゲート電極を含むマスクを用いてイオン注入することにより、前記第２導電型第１領域を形成する第２導電型第１領域形成工程とを有するものであり、そのことにより上記目的が達成される。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、前記第２導電型第１領域の基板表面からの深さＤ１、前記第２導電型第２領域の基板表面からの深さＤ２および前記第２導電型第３領域の基板表面からの深さＤ３の関係がＤ３＞Ｄ１＞Ｄ２である。
さらに、好ましくは、本発明の固体撮像素子の製造方法における第１導電型半導体領域は、その上の前記第２導電型半導体ピンニング層、該第２導電型半導体ピンニング層の一方端に隣接した前記ゲート電極、該第２導電型半導体ピンニング層の他方端部下に隣接した第２導電型領域および、該第２導電型領域下に隣接しかつ該第１導電型半導体領域の下方に配設された埋め込み第２導電型領域によって囲まれた状態で前記半導体基板の内部に完全に埋め込む。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、前記第２導電型第２領域は、前記第２導電型第１領域に隣接し、前記ゲート電極下で前記光電変換蓄積部のオーバーラップ領域上に形成する。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、同一マスクを用いたり、マスクの開口領域を変化させて重ねてイオン注入して、前記第２導電型第１領域、前記第２導電型第２領域および前記第２導電型第３領域を形成する。
さらに、好ましくは、本発明の固体撮像素子の製造方法において、前記第２導電型第１領域と前記第２導電型第２領域との境界を前記ゲート電極の一方端と上下で一致させ、該第２導電型第２領域と前記第２導電型第３領域との境界を前記光電変換蓄積部の一方端と上下で一致させる。
さらに、好ましくは、本発明の固体撮像素子の製造方法における第２導電型領域は、前記第１導電型半導体領域から前記第２導電型第２領域、前記第２導電型第３領域さらに前記電荷検出部に至る領域を囲っている。
本発明の電子情報機器は、本発明の上記固体撮像素子を画像入力デバイスとして撮像部に用いたものであり、そのことにより上記目的が達成される。
上記構成により、以下、本発明の作用を説明する。
本発明においては、フォトダイオード領域の上部から電荷検出部に至る表面部に、第２導電型半導体ピンニング層である第２導電型第１領域と、一端が該第２導電型第１領域に隣接しかつ光電変換蓄積部のオーバーラップ領域上に配設された第２導電型第２領域と、 一端が第２導電型第２領域に隣接し他端が電荷検出部に隣接した第２導電型第３領域とが配設されており、第２導電型第１領域から第２導電型第２領域を介して第２導電型第３領域に向かう電界が形成されるように各不純物濃度が設定されている。
これによって、携帯型電子情報機器は、電池により駆動するため、駆動電力の低電圧化および低消費電力化を図ることが重要であり、低電圧駆動においても、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ると共に白キズを大幅に抑制することが可能となる。
また、本発明においては、同一マスクを用いたり、マスクの開口領域を変化させて重ねてイオン注入したりして、第２導電型第１領域と第２導電型第２領域との境界がゲート電極の一方端と上下で一致させ、第２導電型第２領域と第２導電型第３領域との境界が光電変換蓄積部の一方端と上下で一致させている。
これによって、より簡単な構成でプロセスを容易にして白キズを大幅に抑制することが可能となる。
さらに、ゲート電極と、その直下の第２導電型半導体領域との間に＋０．５Ｖ未満の正の電位差を付与すれば、シリコン／シリコン酸化膜界面のｐ−領域のホール濃度が増加し、ノイズ電子のホールによるトラップ効率が向上し、さらに白キズが低減し、画質の向上を図ることが可能となる。
以上により、本発明によれば、低電圧駆動においても、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ると共に白キズを大幅に抑制することができる。
また、同一マスクを用いたり、マスクの開口領域を変化させて重ねてイオン注入したりして、より簡単な構成でプロセスを容易にして白キズを大幅に抑制することができる。
さらに、ゲート電極と、その直下の第２導電型半導体領域との間に＋０．５Ｖ未満の正の電位差を付与することにより、シリコン／シリコン酸化膜界面のｐ−領域のホール濃度が増加し、ノイズ電子のホールによるトラップ効率が向上し、さらに白キズが低減し、画質の向上を図ることができる。
本発明の実施形態１におけるＭＯＳ型固体撮像素子の単位画素部の要部構成例を示す平面図である。 図１のＡ−Ａ’線部分の縦断面図である。 図１のＭＯＳ型固体撮像素子１における１画素分のデータ読出回路図である。 （ａ）〜（ｃ）は、図１のＭＯＳ型固体撮像素子の製造方法における各製造工程を示す要部縦断面図である。 本発明の実施形態による白キズ低減結果を説明するための図である。 本実施形態２のＭＯＳ固体撮像素子によりノイズ電子を低減した結果を示す図である。 本実施形態２のＭＯＳ固体撮像素子において、転送ゲート電極と表面ｐ−領域間に与えられる電位差が０〜＋０．５Ｖの電圧範囲にてノイズ電子数が急激に低減する様子を示す図である。 本発明の実施形態３として、本発明の実施形態１の固体撮像素子１を撮像部に用いた電子情報機器の概略構成例を示すブロック図である。 （ａ）は、特許文献１に従来例として開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図であり、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルのときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルのときのポテンシャル分布図である。 （ａ）は、特許文献１に次の従来例として開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図であり、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 （ａ）は、特許文献１に開示されている従来のＭＯＳ型固体撮像素子についてフォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の縦断面図（０＜ｂ＜ｃの場合）であって、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ’で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 特許文献２に開示されている従来のＭＯＳ型固体撮像素子について１画素分の縦断面図である。
以下に、本発明の固体撮像素子の実施形態１、２としておよびＭＯＳ型固体撮像素子に適用した場合および、この固体撮像素子の実施形態１、２を画像入力デバイスとして撮像部に用いた例えばカメラ付き携帯電話装置などの電子情報機器の実施形態３について図面を参照しながら詳細に説明する。
（実施形態１）
図１は、本発明の実施形態１におけるＭＯＳ型固体撮像素子の単位画素部の要部構成例を示す平面図であり、図２は、図１のＡ−Ａ’線部分の縦断面図である。なお、以下の説明では、一つの単位画素部構造について説明するが、複数の画素部のうち他の単位画素部についても同様の構造を有している。
図１および図２において、本実施形態１のＭＯＳ型固体撮像素子１は、単位画素部毎に、ｎ型（低濃度ｎ型：ｎ−）半導体基板２内の所定の深さ、例えば半導体基板表面から２μｍ程度のところに、埋め込みｐ型半導体層３が設けられている。この埋め込みｐ型半導体層３よりも半導体基板表面側に形成されるフォトダイオード内に光電変換蓄積部４を構成するｎ型半導体領域が設けられており、この埋め込みｐ型半導体層３によって、フォトダイオードを構成する光電変換蓄積部４と、その下方のｎ型半導体基板２の領域とが上下に分離されている。
この光電変換蓄積部４は、光電変換部と電荷蓄積部とが一体的に構成されており、平面視で矩形状または正方形状の受光部全域を覆っている。この光電変換蓄積部４の周囲を囲むようにｐ型ウェル領域５が形成されており、光電変換蓄積部４と素子分離領域６とはｐ型ウェル領域５によって分離されている。この素子分離領域６は、単位画素部間を素子分離するために設けられており、半導体基板２の表面上にエッチングなどにより設けられた溝内部に絶縁性材料が埋め込まれて形成されている。
さらに、光電変換蓄積部４上のｎ型半導体基板２の表面側には第２導電型半導体ピンニング層（第２導電型第１領域）としての高濃度ｐ型（表面ｐ＋）ピンニング層７が設けられており、光電変換蓄積部４と基板表面とはこの表面ｐ＋ピンニング層７によって分離されている。この表面ｐ＋ピンニング層７は、ｐ型ウェル領域５を介して埋め込みｐ型半導体層３と電気的に接続されており、フォトダイオードを構成する光電変換蓄積部４は、その上の表面ｐ＋ピンニング層７、その周囲のｐ型ウェル領域５および、その下方の埋め込みｐ型半導体層３によって囲まれた状態で半導体基板内部に埋め込まれており、これによって、前述したように埋め込み型フォトダイオードが構成されている。要するに、光電変換蓄積部４上の表面側が、表面ｐ＋ピンニング層７と転送トランジスタ９の転送ゲート電極１０とによって完全に覆われており、これによって、低ノイズ化が達成されている。ここで、表面ｐ＋ピンニング層７の不純物濃度は高濃度の例えば１×１０１８ｃｍ−３程度（例えば８×１０１７ｃｍ−３〜３×１０１８ｃｍ−３）に設定されている。
この場合、表面ｐ＋ピンニング層７は、転送ゲート電極１０の一方の端面に絶縁膜８を介して隣接しており、転送ゲート電極１０の他方の端面には、ドレイン領域として電荷検出部１３が隣接している。これらの表面ｐ＋ピンニング層７と電荷検出部１３との間の基板上には、シリコン酸化膜からなる絶縁膜８を介して転送トランジスタ９の転送ゲート電極１０が形成されている。平面視で光電変換蓄積部４から転送ゲート電極１０下のゲートチャネル領域を介した電荷検出部１３の領域範囲をｐ型ウェル領域５が囲っている。
フォトダイオード表面の表面ｐ＋ピンニング層７に基板面方向に沿って隣接して、転送ゲート電極１０下で転送ゲート電極１０との光電変換蓄積部４の平面視オーバーラップ領域上に第２導電型第２領域としての表面Ｐ−領域１１が配設されている。さらに、この転送ゲート電極１０下に、表面Ｐ−領域１１に隣接した第２導電型第３領域としての表面Ｐ−領域１２が設されている。この転送ゲート電極１０下の表面Ｐ−領域（ｐ−ウェル領域）１２は、転送トランジスタ９のチャネル領域（転送ゲート領域）を構成している。転送ゲート電極１０の光電変換蓄積部４側とは反対側であって、表面ｐ−領域１２およびｐ型ウェル領域５上の基板表面側に、ｎ型半導体領域の電荷検出部１３が形成されている。一方、これらの光電変換蓄積部４および表面Ｐ−領域１２と埋め込みｐ型半導体層３との間に、ｎ型（低濃度ｎ型：ｎ−）半導体基板２のｎ−低濃度半導体領域（図示せず）が残っている。
このように、フォトダイオード表面の表面ｐ＋ピンニング層７からｐウェル領域１１で光電変換蓄積部４上を覆い、フォトダイオード表面から転送ゲート領域に繋がるシリコン表面部にｐウェル領域１２が形成されて、フォトダイオード表面のｐ型ピンニング層７から転送ゲート電極１０下のオーバーラップ領域表面の表面Ｐ−領域１１、さらに、このオーバーラップ領域表面の表面Ｐ−領域１１から表面Ｐ−領域１２を介して転送トランジスタ９のドレイン領域である電荷検出部１３（フローティングディフュージョンＦＤ）に向かう電界を形成するように不純物濃度が設定されている。
この電荷検出部１３は、フローティングディフュージョンＦＤであり、図１に示すように、リセットトランジスタ１４のリセットゲート電極１５下のチャネル領域を介して不純物拡散領域１６に接続され、この不純物拡散領域１６は、増幅トランジスタ１７のゲート電極１８下のチャネル領域を介して不純物拡散領域１９に接続され、さらに、不純物拡散領域１９は、選択トランジスタ２０のゲート電極２１下のチャネル領域を介して不純物拡散領域２２に接続されている。この電荷検出部１３（フローティングディフュージョンＦＤ）が増幅トランジスタ１７のゲート電極１８にコンタクトおよびこれに接続される上部配線を介して電気的に接続されている。この不純物拡散領域２２は信号線Ｖｓｉｇに接続されている。
画素内回路部のリセットトランジスタ１４、増幅トランジスタ１７および画素選択トランジスタ２０における各チャネル領域を構成するｐ型ウェル領域の不純物濃度は、例えば２×１０１７ｃｍ−３±１×１０１７ｃｍ−３（ここでは２×１０１７ｃｍ−３）の範囲に設定され、転送トランジスタ９のチャネル領域を構成する表面Ｐ−領域１２の不純物濃度は例えば３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（ここでは、最適値として７．５×１０１６ｃｍ−３）の範囲に設定されている。さらに、光電変換蓄積部４のオーバーラップ領域であって転送ゲート電極１０とのオーバーラップ領域上に形成された表面Ｐ−領域１１の不純物濃度は、ｐ型ウェル領域１２の不純物濃度の３倍として、例えば９×１０１６ｃｍ−３〜５×１０１７ｃｍ−３（ここでは最適値として２．２５×１０１７ｃｍ−３）の範囲に設定されている。
さらに、ｎ型半導体基板２の不純物濃度は例えば１×１０１４ｃｍ−３〜１×１０１５ｃｍ−３（ここでは１×１０１５ｃｍ−３）設定され、埋め込みｐ型半導体層３の不純物濃度は例えば７×１０１５ｃｍ−３〜２×１０１７ｃｍ−３（ここでは８×１０１６ｃｍ−３）に設定され、光電変換蓄積部４におけるｎ型半導体領域の不純物濃度は例えば１×１０１７ｃｍ−３〜４×１０１７ｃｍ−３（ここでは２×１０１７ｃｍ−３）に設定され、その周囲のｐ型ウェル領域５の不純物濃度は例えば２×１０１７ｃｍ−３±１×１０１７ｃｍ−３（ここでは２×１０１７ｃｍ−３）に設定されている。なお、ｐ型ウェル領域５の不純物濃度は画素内回路部のリセットトランジスタ１４および増幅トランジスタ１７などのｐ型ウェルと同濃度になっている。
図３は、図１のＭＯＳ型固体撮像素子１における１画素分のデータ読出回路図である。なお、ここでは、このような単位画素部が複数２次元状でマトリクス状に配列されている。
図３に示すように、本実施形態１のＭＯＳ型固体撮像素子１は、この単位画素部として、光を信号電荷に光電変換して蓄積する光電変換素子としての埋め込み型フォトダイオード４１（光電変換蓄積部４と表面ｐ＋ピンニング層７）と、転送トランジスタ９と、画素内回路部（データ読出回路）を構成するリセットトランジスタ１４と、画素内回路部（データ読出回路）を構成する増幅トランジスタ１７と、画素内回路部（データ読出回路）を構成する画素選択トランジスタ２０と、画素選択トランジスタ２０の出力端に接続される信号線Ｖｓｉｇと、転送トランジスタ９の制御端が接続されて転送パルスφＴＸが入力される転送信号線と、リセットトランジスタ１４の制御端が接続されてリセットパルスφＲが入力されるリセット信号線と、画素選択トランジスタ２０の制御端が接続されて選択パルスφＳが入力される画素選択信号線とを備えている。
ここで、本実施形態１のＭＯＳ型固体撮像素子１の製造方法について説明する。
図４（ａ）〜図４（ｃ）は、図１のＭＯＳ型固体撮像素子１の製造方法における各製造工程を示す要部縦断面図である。
まず、図４（ａ）に示すように、オーバーラップ領域上の表面Ｐ−領域形成工程において、フォトマスク３１をマスクとしてｎ型のイオン注入をすることによりｎ型の光電変換蓄積部４を形成する。さらに、同一のフォトマスク３１をマスクとして別のｐ型イオン注入をすることにより転送ゲート電極１０との光電変換蓄積部４のオーバーラップ領域上に表面Ｐ−領域１１となる領域を形成する。これによって、同一のフォトマスク３１を用いて、ｎ型の光電変換蓄積部４とその上のｐ型の表面Ｐ−領域１１となる領域との位置合わせが容易かつ正確になる。
次に、図４（ｂ）に示すように、転送ゲート領域の表面Ｐ−領域形成工程において、転送ゲート電極１０の形成前に、フォトダイオード領域、転送ゲート領域およびドレイン領域の電荷検出部１３に対して開口部を有するフォトマスク３２をマスクとしてｐ型のイオン注入することにより転送ゲート領域である表面Ｐ−領域１２を形成する。これによって、表面Ｐ−領域１１と表面Ｐ−領域１２との位置合わせが容易かつ正確になる。
その後、図４（ｃ）に示すように、光電変換蓄積部４上の表面ｐ＋ピンニング層形成工程において、転送ゲート電極１０の形成後に、転送ゲート電極１０およびフォトマスク３３をマスクとしてｐ型高濃度のイオン注入をすることによりフォトダイオード表面の高濃度の表面ｐ＋ピンニング層７を形成する。この転送ゲート電極１０によるセルフアライメントによって、表面ｐ＋ピンニング層７と表面Ｐ−領域１１との位置合わせが容易かつ正確になる。
このように、フォトダイオード表面の表面Ｐ＋ピンニング層７と転送ゲート電極１０直下の基板表面の表面Ｐ−領域１２に加えて、これらの間で光電変換蓄積部４のオーバーラップ領域上に表面Ｐ−領域１１を形成し、フォトダイオード表面から転送ゲート領域に繋がるシリコン基板表面に表面Ｐ−領域１１、１２をこの順に形成している。
この場合、光電変換蓄積部４と表面Ｐ−領域１１との両一方端が上下で一致し、表面Ｐ−領域１１、１２の境界が光電変換蓄積部４の一方端に上下で一致し、表面ｐ＋ピンニング層７と表面Ｐ−領域１１との境界が転送ゲート電極１０の一方端に上下で一致し、表面Ｐ−領域１２と電荷検出部１３との境界が転送ゲート電極１０の他方端に一致している。
これによって、シリコン／シリコン酸化膜界面（転送ゲート電極１０下のシリコン基板表面）で発生するノイズ電子が表面Ｐ−領域１１、１２に存在するホールでトラップされる。また、フォトダイオード領域表面の第２導電型第１領域としての表面Ｐ＋ピンニング層７の濃度Ｃ１と、オーバーラップ領域上の第２導電型第２領域としての表面Ｐ−領域１１の濃度Ｃ２と、転送ゲート電極１０下の第２導電型第３領域としての表面Ｐ−領域１２の濃度Ｃ３との関係が、図４（ａ）〜図４（ｃ）に示す製造方法により、濃度Ｃ１＞濃度Ｃ２＞濃度Ｃ３の関係とするため、光電変換蓄積部４のオーバーラップ領域表面からドレイン領域の電荷検出部１３に向かう電界が形成される。また、第２導電型第１領域としての表面Ｐ＋ピンニング層７の深さＤ１、第２導電型第２領域としての表面Ｐ−領域１１の深さＤ２および第２導電型第３領域としての表面Ｐ−領域１２の深さＤ３の各関係が深さＤ３＞深さＤ１＞深さＤ２である。
これによって、シリコン／シリコン酸化膜界面（転送ゲート電極１０下のシリコン基板表面）で発生するノイズ電子が、受光部であるフォトダイオード側に移動して蓄積されることななく、転送ゲート領域およびドレイン領域側に移動して排出される。
したがって、本実施形態１のＭＯＳ型固体撮像素子１は、フォトダイオード表面の表面Ｐ＋ピンニング層７と、転送ゲート電極１０下の表面Ｐ−領域１２に加えて、これらの間で光電変換蓄積部４のオーバーラップ領域上に表面Ｐ−領域１１を形成することにより、このオーバーラップ領域表面の表面Ｐ−領域１１から表面Ｐ−領域１２を介してドレイン領域に向かう電界を形成することができる。このため、図５に示すように白キズを大幅に低減することができる。
即ち、図５に示すように、従来構造（図１１（ａ）に示すＭＯＳ型イメージセンサ１００Ｂ）と新規構造（図１および図２に示すＭＯＳ型イメージセンサ１）との比較において、例えばノイズレベルが１０ｍＶのときの白キズとなる画素数が従来構造では１００００個であるのに対して、同様に、ノイズレベルが１０ｍＶのときの白キズとなる画素数が新規構造では４０００個程度であり、白キズが大幅に低減されていることが分かる。これによって、シリコン／シリコン酸化膜界面（転送ゲート電極１０下のシリコン基板表面）で発生するノイズ電子が表面Ｐ−領域１１、１２に存在するホールでトラップされるか、または転送ゲート領域からドレイン領域側に排出されるため、白キズが大幅に低減し、画質の向上を図ることができる。
（実施形態２）
本実施形態２では、白キズをさらに低減するＭＯＳ型固体撮像素子の駆動方法について説明する。
図１および図２において、本実施形態２のＭＯＳ型固体撮像素子１Ａは、上記実施形態１のＭＯＳ型固体撮像素子１と同じ構成であり、ｎ型半導体基板２に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部４を構成する第１導電型半導体領域と、この光電変換蓄積部４とｎ型半導体基板２の表面とを分離する表面Ｐ＋ピンニング層７とからなるフォトダイオード領域と、表面Ｐ＋ピンニング層７に一端が隣接する転送ゲート電極１０と、この転送ゲート電極１０の他端に隣接する第１導電型ドレイン領域である電荷検出部１３とを有している。この転送ゲート電極１０の一端部は光電変換蓄積部４の一端部とオーバーラップし、フォトダイオード領域の上部から電荷検出部１３に至る表面部に、表面Ｐ＋ピンニング層７である第２導電型第１領域と、一端が表面Ｐ＋ピンニング層７に隣接しかつ光電変換蓄積部４のオーバーラップ領域上に配設された表面Ｐ−領域１１である第２導電型第２領域と、一端が表面Ｐ−領域１１に隣接し他端が電荷検出部１３に隣接した表面Ｐ−領域１２である第２導電型第３領域とが配設されている。これらの第２導電型第１領域から第２導電型第２領域を介して第２導電型第３領域に向かう電界が形成されるように各不純物濃度がそれぞれ設定されている。
本実施形態２のＭＯＳ型固体撮像素子１Ａが、上記実施形態１のＭＯＳ型固体撮像素子１と異なるのは、光電変換蓄積部４で光電変換して電荷蓄積する期間に、転送ゲート電極１０と第２導電型半導体領域（表面Ｐ−領域１１、１２）との間に＋０．５Ｖ未満の正の電位差を付与する点である。上記実施形態１のＭＯＳ型固体撮像素子１では、転送ゲート電極１０と第２導電型半導体領域（表面Ｐ−領域１１、１２）との間の電位差が０Ｖである。つまり、本実施形態２のＭＯＳ型固体撮像素子１Ａでは、電荷蓄積期間において、転送ゲート電極１０直下の第２導電型半導体領域（表面Ｐ−領域１１、１２）の電位差が＋０．５Ｖ未満の状態で暗時ノイズを抑制することが可能になる。このように、暗時ノイズ抑制に必要な電位差が＋０．５Ｖ未満で特許文献３の場合（０．５Ｖ以下の負電圧；例えば−１Ｖ）に比べて電圧が小さいので、接地電位である周辺回路領域の第２導電型ウェル電位に対して独立した画素領域の第２導電型ウェルに、＋０．５Ｖ未満の正の電位差を与えることにより、周辺回路構成に変更を加えることなく、暗時ノイズを抑制するＭＯＳ固体撮像素子１Ａの駆動方法を実現することができるものである。
具体的に説明すると、図２に示すＭＯＳ固体撮像素子１Ａはｎ型半導体基板２を用いるため、画素領域のｐ型半導体ウェル領域３および５と、周辺回路領域のｐ型ウェル領域（図示せず）を独立に配置し、電気的に分離することは容易である。そこで、電荷蓄積期間に図２に示すＭＯＳ固体撮像素子１Ａの転送ゲート電極１０に周辺回路領域のｐ型ウェル領域と同じ接地電位（０Ｖ）を印加した状態で、埋め込みｐ型半導体層３およびｐ型ウェル領域５を通じて表面ｐ−領域１１，１２に＋０．５Ｖ未満の正電圧を印加することが可能になる。これによって生じる、転送ゲート電極１０と表面ｐ−領域１１，１２の電位差により、表面ｐ−領域１１．１２の転送ゲート電極１０側にホールが集まり、シリコン／シリコン酸化膜界面で発生するノイズ電子がトラップされる。
図６は、本実施形態２の固体撮像素子１Ａによりノイズ電子を低減した結果を示す図である。
図６に示すように、上記実施形態１のＭＯＳ固体撮像素子１では、従来構造のものに比べてノイズ電子数は低減しているものの、本実施形態２のＭＯＳ固体撮像素子１Ａのように転送ゲート電極１０と表面ｐ−領域１１，１２間に＋０．５Ｖ未満の正の電位差（ここでは＋０．４Ｖ）を与えることにより、さらにノイズ電子を低減していることが分かる。
図７は、本実施形態２の固体撮像素子１Ａにおいて、転送ゲート電極１０と表面ｐ−領域１１，１２間に与えられる電位差が０〜＋０．５Ｖの電圧範囲にてノイズ電子数が急激に低減する様子を示す図である。
図７に示すように、転送ゲート電極１０と表面ｐ−領域１１，１２間の＋０．５Ｖ以下の正の電位差のうちで、＋０．５Ｖになるほど、より十分にノイズ電子が低減されていることが分かる。より好ましい範囲は、正の電位差が０．２Ｖ〜０.５Ｖ未満である。
以上により、本実施形態２によれば、上記実施形態１の固体撮像素子１を用いて、転送ゲート電極１０と、その直下の第２導電型半導体領域（表面Ｐ−領域１１、１２）との間に＋０．５Ｖ未満の正の電位差を付与することにより、シリコン／シリコン酸化膜界面のｐ−領域のホール濃度が増加し、ノイズ電子のホールによるトラップ効率が向上し、上記実施形態１の電位差が０Ｖの状態に比較しても、さらに白キズが低減し、画質の向上を図ることができる。
なお、本実施形態２では、電荷蓄積期間に、転送ゲート電極１０に周辺回路領域のｐ型ウェル領域と同じ接地電位（０Ｖ）を印加した状態で、埋め込みｐ型半導体層３およびｐ型ウェル領域５を通じて表面ｐ−領域１１，１２に＋０．５Ｖ未満の正電圧を印加したが、これに限らず、逆に印加することもできる。即ち、埋め込みｐ型半導体層３およびｐ型ウェル領域５を通じて表面ｐ−領域１１，１２に周辺回路と同じ接地電位を印加し、周辺回路領域に追加した負電圧発生回路から供給される０．５Ｖ以下の負電圧（例えば−０.４Ｖ）を転送ゲート電極１０に印加することによっても、転送ゲート電極１０と表面ｐ−領域１１，１２との間に０．５Ｖ未満の電位差を与えることができる。このような転送ゲート電極１０と表面ｐ−領域１１，１２との電位差により、表面ｐ−領域１１、１２の転送ゲート電極１０側にホールが集まり、シリコン／シリコン酸化膜界面で発生するノイズ電子がトラップされる。この場合、負電圧発生回路の発生電圧が０．５Ｖ未満の負電圧であるため、従来技術で必要となった画素駆動回路部にて負電圧が印加できるようにウェル電位の異なるバッファ回路を追加する必要はなく、回路構成を複雑化する必要はない。
このように、０．５Ｖ以下の電位であれば、画素駆動回路のウェル電位を接地電位に保った状態で動作することが可能であり、負電圧発生回路を加えれば、転送ゲート電極１０に０．５Ｖ未満の負電圧を印加することにより暗時ノイズを抑制するＭＯＳ固体撮像素子１Ａの駆動方法が実現できる。
（実施形態３）
図８は、本発明の実施形態３として、本発明の実施形態１、２の固体撮像素子１または１Ａを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
図８において、本実施形態３の電子情報機器９０は、上記実施形態１、２の固体撮像素子１または１Ａからの撮像信号を所定の信号処理をしてカラー画像信号を得る固体撮像装置９１と、この固体撮像装置９１からのカラー画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部９２と、この固体撮像装置９１からのカラー画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示手段９３と、この固体撮像装置９１からのカラー画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信手段９４と、この固体撮像装置９１からのカラー画像信号を印刷用に所定の印刷信号処理をした後に印刷処理可能とするプリンタなどの画像出力手段９５とを有している。なお、この電子情報機器９０として、これに限らず、固体撮像装置９１の他に、メモリ部９２と、表示手段９３と、通信手段９４と、プリンタなどの画像出力手段９５とのうちの少なくともいずれかを有していてもよい。
この電子情報機器９０としては、前述したように例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載用後方監視カメラなどの車載用カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、カメラ付き携帯電話装置および携帯端末装置（ＰＤＡ）などの画像入力デバイスを有した電子機器が考えられる。
したがって、本実施形態３によれば、この固体撮像装置９１からのカラー画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて画像出力手段９５により良好にプリントアウト（印刷）したり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部９２に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理を良好に行うことができる。
なお、本実施形態１では、特に詳細には説明しなかったが、フォトダイオード領域の上部から電荷検出部に至る表面部に、第２導電型半導体ピンニング層である第２導電型第１領域と、一端が第２導電型第１領域に隣接しかつ光電変換蓄積部のオーバーラップ領域上に配設された第２導電型第２領域と、一端が第２導電型第２領域に隣接し他端が電荷検出部に隣接した第２導電型第３領域とが配設されており、第２導電型第１領域から第２導電型第２領域を介して第２導電型第３領域に向かう電界が形成されるように各不純物濃度が設定されている。この場合の第１導電型と第２導電型とが逆であってももちろん本発明は成立する。
これによって、携帯型電子情報機器は電池により駆動するため、駆動電力の低電圧化および低消費電力化を図ることが重要であり、低電圧駆動においても、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ると共に白キズを大幅に抑制する本発明の目的を達成することができる。
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子およびその製造方法、特に、低電圧駆動が可能なＭＯＳ型イメージセンサなどの固体撮像素子およびその製造方法、この固体撮像素子を画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、監視カメラなどの画像入力カメラ、スキャナ装置、ファクシミリ装置、テレビジョン電話装置、カメラ付き携帯電話装置などの電子情報機器の分野において、低電圧駆動においても、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ると共に白キズを大幅に抑制することができる。また、同一マスクを用いたり、マスクの開口領域を変化させて重ねてイオン注入したりして、より簡単な構成でプロセスを容易にして白キズを大幅に抑制することができる。さらに、ゲート電極と、その直下の第２導電型半導体領域との間に＋０．５Ｖ未満の正の電位差を付与することにより、シリコン／シリコン酸化膜界面のｐ−領域のホール濃度が増加し、ノイズ電子のホールによるトラップ効率が向上し、さらに白キズが低減し、画質の向上を図ることができる。
１ ＭＯＳ型固体撮像素子
２ ｎ型半導体基板
３ 埋め込みｐ型半導体層
４ 光電変換蓄積部（受光部）
５ ｐ型ウェル領域
６ 素子分離領域
７ 表面ｐ＋ピンニング層
８ 絶縁膜
９ 転送トランジスタ
１０ 転送ゲート電極
１１ 表面Ｐ−領域
１２ 表面Ｐ−領域
１３ 電荷検出部（ドレイン領域；フローティングディフュージョンＦＤ）
１４ リセットトランジスタ
１５ リセットゲート電極
１６，１９，２２ 不純物拡散領域
１７ 増幅トランジスタ
１８ 増幅ゲート電極
２０ 選択トランジスタ
２１ 選択ゲート電極
Ｖｓｉｇ 信号線
Ｃ１ 表面Ｐ＋ピンニング層の濃度
Ｃ２ オーバーラップ領域上の表面Ｐ−領域の濃度
Ｃ３ 転送ゲート電極下の表面Ｐ−領域の濃度
９０ 電子情報機器
９１ 固体撮像装置
９２ メモリ部
９３ 表示手段
９４ 通信手段
９５ 画像出力手段

Claims (19)

  1. 半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層とからなるフォトダイオード領域と、
    該第２導電型半導体ピンニング層に一端が隣接するゲート電極と、
    前記ゲート電極の他端に隣接する第１導電型ドレイン領域の電荷検出部とを有し、
    該ゲート電極の一端部は該光電変換蓄積部の一端部とオーバーラップし、該フォトダイオード領域の上部から該電荷検出部に至る表面部に、
    該第２導電型半導体ピンニング層である第２導電型第１領域と、
    一端が該第２導電型第１領域に隣接しかつ該光電変換蓄積部のオーバーラップ領域上に配設された第２導電型第２領域と、
    一端が該第２導電型第２領域に隣接し他端が該電荷検出部に隣接すると共に該電荷検出部の下方に延在した第２導電型第３領域とが配設されており、
    該電荷検出部の下方に延在した該第２導電型第３領域上および、該第２導電型第１領域の他方端部下に隣接し、当該第２導電型第３領域に隣接した第２導電型領域上の該半導体基板の表面側に該電荷検出部が配設され、
    該第２導電型領域は、該第１導電型半導体領域から該第２導電型第２領域、該第２導電型第３領域さらに該電荷検出部に至る領域を囲っており、
    該第２導電型第１領域から該第２導電型第２領域を介して該第２導電型第３領域に向かう電界が形成されるように各不純物濃度が設定されており、
    該第２導電型第１領域の不純物濃度Ｃ１、該第２導電型第２領域の不純物濃度Ｃ２および該第２導電型第３領域の不純物濃度Ｃ３の関係をＣ１＞Ｃ２＞Ｃ３とし、
    該第２導電型第１領域の不純物濃度Ｃ１は８×１０１７ｃｍ−３〜３×１０１８ｃｍ−３に設定され、該第２導電型第２領域の不純物濃度Ｃ２は９×１０１６ｃｍ−３〜５×１０１７ｃｍ−３に設定され、該第２導電型第３領域の不純物濃度Ｃ３は３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３に設定されており、
    該第２導電型第３領域は該ゲート電極の一端部側の端部で該第１導電型半導体領域および該第２導電型第２領域のみに隣接しており、
    該第２導電型第３領域および該第１導電型半導体領域は、第１導電型の該半導体基板内に形成されている固体撮像素子。
  2. 前記第２導電型第１領域の基板表面からの深さＤ１、前記第２導電型第２領域の該基板表面からの深さＤ２および前記第２導電型第３領域の該基板表面からの深さＤ３の関係がＤ３＞Ｄ１＞Ｄ２である請求項１に記載の固体撮像素子。
  3. 前記第１導電型半導体領域は、その上の前記第２導電型半導体ピンニング層、該第２導電型半導体ピンニング層の一方端に隣接した前記ゲート電極、該第２導電型半導体ピンニング層の他方端部下に隣接した前記第２導電型領域および、該第２導電型領域下に隣接しかつ該第１導電型半導体領域の下方に配設された埋め込み第２導電型領域によって囲まれた状態で前記半導体基板の内部に完全に埋め込まれている請求項１に記載の固体撮像素子。
  4. 前記第２導電型第２領域は、前記第２導電型第１領域に隣接し、前記ゲート電極下で前記光電変換蓄積部のオーバーラップ領域上に配設されている請求項１に記載の固体撮像素子。
  5. 前記第２導電型第１領域と前記第２導電型第２領域との境界が前記ゲート電極の一方端と上下で一致し、該第２導電型第２領域と前記第２導電型第３領域との境界が前記光電変換蓄積部の一方端と上下で一致している請求項１に記載の固体撮像素子。
  6. 前記光電変換蓄積部で光を信号電荷に光電変換して電荷蓄積する期間に、前記ゲート電極と前記第２導電型領域間に＋０．５Ｖ未満の正の電位差が付与されている請求項１に記載の固体撮像素子。
  7. 前記正の電位差は＋０．２Ｖ〜＋０．５Ｖ未満である請求項６に記載の固体撮像素子。
  8. 請求項１に記載の固体撮像素子を駆動する方法であって、前記光電変換蓄積部で光を信号電荷に光電変換して蓄積する期間に、前記ゲート電極と前記第２導電型領域間に＋０．５Ｖ未満の正の電位差を付与する固体撮像素子の駆動方法。
  9. 前記ゲート電極の電位を画素領域以外の周辺回路部の接地電位に固定し、画素領域の前記第２導電型領域に＋０．５Ｖ未満の正の電圧を加える請求項８に記載の固体撮像素子の駆動方法。
  10. 前記ゲート電極に、画素領域以外の周辺回路部にて発生させた０．５Ｖ未満の負電圧を印加し、画素領域の前記第２導電型領域の電位を画素領域以外の周辺回路部の接地電位に固定する請求項８に記載の固体撮像素子の駆動方法。
  11. 前記正の電位差は＋０．２Ｖ〜＋０．５Ｖ未満である請求項８に記載の固体撮像素子の駆動方法。
  12. 請求項１に記載の固体撮像素子を製造する固体撮像素子の製造方法であって、
    同一のマスクを用いて、前記光電変換蓄積部の形成に続いて、別のイオン注入により前記第２導電型第２領域となる領域を前記第２導電型第１領域上に形成する第２導電型第２領域形成工程と、
    前記ゲート電極の形成前に、前記フォトダイオード領域、前記ゲート電極下の転送ゲート領域および前記第１導電型ドレイン領域となる領域に開口部を有するマスクを用いてイオン注入を行って前記第２導電型第２領域および前記第２導電型第３領域を形成する第２導電型第２、３領域形成工程と、
    該ゲート電極の形成後に、該フォトダイオード領域に開口部を有する該ゲート電極を含むマスクを用いてイオン注入することにより、前記第２導電型第１領域を形成する第２導電型第１領域形成工程とを有する固体撮像素子の製造方法。
  13. 前記第２導電型第１領域の基板表面からの深さＤ１、前記第２導電型第２領域の基板表面からの深さＤ２および前記第２導電型第３領域の基板表面からの深さＤ３の関係がＤ３＞Ｄ１＞Ｄ２である請求項１２に記載の固体撮像素子の製造方法。
  14. 前記第１導電型半導体領域は、その上の前記第２導電型半導体ピンニング層、該第２導電型半導体ピンニング層の一方端に隣接した前記ゲート電極、該第２導電型半導体ピンニング層の他方端部下に隣接した第２導電型領域および、該第２導電型領域下に隣接しかつ該第１導電型半導体領域の下方に配設された埋め込み第２導電型領域によって囲まれた状態で前記半導体基板の内部に完全に埋め込む請求項１２に記載の固体撮像素子の製造方法。
  15. 前記第２導電型第２領域は、前記第２導電型第１領域に隣接し、前記ゲート電極下で前記光電変換蓄積部のオーバーラップ領域上に形成する請求項１２に記載の固体撮像素子の製造方法。
  16. 同一マスクを用いたり、マスクの開口領域を変化させて重ねてイオン注入して、前記第２導電型第１領域、前記第２導電型第２領域および前記第２導電型第３領域を形成する請求項１２に記載の固体撮像素子の製造方法。
  17. 前記第２導電型第１領域と前記第２導電型第２領域との境界を前記ゲート電極の一方端と上下で一致させ、該第２導電型第２領域と前記第２導電型第３領域との境界を前記光電変換蓄積部の一方端と上下で一致させる請求項１６に記載の固体撮像素子の製造方法。
  18. 前記第２導電型領域は、前記第１導電型半導体領域から前記第２導電型第２領域、前記第２導電型第３領域さらに前記電荷検出部に至る領域を囲っている請求項１４に記載の固体撮像素子の製造方法。
  19. 請求項１〜７のいずれかに記載の固体撮像素子を画像入力デバイスとして撮像部に用いた電子情報機器。
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