JP5697371B2 - 固体撮像装置および撮像システム - Google Patents

Description

本発明は、固体撮像装置および撮像システムに関する。

特許文献１には、ＡＦセンサ用フォトダイオードを有するＡＦセンサ領域が配置されたウェル領域と、ＡＥセンサ用フォトダイオードを有するＡＥセンサ領域が配置されたウェル領域とが電気的に分離された固体撮像装置が開示されている。ＡＦセンサ領域とＡＥセンサ領域との間には、アナログ回路領域が配置され、アナログ回路領域は、ＡＦセンサ領域およびＡＥセンサ領域のウェル領域とは異なる導電型のウェル領域に配置されている。

特開２００３−３１８３８１号公報

特許文献１には、画素アレイを構成する個々の画素においてフォトダイオードとそのフォトダイオードから出力される信号を処理する回路とを別々のウェルに配置することは開示も示唆もされていない。

従来、画素アレイを構成する個々の画素において、光電変換素子と、その光電変換素子で発生した電荷に応じた信号を列信号線に出力する画素内読出回路とは、１つのウェルの中に配置されていた。このような構成では、個々の画素における光電変換素子と画素内読出回路との間でウェルを通して電荷が移動しうるので、画質の低下を招きうる。

本発明は、上記の課題認識を契機としてなされたものであり、高画質化に有利な技術を提供することを目的とする。

本発明の第１の側面は、複数の行および複数の列を構成するように複数の画素が配列されるとともに複数の列信号線が配置された画素アレイを有する固体撮像装置に係り、前記複数の画素の各々は、半導体基板に形成された第１導電型の第１ウェルと前記第１ウェルの中に配置された前記第１導電型とは異なる第２導電型の不純物領域とを含む光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を前記列信号線に出力する画素内読出回路とを含み、前記画素内読出回路は、前記第１導電型の第２ウェルに配置された回路素子を含み、前記第１ウェルと前記第２ウェルとが前記第２導電型の半導体領域によって分離され、前記回路素子は、前記光電変換素子で発生した電荷に応じた信号をクランプするクランプ回路の一部を構成する容量素子を含み、前記容量素子は、前記第２ウェルに配された第１電極と、前記第１電極の上に絶縁膜を介して配された第２電極とを有する。
本発明の第２の側面は、複数の行および複数の列を構成するように複数の画素が配列されるとともに複数の列信号線が配置された画素アレイを有する固体撮像装置であって、前記複数の画素の各々は、第１導電型の第１半導体領域と、前記第１半導体領域の中に配置された前記第１導電型とは異なる第２導電型の第２半導体領域と、前記第２半導体領域の中に配置された第１導電型の第３半導体領域とを含む光電変換素子と、前記光電変換素子で発生した電荷に応じた信号を前記列信号線に出力する画素内読出回路とを含み、前記画素内読出回路は、前記第１半導体領域中に配置される前記第２導電型の第４半導体領域に配置された回路素子を含み、前記第２半導体領域と前記第４半導体領域とが、前記第１半導体領域によって分離され、前記回路素子は、前記光電変換素子で発生した電荷に応じた信号をクランプするクランプ回路の一部を構成する容量素子を含み、前記容量素子は、前記第４半導体領域に配された第１電極と、前記第１電極の上に絶縁膜を介して配された第２電極とを有する。

本発明によれば、高画質化に有利な技術が提供される。

本発明の実施形態の固体撮像装置の概略構成例を説明する図。 本発明の実施形態の撮像ブロックの構成例を説明する図。 本発明の実施形態の画素の構成例を説明する図。 本発明の実施形態のシフトレジスタの構成例を説明する図。 本発明の実施形態のタイミングチャートの一例を説明する図。 光電変換素子および画素内読出回路の構成例を示す断面図。 光電変換素子の構成例を示す断面図。 図７のＡ−Ａ'線における第１導電型の不純物濃度を例示する図。 図７のＢ−Ｂ'線におけるポテンシャル図。 放射線撮像システムを例示する図。

図１を参照しながら本発明の１つの実施形態としての固体撮像装置１００の概略構成を説明する。固体撮像装置１００は、例えば、複数の撮像ブロック１０１を配列して構成されうる。この場合、複数の撮像ブロック１０１の配列によって１つの撮像領域を有するセンサパネルＳＰが形成されうる。複数の撮像ブロック１０１は、支持基板１０２の上に配置されうる。固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、当該１つの撮像ブロック１０１によってセンサパネルＳＰが形成される。複数の撮像ブロック１０１の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック１０１の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。

固体撮像装置１００は、例えば、Ｘ線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置１００が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ１０３がセンサパネルＳＰの上に設けられうる。シンチレータ１０３は、放射線を可視光に変換し、この可視光がセンサパネルＳＰに入射し、センサパネルＳＰ（撮像ブロック１０１）の各光電変換素子によって光電変換される。

次に、図２を参照しながら各撮像ブロック１０１の構成例を説明する。なお、固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、１つの撮像ブロック１０１を固体撮像装置として考えることができる。撮像ブロック１０１は、複数の行および複数の列を構成するように複数の画素２０１が配列され、複数の列信号線２０８ａが配置された画素アレイＧＡを有する。複数の画素２０１の各々は、光電変換素子（例えば、フォトダイオード）２０２と、光電変換素子２０２で発生した電荷に応じた信号（光信号）を列信号線２０８ａに出力する画素内読出回路２０３とを含む。画素アレイＧＡには、複数の列信号線２０８ｂが更に配置されてもよく、画素内読出回路２０３は、画素内読出回路２０３のノイズを列信号線２０８ｂに出力するように構成されうる。行方向に沿って隣接する２つの画素２０１のそれぞれにおける画素内読出回路２０３は、例えば、当該２つの画素２０１の境界線を対称軸として線対称に配置されうる。

撮像ブロック１０１は、垂直走査回路２０４と水平走査回路２０５とを含む。垂直走査回路２０４は、例えば、隣接する２つの列の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の列の光電変換素子２０２の外側に配置されてもよい。垂直走査回路２０４は、例えば、第１クロックＣＬＫ１に従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第１クロックＣＬＫ１に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。

水平走査回路２０５は、例えば、隣接する２つの行の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の行の光電変換素子２０２の外側に配置されてもよい。水平走査回路２０５は、例えば、第２クロックＣＬＫ２に従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第２クロックＣＬＫ２に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。

垂直走査回路２０４は、垂直シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位垂直走査回路ＶＳＲを垂直方向に配列して構成されうる。各単位垂直走査回路ＶＳＲは、ある列（図２では、最も左側の列（即ち、第１列）。）に属する画素の光電変換素子２０２とその列に隣接する列（図２では、左側から２番目の列（即ち、第２列）。）に属する画素の光電変換素子２０２とによって挟まれる領域に配置されうる。各単位垂直走査回路ＶＳＲは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素２０１が選択されるように、行選択信号ＶＳＴをアクティブレベルに駆動する。選択された行の画素２０１の光信号、ノイズは、それぞれ列信号線２０８ａ、２０８ｂに出力される。ここで、図２では、列信号線２０８ａと列信号線２０８ｂとが１本の線で示されている。水平走査回路２０５、垂直走査回路２０４の不図示の入力端子には、パルス信号（スタートパルス）ＰＵＬＳＥ１、ＰＵＬＳＥ２がそれぞれ供給される。

水平走査回路２０５は、水平シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位水平走査回路ＨＳＲを水平方向に配列して構成されうる。各単位水平走査回路ＨＳＲは、１つの行（図２では、上から４番目の行（即ち、第４行）。）に属する隣接する２つの画素からなる各対（第１列の画素と第２列の画素からなる対、第３列の画素と第４列の画素からなる対、・・・。）における２つの光電変換素子２０２によって挟まれる領域に配置されている。しかし、各単位水平走査回路ＨＳＲは、列方向に隣接する２つの画素における２つの光電変換素子２０２によって挟まれる領域には配置されていない。このような構成は、列方向における光電変換素子２０２間の隙間を小さくするために有利である。単位水平走査回路ＨＳＲは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線２０８ａ、２０８ｂが水平信号線２０９ａ、２０９ｂに接続されるようにスイッチ２０７を制御する。即ち、選択された行の画素２０１の光信号、ノイズが列信号線２０８ａ、２０８ｂに出力され、選択された列（即ち、選択された列信号線２０８ａ、２０８ｂ）の信号が水平信号線２０９ａ、２０９ｂに出力される。これによりＸＹアドレッシングが実現される。水平信号線２０９ａ、２０９ｂは、出力アンプ２１０ａ、２１０ｂの入力に接続されていて、水平信号線２０９ａ、２０９ｂに出力された信号は、出力アンプ２１０ａ、２１０ｂによって増幅されてパッド２１１ａ、２１１ｂを通して出力される。

画素アレイＧＡは、それぞれ画素２０１を含む複数の単位セル２００が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル２００は、いくつかの種類を含みうる。ある単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分を含む。図２に示す例では、２つの単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでいるが、１つの単位セル２００が１つの単位垂直走査回路ＶＳＲを含んでもよいし、３以上の複数の単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位水平走査回路ＨＳＲの少なくとも一部分を含む。図２に示す例では、１つの単位セル２００が１つの単位水平走査回路ＨＳＲを含んでいるが、複数の単位セル２００の集合が１つの単位水平走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分および単位水平走査回路ＨＳＲの少なくとも一部分を含む。他の単位セル２００としては、出力アンプ２１０ａの少なくとも一部分を含む単位セル、出力アンプ２１０ｂの少なくとも一部分を含む単位セル、スイッチ２０７を含む単位セルなどを挙げることができる。

図３を参照しながら各画素２０１の構成例を説明する。前述のとおり、画素２０１は、光電変換素子２０２と、画素内読出回路２０３とを含む。光電変換素子２０２は、典型的にはフォトダイオードでありうる。画素内読出回路２０３は、例えば、第１増幅回路３１０、クランプ回路３２０、光信号サンプルホールド回路３４０、ノイズサンプルホールド回路３６０、第２増幅回路のＮＭＯＳトランジスタ３４３、３６３、行選択スイッチ３４４、３６４を含みうる。

光電変換素子２０２は、電荷蓄積部を含み、該電荷蓄積部は、第１増幅回路３１０のＰＭＯＳトランジスタ３０３のゲートに接続されている。ＰＭＯＳトランジスタ３０３のソースは、ＰＭＯＳトランジスタ３０４を介して電流源３０５に接続されている。ＰＭＯＳトランジスタ３０３と電流源３０５とによって第１ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３０３によってソースフォロア回路を構成することは、１／ｆノイズの低減に有効である。ＰＭＯＳトランジスタ３０４は、そのゲートに供給されるイネーブル信号ＥＮがアクティブレベルになるとオンして第１ソースフォロア回路を動作状態にするイネーブルスイッチである。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。

図３に示す例では、光電変換素子２０２の電荷蓄積部およびＰＭＯＳトランジスタ３０３のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部ＣＶＣとして機能する。即ち、電荷電圧変換部ＣＶＣには、該電荷蓄積部に蓄積された電荷Ｑと電荷電圧変換部ＣＶＣが有する容量値Ｃとによって定まる電圧Ｖ（＝Ｑ／Ｃ）が現れる。電荷電圧変換部ＣＶＣは、リセットスイッチとしてのＰＭＯＳトランジスタ３０２を介してリセット電位Ｖｒｅｓに接続されている。リセット信号ＰＲＥＳがアクティブレベルになると、ＰＭＯＳトランジスタ３０２がオンして、電荷電圧変換部ＣＶＣの電位がリセット電位Ｖｒｅｓにリセットされる。

クランプ回路３２０は、リセットした電荷電圧変換部ＣＶＣの電位に応じて第１増幅回路３１０によって中間ノードｎ１に出力されるノイズをクランプ容量３２１によってクランプする。つまり、クランプ回路３２０は、光電変換素子２０２で光電変換により発生した電荷に応じて第１ソースフォロア回路から中間ノードｎ１に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードｎ１に出力されるノイズはリセット時のｋＴＣノイズを含む。クランプは、クランプ信号ＰＣＬをアクティブレベルにしてＰＭＯＳトランジスタ３２３をオン状態にした後に、クランプ信号ＰＣＬを非アクティブレベルにしてＰＭＯＳトランジスタ３２３をオフ状態にすることによってなされる。クランプ容量３２１の出力側は、ＰＭＯＳトランジスタ３２２のゲートに接続されている。ＰＭＯＳトランジスタ３２２のソースは、ＰＭＯＳトランジスタ３２４を介して電流源３２５に接続されている。ＰＭＯＳトランジスタ３２２と電流源３２５とによって第２ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３２４は、そのゲートに供給されるイネーブル信号ＥＮ０がアクティブレベルになるとオンして第２ソースフォロア回路を動作状態にするイネーブルスイッチである。

光電変換素子２０２で光電変換により発生した電荷に応じて第２ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号ＴＳがアクティブレベルになることによってスイッチ３４１を介して容量３４２に書き込まれる。電荷電圧変換部ＣＶＣの電位をリセットした直後にＰＭＯＳトランジスタ３２３をオン状態とした際に第２ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号ＴＮがアクティブレベルになることによってスイッチ３６１を介して容量３６２に書き込まれる。このノイズには、第２ソースフォロア回路のオフセット成分が含まれる。

垂直走査回路２０４の単位垂直走査回路ＶＳＲが行選択信号ＶＳＴをアクティブレベルに駆動すると、容量３４２に保持された信号（光信号）が第２増幅回路のＮＭＯＳトランジスタ３４３および行選択スイッチ３４４を介して列信号線２０８ａに出力される。また、同時に、容量３６２に保持された信号（ノイズ）が第２増幅回路のＮＭＯＳトランジスタ３６３および行選択スイッチ３６４を介して列信号線２０８ｂに出力される。第２増幅回路のＮＭＯＳトランジスタ３４３は、列信号線２０８ａに設けられた不図示の定電流源とソースフォロア回路を構成する。同様に、第２増幅回路のＮＭＯＳトランジスタ３６３は列信号線２０８ｂに設けられた不図示の定電流源とソースフォロア回路を構成する。

画素２０１は、隣接する複数の画素２０１の光信号を加算する加算スイッチ３４６を有してもよい。加算モード時には、加算モード信号ＡＤＤがアクティブレベルになり、加算スイッチ３４６がオン状態になる。これにより、隣接する画素２０１の容量３４２が加算スイッチ３４６によって相互に接続されて、光信号が平均化される。同様に、画素２０１は、隣接する複数の画素２０１の光信号をノイズを加算する加算スイッチ３６６を有してもよい。加算スイッチ３６６がオン状態になると、隣接する画素２０１の容量３６２が加算スイッチ３６６によって相互に接続されて、ノイズが平均化される。

画素２０１は、感度を変更するための機能を有してもよい。画素２０１は、例えば、第１感度変更スイッチ３８０および第２感度変更スイッチ３８２、並びにそれらに付随する回路素子を含みうる。第１変更信号ＷＩＤＥ１がアクティブレベルになると、第１感度変更スイッチ３８０がオンして、電荷電圧変換部ＣＶＣの容量値に第１付加容量３８１の容量値が追加される。これによって画素２０１の感度が低下する。第２変更信号ＷＩＤＥ２がアクティブレベルになると、第２感度変更スイッチ３８２がオンして、電荷電圧変換部ＣＶＣの容量値に第２付加容量３８３の容量値が追加される。これによって画素２０１の感度が更に低下する。

このように画素２０１の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。第１変更信号ＷＩＤＥ１がアクティブレベルになる場合には、イネーブル信号ＥＮｗをアクティブレベルにして、ＰＭＯＳトランジスタ３０３に加えてＰＭＯＳトランジスタ３８５をソースフォロア動作させてもよい。

垂直走査回路２０４は、種々の構成を有しうるが、例えば、図４（ａ）に示された構成を有しうる。図４（ａ）に示された垂直走査回路２０４は、各単位垂直走査回路ＶＳＲが１つのＤ型フリップフロップ４０１を含み、Ｄ型フリップフロップ４０１のクロック入力に対して第１クロックＣＬＫ１が供給される。初段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力には、パルス信号ＰＵＬＳＥ１が供給され、第１クロックＣＬＫ１によって第１パルス信号ＰＵＬＳＥ１が取り込まれる。初段のＤ型フリップフロップ４０１は、第１クロックＣＬＫ１の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、その単位垂直走査回路ＶＳＲが属する行を選択するために使用され、例えば、バッファ４０２を介して行選択信号ＶＳＴとして出力される。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、次段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力に接続されている。

水平走査回路２０５は、種々の構成を有しうるが、例えば、図４（ｂ）に示された構成を有しうる。図４（ｂ）に示された水平走査回路２０５は、各単位垂直走査回路ＨＳＲが１つのＤ型フリップフロップ４１１を含み、Ｄ型フリップフロップ４１１のクロック入力に対して第２クロックＣＬＫ２が供給される。初段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力には、第２パルス信号ＰＵＬＳＥ２が供給され、第２クロックＣＬＫ２によって第２パルス信号ＰＵＬＳＥ２が取り込まれる。初段の単位水平走査回路ＨＳＲは、第２クロックＣＬＫ２の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位水平走査回路ＨＳＲのＱ出力は、その単位水平走査回路ＨＳＲが属する列を選択するために使用され、例えば、バッファ４１２を介して列選択信号ＨＳＴとして出力される。各単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＱ出力は、次段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力に接続されている。ここで、垂直走査回路２０４による走査期間である垂直走査期間は、水平走査回路２０５による水平走査期間に画素アレイＧＡの行数を乗じた時間である。そして、水平走査期間は、画素アレイＧＡの全ての列を走査するために要する期間である。よって、列を選択する列選択信号ＨＳＴを発生する水平走査回路２０５に供給される第２クロックＣＬＫ２の周波数は、行を選択する行選択信号ＶＳＴを発生する垂直走査回路２０４に供給される第１クロックＣＬＫ１の周波数よりも遙かに高い。

図５を参照しながら各画素２０１に供給される主な信号について説明する。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、ローアクティブの信号である。イネーブル信号ＥＮ０は、図５に示されていないが、イネーブル信号ＥＮと同様の信号でありうる。イネーブル信号ＥＮｗは、図５に示されていないが、第１変更信号ＷＩＤＥ１がアクティブにされる場合には、イネーブル信号ＥＮと同様に遷移しうる。

まず、画素アレイＧＡの全ての行についてイネーブル信号ＥＮがアクティブになり、次いで、光信号サンプリング信号ＴＳがパルス状にアクティブレベルになって、光信号が容量３４２に書き込まれる。次いで、リセット信号ＰＲＥＳがパルス状にアクティブレベルになって、電荷電圧変換部ＣＶＣの電位がリセットされる。次いで、クランプ信号ＰＣＬがパルス状にアクティブレベルになる。クランプ信号ＰＣＬがアクティブレベルであるときに、ノイズサンプリング信号ＴＮがパルス状にアクティブレベルになって、ノイズが容量３６２に書き込まれる。

その後、垂直走査回路２０４の第１行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ０）をアクティブレベルにする。これは、垂直走査回路２０４が画素アレイＧＡの第１行を選択することを意味する。この状態で、水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。これは、水平走査回路２０５が画素アレイＧＡの第１列から最終列までを順に選択することを意味する。これにより、出力アンプ２１０ａ、２１０ｂから画素アレイＧＡの第１行における第１列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路２０４の第２行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ１）をアクティブレベルにする。水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。このような動作を最終行まで行うことによって１つの画像が画素アレイＧＡから出力される。

図６を参照しながら光電変換素子２０２と画素内読出回路２０３の構成例を説明する。ここでは、第１導電型をＰ型、第２導電型をＮ型として説明するが、第１導電型をＮ型、第２導電型をＰ型とすることもできる。まず、光電変換素子２０２の構成例を説明する。撮像ブロック１０１は、例えば、第２導電型（Ｎ型）の半導体部材Ｎｓｕｂの上に第２導電型の半導体層８２０をエピタキシャル成長させた半導体基板に形成されうる。光電変換素子２０２や画素内読出回路２０３を構成する各素子は、素子分離部８３０によって相互に分離される。各画素２０１の光電変換素子２０２は、例えば、半導体層８２０の中に形成された第１導電型（Ｐ型）の第１ウェル（不純物領域）８０１と、第１ウェル８０１の中に配置された第２導電型の不純物領域８０２、８１６とを含む。不純物領域８０２は、第２導電型を形成するための不純物濃度が不純物領域８１６よりも高く、周囲が不純物領域８１６によって囲まれている。不純物領域８０２の中には、第２導電型の不純物領域８０３が配置されていて、不純物領域８０３は、第２導電型を形成するための不純物濃度が不純物領域８０２よりも高い。不純物領域８０２、８１６の上には第１導電型の不純物領域８０４が配置されている。第１導電型の第１ウェル８０１、第１導電型の不純物領域８０４、および、第２導電型の不純物領域８０２、８１６、８０３によって埋め込み型のフォトダイオードが形成されている。

第１導電型の第１ウェル８０１の周囲のうち上側部分（つまり、浅い部分）は第１導電型の不純物領域８０６によって囲まれている。不純物領域８０６には、第１導電型のコンタクト領域８０９が設けられていて、コンタクト領域８０９に接続されたコンタクトを通して所定の電位（例えば、接地電位）が提供される。不純物領域８０６の周囲には、第２導電型のウェル８５０が配置されている。光電変換素子２０２に光が入射し光電変換によって発生した電荷（電子）は、不純物領域８０２によって収集され、更に不純物領域８０３によって収集される。不純物領域８０３は、電荷電圧変換部ＣＶＣを介して画素内読出回路２０３の第１増幅回路３１０に接続されている。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。

第２導電型の半導体層８２０の中には、更に、第１導電型の第２ウェル８６０が形成されている。ここで、第１導電型と第１ウェル８０１と第１導電型の第２ウェル８６０との間には、第１導電型とは反対の導電型である第２導電型の半導体領域（例えば、第２導電型のウェル８５０または第２導電型の半導体層８２０）が配置されている。第１導電型の第２ウェル８６０には、回路素子あるいは容量素子としてのクランプ容量３２１が配置されている。

クランプ容量３２１は、第２ウェル８６０に形成された第２導電型の不純物領域からなる第１電極３２１ｃと、第１電極３２１ｃの上に配置された絶縁膜３２１ｂと、絶縁膜３２１ｂの上に配置された第２電極３２１ａとを含む。中間ノードｎ１は、例えば、第２電極３２１ａに接続されうる。つまり、容量素子としてのクランプ容量３２１の第２電極３２１ａには、光電変換素子２０２で発生した電荷に応じた信号が供給されうる。絶縁膜３２１ｂは、例えば、ゲート酸化膜の形成工程で形成され、第２電極３２１ａは、例えば、ゲート電極の形成工程においてポリシリコンで形成されうる。このような構成を有する容量素子は、異なる導電型の２つの不純物層を接合して構成される容量素子に比べて、他のウェル（例えば、第１ウェル）との間での電荷移動によるノイズに対して強い。

ここで、比較例として、上記の構成とは異なり、第１ウェル８０１と第２ウェル８６０とを共通化した場合、又は、第１ウェル８０１と第２ウェル８６０とを第１導電型の半導体領域で接続した場合を考える。この場合、第１ウェル８０１と第２ウェル８６０との間で電荷が容易に移動することができるので、光電変換素子２０２で発生した電荷が画素内読出回路２０３の回路素子であるクランプ容量３２１に影響を与える可能性がある。逆に、クランプ容量３２１の第１電極３２１ｃおよび第２電極３２１ａの電位変化が光電変換素子２０２に影響を与える可能性もある。更に、ここではクランプ容量３２１を例に挙げているが、第２ウェル８６０に配置されうる回路素子としては、例えば、第２増幅回路３４３、３６３としてのＮＭＯＳトランジスタや、容量３４２、３６２などを挙げることもできる。

第１ウェル８０１の最大深さは、第２ウェル８６０の最大深さよりも深いことが好ましい。このような構成は、光電変換素子２０２の感度を向上させることができる点、および、第２ウェル８６０から第１ウェル８０１への電荷の移動を低減することができる点で優れている。

第１ウェル８０１は、図７に例示的に示すように、複数の第１導電型の半導体領域８０１ａ、８０１ｂ、８０１ｃを積層した構造（多段ウェル構造）を有する積層構造部を含むことが好ましい。図８は、図７のＡ−Ａ'線における第１導電型の不純物濃度を例示している。複数の半導体領域８０１ａ、８０１ｂ、８０１ｃは、例えば、不純物濃度のピーク値の違いによって相互に区別されうる。図７および図８には、３段構成の第１ウェル８０１が例示されているが、２段構成の第１ウェル８０１を採用することもできるし、４段以上の構成を有する第１ウェル８０１を採用することもできる。

図９は、図７のＢ−Ｂ'線におけるポテンシャル図である。第１導電型の第１ウェル８０１の周囲のうち上側部分（つまり、浅い部分）を第１導電型の不純物領域８０６によって囲むことによって、光電変換素子２０２からの電荷の溢れを低減することができる。つまり、不純物領域８０６を設けることによって、点線で示すように、光電変換素子２０２の周縁部におけるポテンシャル障壁を高くすることができる。

図１０は本発明に係る固体撮像装置をＸ線診断システム（放射線撮像システム）応用した例を示した図である。放射線撮像システムは、放射線撮像装置６０４０と、放射線撮像装置６０４０から出力される信号を処理するイメージプロセッサ６０７０とを備える。放射線撮像装置６０４０は、前述の固体撮像装置１００を図１（ｂ）に例示されるように放射線を撮像する装置として構成したものである。Ｘ線チューブ（放射線源）６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、放射線撮像装置６０４０に入射する。この入射したＸ線には被験者６０６１の体内部の情報が含まれている。イメージプロセッサ（プロセッサ）６０７０は、放射線撮像装置６０４０から出力される信号（画像）を処理し、例えば、処理によって得られた信号に基づいて制御室のディスプレイ６０８０に画像を表示させることができる。

また、イメージプロセッサ６０７０は、処理によって得られた信号を伝送路６０９０を介して遠隔地へ転送することができる。これにより、別の場所のドクタールームなどに配置されたディスプレイ６０８１に画像を表示させたり、光ディスク等の記録媒体に画像を記録したりすることができる。記録媒体は、フィルム６１１０であってもよく、この場合、フィルムプロセッサ６１００がフィルム６１１０に画像を記録する。

本発明に係る固体撮像装置は、可視光の像を撮像する撮像システムに応用することもできる。そのような撮像システムは、例えば、固体撮像装置１００と、固体撮像装置１００から出力される信号を処理するプロセッサとを備えうる。該プロセッサによる処理は、例えば、画像の形式を変換する処理、画像を圧縮する処理、画像のサイズを変更する処理および画像のコントラストを変更する処理の少なくとも１つを含みうる。

Claims (10)

1. 複数の行および複数の列を構成するように複数の画素が配列されるとともに複数の列信号線が配置された画素アレイを有する固体撮像装置であって、
   前記複数の画素の各々は、
   半導体基板に形成された第１導電型の第１ウェルと前記第１ウェルの中に配置された前記第１導電型とは異なる第２導電型の不純物領域とを含む光電変換素子と、
   前記光電変換素子で発生した電荷に応じた信号を前記列信号線に出力する画素内読出回路とを含み、
   前記画素内読出回路は、前記第１導電型の第２ウェルに配置された回路素子を含み、
   前記第１ウェルと前記第２ウェルとが前記第２導電型の半導体領域によって分離され、
   前記回路素子は、前記光電変換素子で発生した電荷に応じた信号をクランプするクランプ回路の一部を構成する容量素子を含み、
   前記容量素子は、前記第２ウェルに配された第１電極と、前記第１電極の上に絶縁膜を介して配された第２電極とを有する、
   ことを特徴とする固体撮像装置。
2. 前記回路素子は、前記光電変換素子で発生した電荷に応じた信号を前記容量素子に供給する増幅回路を含む、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記増幅回路は、前記第２導電型の前記半導体領域に配されたトランジスタを含む、
   ことを特徴とする請求項２に記載の固体撮像装置。
4. 前記第１ウェルの最大深さは、前記第２ウェルの最大深さよりも深い、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。
5. 前記第１ウェルは、複数の前記第１導電型の半導体領域を積層した積層構造部を有する、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
6. 前記第１ウェルは、前記積層構造部の周囲を囲むように配置されていて前記積層構造部の最大深さよりも浅い最大深さを有する前記第１導電型の半導体領域を含む、
   ことを特徴とする請求項５に記載の固体撮像装置。
7. 複数の行および複数の列を構成するように複数の画素が配列されるとともに複数の列信号線が配置された画素アレイを有する固体撮像装置であって、
   前記複数の画素の各々は、
   第１導電型の第１半導体領域と、
   前記第１半導体領域の中に配置された前記第１導電型とは異なる第２導電型の第２半導体領域と、前記第２半導体領域の中に配置された第１導電型の第３半導体領域とを含む光電変換素子と、
   前記光電変換素子で発生した電荷に応じた信号を前記列信号線に出力する画素内読出回路とを含み、
   前記画素内読出回路は、前記第１半導体領域中に配置される前記第２導電型の第４半導体領域に配置された回路素子を含み、
   前記第２半導体領域と前記第４半導体領域とが、前記第１半導体領域によって分離され、
   前記回路素子は、前記光電変換素子で発生した電荷に応じた信号をクランプするクランプ回路の一部を構成する容量素子を含み、
   前記容量素子は、前記第４半導体領域に配された第１電極と、前記第１電極の上に絶縁膜を介して配された第２電極とを有する、
   ことを特徴とする固体撮像装置。
8. 前記回路素子は、前記光電変換素子で発生した電荷に応じた信号を前記容量素子に供給する増幅回路を含む、
   ことを特徴とする請求項７に記載の固体撮像装置。
9. 前記増幅回路は、前記第１半導体領域に配されたトランジスタを含む、
   ことを特徴とする請求項８に記載の固体撮像装置。
10. 請求項１乃至９のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置から出力される信号を処理するプロセッサと、
    を備えることを特徴とする撮像システム。