JP5885401B2

JP5885401B2 - 固体撮像装置および撮像システム

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Publication number: JP5885401B2
Application number: JP2011119712A
Authority: JP
Inventors: 優有嶋; 雄一郎山下; 大藤村; 伸菊池; 祥士河野; 伸一郎清水
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Priority date: 2010-07-07
Filing date: 2011-05-27
Publication date: 2016-03-15
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Description

本発明は、固体撮像装置および撮像システムに関する。

特許文献１には、大面積の放射線撮像装置を製造するために、インゴットから切り出した種々のサイズの矩形半導体基板に半導体回路を作り込み、それらの矩形半導体基板を組み合わせることが開示されている。特許文献２には、複数の撮像素子を結合すること、および、各撮像素子の有効領域に垂直シフトレジスタおよび水平シフトレジスタを配置することが開示されている。

特開２００２−２６３０２号公報特開２００２−３４４８０９号公報

複数のチップ（特許文献１における半導体回路が形成された矩形半導体基板、特許文献２における撮像素子に相当する。）を結合して大面積の固体撮像装置を形成する場合において、各チップの面積が大きい方が有利である。しかしながら、チップの面積が大きくなると、信号線の寄生抵抗や寄生容量による信号遅延の問題が顕在化し、駆動周波数が制限されてしまう。しかしながら、特許文献１、２では、このような問題に対する考慮がなされていない。

本発明は、撮像領域の大型化による信号遅延の影響を低減するために有利な固体撮像装置を提供することを目的とする。

本発明の第１の側面は、複数の撮像ブロックを配列して構成される撮像領域を有する固体撮像装置であって、前記複数の撮像ブロックの各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、前記複数の列のそれぞれに対応して設けられた複数の垂直信号線と、複数のブロック水平信号線と、前記複数のブロック水平信号線に共通に設けられ、前記複数の垂直信号線に読み出された信号が前記複数のブロック水平信号線のうち選択されたブロック水平信号線を介して読み出される水平出力線と、前記複数の垂直信号線にそれぞれ対応して設けられ複数のソースフォロア回路と、第１走査回路と、第２走査回路と、を有し、前記複数のソースフォロア回路のそれぞれは、前記複数の垂直信号線のうち対応する垂直信号線に読み出された信号に応じて、前記複数のブロック水平信号線のうち対応するブロック水平信号線を介して前記水平出力線を駆動し、前記第１走査回路からの駆動パルスに従って、前記画素アレイの選択された行に属する画素の信号が複数の垂直信号線に読み出され、前記第２走査回路からの駆動パルスに従って、前記複数の垂直信号線に読み出された信号が前記複数のブロック水平信号線のいずれかを介して順次に前記水平出力線に読み出され、前記画素アレイの行方向における長さが前記画素アレイの列方向における長さよりも小さく、前記第１走査回路は第１クロックに従って駆動パルスを発生し、前記第２走査回路は第２クロックに従って駆動パルスを発生し、前記第２クロックの周波数は前記第１クロックの周波数よりも高い。

本発明によれば、撮像領域の大型化による信号遅延の影響を低減するために有利な固体撮像装置が提供される。

本発明の実施形態の固体撮像装置の概略構成例を説明する図。本発明の実施形態の撮像ブロックの構成例を説明する図。本発明の実施形態の画素の構成例を説明する図。本発明の実施形態のシフトレジスタの構成例を説明する図。本発明の実施形態のタイミングチャートの一例を説明する図。各撮像ブロックの好ましい形状を例示する図。配線パターンによる信号の遅延を説明するための図。固体撮像装置の構成例を示す図。複数の撮像ブロックが形成されたウエハを例示する図。放射線撮像システムを例示する図。本発明の他の実施形態の撮像ブロックの構成例を説明する図。

図１を参照しながら本発明の１つの実施形態としての固体撮像装置１００の概略構成を説明する。固体撮像装置１００は、例えば、複数の撮像ブロック１０１を配列して構成されうる。この場合、複数の撮像ブロック１０１の配列によって１つの撮像領域を有するセンサパネルＳＰが形成されうる。複数の撮像ブロック１０１は、支持基板１０２の上に配置されうる。固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、当該１つの撮像ブロック１０１によってセンサパネルＳＰが形成される。複数の撮像ブロック１０１の各々は、例えば、半導体基板に回路素子を形成したものであってもよいし、ガラス基板等の上に半導体層を形成し、その半導体層に回路素子を形成したものであってもよい。複数の撮像ブロック１０１の各々は、複数の行および複数の列を構成するように複数の画素が配列された画素アレイを有する。

固体撮像装置１００は、例えば、Ｘ線等の放射線の像を撮像する装置として構成されてもよいし、可視光の像を撮像する装置として構成されてもよい。固体撮像装置１００が放射線の像を撮像する装置として構成される場合は、典型的には、放射線を可視光に変換するシンチレータ１０３がセンサパネルＳＰの上に設けられうる。シンチレータ１０３は、放射線を可視光に変換し、この可視光がセンサパネルＳＰに入射し、センサパネルＳＰ（撮像ブロック１０１）の各光電変換素子によって光電変換される。

次に、図２を参照しながら各撮像ブロック１０１の構成例を説明する。なお、固体撮像装置１００が１つの撮像ブロック１０１で構成される場合には、１つの撮像ブロック１０１を固体撮像装置として考えることができる。撮像ブロック１０１は、複数の行および複数の列を構成するように複数の画素２０１が配列され、複数の列信号線２０８ａが配置された画素アレイＧＡを有する。複数の画素２０１の各々は、光電変換素子（例えば、フォトダイオード）２０２と、光電変換素子２０２で発生した電荷に応じた信号（光信号）を列信号線２０８ａに出力する画素内読出回路２０３とを含む。画素アレイＧＡには、複数の列信号線２０８ｂが更に配置されてもよく、画素内読出回路２０３は、画素内読出回路２０３のノイズを列信号線２０８ｂに出力するように構成されうる。行方向に沿って隣接する２つの画素２０１のそれぞれにおける画素内読出回路２０３は、例えば、当該２つの画素２０１の境界線を対称軸として線対称に配置されうる。

撮像ブロック１０１は、垂直走査回路（第２走査回路）２０４と水平走査回路（第１走査回路）２０５とを含む。垂直走査回路２０４は、例えば、隣接する２つの列の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の列の光電変換素子２０２の外側に配置されてもよい。垂直走査回路２０４は、例えば、第１クロックＣＬＫ１に従ってシフト動作する垂直シフトレジスタを含み、垂直シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の行を走査する。垂直シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第１クロックＣＬＫ１に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する行が、選択されるべき行である。

水平走査回路２０５は、例えば、隣接する２つの行の光電変換素子２０２の間に配置されうるが、画素アレイＧＡにおける最も外側の行の光電変換素子２０２の外側に配置されてもよい。水平走査回路２０５は、例えば、第２クロックＣＬＫ２に従ってシフト動作する水平シフトレジスタを含み、水平シフトレジスタによるシフト動作に応じて画素アレイＧＡにおける複数の列を走査する。水平シフトレジスタは、複数のレジスタを直列接続して構成され、初段のレジスタによって取り込まれたパルスが第２クロックＣＬＫ２に従って順次次段のレジスタに転送される。パルスを保持しているレジスタに対応する列が、選択されるべき列である。

垂直走査回路２０４は、垂直シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位垂直走査回路（第１単位走査回路）ＶＳＲを垂直方向に配列して構成されうる。各単位垂直走査回路ＶＳＲは、ある列（図２では、最も左側の列（即ち、第１列）。）に属する画素の光電変換素子２０２とその列に隣接する列（図２では、左側から２番目の列（即ち、第２列）。）に属する画素の光電変換素子２０２とによって挟まれる領域に配置されうる。各単位垂直走査回路ＶＳＲは、垂直シフトレジスタを通してパルスが転送されてくると、それが属する行の画素２０１が選択されるように、行選択信号ＶＳＴをアクティブレベルに駆動する。選択された行の画素２０１の光信号、ノイズは、それぞれ列信号線２０８ａ、２０８ｂに出力される。ここで、図２では、列信号線２０８ａと列信号線２０８ｂとが１本の線で示されている。水平走査回路２０５、垂直走査回路２０４の不図示の入力端子には、パルス信号（スタートパルス）ＰＵＬＳＥ１、ＰＵＬＳＥ２がそれぞれ供給される。

水平走査回路２０５は、水平シフトレジスタを構成するための１つのレジスタをそれぞれ含む複数の単位水平走査回路（第２単位走査回路）ＨＳＲを水平方向に配列して構成されうる。各単位水平走査回路ＨＳＲは、１つの行（図２では、上から４番目の行（即ち、第４行）。）に属する隣接する２つの画素からなる各対（第１列の画素と第２列の画素からなる対、第３列の画素と第４列の画素からなる対、・・・。）における２つの光電変換素子２０２によって挟まれる領域に配置されている。しかし、各単位水平走査回路ＨＳＲは、列方向に隣接する２つの画素における２つの光電変換素子２０２によって挟まれる領域には配置されていない。このような構成は、列方向における光電変換素子２０２間の隙間を小さくするために有利である。単位水平走査回路ＨＳＲは、水平シフトレジスタを通してパルスが転送されてくると、それが属する列が選択されるように、即ち、当該列の列信号線２０８ａ、２０８ｂが水平信号線２０９ａ、２０９ｂに接続されるようにスイッチ２０７を制御する。即ち、選択された行の画素２０１の光信号、ノイズが列信号線２０８ａ、２０８ｂに出力され、選択された列（即ち、選択された列信号線２０８ａ、２０８ｂ）の信号が水平信号線２０９ａ、２０９ｂに出力される。これによりＸＹアドレッシングが実現される。水平信号線２０９ａ、２０９ｂは、出力アンプ２１０ａ、２１０ｂの入力に接続されていて、水平信号線２０９ａ、２０９ｂに出力された信号は、出力アンプ２１０ａ、２１０ｂによって増幅されてパッド２１１ａ、２１１ｂを通して出力される。

画素アレイＧＡは、それぞれ画素２０１を含む複数の単位セル２００が複数の行および複数の列を構成するように配列されたものとして考えることができる。単位セル２００は、いくつかの種類を含みうる。ある単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分を含む。図２に示す例では、２つの単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでいるが、１つの単位セル２００が１つの単位垂直走査回路ＶＳＲを含んでもよいし、３以上の複数の単位セル２００の集合が１つの単位垂直走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位水平走査回路ＨＳＲの少なくとも一部分を含む。図２に示す例では、１つの単位セル２００が１つの単位水平走査回路ＨＳＲを含んでいるが、複数の単位セル２００の集合が１つの単位水平走査回路ＶＳＲを含んでもよい。他の単位セル２００は、単位垂直走査回路ＶＳＲの少なくとも一部分および単位水平走査回路ＨＳＲの少なくとも一部分を含む。他の単位セル２００としては、出力アンプ２１０ａの少なくとも一部分を含む単位セル、出力アンプ２１０ｂの少なくとも一部分を含む単位セル、スイッチ２０７を含む単位セルなどを挙げることができる。

図３を参照しながら各画素２０１の構成例を説明する。前述のとおり、画素２０１は、光電変換素子２０２と、画素内読出回路２０３とを含む。光電変換素子２０２は、典型的にはフォトダイオードでありうる。画素内読出回路２０３は、例えば、第１増幅回路３１０、クランプ回路３２０、光信号サンプルホールド回路３４０、ノイズサンプルホールド回路３６０、第２増幅回路のＮＭＯＳトランジスタ３４３、３６３、行選択スイッチ３４４、３６４を含みうる。

光電変換素子２０２は、電荷蓄積部を含み、該電荷蓄積部は、第１増幅回路３１０のＰＭＯＳトランジスタ３０３のゲートに接続されている。ＰＭＯＳトランジスタ３０３のソースは、ＰＭＯＳトランジスタ３０４を介して電流源３０５に接続されている。ＰＭＯＳトランジスタ３０３と電流源３０５とによって第１ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３０３によってソースフォロア回路を構成することは、１／ｆノイズの低減に有効である。ＰＭＯＳトランジスタ３０４は、そのゲートに供給されるイネーブル信号ＥＮがアクティブレベルになるとオンして第１ソースフォロア回路を動作状態にするイネーブルスイッチである。第１増幅回路３１０は、電荷電圧変換部ＣＶＣの電位に応じた信号を中間ノードｎ１に出力する。

図３に示す例では、光電変換素子２０２の電荷蓄積部およびＰＭＯＳトランジスタ３０３のゲートが共通のノードを構成していて、このノードは、該電荷蓄積部に蓄積された電荷を電圧に変換する電荷電圧変換部ＣＶＣとして機能する。即ち、電荷電圧変換部ＣＶＣには、該電荷蓄積部に蓄積された電荷Ｑと電荷電圧変換部ＣＶＣが有する容量値Ｃとによって定まる電圧Ｖ（＝Ｑ／Ｃ）が現れる。電荷電圧変換部ＣＶＣは、リセットスイッチとしてのＰＭＯＳトランジスタ３０２を介してリセット電位Ｖｒｅｓに接続されている。リセット信号ＰＲＥＳがアクティブレベルになると、ＰＭＯＳトランジスタ３０２がオンして、電荷電圧変換部ＣＶＣの電位がリセット電位Ｖｒｅｓにリセットされる。

クランプ回路３２０は、リセットした電荷電圧変換部ＣＶＣの電位に応じて第１増幅回路３１０によって中間ノードｎ１に出力されるノイズをクランプ容量３２１によってクランプする。つまり、クランプ回路３２０は、光電変換素子２０２で光電変換により発生した電荷に応じて第１ソースフォロア回路から中間ノードｎ１に出力された信号から、このノイズをキャンセルするための回路である。この中間ノードｎ１に出力されるノイズはリセット時のｋＴＣノイズを含む。クランプは、クランプ信号ＰＣＬをアクティブレベルにしてＰＭＯＳトランジスタ３２３をオン状態にした後に、クランプ信号ＰＣＬを非アクティブレベルにしてＰＭＯＳトランジスタ３２３をオフ状態にすることによってなされる。クランプ容量３２１の出力側は、ＰＭＯＳトランジスタ３２２のゲートに接続されている。ＰＭＯＳトランジスタ３２２のソースは、ＰＭＯＳトランジスタ３２４を介して電流源３２５に接続されている。ＰＭＯＳトランジスタ３２２と電流源３２５とによって第２ソースフォロア回路が構成されている。ＰＭＯＳトランジスタ３２４は、そのゲートに供給されるイネーブル信号ＥＮ０がアクティブレベルになるとオンして第２ソースフォロア回路を動作状態にするイネーブルスイッチである。

光電変換素子２０２で光電変換により発生した電荷に応じて第２ソースフォロア回路から出力される信号は、光信号として、光信号サンプリング信号ＴＳがアクティブレベルになることによってスイッチ３４１を介して容量３４２に書き込まれる。電荷電圧変換部ＣＶＣの電位をリセットした直後にＰＭＯＳトランジスタ３２３をオン状態とした際に第２ソースフォロア回路から出力される信号は、ノイズである。このノイズは、ノイズサンプリング信号ＴＮがアクティブレベルになることによってスイッチ３６１を介して容量３６２に書き込まれる。このノイズには、第２ソースフォロア回路のオフセット成分が含まれる。

垂直走査回路２０４の単位垂直走査回路ＶＳＲが行選択信号ＶＳＴをアクティブレベルに駆動すると、容量３４２に保持された信号（光信号）が第２増幅回路のＮＭＯＳトランジスタ３４３および行選択スイッチ３４４を介して列信号線２０８ａに出力される。また、同時に、容量３６２に保持された信号（ノイズ）が第２増幅回路のＮＭＯＳトランジスタ３６３および行選択スイッチ３６４を介して列信号線２０８ｂに出力される。第２増幅回路のＮＭＯＳトランジスタ３４３は、列信号線２０８ａに設けられた不図示の定電流源とソースフォロア回路を構成する。同様に、第２増幅回路のＮＭＯＳトランジスタ３６３は列信号線２０８ｂに設けられた不図示の定電流源とソースフォロア回路を構成する。

画素２０１は、隣接する複数の画素２０１の光信号を加算する加算スイッチ３４６を有してもよい。加算モード時には、加算モード信号ＡＤＤがアクティブレベルになり、加算スイッチ３４６がオン状態になる。これにより、隣接する画素２０１の容量３４２が加算スイッチ３４６によって相互に接続されて、光信号が平均化される。同様に、画素２０１は、隣接する複数の画素２０１の光信号をノイズを加算する加算スイッチ３６６を有してもよい。加算スイッチ３６６がオン状態になると、隣接する画素２０１の容量３６２が加算スイッチ３６６によって相互に接続されて、ノイズが平均化される。

画素２０１は、感度を変更するための機能を有してもよい。画素２０１は、例えば、第１感度変更スイッチ３８０および第２感度変更スイッチ３８２、並びにそれらに付随する回路素子を含みうる。第１変更信号ＷＩＤＥ１がアクティブレベルになると、第１感度変更スイッチ３８０がオンして、電荷電圧変換部ＣＶＣの容量値に第１付加容量３８１の容量値が追加される。これによって画素２０１の感度が低下する。第２変更信号ＷＩＤＥ２がアクティブレベルになると、第２感度変更スイッチ３８２がオンして、電荷電圧変換部ＣＶＣの容量値に第２付加容量３８３の容量値が追加される。これによって画素２０１の感度が更に低下する。

このように画素２０１の感度を低下させる機能を追加することによって、より大きな光量を受光することが可能となり、ダイナミックレンジを広げることができる。第１変更信号ＷＩＤＥ１がアクティブレベルになる場合には、イネーブル信号ＥＮｗをアクティブレベルにして、ＰＭＯＳトランジスタ３０３に加えてＰＭＯＳトランジスタ３８５をソースフォロア動作させてもよい。

垂直走査回路２０４は、種々の構成を有しうるが、例えば、図４（ａ）に示された構成を有しうる。図４（ａ）に示された垂直走査回路２０４は、各単位垂直走査回路ＶＳＲが１つのＤ型フリップフロップ４０１を含み、Ｄ型フリップフロップ４０１のクロック入力に対して第１クロックＣＬＫ１が供給される。初段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力には、パルス信号ＰＵＬＳＥ１が供給され、第１クロックＣＬＫ１によって第１パルス信号ＰＵＬＳＥ１が取り込まれる。初段のＤ型フリップフロップ４０１は、第１クロックＣＬＫ１の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、その単位垂直走査回路ＶＳＲが属する行を選択するために使用され、例えば、バッファ４０２を介して行選択信号ＶＳＴとして出力される。各単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＱ出力は、次段の単位垂直走査回路ＶＳＲのＤ型フリップフロップ４０１のＤ入力に接続されている。

水平走査回路２０５は、種々の構成を有しうるが、例えば、図４（ｂ）に示された構成を有しうる。図４（ｂ）に示された水平走査回路２０５は、各単位垂直走査回路ＨＳＲが１つのＤ型フリップフロップ４１１を含み、Ｄ型フリップフロップ４１１のクロック入力に対して第２クロックＣＬＫ２が供給される。初段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力には、第２パルス信号ＰＵＬＳＥ２が供給され、第２クロックＣＬＫ２によって第２パルス信号ＰＵＬＳＥ２が取り込まれる。初段の単位水平走査回路ＨＳＲは、第２クロックＣＬＫ２の１周期分の長さを有するパルス信号をＱ出力から出力する。各単位水平走査回路ＨＳＲのＱ出力は、その単位水平走査回路ＨＳＲが属する列を選択するために使用され、例えば、バッファ４１２を介して列選択信号ＨＳＴとして出力される。各単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＱ出力は、次段の単位水平走査回路ＨＳＲのＤ型フリップフロップ４１１のＤ入力に接続されている。ここで、垂直走査回路２０４による走査期間である垂直走査期間は、水平走査回路２０５による水平走査期間に画素アレイＧＡの行数を乗じた時間である。そして、水平走査期間は、画素アレイＧＡの全ての列を走査するために要する期間である。よって、列を選択する列選択信号ＨＳＴを発生する水平走査回路２０５に供給される第２クロックＣＬＫ２の周波数は、行を選択する行選択信号ＶＳＴを発生する垂直走査回路２０４に供給される第１クロックＣＬＫ１の周波数よりも遙かに高い。

図５を参照しながら各画素２０１に供給される主な信号について説明する。リセット信号ＰＲＥＳ、イネーブル信号ＥＮ、クランプ信号ＰＣＬ、光信号サンプリング信号ＴＳ、ノイズサンプリング信号ＴＮは、ローアクティブの信号である。イネーブル信号ＥＮ０は、図５に示されていないが、イネーブル信号ＥＮと同様の信号でありうる。イネーブル信号ＥＮｗは、図５に示されていないが、第１変更信号ＷＩＤＥ１がアクティブにされる場合には、イネーブル信号ＥＮと同様に遷移しうる。

まず、画素アレイＧＡの全ての行についてイネーブル信号ＥＮがアクティブになり、次いで、光信号サンプリング信号ＴＳがパルス状にアクティブレベルになって、光信号が容量３４２に書き込まれる。次いで、リセット信号ＰＲＥＳがパルス状にアクティブレベルになって、電荷電圧変換部ＣＶＣの電位がリセットされる。次いで、クランプ信号ＰＣＬがパルス状にアクティブレベルになる。クランプ信号ＰＣＬがアクティブレベルであるときに、ノイズサンプリング信号ＴＮがパルス状にアクティブレベルになって、ノイズが容量３６２に書き込まれる。

その後、垂直走査回路２０４の第１行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ０）をアクティブレベルにする。これは、垂直走査回路２０４が画素アレイＧＡの第１行を選択することを意味する。この状態で、水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。これは、水平走査回路２０５が画素アレイＧＡの第１列から最終列までを順に選択することを意味する。これにより、出力アンプ２１０ａ、２１０ｂから画素アレイＧＡの第１行における第１列から最終列までの画素の光信号、ノイズが出力される。その後、垂直走査回路２０４の第２行に対応する単位垂直走査回路ＶＳＲがその行選択信号ＶＳＴ（ＶＳＴ１）をアクティブレベルにする。水平走査回路２０５の第１列から最終列に対応する単位水平走査回路ＨＳＲが列選択信号ＨＳＴ（ＨＳＴ０〜ＨＳＴｎ）をアクティブレベルにする。このような動作を最終行まで行うことによって１つの画像が画素アレイＧＡから出力される。

次に、図６を参照しながら、撮像領域の大型化を考慮した場合における各撮像ブロック１０１の好ましい形状について説明する。各撮像ブロック１０１の画素アレイＧＡの行方向における長さＨは、画素アレイＧＡの列方向における長さＶよりも小さいことが好ましい。ここで、行方向とは画素アレイＧＡにおける行に平行な方向であり、列方向とは画素アレイＧＡにおける列に平行な方向である。画素アレイＧＡの行方向における長さＨは、画素２０１の行方向におけるピッチ（画素２０１の中心間距離）をｘ、画素アレイＧＡの列数をｍとすると、ｍ・ｘである。画素アレイＧＡの列方向における長さＶは、画素２０１の列方向におけるピッチをｙ、画素アレイＧＡの行数をｎとすると、ｎ・ｙである。ｘ＝ｙであれば、ｍ＜ｎであることが好ましい。

以下、撮像ブロック１０１の画素アレイＧＡの行方向における長さＨを画素アレイＧＡの列方向における長さＶよりも小さくすることが好ましい理由を説明する。信号線における信号遅延の原因となる寄生容量および寄生抵抗を評価するために、図７に示すような配線パターンＭを考える。

配線パターンＭの寄生容量Ｃｐおよび寄生抵抗Ｒｐは、以下の式で表現されうる。
Ｃｐ＝Ｌ・Ｗ・Ｃｏｘ
Ｒｐ＝Ｌ／Ｗ・σ
ここで、Ｌは配線パターンＭの長さ、Ｗは配線パターンＭの幅、Ｃｏｘは配線パターンＭの単位面積当たりの容量、σは配線パターンＭのシート抵抗である。

配線パターンＭによって伝達される信号の遅延量は、配線パターンＭの時定数τで評価することができる。ここで、τ＝Ｃｐ・Ｒｐであるので、
τ＝（Ｌ・Ｗ・Ｃｏｘ）・（Ｌ／Ｗ・σ）
＝Ｌ^２・Ｃｏｘ・σ
であり、Ｌの二乗に比例する。つまり、配線パターンによって伝達される信号の時間遅延は、その配線パターンの長さに比例して大きくなる。

一方、前述のように、水平走査回路２０５に供給される第２クロックＣＬＫ２の周波数は、垂直走査回路２０４に供給される第１クロックＣＬＫ１の周波数よりも遙かに高い。そこで、時間遅延がよりクリティカルである第２クロックＣＬＫ２の伝達線を可能な限り短くすることが、フレームレートの向上に寄与する。目安としては、画素アレイＧＡの行方向における長さＨを画素アレイＧＡの列方向における長さＶよりも小さくすることが好ましい。更には、Ｈ＜０．８Ｖであることがより好ましく、Ｈ＜０．５Ｖであることがより好ましく、Ｈ＜０．３Ｖであることがより好ましい。

次に、撮像領域の大型化を考慮した場合における他の問題点について考える。固体撮像装置１００を構成する撮像ブロック１０１を大型化することができれば、固体撮像装置１００を構成する撮像ブロック１０１の個数を減らすことができる。しかしながら、この場合、撮像ブロック１０１の収率（歩留まり）が低下しうる。そこで、例えば、前述のＨとＶの関係の他、収率を考慮して撮像ブロック１０１のサイズを決定し、１又は複数の撮像ブロック１０１で構成されるチップを結合することによって固体撮像装置１００を構成することが好ましい。図８（ａ）に示す例では、複数の撮像ブロック１０１の配列で構成される撮像領域は、チップ８０１、８０２、８０３で構成されている。ここで、チップ８０１は、２個の撮像ブロック１０１で構成され、チップ８０２は、３個の撮像ブロック１０１で構成され、チップ８０３は、１個の撮像ブロック１０１で構成されている。図８（ｂ）に示す例では、複数の撮像ブロック１０１を配列して構成される撮像領域は、３個の撮像ブロック１０１で構成されるチップ８０２と、１個の撮像ブロック１０１で構成されるチップ８０３とで構成されている。図８（ａ）、（ｂ）は、撮像領域が、第１個数の撮像ブロック１０１で構成されるチップと、第１個数とは異なる第２個数の撮像ブロック１０１で構成されるチップとを含む複数のチップで構成された固体撮像装置１００の例である。

例えば、図９に示すような撮像ブロック１０１が形成されたウエハ９００において、Ｘで示す撮像ブロック１０１に欠陥が存在すると仮定する。この場合において、チップの最大サイズを３個分の撮像ブロック１０１のサイズとすると、欠陥が存在しない撮像ブロック１０１は、例えば、太線で示すチップが得られるようにダイシングされうる。この場合において、１個の撮像ブロック１０１で構成されるチップと、２個の撮像ブロック１０１で構成されるチップと、３個の撮像ブロック１０１で構成されるチップとが得られる。この例において、常に３個の撮像ブロック１０１で１つのチップを構成しようとすると、欠陥が存在しないにも拘わらず廃棄される撮像ブロック１０１が生じてしまう。一方で、全てのチップが１個の撮像ブロック１０１で構成されるようにウエハ９００をダイシングすると、固体撮像装置１００を作製するために相互に位置合わせすべきチップの個数が多くなり、作業性が悪い。

図１１を参照しながら各撮像ブロック１０１の他の構成例を説明する。図１１は、各撮像ブロック１０１の等価回路の概念図である。各撮像ブロック１０１の撮像領域は、複数の列１１０１を有する。各列１１０１は、複数の行にそれぞれ対応する複数の画素を有する。各画素は様々な構成を取り得るが、例えば図３の構成をとることができる。

不図示の水平走査回路から供給される駆動パルスに応じて、各行の信号が順次に垂直信号線に出力される。ここで、各行に含まれる複数の画素の信号は、それぞれ対応する垂直信号線に同時に出力され得る。添字ｓが付された符号で示される構成要素は、ノイズ信号が重畳した光信号（以下、単に光信号とする）を取り扱う構成要素であり、添字ｎが付された符号で示される構成要素は、画素で生じるノイズ信号を取り扱う構成要素である。例えば、１１０２ｓは、光信号を伝達する垂直信号線であり、１１０２ｎは、画素で生じるノイズ信号を伝達する垂直信号線である。光信号とノイズ信号とを時分割で読みだす場合には各列に対応して垂直信号線は一本のみ設ければよい。１１０３ｓ、１１０３ｎは電流源であり、電流源１１０３ｓ、１１０３ｎは、画素に増幅回路を有する場合に、その増幅回路にバイアス電流を供給するものである。増幅回路の一例としてはソースフォロワ回路を用いることができる。

１１０４ｓ、１１０４ｎは、垂直信号線１１０２ｓ、１１０２ｎに対応して設けられている列増幅回路であり、この構成例では、ソースフォロワ回路である。１１０５ｓ、１１０５ｎは、選択スイッチであり、不図示の水平走査回路から供給される駆動パルスにより順次に、もしくはランダムにアクティブになる。１１０６ｓ、１１０６ｎはブロック水平信号線であり、ブロックを構成する複数の列ごとに電気的に分離されて設けられており、ブロックを構成する複数の列からの信号が読み出され得る。１１０７ｓ、１１０７ｎはブロック選択スイッチである。ブロック水平信号線１１０６ｓ、１１０６ｎに読み出された信号は、ブロック選択スイッチ１１０７ｓ、１１０７ｎを順次に、もしくはランダムにアクティブにすることによって水平信号線１１０８ｓ、１１０８ｎに読み出される。ブロック選択スイッチ１１０７ｓ、１１０７ｎは、不図示の水平走査回路からの駆動パルスにより制御され得る。この構成例では、ブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎは、ソースフォロア回路である列増幅回路１１０４ｓ、１１０４ｎによって直接に駆動される。ここで、列増幅回路１１０４ｓ、１１０４ｎは、垂直信号線１１０２ｓ、１１０２ｎに読み出された信号に応じてブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎを駆動する。

１１０９ｓ、１１０９ｎは、列増幅回路１１０４ｓ、１１０４ｎにバイアス電流を供給するための電流源である。電流源１１０９ｓは、水平信号線１１０８ｓ、ブロック選択スイッチ１１０７ｓ、ブロック水平信号線１１０６ｓ、列選択スイッチ１１０５ｓを介して列増幅回路１１０４ｓに電流を供給する。電流源１１０９ｎは、水平信号線１１０８ｎ、ブロック選択スイッチ１１０７ｎ、ブロック水平信号線１１０６ｎ、列選択スイッチ１１０５ｎを介して列増幅回路１１０４ｎに電流を供給する。したがって、不図示の水平走査回路によって選択された列に対応する列増幅回路１１０４ｓ、１１０４ｎがブロック水平信号線１１０６ｓ、１１０６ｎおよび水平信号線１１０８ｓ、１１０８ｎを駆動する。１１１０ｓ、１１１０ｎは、水平信号線１１０８ｓ、１１０８ｎと不図示の出力パッドとの間の電気経路に配された増幅回路である。増幅回路１１１０ｓ、１１１０ｎは、図１１の構成例では、ソースフォロワである。増幅回路１１１０ｓ、１１１０ｎで増幅された後の信号が出力パッドを介して出力され後段の信号処理ＩＣにおいてＡＤ変換等の信号処理が行われる。信号処理ＩＣは複数の撮像ブロック１０１に共通に設けられていてもよいし、所定の数の撮像ブロック１０１ごとに複数設けられていてもよいし、各撮像ブロック１０１に対応して複数設けられていてもよい。１１１１ｓ、１１１１ｎは、増幅回路１１１０ｓ、１１１０ｎにバイアス電流を供給するための電流源である。１１１２ｓ、１１１２ｎは、チップ選択用スイッチである。

このような撮像装置において信号の読み出しは以下のようなシーケンスで行われる。不図示の垂直走査回路からの駆動パルスにより、所定の行の信号が略同時に対応する垂直信号線に読み出される。その後、不図示の水平走査回路からの駆動パルスにより、複数の垂直信号線に読み出された信号がブロック水平信号線を介して順次に水平信号線に読み出される。このような構成では、垂直信号線にパラレルに複数の信号が読み出された後、水平出力線に出力されるときにシリアルに変換される。このような構成の場合にはシリアルに変換して読み出す際のスピードが画像全体の信号を読み出しスピードを律速する場合がある。このときに行方向の長さが長いと、水平出力線の抵抗、負荷が高くなり更にスピードという観点で不利である。特に図１１の構成例のように、列に設けられた増幅回路により水平出力線を直接駆動するような構成では、特に水平出力線の抵抗、負荷がスピードに影響する。

図１０は、本発明に係る固体撮像装置をＸ線診断システム（放射線撮像システム）応用した例を示した図である。放射線撮像システムは、放射線撮像装置６０４０と、放射線撮像装置６０４０から出力される信号を処理するイメージプロセッサ６０７０とを備える。放射線撮像装置６０４０は、前述の固体撮像装置１００を図１（ｂ）に例示されるように放射線を撮像する装置として構成したものである。Ｘ線チューブ（放射線源）６０５０で発生したＸ線６０６０は患者あるいは被験者６０６１の胸部６０６２を透過し、放射線撮像装置６０４０に入射する。この入射したＸ線には被験者６０６１の体内部の情報が含まれている。イメージプロセッサ（プロセッサ）６０７０は、放射線撮像装置６０４０から出力される信号（画像）を処理し、例えば、処理によって得られた信号に基づいて制御室のディスプレイ６０８０に画像を表示させることができる。
また、イメージプロセッサ６０７０は、処理によって得られた信号を伝送路６０９０を介して遠隔地へ転送することができる。これにより、別の場所のドクタールームなどに配置されたディスプレイ６０８１に画像を表示させたり、光ディスク等の記録媒体に画像を記録したりすることができる。記録媒体は、フィルム６１１０であってもよく、この場合、フィルムプロセッサ６１００がフィルム６１１０に画像を記録する。

本発明に係る固体撮像装置は、可視光の像を撮像する撮像システムに応用することもできる。そのような撮像システムは、例えば、固体撮像装置１００と、固体撮像装置１００から出力される信号を処理するプロセッサとを備えうる。該プロセッサによる処理は、例えば、画像の形式を変換する処理、画像を圧縮する処理、画像のサイズを変更する処理および画像のコントラストを変更する処理の少なくとも１つを含みうる。

Claims

複数の撮像ブロックを配列して構成される撮像領域を有する固体撮像装置であって、
前記複数の撮像ブロックの各々は、
複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、
前記複数の列のそれぞれに対応して設けられた複数の垂直信号線と、
複数のブロック水平信号線と、
前記複数のブロック水平信号線に共通に設けられ、前記複数の垂直信号線に読み出された信号が前記複数のブロック水平信号線のうち選択されたブロック水平信号線を介して読み出される水平出力線と、
前記複数の垂直信号線にそれぞれ対応して設けられ複数のソースフォロア回路と、
第１走査回路と、
第２走査回路と、を有し、
前記複数のソースフォロア回路のそれぞれは、前記複数の垂直信号線のうち対応する垂直信号線に読み出された信号に応じて、前記複数のブロック水平信号線のうち対応するブロック水平信号線を介して前記水平出力線を駆動し、
前記第１走査回路からの駆動パルスに従って、前記画素アレイの選択された行に属する画素の信号が複数の垂直信号線に読み出され、
前記第２走査回路からの駆動パルスに従って、前記複数の垂直信号線に読み出された信号が前記複数のブロック水平信号線のいずれかを介して順次に前記水平出力線に読み出され、
前記画素アレイの行方向における長さが前記画素アレイの列方向における長さよりも小さく、
前記第１走査回路は第１クロックに従って駆動パルスを発生し、前記第２走査回路は第２クロックに従って駆動パルスを発生し、前記第２クロックの周波数は前記第１クロックの周波数よりも高い、
ことを特徴とする固体撮像装置。
前記第１走査回路は、前記画素アレイの中に配置されている、
ことを特徴とする請求項１に記載の固体撮像装置。
前記第２走査回路は、前記画素アレイの中に配置されている、
ことを特徴とする請求項１に記載の固体撮像装置。
前記複数の撮像ブロックを配列して構成される前記撮像領域は、第１個数の前記撮像ブロックを含むチップと、前記第１個数とは異なる第２個数の前記撮像ブロックを含むチップとを含む複数のチップで構成されている、
ことを特徴とする請求項１に記載の固体撮像装置。
前記第２走査回路は、１つのレジスタをそれぞれ含む複数の第２単位走査回路を水平方向に配列して構成され、各第２単位走査回路は、１つの行に属する隣接する２つの画素からなる各対における２つの光電変換素子によって挟まれる領域には配置されているが、列方向に隣接する２つの画素における２つの光電変換素子によって挟まれる領域には配置されていない、
ことを特徴とする請求項１に記載の固体撮像装置。
前記第１走査回路は、１つのレジスタをそれぞれ含む複数の第１単位走査回路を垂直方向に配列して構成され、各第１単位走査回路は、ある列に属する画素の光電変換素子とその列に隣接する列に属する画素の光電変換素子とによって挟まれる領域に配置されている、
ことを特徴とする請求項５に記載の固体撮像装置。
前記水平出力線に接続された電流源を有し、
前記電流源は、前記複数のブロック水平信号線のうち対応するブロック水平信号線を介して、前記複数のソースフォロア回路のうち対応するソースフォロア回路にバイアス電流を供給することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
放射線を可視光に変換するシンチレータを更に備え、
該可視光を光電変換するように前記複数の撮像ブロックが配置され、
放射線撮像装置として構成されている、
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
請求項１乃至８のいずれか１項に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理するプロセッサと、
を備えることを特徴とする撮像システム。