JP2005328275A - 固体撮像装置および撮像システム - Google Patents

Abstract

【課題】 画素の動作タイミングずれが小さく、かつ高SN比のセンサ出力を得る。
【解決手段】 光電変換部、及び前記光電変換部からの信号を増幅して出力するためのトランジスタを少なくとも備えた画素を複数配列してなる光電変換画素部１と、光電変換画素部１の少なくとも一部の画素に対応したアナログメモリセルを配列してなるメモリ部９，１０とを備えた固体撮像装置において、それぞれ画素の一列が共通接続される複数の出力線にそれぞれ接続され、画素からの信号をクランプすることで画素のノイズを除去するための複数の結合容量５と、複数の結合容量５にそれぞれ接続され、結合容量からの信号電圧を増幅する複数の増幅器２４と、複数の増幅器２４にそれぞれ接続され、各増幅器の出力オフセットと増幅された信号を出力するための回路手段２５、２６、２７、２８と、を有する。
【選択図】 図１

Description

本発明は固体撮像装置および撮像システム、特に光電変換部、及び前記光電変換部からの信号を増幅して出力するためのトランジスタを少なくとも備えた画素を複数配列してなる光電変換画素部を備えた増幅型固体撮像装置および撮像システムに関する。

従来、固体撮像装置としては、そのSN比の良さからCCDが多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa et al., “SIT image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)、MOSトランジスタを使ったCMOSセンサ (S.K.Mendis, S.E.Kemeny and E.R.Fossum, “A 128 ×128 CMOS active image sensor for highly integrated imaging systems,” in IEDM Tech. Dig., 1993, pp. 583-586.) などがある。

特にCMOSセンサはCMOSプロセスとのマッチングが良く、周辺CMOS回路をオンチップ化できることから、開発に力が注がれている。しかし、これらの増幅型固体撮像装置に共通する課題として、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号としては固定パターンノイズ（FPN）がのるということが挙げられる。このFPNを除くため、従来色々な信号読み出し回路が工夫されている。

増幅型固体撮像装置の他の課題は、動作タイミングに関するものである。この型のイメージセンサの画素信号読み出しは１行ずつ行われ、さらにこの１行読み出し後に水平転送動作が続く。このため、画素の信号蓄積動作は１行ごとにずれてくるのである。なぜなら１フィールドにおける画素の信号蓄積動作は画素信号読み出しで終了するからである。したがって、第一行と最終行とのタイミングずれはほとんど１フィールド時間となる。一方、CCDではすべての画素信号が一斉に垂直CCDに転送されるが、CCD画素の蓄積動作はこの一斉転送で終了し、かつ開始するため、CCD画素の動作は同時である。増幅型イメージセンサのこの動作タイミングずれは、高速動作する被写体を写したときに、像のゆがみとなって現れることになる。

この課題を改善する目的で、特許文献１および特許文献２には、MOSスイッチと容量とで形成されるメモリセルで構成されるアナログフレームメモリを備えたイメージセンサが提案されている。これら提案のセンサにおいては、画素信号が対応するメモリセルに、水平転送動作を伴わず短時間で転送され、その後水平転送を伴ったメモリ信号の読み出しがほぼ１フィールド期間を使って行われる。これにより、動作タイミングのずれは著しく短縮される。

また、特許文献３には、各列にゲインが１倍を超えるアンプを設けた固体撮像装置が開示されている。

図８は上記従来例によるイメージセンサの回路図を表すものであり、同図において、１は少なくともフォトダイオードと増幅用トランジスタとを有する増幅型画素を示す。図９は図８における増幅型画素例としての典型的CMOSセンサ画素回路図である。図８および図９により、従来技術を説明する。

図９に示すように、画素１はフォトダイオード１８、φTXにより制御される転送トランジスタ２０、フォトダイオード１８からの信号電荷が転送されるフローティングディフュージョン（FD）部１９、ＦＤ部１９とゲートが接続される増幅用トランジスタ２１、φSELにより制御される画素選択用の選択トランジスタ２２、φRESにより制御されるリセットトランジスタ２３から構成される。選択トランジスタ２２は垂直画素出力線２に接続され、垂直画素出力線２はφGにより制御される電流供給用トランジスタ７に接続される。

図８に示すように、走査回路４によって選択された行の画素１の増幅用トランジスタ２１は、φSELがハイレベルとなり選択トランジスタ２２が導通状態になると、電流供給用トランジスタ７より電流が供給されて、ソースフォロワとして作動し、垂直画素出力線２にその出力電圧を出力する。初めにフローティングディフュージョン（FD）部１９が、リセットパルスφRESをリセットトランジスタ２３に印加することによってリセットされ、そのFD電位相当の出力が垂直画素出力線２に現れる。垂直画素出力線２側のこの基準電圧は、ソースフォロワのしきい電圧の画素間ばらつきのためにばらつくが、垂直メモリ出力線１１の側では、φCとφSHのパルスによりクランプトランジスタ６とスイッチトランジスタ８と導通させるため、一律のクランプ電位VRが基準電圧となる。次にクランプトランジスタ６をオフ状態として結合容量５の垂直メモリ出力線１１の側をフローティング状態とし、パルスφTXを転送トランジスタ２０に印加することで、フォトダイオード１８にある信号電荷をFD部１９に転送する。この信号に比例したFD電圧の落ち分は垂直画素出力線２に読み出され、さらに結合容量５を通して垂直メモリ出力線１１に伝えられる。この信号電圧は、メモリ選択線１２を通して書き込みトランジスタ１０にパルスを印加することで、メモリセル容量９に書き込まれる。メモリ選択線１２はメモリ走査回路１３にしたがって次々に選択される。メモリセル容量９に書き込まれた信号電圧は、上記に述べたクランプ動作により、画素の固定パターンノイズ（F．P．N．）を含んでいない。つまり、フォトダイオード１８にある信号電荷に対応する信号は垂直画素出力線２に読み出されるが（読み出された信号はノイズ成分を含む）、予め垂直画素出力線２にはノイズ成分が読み出されているために、垂直画素出力線２の電位変化量は信号成分によるものだけであり、結合容量５を介して垂直メモリ出力線１１に伝えられる信号はノイズ成分が除去されたものとなる。この行毎の画素からメモリへの信号転送が終了すると、メモリの信号読み出しが次のように行われる。

初めに、パルスφCとφSHとをクランプトランジスタ６とスイッチトランジスタ８とに印加することで、垂直メモリ出力線１１を電位VRにリセットする。スイッチトランジスタ８をオフ状態とした後、メモリ走査回路１３によって選択された行のメモリセルの容量９にたまっていた信号電圧が垂直メモリ出力線１１に転送される。この垂直メモリ出力線１１上の信号電圧は、水平走査回路１６によって走査を受けたスイッチトランジスタ１５を通して水平出力線１４に順に転送される。水平出力線上の信号電圧は増幅回路１７によって増幅され、センサ出力として読み出される。メモリ信号はこのように、メモリ走査回路１３と水平走査回路１６とによって読み出される。画素信号のメモリへの転送時間は、メモリのない一般的なCMOSセンサの読み出し時間に比べて、大幅に短縮されている。このため、画素の蓄積動作タイミングの時間差に関する欠点は十分に改善される。
特開昭５８−１２５９８２号公報 特開平０２−６５３８０号公報 特開２００３−５１９８９号公報

しかるに、この従来技術によるフレームメモリ付きの増幅型イメージセンサは、SN比に関する課題を有している。すなわち、画素から読み出された信号電圧は信号の転送経路において信号の分割を受けて大きく減少する上、転送経路上の熱ノイズの影響を受けるのである。信号の分割は、信号の転送時に容量分割を受けることで起こり、第一は垂直画素出力線２からメモリ容量９への転送時に、第二はメモリ容量９から水平出力線１４への転送時に生ずる。熱ノイズは、信号経路、すなわち結合容量５、垂直メモリ出力線１１、メモリ容量９、水平出力線１４をリセットする時に生ずる。そのノイズ電荷は（kＴＣ）^1/2 で表わされる。ここで、ｋはボルツマン定数、Tは絶対温度、Cはリセットされる部位の容量である。

本発明の目的は、画素の動作タイミングずれが小さく、かつ高SN比のセンサ出力を示す固体撮像装置を提供することである。

本発明の固体撮像装置は、光電変換部、及び前記光電変換部からの信号を増幅して出力するためのトランジスタを少なくとも備えた画素を複数配列してなる光電変換画素部と、前記光電変換画素部の少なくとも一部の画素に対応したアナログメモリセルを配列してなるメモリ部とを備えた固体撮像装置において、
それぞれ一列に配された前記画素が共通接続される複数の出力線にそれぞれ接続され、前記画素からの信号をクランプすることで前記画素のノイズを除去するための複数の結合容量と、
前記複数の結合容量にそれぞれ接続され、前記結合容量からの信号電圧を増幅し、前記アナログメモリセルに書き込むための複数の増幅器と、
前記メモリ部の前記アナログメモリセルの各列ごとに配列され、前記増幅器と前記アナログメモリセルとの出力オフセット及び前記アナログメモリセルからの信号を出力するための回路手段と、を有することを特徴とするものである。

本発明において、列ごとに設けた増幅器によって生ずるFPN又は／およびメモリセル内増幅によって生じるFPNについては、FPN出力と信号とを出力し、両者を減算することでFPNを除去することにより高SN比を実現することができる。信号分割による信号減少とそれに伴うノイズの影響の問題は、列アンプによる画素信号増幅（さらに、アナログメモリセル内に備えられた増幅用トランジスタによる信号増幅）により抑制される。

本発明によれば、センサ出力を高SN比に保ちつつ、画素の動作タイミングの時間ずれが小さい増幅型イメージセンサを実現できる。また本発明によれば、センサ出力を高SN比に保ちつつ、画素の動作タイミングの時間ずれが小さい増幅型イメージセンサを、比較的容易な設計により実現できる。

さらに本発明によれば、センサ出力をより一層の高SN比に保ちつつ、画素の動作タイミングの時間ずれが小さい増幅型イメージセンサを実現できる。

以下本発明の実施形態の説明図において、図８及び図９に示した部材と同一部材については同じ番号を付する。
（第一の実施形態）
図１は本発明の第一の実施形態における、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路図を示す。ここでは簡易化のために、一つの画素、一つのメモリセル、一列分の読み出し手段について示してあるが、実際には図８に示すように画素およびメモリセルは２次元状に配列され、読み出し手段は各列ごとに設けられている。なお図８では簡単化のために画素とメモリセルはそれぞれ３×３の画素とメモリセルが示されているが、画素数とメモリセル数は必要に応じて設定され、メモリセル数は画素数よりも少なくてもよい。例えば、複数の画素からの信号を加算或いは間引きしてメモリセルに蓄積させる場合には、メモリセル数は画素数よりも少なくてよい。画素１の構成は図９に示した構成と同じである。なお、画素は増幅型画素であればCMOSセンサ画素に特に限定されず、前述したＣＭＤ等の増幅型固体撮像装置を用いることができる。またＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等にも当然のことながら適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。

図２は、図１におけるセンサの動作のためのパルスタイミングチャートである。図１の構成は図８の構成と比べて、列アンプ２４、蓄積容量２５，２７、スイッチトランジスタ２６，２８，３０が設けられ、増幅回路１７が差動アンプ３３に置き換えられている点が異なる。これらの部材以外の各部材の機能動作は図８の各部材と同じなので、説明を省略する。また図８に示した走査回路４、１３は図１においては簡単化のため省略する。

図１において、列アンプ２４は、その入力端子が結合容量５に接続され、フレームメモリ以降の信号経路における信号分割および熱ノイズによって引き起こされるSN比の低下を補償できるほど、高ゲインで、画素のクランプ信号を増幅する。蓄積容量２５はスイッチトランジスタ２６を通して、メモリセル容量９と書き込みトランジスタ１０からなるメモリセルからの信号を受け、蓄積容量２７はスイッチトランジスタ２８を通して、列アンプ２４からのオフセット出力を受ける。蓄積容量２５と蓄積容量２７で受けた電圧は、それぞれスイッチトランジスタ２９とスイッチトランジスタ３０とを通じて水平出力線３１、３２に送られる。差動アンプ３３は、その入力端子が水平出力線３１、３２に接続され、この２つの入力部の電圧差を増幅して出力する。差動アンプ３３からの最終的センサ出力は、熱ノイズの影響が少なく、また列アンプのオフセットもない高SN比を持っている。

図２にしたがって説明すると、初めに画素出力がメモリセルに転送される。この動作のためのパルスタイミングは、図８、図９で説明した従来技術におけるものと同じである。ただし、メモリセルに書き込まれる信号電圧は、列アンプ２４によって増幅された画素信号電圧であって図８８に示す従来技術のようなクランプ容量５とメモリセル容量９とのあいだの容量分割を受けないということ、また列アンプ２４のオフセットを含んでいるという点で違っている。

画素からメモリへの一連の信号転送が終了した後、メモリ信号の蓄積容量２５，２７への読み出しが行われる。この動作において、列アンプ２４の入力部は、φCがハイレベルとされてオン状態とされたクランプトランジスタ６によって電位VRにクランプされている。垂直メモリ出力線１１と蓄積容量２５とが、初めに、φSH，φTSがハイレベルとされてそれぞれオン状態とされたスイッチトランジスタ８とスイッチトランジスタ２６とを通して列アンプ２４のオフセット出力にリセットされる。φSHをロウレベルとしてスイッチトランジスタ８をオフにした後、メモリ選択線１２をハイレベルにして書き込みトランジスタ１０をオン状態とすることで、メモリ容量９上の信号が、垂直メモリ出力線１１と蓄積容量２５とに放たれる。その信号は、パルスφTSをスイッチトランジスタ２６に印加することで蓄積容量２５上にサンプリングされる。

次に、φSH，φTＮがハイレベルとされてそれぞれオン状態とされたスイッチトランジスタ８とスイッチトランジスタ２８とを通して垂直メモリ出力線１１と蓄積容量２７とが列アンプ２４のオフセット出力にリセットされる。このオフセットは、パルスφTNをスイッチトランジスタ２８に印加することにより、蓄積容量２７にサンプリングされる。

上記動作に引き続いておこなわれる水平走査は、図２においては省略されているが、水平走査は水平走査回路１６によって行われる。水平走査回路１６はスイッチペアであるトランジスタ３１とトランジスタ３２とを走査し、蓄積容量２５と２７上の電圧をそれぞれ、水平出力線３１および３２に転送する。差動アンプ３３は列アンプ２４のオフセットを除去し、高SN比を持つセンサ信号を出力する。

（第二の実施形態）
図３は本発明の第二の実施形態における、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路図を示す。図３において、列アンプ２４は帰還型のアンプであり、その出力は負入力端子に結合容量３４を介して伝達される。それゆえ、列アンプ２４のゲインは結合容量５と結合容量３４との比で決められる。正入力端子（＋）はクランプ電位VRに固定されている。負入力端子（−）はパルスφCをクランプトランジスタ６に印加することにより、クランプ電位VRにクランプされるが、これは上記２つの入力端子がイマジナリショートの状態になっているからである。したがって、このセンサ構成の動作をするためのパルスタイミングは、図２に示される第一の実施形態のパルスタイミングと同じである。しかし、図３における回路は、クランプのための結合容量５が列アンプ２４のゲインを決める役目を兼ねていること、高いゲインの列アンプを設計しやすいという特徴がある。画素の信号出力電圧が列アンプ２４により高ゲインで増幅されると、信号電圧の低下はより一層抑制され、したがってより一層高SN比の信号出力が保たれる。帰還型のアンプとしては容量を用いた帰還型アンプが好ましい。例えば抵抗を用いた帰還型アンプでは抵抗値が小さいと電流値が大きくなって消費電力が大きくなり、抵抗値を大きくするとノイズが大きくなるとともに応答性が悪くなる。かかる点を考慮すると容量を用いた帰還型アンプがより好ましい。

（第三の実施形態）
図４は本発明の第三の実施形態における、画素からセンサ出力にいたるまでの信号経路に沿ったセンサ回路図を示す。同図においては、セルに増幅機能を持たせたメモリが使用されている。例えば米国特許第５，８０５，４９２号にひとつの構成が開示されているように、増幅型のアナログメモリセルは既存のものである。図４において、メモリセル３５は増幅用トランジスタ３６、メモリ選択トランジスタ３７、書き込みトランジスタ１０、そしてメモリセル容量９から成っている。

電流供給用トランジスタ３８は増幅用トランジスタ３６がソースフォロワとして働くように、電流を供給する。本発明の第三の実施形態では第一および第二の実施形態で使われたDRAM型のメモリに替わってこの増幅型フレームメモリが使われる。

図５は本発明の第三の実施形態のセンサ動作を表すパルスタイミングチャートである。図４、図５にしたがって動作の説明を行う。画素からメモリへの信号転送については、図２で説明した第一の実施形態と同じように行われる。ただし図２では１２で示したメモリ書き込みパルスを、図５ではφMWRで表している。

メモリセルからの信号読み出しは、パルスφMGとφMSELとを電流供給用トランジスタ３８とメモリ選択トランジスタ３７とにそれぞれ印加することで行われる。選択されたメモリセルの出力は垂直メモリ出力線１１に読み出され、スイッチトランジスタ２６を介して蓄積容量２５にサンプリングされる。次に、クランプトランジスタ６を同導させた状態で、パルスφSHとφMWRをスイッチトランジスタ８と書き込みトランジスタ１０とにそれぞれ印加することにより、列アンプ２４のオフセットがメモリセルに書き込まれる。

メモリセルに書き込まれたオフセットの読み出しとサンプリングは、メモリセルに書き込まれた信号の読み出し、サンプリングと同様である。メモリセルからのオフセット出力の蓄積容量２７へのサンプリングは、パルスφTNをスイッチトランジスタ２８に印加することで行われる。蓄積容量２５上の電圧は増幅された画素信号と列アンプ２４のオフセットとに加え、増幅トランジスタ３６のオフセットを含んでいる。一方、蓄積容量２７上の電圧は列アンプ２４のオフセットとに加え、増幅トランジスタ３６のオフセットを含んでいる。したがって差動アンプ３３からの最終センサ出力には、これらのオフセットに起因する固定パターンノイズが含まれない。この第三実施形態でのメモリから蓄積容量への読み出しにおいては、メモリセル３５の持つ増幅作用のおかげで信号電圧の低下を被ることがない。それゆえ、第三の実施形態は、第一、第二の実施形態と比べてより高SN比の信号を出力することができる。

上記各実施形態において、少なくとも一部の画素に対応するメモリセルが搭載されていればよく、また列アンプについては、信号の分割を補うために１を超えるゲインにより信号電圧を増幅するものであれば、より一層従来例に比べて信号電圧の低下防止効果が顕著になる。

さらに付け加えると、本発明の趣旨に基づいたさらにいくつかの実施形態が構成されうる。たとえば、メモリから蓄積容量への信号転送における信号の分割を防止するために、さらに別の列アンプを垂直メモリ出力線に接続するという構成が考えられる。また、オフセット除去回路としては実施形態であげた回路以外、クランプ回路を使ったものなどいくつかの公知の技術があり、それらを適用してもよい。

また上記各実施形態において、固体撮像装置は同一半導体基板上に設けることができるが、差動増幅器３３により生ずるノイズが他の回路部材に影響しないように差動増幅器３３を基板外に設けてもよい。

図６に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合の一実施形態について詳述する。

図６は、本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。

図６において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を撮像素子（固体撮像装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための撮像素子、１０６は撮像素子１０４より出力される画像信号のアナログ・デジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。

次に、撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部１１０に書き込まれる。

その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部１１１を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。
また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

また図７に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。

図７は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、２０１は撮影レンズで焦点調節を行うためのフォーカスレンズ２０１Ａ、ズーム動作を行うズームレンズ２０１Ｂ、結像用のレンズ２０１Ｃを備えている。

２０２は絞り、２０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、２０４は固体撮像素子２０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

２０５はサンプルホールド回路２０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路２０５から出力されたクロマ信号Ｃは、色信号補正回路２２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路２０５から出力された輝度信号Ｙと、色信号補正回路２２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）２２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、２０６はアイリス制御回路で有り、サンプルホールド回路２０４から供給される映像信号に基づいてアイリス駆動回路２０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り２０２の開口量を制御すべくｉｇメータを自動制御するものである。２１３，２１４は、サンプルホールド回路２０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ２１３（ＢＰＦ１）、及び第二のバンドパスフィルタ２１４（ＢＰＦ２）から出力された信号は、ゲート回路２１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路２１６でピーク値が検出されてホールドされると共に、論理制御回路２１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
また、２１８はフォーカスレンズ２０１Ａの移動位置を検出するフォーカスエンコーダ、２１９はズームレンズ２０１Ｂの焦点距離を検出するズームエンコーダ、２２０は絞り２０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路２１７へと供給される。論理制御回路２１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ２１３、２１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ２０１Ａを駆動すべくフォーカス駆動回路２０９にフォーカスモータ２１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明はデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等の固体撮像装置に用いることができ、特に高速動作する被写体を写すことが可能な固体撮像装置に好適に用いられるものである。

本発明の第一の実施形態によるセンサ構成を示す回路図である。 図１に示すセンサの動作を説明するパルスタイミングチャートである。 本発明の第二の実施形態によるセンサ構成を示す回路図である。 本発明の第三の実施形態によるセンサ構成を示す回路図である。 図４に示すセンサの動作を説明するパルスタイミングチャートである。 本発明に係わる固体撮像装置を動画対応の「スチルビデオカメラ」に適用した場合を示すブロック図である。 本発明に係わる固体撮像装置をビデオカメラに適用した場合を示すブロック図である。 従来技術によるフレームメモリが付いた増幅型イメージセンサを表す回路図である。 従来の典型的CMOSセンサ画素を表す回路図である。

符号の説明

１ 画素
２ 画素出力線
３ 画素駆動線
４ 画素走査回路
５ 結合容量
６ クランプトランジスタ
７ 電流供給用トランジスタ
８ スイッチトランジスタ
９ メモリセル容量
１０ 書き込みトランジス
１１ メモリ入出力線
１２ メモリ駆動線
１３ メモリ走査回路
１４ 水平出力線
１５ スイッチトランジスタ
１６ 水平走査回路
１７ 増幅器
１８ フォトダイオード
１９ フローティングディフージョン
２０ 転送トランジスタ
２１ 増幅用トランジスタ
２２ 選択用トランジスタ
２３ リセット用トランジスタ
２４ 列アンプ
２５ 蓄積容量
２６ スイッチトランジスタ
２７ 蓄積容量
２８ スイッチトランジスタ
２９、３０ スイッチトランジスタ
３１、３２ 水平出力線
３３ 差動増幅器
３４ 結合容量
３５ メモリセル
３６ 増幅用トランジスタ
３７ 選択用トランジスタ
３８ 電流供給用トランジスタ

Claims (6)

1. 光電変換部、及び前記光電変換部からの信号を増幅して出力するためのトランジスタを少なくとも備えた画素を複数配列してなる光電変換画素部と、前記光電変換画素部の少なくとも一部の画素に対応したアナログメモリセルを配列してなるメモリ部とを備えた固体撮像装置において、
   それぞれ一列に配された前記画素が共通接続される複数の出力線にそれぞれ接続され、前記画素からの信号をクランプすることで前記画素のノイズを除去するための複数の結合容量と、
   前記複数の結合容量にそれぞれ接続され、前記結合容量からの信号電圧を増幅し、前記アナログメモリセルに書き込むための複数の増幅器と、
   前記メモリ部の前記アナログメモリセルの各列ごとに配列され、前記増幅器と前記アナログメモリセルとの出力オフセット及び前記アナログメモリセルからの信号を出力するための回路手段と、を有することを特徴とする固体撮像装置。
2. 前記結合容量を第１の結合容量としたとき、
   前記増幅器は帰還型の構成であって、前記増幅器の出力端子と入力端子とを容量結合するための第２の結合容量を有し、前記第１の結合容量と前記第２の結合容量との比により、前記増幅器のゲインを決めることを特徴とする請求項１に記載の固体撮像装置。
3. 前記アナログメモリセルは、少なくとも信号蓄積容量、信号を書き込むためのトランジスタ、及び該信号を増幅するためのトランジスタを備えた、増幅型メモリセルであることを特徴とする請求項１に記載の固体撮像装置。
4. 前記回路手段は、前記出力オフセットを蓄積する第１の蓄積容量と、前記出力オフセットを前記第１の蓄積容量に転送する第１の転送トランジスタと、前記アナログメモリセルからの信号を蓄積する第２の蓄積容量と、前記アナログメモリセルからの信号を前記第２の蓄積容量に転送する第２の転送トランジスタと、を有する請求項１に記載の固体撮像装置。
5. 前記回路手段からの、前記出力オフセットと前記信号とを減算する手段を有する請求項４に記載の固体撮像装置。
6. 請求項１から５のいずれかの請求項に記載の固体撮像装置と、該固体撮像装置へ光を結像する光学系と、該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。