JP4510523B2 - 固体撮像装置および撮像システム - Google Patents

Description

本発明は光電変換部を備えた画素を複数配置した固体撮像装置及び撮像システムにかかわるものであり、特にプログレッシブ読み出し、インターレス読み出しの両読み出しに対応した撮像装置及び撮像システムに好適に用いられるものである。

近年、固体撮像装置を用いた業務用および家庭用ビデオカメラが広く普及している。これら従来の業務用および家庭用ビデオカメラは、テレビジョン方式（例えば、ＮＴＳＣ方式やＰＡＬ方式）に対応させるため、水平信号ラインを１ラインおきに走査するインターレース読み出し（フィールド読み出し、飛び越し走査読み出しとも呼ばれている。）を採用していた。一方、最近ではパーソナルコンピュータ用の画像入力カメラが盛んに開発されているが、この種のカメラの水平走査方式は、高解像度静止画を得るため、およびコンピュータのディスプレイへの出力のし易さの観点から、全画素同時読み出しが採用されている。この方式は、ノンインターレース読み出し、あるいはプログレッシブ読み出しなどとも呼ばれている。全画素同時読み出しのカメラに用いられる固体撮像装置は、全画素の信号電荷を独立に読み出すことが求められる。

ここでまず、一般的な増幅型ＭＯＳセンサと称される固体撮像装置の概略を説明する。増幅型ＭＯＳセンサは、複数の単位画素が一次元状あるいは二次元状に配列されたものであり、単位画素は半導体基板上に形成された光電変換素子より発生した信号電荷を転送するための転送ゲート、信号電荷を電圧に変換する浮遊拡散部、信号増幅用のソースフォロア入力ＭＯＳトランジスタを有している。ＭＯＳ型の撮像装置の単位画素の等価回路図の一例を図９に示す。

図９において、光電変換素子１０１は転送ＭＯＳトランジスタ１０３を介して画素ソースフォロア入力ＭＯＳトランジスタ１０２のゲートに接続され、画素ソースフォロア入力ＭＯＳトランジスタのソースは選択ＭＯＳトランジスタ１０５を介して画素出力線１０６へと接続されている。また、画素ソースフォロア入力ＭＯＳトランジスタ１０２のゲートを所定電位にリセットするリセットＭＯＳトランジスタ１０４が設けられている。

図１０はＭＯＳ型の撮像装置の構成を示す回路図である。本撮像装置の動作を図９の等価回路図、図１０の撮像装置の構成図および図１１のタイミングチャートを用いて説明する。

図１０において、単位画素２０８ｏ，２０８ｅは図９の等価回路図で示されるものである。また、図１０において単位画素とＧＮＤの接続は省略されている。単位画素２０８ｏ，２０８ｅは画素が２次元状に配された画素部２０７の画素列のうちの２つの画素を示し、垂直走査回路２２０によってある画素行の行（ｎ行とする。）が選択されたとき、まずリセット信号φRES(n)がローとなり、リセットスイッチとなるリセットＭＯＳトランジスタ１０４がオフする。次に選択信号φSEL(n)がハイとなり、選択スイッチとなる選択ＭＯＳトランジスタ１０５がオンとなることで増幅ＭＯＳトランジスタ１０２のソースは信号出力線１０６（２０６）と導通し、選択された画素と定電流負荷２０９によって、ソースフォロア回路が形成され、画素リセット状態に対応する出力が信号出力線２０６に読み出される。本例では、列ごとに増幅回路２１０が構成されている（以下、これを列アンプと書く。）。列アンプは例えば差動増幅回路等を用いた演算増幅器２１１、入力容量２１２、帰還容量２１３、クランプ制御スイッチ２１４で構成されたものであり、本例では入力容量２１２と帰還容量２１３の比で反転ゲインが得られるものである。画素リセット状態に対応する出力が信号出力線２０６に読み出された状態で信号φCLMPがハイとなり、列アンプの反転入力端子と出力端子が短絡され画素リセット状態に対応する出力が所定電圧Ｖrefにクランプされる。このとき列アンプの出力は画素のリセット状態に対応するＮ出力として、信号φTNをハイとすることによって列アンプ出力転送スイッチ２１５ｎを介してラインメモリ２１６ｎに読み出される。その後、転送パルスφTX(n)によって転送スイッチとなる転送ＭＯＳトランジスタ１０３が一定期間オンとなり、光電変換素子１０１で発生した光信号による電圧変化の状態に対応した電圧が増幅ＭＯＳトランジスタ１０２のゲートに転送され、信号出力線１０６（２０６）に読み出される。信号φCLMPはローとなっており、列アンプでは光信号による信号出力線の電圧変化成分に対して反転ゲインを与えた電圧成分がＮ出力に重畳されたＳ出力を生じる。なお、画素のリセット状態に対応する出力は信号出力線２０６に読み出されているので、入力容量２１２の信号出力線２０６側の電位変化量は信号から画素リセット状態に対応する出力成分（リセットばらつき成分）が除去されたものとなる。

ひきつづき信号φTSがハイとなり、光信号に対応したＳ出力が列アンプ出力転送スイッチ２１５ｓを介してラインメモリ２１６ｓに読み出される。次に、逐次、水平走査回路２１９によって選択された列のＮ信号、Ｓ信号が読み出され、これら相関のあるＮ信号とＳ信号の差分を差分アンプ２１８にて実行することにより、光応答出力が得られる。

なお、特許文献１で述べられているように、プログレッシブ読み出しでは垂直ＣＣＤにおける隣接画素間の分離を行うことにより偶数行、奇数行の画素の信号電荷を独立に読み出し、垂直ＣＣＤで隣接２画素の信号電荷を混合することによりインターレス読み出しを行うことが可能である
特開２０００−１１１９７１号公報

以上説明したＭＯＳ型撮像装置は一般的に単一電源駆動、低消費電力という点でＣＣＤに対して優位となっている。一方、読み出し動作に関して、ＣＣＤはプログレッシブ読み出し、インターレス読み出しの両動作に対応可能であるのに対して、ＭＯＳ型撮像装置はインターレス読み出しが困難であるという点が不利となっていた。この点を以下に説明する。ＣＣＤでは、画素において光電変換により発生した信号電荷を電荷の状態のまま垂直ＣＣＤに転送する。上記特許文献１で述べられているように、プログレッシブ読み出しでは垂直ＣＣＤにおける隣接画素間の分離を行うことにより偶数行、奇数行の画素の信号電荷を独立に読み出し、垂直ＣＣＤで隣接２画素の信号電荷を混合することによりインターレス読み出しを行うことが可能である。

しかし、先に説明したように、ＭＯＳ型の撮像装置であった場合、画素のソースフォロア以降、信号電荷は電圧に変換されているため、一系統の信号出力線で加算或いは平均化を行うことは困難である。全行読み出しを行った結果から、例えば、チップ内部のアナログメモリーあるいはチップ外部のメモリ手段を用いて加算、或いは、平均化処理を行うことも可能である。しかしながら、この場合、データ量が全行読み出しの半分であるのに対して、読み出し時間は全行読み出しと等しいため、プログレッシブ読み出しの２倍のフレームレートを必要とするインターレス読み出しを可能にすることができないと同時に、高速化、高フレームレート化の要求と相反することとなる。

本発明は従来困難であったプログレッシブ読み出し、インターレス読み出しに対応した固体撮像装置および撮像システムを提供することを目的としている。

本発明の１つの側面は、固体撮像装置に係り、前記固体撮像装置は、二次元に配された画素と、第１の画素列に配された画素のうち第１の行に配された複数の画素からの信号が読み出される第１の信号出力線と、前記第１の画素列に配された画素のうち第２の行に配された複数の画素からの信号が読み出される第２の信号出力線と、前記第１の信号出力線からの信号を保持する第１の容量素子と、前記第２の信号出力線からの信号を保持する第２の容量素子と、前記第１及び第２の信号出力線側の、前記第１の容量素子の一端と前記第２の容量素子の一端とを、電気的に接続する第１のスイッチ手段と、前記第１及び第２の容量素子で保持された信号を増幅する増幅回路と、前記第１の信号出力線と前記第１の容量素子の一端とを電気的に接続する第２のスイッチ手段と、前記第２の信号出力線と前記第２の容量素子の一端とを電気的に接続する第３のスイッチ手段と、前記増幅回路は、出力端子と入力端子との間の経路に配された容量を備えた増幅器を含んでおり、前記第１の容量素子の他端と前記第２の容量素子の他端どうしが電気的に接続されて前記入力端子に接続されており、全行読み出し動作時は、前記第１のスイッチ手段がオンしている期間中に、前記第２のスイッチ手段をオン状態とし前記第３のスイッチ手段をオフ状態とすることにより前記第１の行の信号が読み出され、その後、前記第３のスイッチ手段をオン状態とし前記第２のスイッチ手段をオフ状態とすることにより前記第２の行の信号が読み出され、画素平均読み出し動作時は、前記第１のスイッチ手段がオフしている期間中に前記第２のスイッチ手段および前記第３のスイッチ手段がともにオンされることにより前記第１の行の信号と前記第２の行の信号とが平均化される。
本発明の第２の側面は、個体撮像装置に係り、前記固体撮像装置は、二次元に配された画素と、第１の画素列に配された画素のうち第１の行に配された複数の画素からの信号が読み出される第１の信号出力線と、前記第１の画素列に配された画素のうち第２の行に配された複数の画素からの信号が読み出される第２の信号出力線と、前記第１の信号出力線からの信号を保持する第１の容量素子と、前記第２の信号出力線からの信号を保持する第２の容量素子と、前記第１及び第２の信号出力線側の、前記第１の容量素子の一端と前記第２の容量素子の一端とを、電気的に接続する第１のスイッチ手段と、前記第１及び第２の容量素子で保持された信号を増幅する増幅回路と、前記増幅回路の出力信号を保持するメモリセルを前記複数の画素の少なくとも一部の画素に対応するように配列してなるメモリ部とを有し、前記第１の容量素子の他端と前記第２の容量素子の他端どうしが電気的に接続され、前記増幅回路は、出力端子と入力端子とを容量結合する容量を備えた増幅器を含んでおり、前記第１及び第２の容量素子と前記容量との容量比によりゲインを決める。

上記本発明の固体撮像装置において、前記画素は１次元状又は２次元状に配置され、
一画素列に属する複数の画素は振り分けられて前記複数の信号出力線に接続されることが好ましい。また上記本発明の固体撮像装置において、前記画素は２次元状に複数され、
複数の画素列に対して複数の信号出力線を有し、一画素行に属する複数の画素はそれぞれ前記複数の信号出力線に接続されることが好ましい。

本発明においては、平均画素を同時に読み出して平均することができるため、高速な画素平均読み出し動作を行うことが可能となる。そして、プログレッシブ読み出し、インターレス読み出しの両読み出しに対応した固体撮像装置を提供することが可能となる。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

（実施形態１）
図１は本発明の固体撮像装置の第一の実施形態の構成を示す回路図である。図１において、図１０と同一構成部材について同一符号を付し、説明を省略する。図１０の増幅回路２１０と本実施形態の増幅回路４１０との違いは、演算増幅器２１１の反転入力端子（−）に二つの容量素子４１２ｏ、４１２ｅが接続されていることである。

単位画素の構成は図９で示したものと同様である。本実施形態では一列につき２つの信号出力線４０６ｏ、４０６ｅを有しており、一列の画素配列に属する画素のうち奇数行目の画素４０８ｏが信号出力線４０６ｏに、偶数行目の画素４０８ｅが信号出力線４０６ｅにそれぞれ接続されている。奇数行目の画素列は垂直走査回路４２０ｏにより走査され、偶数行目の画素列は垂直走査回路４２０ｅにより走査される。単位画素４０８ｏ，４０８ｅは画素が２次元状に配された画素部４０７の画素列のうちの２つの画素を示し、垂直走査回路４２０ｏによって画素４０８ｏを含むある画素行の行（ｎ行とする。）が選択されたとき、まずリセット信号φRES(n)がローとなり、リセットスイッチとなるリセットＭＯＳトランジスタ１０４がオフする。次に選択信号φSEL(n)がハイとなり、選択スイッチとなる選択ＭＯＳトランジスタ１０５がオンとなりことで増幅ＭＯＳトランジスタ１０２のソースは信号出力線４０６ｏと導通し、選択された画素４０８ｏと定電流負荷４０９ｏによって、ソースフォロア回路が形成され、画素リセット状態に対応する出力が信号出力線４０６ｏに読み出される。同様に、垂直走査回路４２０ｅによって画素４０８ｅを含むある画素行の行（ｎ行とする。）が選択されたとき、まずリセット信号φRES(n)がローとなり、リセットスイッチとなるリセットＭＯＳトランジスタ１０４がオフする。次に選択信号φSEL(n)がハイとなり、選択スイッチとなる選択ＭＯＳトランジスタ１０５がオンとなりことで増幅ＭＯＳトランジスタ１０２のソースは信号出力線４０６ｅと導通し、選択された画素４０８ｅと定電流負荷４０９ｅによって、ソースフォロア回路が形成され、画素リセット状態に対応する出力が信号出力線４０６ｅに読み出される。

また画素４０８ｏを含むある画素行の行において、垂直走査回路４２０ｏからの転送パルスφTX(n)によって転送スイッチとなる転送ＭＯＳトランジスタ１０３が一定期間オンとなり、光電変換素子１０１で発生した光信号による電圧変化の状態に対応した電圧が増幅ＭＯＳトランジスタ１０２のゲートに転送され、信号出力線１０６ｏに読み出される。同様に、画素４０８ｅを含むある画素行の行において、垂直走査回路４２０ｅからの転送パルスφTX(n)によって転送スイッチとなる転送ＭＯＳトランジスタ１０３が一定期間オンとなり、光電変換素子１０１で発生した光信号による電圧変化の状態に対応した電圧が増幅ＭＯＳトランジスタ１０２のゲートに転送され、信号出力線１０６ｅに読み出される。

信号出力線４０６ｏ、４０６ｅはＭＯＳスイッチ４２１ｏ、４２１ｅを介してそれぞれ容量素子４１２ｏ、４１２ｅに接続され、各々の容量素子４１２ｏ、４１２ｅの信号出力線に接続する電極と反対側の電極は短絡されており、容量素子の短絡された電極は演算増幅器４１１の反転入力端子（＋）に接続されている。また、容量素子４１２ｏと信号出力線４０６ｏ、および容量素子４１２ｅと信号出力線４０６ｅとはそれぞれＭＯＳスイッチ４２１ｏ、４２１ｅにより電気的接続、非接続を切り替えることができ、容量素子４１２ｏ、４１２ｅの信号出力線４０６ｏ、４０６ｅ側の電極はＭＯＳスイッチ４２２により電極間の電気的接続、非接続を切り替えることができる構成となっている。

本実施形態における、全行読み出し動作を図２のタイミングチャートで説明する。本実施形態では、奇数行用の垂直走査回路４２０ｏおよび偶数行用の垂直走査回路４２０ｅが用いられる。垂直走査回路の動作は省略する。全行読み出し動作時には偶数行、奇数行が垂直走査回路４２０ｏ、４２０ｅによって順次交互に選択され、それぞれの画素での光信号が読み出される。図２において、ｎ行目は奇数行、（ｎ＋１）行目は偶数行に対応する。選択行での画素の動作は図１０のタイミングチャートで説明したものと同様である。Ｎ信号、Ｓ信号の読み出し動作は図１０、図１１を用いて説明したものと同じである。全行読み出し時はφOEをハイでＭＯＳスイッチ４２２はオン状態であり、奇数行の信号出力線４０６ｏに読み出された画素出力はφEVENがハイでＭＯＳスイッチ４２１ｅをオン状態、φODDがローでＭＯＳスイッチ４２１ｏをオフ状態とすることにより、２つの容量４１２ｏ、４１２ｅに入力し、一方、偶数行の信号出力線４０６ｅに読み出された画素出力はφEVENがローでＭＯＳスイッチ４２１ｅをオフ状態、φODDがハイでＭＯＳスイッチ４２１ｏをオン状態とすることにより、２つの容量４１２ｏ、４１２ｅに入力することにより、一方の容量のみを用いる場合と比較して列アンプでのゲインを高くすることでＳ／Ｎ比の向上を図ることができる。

本実施形態における、垂直加算読み出し動作を図３のタイミングチャートで説明する。本動作では、奇数行用の垂直走査回路４２０ｏおよび偶数行用の垂直走査回路４２０ｅによって奇数行、偶数行が同時に選択され、それぞれの画素でのノイズ信号又は光信号がそれぞれの画素出力線４０６ｏ、４０６ｅに接続された容量４１２ｏ、４１２ｅに入力される。垂直加算読み出し動作時はφOEがロー、φEVEN，φODDがハイであり、それぞれの容量４１２ｏ、４１２ｅに入力された光信号は列アンプの反転入力端子（−）にて平均化される。これが垂直加算読み出し動作であり、フィールド読み出し時間は全行読み出しの半分となる。奇数行フィールド、偶数行フィールドの読み出しを交互に行うことによりインターレース動作を実現することが可能となる。本実施形態では、奇数行フィールド、偶数行フィールドの読み出しは、垂直走査回路の走査開始タイミングにより選択することが可能である。

本実施形態で示される画素構成、読み出し回路構成は本発明の一例に過ぎず、他の画素構成、読み出し構成についても適用可能なものである。

本実施形態においては、一列の画素群に対して奇数行信号出力線、偶数行信号出力線を設け、それぞれの出力線からの信号を順次読み出すことにより全行読み出し動作を行い、それぞれの信号出力線からの信号を列アンプの入力容量で平均化することにより垂直画素平均読み出し動作を行っている。これによりプログレッシブ読み出し、インターレス読み出しに対応した増幅型撮像装置を提供することが可能となる。列アンプで得られるゲインは、入力容量と帰還容量との比によって決まる構成であり、全行読み出し動作時には奇数行或いは偶数行何れか一方の出力線からの信号を奇数、偶数両行の入力容量に入力することにより実質的に入力容量が大きくなることになり、垂直画素平均読み出し動作時と同様の高ゲインが得られる。
本実施形態において、固体撮像装置は同一半導体基板上に設けることができるが、差分アンプ２１８により生ずるノイズが他の回路部材に影響しないように差分アンプ２１８を基板外に設けてもよい。

本実施形態においては、一列の画素群に対して奇数行信号出力線、偶数行信号出力線を設け、それぞれの出力線からの信号を順次読み出すことにより全行読み出し動作を行い、それぞれの信号出力線からの信号を列アンプの入力容量で平均化することにより垂直画素平均読み出し動作を行う場合の実施形態を説明したが、複数の画素列に対して複数の信号出力線を設け、一画素行に属する複数の画素をそれぞれ複数の信号出力線に接続することで（例えば、二つの画素列に対して二つの信号出力線を設けて、）全行読み出し動作と水平画素平均読み出し動作を行う（例えば、二つの画素列に対して二つの信号出力線を設けて、全行読み出し動作と水平画素平均読み出し動作を行う）場合にも本発明を適用することができる。

（実施形態２）
本実施形態で用いた図９に示す画素はCMOSセンサと呼ばれるものであるが、画素に特にCMOSセンサに限定されず、ＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等も適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。また、光電変換部に蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのセンサが本実施形態の画素に用いることできる。増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa et al., “SIT image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)などがある。

本実施形態では、本発明が適用できる他の構成の画素の一例について説明する。図４に示される単位画素は半導体基板上に形成された光電変換素子７０１より発生した信号電荷を転送するための転送ゲートとしての転送ＭＯＳトランジスタ７０８、信号電荷を電圧に変換する浮遊拡散部、信号増幅用のソースフォロア入力ＭＯＳトランジスタ７０２および、浮遊拡散部をリセットするためのリセットＪＦＥＴ７２３、画素の選択を行うための選択制御線７２４、選択容量７２５を有している。画素の選択は、選択制御線７２４の電位を上昇させることによって行う。選択制御線電位上昇時、選択制御線−浮遊拡散部間の容量結合によって浮遊拡散部の電位が上昇する。これによりＪＦＥＴによる電源、浮遊拡散部間の接続が切断され、浮遊拡散部は浮遊状態となる。その後の画素リセット状態の出力、光電変換素子で発生した光信号による電圧変化の状態の出力は図９で示される画素と同様である。例えば、以上説明した単位画素によって構成される撮像装置にも本発明は適用可能である。

(実施形態３)
本発明において、全画素読み出し動作、垂直画素平均読み出し動作は、垂直駆動回路の駆動および、φODD、φEVEN、φOEにより駆動される制御スイッチとなるＭＯＳトランジスタ４２１ｏ、４２１ｅ、４２２によって制御される。入力パッド数の低減のために以下のような構成をとることが可能である。すなわち、信号φOEを図５に示す論理回路により生成することにより信号φODD、φEVENの何れか一方がハイ状態の場合は全行読み出し動作であり、φOEはハイ状態となり、信号φODD、φEVENの両方がハイ状態の場合は垂直平均読み出し動作であり、φOEはロー状態となるように制御することが可能となる。図５において、信号φEVENは第１のＮＯＴ回路８０１と第２のＮＡＮＤ回路８０４に入力され、信号φODDは第２のＮＯＴ回路８０２と第１のＮＡＮＤ回路８０３に入力される。第１のＮＯＴ回路８０１の出力は第１のＮＡＮＤ回路８０３に入力され、第２のＮＯＴ回路８０２の出力は第２のＮＡＮＤ回路８０４に入力される。そして、第１及び第２のＮＡＮＤ回路８０３、８０４の出力は第３のＮＡＮＤ回路８０５に接続され、第３のＮＡＮＤ回路８０５の出力が信号φOEとなる。

(実施形態４)
図６は本発明の第４実施形態の固体撮像装置の一部構成を示す回路図である。図１と同一構成部材については同一符号を付して説明を省略する。本実施形態は平均化された信号を保持するメモリ部を設けている。ここでは一メモリセルのみを示しているが、画素数に対応して設けられる。ここでは、２画素の平均化をしているのでメモリセル数は画素数の半分でよい。

図６において、増幅回路４１０により増幅された信号はメモリセル５０１に書き込まれる。メモリセル５０１は増幅用トランジスタ５０２、メモリ選択トランジスタ５０３、書き込みトランジスタ５００、そしてメモリセル容量５０４から成っている。電流供給用トランジスタ５０５は増幅用トランジスタ５０２がソースフォロワとして働くように、電流を供給する。本実施形態では増幅型フレームメモリを用いているが、書き込み（読み出しを兼ねる）トランジスタ５００、メモリセル容量５０４から成るDRAM型のメモリを用いてもよい。増幅型メモリを用いることでメモリから蓄積容量への読み出しにおいては、メモリセル５０１の持つ増幅作用のおかげで信号電圧の低下を被ることがない。

メモリセル５０１からの信号読み出しは、メモリ選択トランジスタ５０３をオンさせることで行われる。選択されたメモリセルの出力はパルスφTSにより転送スイッチ２１５Ｓをオンさせてラインメモリ２１６ｓにサンプリングされる。次に、演算増幅器２１１の反転入力端子と出力端子をクランプ制御スイッチ２１４をオンすることで短絡し、演算増幅器２１１のオフセットをメモリセル５０１に書き込む。メモリセルに書き込まれたオフセットの読み出しとサンプリングは、メモリセルに書き込まれた信号の読み出し、サンプリングと同様である。メモリセルからのオフセット出力のラインメモリ２１６ｎへのサンプリングは、パルスφTNを転送スイッチ２１５ｎに印加することで行われる。ラインメモリ２１６ｓ上の電圧は増幅された画素信号と演算増幅器２１１のオフセットとに加え、増幅トランジスタ５０２のオフセットを含んでいる。一方、ラインメモリ２１６ｎ上の電圧は演算増幅器２１１のオフセットとに加え、増幅トランジスタ５０２のオフセットを含んでいる。次に、逐次、水平走査回路２１９によって選択された列のＮ信号、Ｓ信号が読み出され、これら相関のあるＮ信号とＳ信号の差分を差分アンプ２１８にて実行することにより、光応答出力が得られる。

図７に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合の一実施形態について詳述する。

図７は、本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。

図７において、１１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１１０２は被写体の光学像を撮像素子（固体撮像装置）１１０４に結像させるレンズ、１１０３はレンズ１１０２を通った光量を可変するための絞り、１１０４はレンズ１１０２で結像された被写体を画像信号として取り込むための撮像素子、１１０６は撮像素子１１０４より出力される画像信号のアナログ・デジタル変換を行うＡ／Ｄ変換器、１１０７はＡ／Ｄ変換器１１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１１０８は撮像素子１１０４、撮像信号処理回路１１０５、Ａ／Ｄ変換器１１０６、信号処理部１１０７に、各種タイミング信号を出力するタイミング発生部、１１１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１１０は画像データを一時的に記憶する為のメモリ部、１１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１１０６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部１１０９は絞り１１０３を開放にし、撮像素子１１０４から出力された信号はＡ／Ｄ変換器１１０６で変換された後、信号処理部１１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１１０９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１１０９は絞りを制御する。

次に、撮像素子１１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、撮像素子１１０４から出力された画像信号はＡ／Ｄ変換器１１０６でＡ／Ｄ変換され、信号処理部１１０７を通り全体制御・演算部１１０９によりメモリ部１１１０に書き込まれる。

その後、メモリ部１１１０に蓄積されたデータは、全体制御・演算部１１０９の制御により記録媒体制御Ｉ／Ｆ部１１１１を通り半導体メモリ等の着脱可能な記録媒体１１１２に記録される。

また、外部Ｉ／Ｆ部１１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

また図８に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。

図８は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、１２０１は撮影レンズで焦点調節を行うためのフォーカスレンズ１２０１Ａ、ズーム動作を行うズームレンズ１２０１Ｂ、結像用のレンズ１２０１Ｃを備えている。

１２０２は絞り、１２０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、１２０４は固体撮像素子１２０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

１２０５はサンプルホールド回路１２０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路１２０５から出力されたクロマ信号Ｃは、色信号補正回路１２２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路１２０５から出力された輝度信号Ｙと、色信号補正回路１２２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）１２２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、１２０６はアイリス制御回路で有り、サンプルホールド回路１２０４から供給される映像信号に基づいてアイリス駆動回路１２０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り１２０２の開口量を制御すべくｉｇメータを自動制御するものである。１２１３，１２１４は、サンプルホールド回路１２０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ１２１３（ＢＰＦ１）、及び第二のバンドパスフィルタ１２１４（ＢＰＦ２）から出力された信号は、ゲート回路１２１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路１２１６でピーク値が検出されてホールドされると共に、論理制御回路１２１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
また、１２１８はフォーカスレンズ１２０１Ａの移動位置を検出するフォーカスエンコーダ、１２１９はズームレンズ１２０１Ｂの焦点距離を検出するズームエンコーダ、１２２０は絞り１２０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１２１７へと供給される。論理制御回路１２１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ１２１３、１２１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１２０１Ａを駆動すべくフォーカス駆動回路１２０９にフォーカスモータ１２１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明は、高速な画素平均読み出し動作を行うことが可能な固体撮像装置、特にプログレッシブ読み出し、インターレス読み出しの両読み出しに対応した撮像装置に好適に用いられるものである

本発明の第一の実施形態を説明するための図である。 本発明の第一の実施形態のプログレッシブ読み出し動作を説明するためのタイミングチャートである。 本発明の第一の実施形態のインターレス読み出し動作を説明するためのタイミングチャートである。 本発明の第二の実施形態を説明するための図である。（本発明を適用できるＭＯＳ型の撮像装置の単位画素の等価回路図の一例） 本発明の第三の実施形態を説明するための図である。 本発明の第四実施形態の固体撮像装置の一部構成を示す回路図である。 本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。 本発明に係わる固体撮像装置をビデオカメラに適用した場合を示すブロック図である。 ＭＯＳ型の撮像装置の単位画素の一例の等価回路図である。 ＭＯＳ型の撮像装置の単位画素の動作を説明するための図である。 ＭＯＳ型の撮像装置の単位画素の動作を説明するためのタイミングチャートである。

符号の説明

１ 光電変換素子
２ ソースフォロア入力ＭＯＳトランジスタ
３ 転送ＭＯＳトランジスタ
４ リセットＭＯＳトランジスタ
５ 選択ＭＯＳトランジスタ
６ 信号出力線
６ｏ 奇数行の信号出力線
６ｅ 偶数行の信号出力線
７ 画素領域
８ 単位画素
８ｏ 奇数行の単位画素
８ｅ 偶数行の単位画素
９ 定電流負荷
１０ 列アンプ
１１ 演算増幅器
１２ 列アンプ入力容量素子
１２ｏ 奇数行の列アンプ入力容量素子
１２ｅ 偶数行の列アンプ入力容量素子
１３ 列アンプ帰還容量素子
１４ 列アンプクランプ制御スイッチ
１５ｓ 列アンプ出力転送スイッチ
１５ｎ 列アンプ出力転送スイッチ
１６ｓ ラインメモリ
１６ｎ ラインメモリ
１７ ラインメモリ転送スイッチ
１８ 差分アンプ
１９ 水平走査回路
２０ 垂直走査回路
２０ｏ 奇数行用垂直走査回路
２０ｅ 偶数行用垂直走査回路
２１，２２ ＭＯＳスイッチ
２３ リセットＪＦＥＴ
２４ 選択制御線
２５ 選択容量

Claims (8)

1. 二次元に配された画素と、
   第１の画素列に配された画素のうち第１の行に配された複数の画素からの信号が読み出される第１の信号出力線と、
   前記第１の画素列に配された画素のうち第２の行に配された複数の画素からの信号が読み出される第２の信号出力線と、
   前記第１の信号出力線からの信号を保持する第１の容量素子と、
   前記第２の信号出力線からの信号を保持する第２の容量素子と、
   前記第１及び第２の信号出力線側の、前記第１の容量素子の一端と前記第２の容量素子の一端とを、電気的に接続する第１のスイッチ手段と、
   前記第１及び第２の容量素子で保持された信号を増幅する増幅回路と、
   前記第１の信号出力線と前記第１の容量素子の一端とを電気的に接続する第２のスイッチ手段と、
   前記第２の信号出力線と前記第２の容量素子の一端とを電気的に接続する第３のスイッチ手段と、
   前記増幅回路は、出力端子と入力端子との間の経路に配された容量を備えた増幅器を含んでおり、前記第１の容量素子の他端と前記第２の容量素子の他端どうしが電気的に接続されて前記入力端子に接続されており、
   全行読み出し動作時は、前記第１のスイッチ手段がオンしている期間中に、前記第２のスイッチ手段をオン状態とし前記第３のスイッチ手段をオフ状態とすることにより前記第１の行の信号が読み出され、その後、前記第３のスイッチ手段をオン状態とし前記第２のスイッチ手段をオフ状態とすることにより前記第２の行の信号が読み出され、
   画素平均読み出し動作時は、前記第１のスイッチ手段がオフしている期間中に前記第２のスイッチ手段および前記第３のスイッチ手段がともにオンされることにより前記第１の行の信号と前記第２の行の信号とが平均化されることを特徴とする固体撮像装置。
2. 前記第１の行は偶数行であり、前記第２の行は奇数行であることを特徴とする請求項１に記載の固体撮像装置。
3. 二次元に配された画素と、
   第１の画素列に配された画素のうち第１の行に配された複数の画素からの信号が読み出される第１の信号出力線と、
   前記第１の画素列に配された画素のうち第２の行に配された複数の画素からの信号が読み出される第２の信号出力線と、
   前記第１の信号出力線からの信号を保持する第１の容量素子と、
   前記第２の信号出力線からの信号を保持する第２の容量素子と、
   前記第１及び第２の信号出力線側の、前記第１の容量素子の一端と前記第２の容量素子の一端とを、電気的に接続する第１のスイッチ手段と、
   前記第１及び第２の容量素子で保持された信号を増幅する増幅回路と、
   前記増幅回路の出力信号を保持するメモリセルを前記複数の画素の少なくとも一部の画素に対応するように配列してなるメモリ部とを有し、
   前記第１の容量素子の他端と前記第２の容量素子の他端どうしが電気的に接続され、
   前記増幅回路は、出力端子と入力端子とを容量結合する容量を備えた増幅器を含んでおり、前記第１及び第２の容量素子と前記容量との容量比によりゲインを決める、
   ことを特徴とする固体撮像装置。
4. 前記メモリセルは、少なくとも信号が書き込まれる容量、該信号を書き込むためのトランジスタ、及び該信号を増幅するためのトランジスタを備えた増幅型メモリセルであることを特徴とする請求項３に記載の固体撮像装置。
5. 前記メモリ部の増幅型メモリセルの各列ごとに配列され、前記増幅器と前記増幅型メモリセルとの出力オフセット及び前記増幅型メモリセルからの信号を出力するための回路手段を有することを特徴とする請求項４に記載の固体撮像装置。
6. 前記回路手段は、前記出力オフセットを蓄積する第１の蓄積容量と、前記出力オフセットを前記第１の蓄積容量に転送する第１の転送トランジスタと、前記増幅型メモリセルからの信号を蓄積する第２の蓄積容量と、前記増幅型メモリセルからの信号を前記第２の蓄積容量に転送する第２の転送トランジスタと、を有する請求項５に記載の固体撮像装置。
7. 前記回路手段から出力される、前記出力オフセットと前記信号との差分を求める手段を有する請求項６に記載の固体撮像装置。
8. 請求項１〜７のいずれか１項に記載の固体撮像装置と、前記固体撮像装置へ光を結像するレンズ系と、前記固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。