JPH08182005A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH08182005A JPH08182005A JP6320685A JP32068594A JPH08182005A JP H08182005 A JPH08182005 A JP H08182005A JP 6320685 A JP6320685 A JP 6320685A JP 32068594 A JP32068594 A JP 32068594A JP H08182005 A JPH08182005 A JP H08182005A
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Abstract
モアレや擬似色の少ない良好な画像や、ノイズの低減し
た高S/Nの画像を得ること。 【構成】 二次元状に光電変換素子が構成され、その画
素上にカラーフィルタが配列されている光電変換装置に
おいて、カラーフィルタに対応した複数の同色の光電変
換素子からの信号を信号出力線上で加算するスイッチ手
段を有し、スイッチ手段のオン・オフにより複数の同色
の光電変換素子からの信号を加算する場合と加算しない
場合の両方の動作動作を行なうことを特徴とする。
Description
を形成してカラー撮像を行う光電変換装置に関するもの
である。特に高画素数のエリアセンサに関する。
したエリアセンサの高画素化が進み、高精細度(HD)
テレビ対応センサとして130万画素、200万画素と
いったカラー撮像のセンサを有する光電変換装置が開発
されている。又、日米のTV放送規格のNTSC対応と
して、従来は38〜42万画素程度のセンサが用いられ
てきたが、最近は垂直解像度向上のため60〜90万画
素のセンサも開発され始め、将来、マルチメディアの時
代になると130〜200万画素のセンサが標準的に使
われることが予想され、高密度画素型センサをNTSC
動作で動かす必要性も出てくる。
9に従来のイメージセンサーの回路構成図を示して説明
する。同図において、1は水平シフトレジスタ、2〜5
はベースに電荷を蓄積し、エミッタから信号を読み出す
バイポーラ型のセンサ(以下センサーバイポーラとい
う。)、10〜13はセンサーバイポーラ2〜5のベー
スに蓄積した信号を読み出すためのベース電位制御容量
Cex、18〜21はセンサーバイポーラ2〜5のベース
をリセット電圧VM にリセットするためのベースリセッ
ト用のpMOSトランジスタ、26はセンサーバイポー
ラ2,4の信号を出力する垂直信号線、28はセンサー
バイポーラ3,5の信号を出力する垂直信号線、30,
32は垂直信号線26,28をリセット電圧Vvcにリセ
ットするための垂直リセット用のMOSトランジスタ、
38,40は信号を一時蓄えておく蓄積容量Cr 、3
4,36は垂直信号線26,28に出力された信号を蓄
積容量Cr 38,40へ転送するための転送用のnMO
Sトランジスタ、46は水平信号線、42,44は蓄積
容量Cr 38,40に蓄えられた信号を水平信号線46
へ出力するための水平転送用のnMOSトランジスタ、
47は水平信号線46をリセット電圧VHCにリセットす
るため水平リセット用のnMOSトランジスタ、48は
バッファ・アンプ、49はセンサの出力端子である。
ングチャートに示して説明する。時刻t31において、3
値パルスφR1をハイレベルとしてpMOSトランジスタ
18、19をオンし、センサーバイポーラ2、3のベー
ス電位を電圧VMにセットすると共に、転送パルスφTを
ハイレベルとしてnMOSトランジスタ34、36をオ
ンしてベース電位制御容量Cex10、11の容量結合に
よりベース2〜5の電荷を蓄積容量Cr 38,40に転
送する。水平出力線46をリセット電圧Vvcにリセット
される。
スタ1から水平パルスφH1がハイレベルとなって、nM
OSトランジスタ42がオンして蓄積容量Cr 38の電
荷を水平信号線46に出力してバッファ・アンプ48か
ら出力する。その後、時刻t33にリセットパルスφHCが
ハイレベルとなってnMOSトランジスタ47がオンし
て、水平信号線46の残留信号をアースに落としてリセ
ットする。さらに、時刻t34において、水平シフトレジ
スタ1から水平パルスφH2がハイレベルとなって、nM
OSトランジスタ44がオンして蓄積容量Cr 40の電
荷を水平信号線46に出力してバッファ・アンプ48か
ら出力する。時刻t35にリセットパルスφHCがハイレベ
ルとなってnMOSトランジスタ47がオンして、水平
信号線46の残留信号をアースに落としてリセットす
る。その後、水平ラインの画素信号を時系列的に順次バ
ッファ・アンプ48からセンサの出力端子49に出力さ
れる。
φVCと転送パルスφT、3値パルスφR1をハイレベルと
して、nMOSトランジスタ30、32、34、36及
びセンサーバイポーラ2、3のベース電位を電圧VMに
セットして、光電変換容量10、11の電荷や垂直信号
線26,28上の残留電荷を基準電位VVCに落としてリ
セットする。その後、3値パルスφR1はミドル電位に設
定されて、センサーバイポーラ2、3のベースに光電変
換の電荷が蓄積される。
読み出される。時刻t37において、3値パルスφR2をハ
イレベルとしてpMOSトランジスタ20、21をオン
し、センサーバイポーラ4、5のベース電位を電圧VM
にセットすると共に、転送パルスφTをハイレベルとし
てnMOSトランジスタ34、36をオンして光電変換
容量Cex10、11の電荷を蓄積容量Cr 38,40に
転送する。こうして、エリアセンサによる光電変換装置
によって、順次画像が読み出されて行く。
式の撮像装置に用いる場合、インターレース走査なの
で、画素数の問題も残るが、画素の読み出しのためにま
ず奇数フィールド分を読み出し、次に偶数フィールド分
を読み出して、1フレームとするタイミング操作が必要
である。
画素化が進み、HDテレビ対応センサとして130万画
素、200万画素といったセンサが開発され、NTSC
対応としても60〜90万画素のセンサも開発され始め
ている。
来例の130〜200万画素のエリアセンサでNTSC
動作を行う場合、画素数が多いため次の様な欠点があっ
た。
読み出す方法や出力信号をデータ圧縮して映像信号処理
を行う方法が提案されているが、解像力を低下させた
り、システムコストを増大させるといった欠点があり、
有効な解決手段はなかった。
欠点を解決すべく成されたもので、同色画素信号を出力
線上で加算するためのスイッチ回路を設けることによ
り、外部でデータ圧縮を行わなくても、センサ内部でデ
ータ圧縮を行うことができ、モアレや擬似色の少ない良
好な画像や、ノイズの低減した高S/Nの画像を得るこ
とができる。
細に説明する。図1に本実施例の概略的回路構成図を示
す。同図において、1は水平走査回路、6は垂直走査回
路、22〜25は出力増幅回路、7〜9は画素構成要素
で、7はバイポーラフォトトランジスタ、8はベース電
位制御用容量Cox、9は画素分離用リセットp−MOS
トランジスタ、15は画素を示している。16,17は
読み出し回路であり、読み出し回路16内に水平走査回
路1、電荷蓄積容量CT1〜CT8、信号転送MOSトラン
ジスタSWa1〜SWa1 ,SWc1〜SWc8 ,信号加算用
MOSトランジスタSWd1〜SWd4 を具備する。な
お、読み出し回路17は読み出し回路16と同一構成で
垂直出力線VL2、VL4…が異なるだけで読み出しタイミ
ングは同じである。
の配列を示す。解像度、感度の点でシアンCy,マゼン
タMg,グリーンG,イエローYeを用いた補色モザイ
ク型のフィルタが好ましい。
動作を、図3のタイミングチャートを用いて以下に説明
する。
HL1から出力される3値パルスφR1がミドルレベルから
ハイレベルになると、画素15のセンサーバイポーラ7
のベース電位が、ベース電位制御用容量8を通して持ち
上がるため、エミッタから信号が出力される。同時に転
送パルスφT1をハイレベルとすると、垂直出力線VL1,
VL3,VL5…に読み出された信号は読み出し回路16の
中の電荷蓄積容量CT1,CT3,CT5…にそれぞれ転送さ
れる。同様に垂直出力線VL2,VL4,VL6…に読み出さ
れた信号は、読み出し回路17の中の電荷蓄積容量CT
1,CT3,CT5…へ転送される。一方、転送パルスφT1
がローレベルになればリセットパルスφVCが瞬時ハイレ
ベルになって水平ラインの残留蓄積電荷をリセットす
る。
の水平ラインHL2から出力される3値パルスφR2がミド
ルレベルからハイレベルになると、画素15の信号が読
み出される。同時にパルスφT2をハイレベルとすると、
先に述べた動作と同様に、垂直出力線VL1,VL3,VL5
…に読み出された信号は読み出し回路16の中の電荷蓄
積容量CT2,CT4,CT6…にそれぞれ転送される。同様
に垂直出力線VL2,VL4,VL6…に読み出された信号
は、読み出し回路17の中の電荷蓄積容量CT2,CT4,
CT6…へ転送される。以上の動作で画素からの信号は電
荷蓄積容量CT へ転送される。ここで、各電荷蓄積容量
CT と色信号の関係は図4のように、(a)では読み出
し回路16の電荷蓄積容量CT1,CT3,CT5…にはシア
ンCyが、電荷蓄積容量CT2,CT4,CT6…にはグリー
ンGが、(b)では読み出し回路17の電荷蓄積容量C
T1',CT3',CT5'…にはイエローYeが、電荷蓄積容
量CT2',CT4',CT6'…にはマゼンタMgが、蓄積さ
れている。
φR2をロウレベルとすると、ベースリセット用のpMO
Sトランジスタ9が導通状態となるので、センサトラン
ジスタ7のベース電位はリセット電圧VM にリセットさ
れる。
をハイレベルとすると信号加算用MOSトランジスタS
Wd1〜SWd4がオンして、電荷蓄積容量CT1とCT3,電
荷蓄積容量CT2とCT4,…といった同色画素の信号電荷
が加算される。信号電荷加算後、水平走査回路をスター
トパルスφHSによりスタートさせ、水平走査パルスφH1
によりSWC1とSWC2、SWC3とSWC4、SWC5とSW
C6…と順次導通させ、そのそれぞれの水平走査パルスφ
H1のローレベルの直後、水平走査リセットパルスφH2に
より水平出力線をリセットする。こうして、2画素分毎
の加算信号を出力増幅回路22〜25を通して出力させ
る。
R2,及びリセットパルスφVCをハイレベルとし、センサ
トランジスタ7のベース電位を上昇させエミッタを接地
し、ベース電荷をリセットする。
R1,φR2をミドルレベルに戻し、センサトランジスタ7
のベース電位を逆バイアス状態にしリセットを終了させ
る。その後、垂直走査回路6の水平ラインHL3、HL4か
らの3値パルスφR3,φR4がそれぞれミドルレベルから
ハイレベルのパルスがセンサトランジスタ7に印加さ
れ、上記の動作が繰り返される。
水平ラインHL2の走査が終了し、次の水平ラインの走査
を同様に行っていく。
ールド蓄積モードの場合、第1と第2、第3と第4ライ
ンの走査を順次行ない、インターレースによるフレーム
蓄積モードの場合、第1と第2のライン走査が終了した
ならば、次に第3と第4のライン走査を飛ばし、第5と
第6ラインの走査を行って、奇数フィールドと偶数フィ
ールドとをそれぞれ走査し終わって、1フレームの画像
が完成する。
り、エリアセンサに接続された読み出し回路16、17
によって、特に第1と第2の水平ラインの走査を終了直
後、信号加算用MOSトランジスタSWd1〜SWd4をハ
イレベルとして、同色画素の加算出力を行うことが可能
となる。本実施例で述べた水平2画素加算の場合、信号
処理の情報量が半分になり、処理速度、システムコスト
が大幅に低減できる。水平2画素加算に限定されず、3
画素以上の加算も当然可能である。
比S/Nも√k(k:加算画素数)に比例して良くなる
ため、暗状態において解像度を落として、S/Nを良く
するといった方法にも応用できる。
容量である。)となって、加算画素数kが1の場合に比
較して、寄生容量の影響も小さくなり、読み出しゲイン
GRが大きくなるとともに、外来ノイズの影響も少なく
なり、出力増幅回路のゲインも小さく設計できるといっ
た特徴もある。
ば、モザイク型のオンチップカラーフィルタを用いた場
合にでも、同色同士の信号が加算された出力を得ること
ができ、後の信号処理が簡単にでき、130〜200万
画素といった高画素数センサでも、NTSC動作ができ
るようになる。また、信号を加算して読み出すのでラン
ダムノイズ、固定パターンノイズに対するS/Nも向上
する。又、本発明の他の特徴として加算パルスφBLKの
オン、オフのみで加算、非加算か可能となるため、撮影
状況に応じた設定も素速く対処できるといったこともあ
る。
e,Gの補色フィルタで説明したが、図5に示したR,
G,Bの純色フィルタを用いた場合や、図6に示した各
色画素の面積比を変えたフィルタのセンサにも加算パル
スφBLKに接続されたnMOSトランジスタを例えばグ
リーンG用に4個、レッドR用に2個というように加算
するスイッチを設けることにより、上記と同様な回路構
成で実現できる。 (2)実施例2 本発明による第2の実施例について、図を参照しつつ詳
細に説明する。図7に本実施例の概略的回路構成図を示
す。同図において、図1と同一符号のものは同一機能を
有するものとして詳細な説明は省略する。図7におい
て、SWe1〜SWe4…は水平転送パルス切り替えスイッ
チである。本実施例において水平走査回路1と水平転送
MOSトランジスタSWC1〜SWC8…の間に水平転送パ
ルス切り替えスイッチSWe1〜SWe4…を設けたことが
特徴である。
から3値パルスφR1、転送パルスφT1がハイレベルとな
って蓄積容量CT1、CT3、CT5…に電荷が転送され、水
平走査回路1からφH1がハイレベルになり、同時にスイ
ッチパルスφA1とスイッチパルスφA2をハイレベルとす
ることにより、水平出力OUT1、OUT2にそれぞれ蓄積容量
CT1+CT3、CT2+CT4の加算した結果が出力される。
その直後リセットパルスφHCにより、水平出力信号線の
それぞれがリセットされ、次の蓄積容量CT5+CT7、C
T6+CT8が加算されて水平出力OUT1、OUT2から出力され
る。一方、読み出し回路17においても同様な走査、各
制御パルスが供給されて、水平出力OUT3、OUT4にアンプ
24、25を介して各画素電荷の加算された信号が出力
される。こうして、各画素の電荷が加算されて出力され
る。
する場合には、スイッチパルスφA1とパルスφA2の切り
替えを行えば良い。従って、本実施例においても、実施
例1と同等の効果を得ることができる。 (3)実施例3 本発明による第3の実施例について、図を参照しつつ詳
細に説明する。図8に本実施例の概略的回路構成図を示
す。同図において、図1、図7と同一符号のものは同一
機能を有するものとして詳細な説明は省略する。同図に
おいてSWf1〜SWf3… ,SWg1〜SWg3… ,SWh1
〜SWh3… ,SWi1〜SWi3… はそれぞれ独立した電
荷蓄積容量CTA1〜CTA6…、CTB1〜CTB6… へのMO
Sスイッチであり、それぞれ転送パルスφT1,φT2,φ
T3,φT4で制御する。
信号電荷の加算出力を得ていたが、本実施例では水平、
垂直2画素ずつの計4画素の加算出力を得ることができ
る。図9に本実施例のオンチップカラーフィルタの配列
を示す。4画素加算のため、Cy,Mg,G,Yeの4
画素単位の繰り返しパターンである。
動作を図10のタイミングチャートを用いて以下に説明
する。
回路6により第1,2,3,4水平ラインHL1〜HL4を
選択し、それぞれ3値パルスφR1〜φR4を出力する。時
刻t11において、第1水平ラインHL1から3値パルスφ
R1をハイレベルにし、転送パルスφT1をハイレベルにす
ると、垂直出力線VL1,VL3,VL5…に読み出され
た信号はスイッチSWf1〜SWf3… に接続された蓄積
容量CTA2、CTA4、CTA6… へ転送される。同様に垂直
出力線VL2,VL4,VL6…に読み出された信号は、他方
の読み出し回路17中の蓄積容量CT へ転送される。
ラインHL2から3値パルスφR2、転送パルスφT2をハイ
レベルにし、スイッチSWg1〜SWg3…をオンして蓄積
容量CTA1、CTA3、CTA5…に画素電荷を転送して第2
水平ラインの読み出しを行なう。時刻t13において、第
3水平ラインHL3から3値パルスφR3,転送パルスφT3
をハイレベルにし、スイッチSWh1〜SWh3…をオンし
て蓄積容量CTB2、CTB4、CTB6…に画素電荷を転送し
て第3水平ラインHL3の読み出しを行なう。時刻t14に
おいて、第4水平ラインHL4から3値パルスφR4,転送
パルスφT4をハイレベルにし、スイッチSWi1〜SWi3
…をオンして蓄積容量CTB1、CTB3、CTB5…に画素電
荷を転送して第4水平ラインHL4の読み出しを行う。こ
こで各蓄積容量CT と色信号の関係は図11の様に、蓄
積容量CTA2、CTA4、CTA6…にはシアンCy、蓄積容
量CTA1、CTA3、CTA5…にはグリーンG、蓄積容量CT
B2、CTB4、CTB6…にはシアンCy、蓄積容量CTB1、
CTB3、CTB5…グリーンG、さらに、蓄積容量CTA2'、
CTA4'、CTA6'…にはイエローYe、蓄積容量CTA1'、
CTA3'、CTA5'…にはマゼンタMg、蓄積容量CTB2'、
CTB4'、CTB6'…にはイエローYe、蓄積容量CTB1'、
CTB3'、CTB5'…にはマゼンタMg、が蓄積される。
K,転送パルスφT1,φT2,φT3,φT4をハイレベルと
し、各4画素同色信号電荷の加算を行い、水平走査回路
1を走査させ、蓄積容量の加算結果CTA2+CTA4+CTB
2+CTB4、CTA1+CTA3+CTB1+CTB3…の加算信号を
読み出す。
R1〜φR4を同時にハイレベルにして、画素のリセットを
行ない、垂直走査回路を走査させ、次の第5〜第8ライ
ンの読み出し動作を同様に行っていく。
り、水平垂直4画素加算出力を行うことができる。
2の2画素加算の場合よりも、信号処理の情報量が半減
するため、より高画素タイプのエリアセンサに特に有効
となる。垂直走査回路の走査の方法により、インターレ
ース、ノンインターレース、フレーム蓄積、フィールド
蓄積のいずれの場合にも本実施例が適用できる。
よる高速画像読み出しを可能とし、さらにS/Nの向上
を行なうことができる。 (4)実施例4 本発明による第4の実施例について、図を参照しつつ詳
細に説明する。図12に本実施例の概略的回路構成図を
示す。又、本実施例に好適な画素の各色フィルターの配
列を図13に示す。図12において、図1、図7、図8
と同一符号のものは同一機能を有するものとして詳細な
説明は省略する。本実施例では第4,8,12,…4n
(n=1,2…)水平ラインHL4、HL8…のエミッタ出
力線を、実施例1〜3の場合と比較して、1つずらした
垂直出力線VLにずらして接続したことを特徴とする。
こうして、偶数行の画素フィルターが4行目毎に1つず
れたカラーエリアセンサーに最適な構成としている。
の場合、フィールド毎にCyとYe、GとMgが交互に
出力されてしまうので、信号処理が複雑化してしまう。
それを防ぐため、第4nラインのエミッタ出力を変える
ことにより、各OUT1〜OUT4に常に同色信号の出力を可能
とした。
く、信号処理を簡単化できるといった特徴がある。 (5)実施例5 本発明による第5の実施例について、図を参照しつつ詳
細に説明する。図14に本実施例の概略的回路構成図を
示す。同図において、図1、図7、図8等と同一符号の
ものは同一機能を有するものとして詳細な説明は省略す
る。
タ配列で4画素加算を行う場合である。実施例3の回路
に図3の様な8画素周期のフィルタ配列を行うとMgと
Gの信号電荷が混ざってしまうため、本実施例の回路構
成を用いる。実施例4のように第4n(n=1,2,3
…)水平ラインHL4、HL8…のエミッタ出力を、垂直ラ
インVL1をVL2、VL2をVL3、…にと、ずらせて接続し
たことにより、8画素周期のフィルタ配列でも、例えば
実施例4で説明した図13の様なフィルタ配列の場合
に、同色の加算が可能となった。
も、各OUT1〜OUT4以後の画像処理回路が簡単になり、高
解像度の映像を得ることができる。 (6)実施例6 本発明による第6の実施例について、図を参照しつつ詳
細に説明する。図15に本実施例の概略的回路構成図を
示す。同図において、図1、図7、図8等と同一符号の
ものは同一機能を有するものとして詳細な説明は省略す
る。
て読み出す場合である。nMOSトランジスタSWd1と
SWd3、SWd2とSWd4、…が直列に接続されており、
加算パルスφBLKによって、蓄積容量CT1+CT3+CT
5、CT2+CT4+CT6、CT7+CT9+CT11、…の加算出
力が読み出される。本実施例において、出力情報量単位
はは従来の1/3倍単位になるので、より多画素数のセ
ンサに対して、1画素毎の出力は得られないが、3画素
の加算値が順次出力されるので、出力レベルが高くなっ
てセンサ感度の改善が図られ、S/Nが向上し、有効と
なる。 (7)実施例7 図16に本発明の第7実施例を示す。本実施例では、図
17に示す様な純色RGBのストライプ状のカラーフィ
ルタ配列を用いた場合の加算方法である。信号読み出し
時に、蓄積容量CT1+CT4、CT2+CT5、CT3+CT6、
CT7+…というようにRGBの同色画素の信号を加え、
水平走査回路1からの読み出し用スイッチSWC1、SW
C2、…が順次導通することにより、順次加算された色信
号がアンプ3を介して出力される。こうして情報量単位
を減らすことができ、高速読み出し、高出力を可能とす
る。 (8)実施例8 図18に本発明の第8実施例を示す。本実施例ではCC
Dセンサにおいて同色画素加算を行う場合である。同図
において、51は上述のバイポーラフォトトランジスタ
を含む光電変換画素の画素領域で、画素が2次元に並ん
でいる。52は水平CCDであり、奇数番の垂直ライン
VL1,VL3…の出力に接続され、CCD(Charge Coupl
ed Device)は光電変換の機能を用いず、文字どおり純
然たる電荷転送デバイスとして用いている。同様に、5
3の水平CCDは偶数番の垂直ラインVL2,VL4…の出
力に接続されている。54,55はFDA等の出力アン
プであり、56は同色画素加算スイッチである。
φBLKをOFFにさせ、水平HCCD1、HCCD3…
により奇数番の垂直ライン信号を順次電荷転送して出力
アンプ54から、また,水平HCCD2、HCCD4…
により偶数番の垂直ライン信号を順次電荷転送して出力
アンプ55から出力を得る。画素信号加算時には加算パ
ルスφBLKをONさせ、信号電荷の加算を行い、HCC
D1の電荷とHCCD2の電荷、HCCD3の電荷とH
CCD4の電荷、…が加算され、出力アンプ55から出
力を得る。
ASIS(Base Stored Type ImageSenser)以外のCC
Dセンサにおいても同色信号の加算が可能となる。
力線上で加算するための回路を設けることにより、外部
で特別なデータ圧縮ICを用いなくとも、センサ内部で
データ圧縮が行うことができ、かつ、S/Nの良い映像
信号を得られるため、システムコストを大幅に削減でき
る効果がある。
ある。
チャートである。
である。
ルタ配列である。
ルタ配列である。
ある。
グチャートである。
号である。
ィルタ配列である。
ィルタ配列である。
タイミングチャートである。
Claims (6)
- 【請求項1】 二次元状に光電変換素子が構成され、そ
の画素上にカラーフィルタが配列されている光電変換装
置において、 複数の同色の光電変換素子からの信号を信号出力線上で
加算するスイッチ手段を有し、前記スイッチ手段のオン
/オフにより前記複数の同色の光電変換素子からの信号
を加算する場合と加算しない場合の両方の動作を行なう
ことを特徴とする光電変換装置。 - 【請求項2】 請求項1記載の光電変換装置において、
前記スイッチ手段は、蓄積容量に蓄積された電荷を読み
出す際にオンすることにより加算することを特徴とする
光電変換装置。 - 【請求項3】 請求項1記載の光電変換装置において、
前記スイッチ手段は、加算パルスをゲートを印加しソー
ス・ドレインに蓄積容量が接続されていることを特徴と
する光電変換装置。 - 【請求項4】 二次元状に光電変換素子が構成され、そ
の画素上にカラーフィルタが配列されている光電変換装
置において、 1水平走査期間に2水平ラインをオンしてそれぞれ蓄積
容量に前記光電変換素子の電荷を蓄積する転送手段と、
加算パルスにより少なくとも2以上の前記蓄積容量の電
荷を加算する加算手段と、前記加算手段による加算と同
時に2出力に読み出す水平走査回路とを具備する読み出
し回路を有し、垂直ラインの読み出しに奇数ライン用と
偶数ライン用の2つの前記読み出し回路とを備えたこと
を特徴とする光電変換装置。 - 【請求項5】 二次元状に光電変換素子が構成され、そ
の画素上にカラーフィルタが配列されている光電変換装
置において、 水平ラインの4n(nは整数)毎の前記光電変換素子の
出力を1垂直ラインずらせた接続として蓄積容量に前記
光電変換素子の電荷を蓄積する転送手段と、加算パルス
により少なくとも2以上の前記蓄積容量の電荷を加算す
る加算手段と、前記加算手段による加算と同時に2出力
に読み出す水平走査回路とを具備する読み出し回路を有
し、垂直ラインの読み出しに奇数ライン用と偶数ライン
用の2つの前記読み出し回路とを備えたことを特徴とす
る光電変換装置。 - 【請求項6】 二次元状に光電変換素子が構成され、そ
の画素上にカラーフィルタが配列されている光電変換装
置において、 前記光電変換素子の画像電荷を奇数CCD及び偶数CC
Dに転送する手段と、前記奇数CCDと偶数CCDとの
出力を加算するか否かの加算スイッチ手段とを備えたこ
とを特徴とする光電変換装置。
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