JPWO2013099264A1 - 固体撮像素子および撮像装置 - Google Patents

Abstract

固体撮像素子は、画素部と、出力部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。出力部は、第１画素から読み出された第１画素信号が入力される第１容量と、第２画素から読み出された第２画素信号が入力される第２容量と、第１容量及び前記第２容量に応じた出力信号を出力する演算増幅器とを有する。

Description

本発明は、固体撮像素子および撮像装置に関する。

従来から、動画時に撮像素子画素数よりも縮小した画像を得るべく、動画撮影時に垂直方向及び水平方向に画素を間引いて読み出す固体撮像素子が提案されている（例えば、特許文献１参照）。

特開平１１−１９６３３２号公報

しかしながら、従来の固体撮像素子では、水平方向に画素を間引いて読み出すので、水平方向に関してモアレや偽色が発生し易い。

これに対し、水平方向に画素を間引く代わりに、水平方向の画素信号を加算すると、水平方向に関するモアレや偽色が発生し難くなる。また、これに限らず、種々の理由で、水平方向の画素信号を加算することが要請される場合もあり得る。

そこで、水平方向の画素信号の加算を行う加算回路を固体撮像素子に搭載することが考えられる。しかし、水平方向の画素信号の加算を行う専用の加算回路を設けてしまうと、その設置スペースが増大してしまうなどの不都合が生ずる。

本発明の一態様である固体撮像素子は、画素部と、出力部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。出力部は、第１画素から読み出された第１画素信号が入力される第１容量と、第２画素から読み出された第２画素信号が入力される第２容量と、第１容量及び第２容量に応じた出力信号を出力する演算増幅器とを有する。

本発明の他の態様である固体撮像素子は、画素部と、第１出力部と、第２出力部と、制御部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。第１出力部は、第１容量と、第２容量と、第１容量及び第２容量に応じた第１出力信号を出力する第１演算増幅器とを有する。第２出力部は、第３容量と、第４容量と、第３容量及び第４容量に応じた第２出力信号を出力する第２演算増幅器とを有する。制御部は、第１モードと第２モードとを切り替える。第１モードでは、第１画素から読み出された第１画素信号を第１容量に入力させ、かつ第２画素から読み出された第２画素信号を第２容量に入力させる。第２モードでは、第１画素信号を第１容量及び第２容量に入力させ、かつ第２画素信号を第３容量及び第４容量に入力させる。

第１の実施形態による電子カメラを模式的に示す概略ブロック図 図１中の固体撮像素子の概略構成を示す回路図 図２中の画素を示す回路図 変形例による画素を示す回路図 図２中の上側信号出力回路の一部分を示す回路図 図２中の上側信号出力回路の他の部分を示す回路図 図２中の上側信号出力回路の更に他の部分を示す回路図 図５中の増幅部を構成する演算増幅器の具体例を示す回路図 図５中の増幅部の非加算時の状態を示す回路図 図５中の増幅部の加算時の状態を示す回路図 図２に示す固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図 図２に示す固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャート 図２に示す固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図 図２に示す固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャート 第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の一部分を示す回路図 第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の他の部分を示す回路図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャート 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャート 第３の実施形態での固体撮像素子の構成例を示すブロック図 画素ＰＸの回路構成例を示す図 第１信号出力回路の構成例を示す図 演算増幅器ＯＰの回路構成例を示す図 通常読み出しモードでの画素アレイからの信号読み出しの例を示す図 通常読み出しモードでの第１信号出力回路の動作状態を示す図 混合読み出しモードでの画素アレイからの信号読み出しの例を示す図 混合読み出しモードでの第１信号出力回路の動作状態を示す図 演算増幅器ＯＰの回路構成例の別例を示す図 演算増幅器ＯＰの回路構成例の別例を示す図 撮像装置の構成例を示す図 画素ＰＸの変形例を示す図 画素ＰＸの変形例を示す図

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。

＜第１の実施形態＞
図１は、第１の実施形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。

本実施形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成される。しかし、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、フィルムカメラなどの種々の撮像装置に適用することができる。

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。

固体撮像素子３は、撮像制御部４の指令によって駆動され、画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部４は、例えばいわゆるローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部４は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、水平画素加算によらない全画素の画像信号を得るように固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。

電子カメラ１内のＣＰＵ９は、操作部９ａの操作により電子ビューファインダーモードや動画撮影などが指示されると、それに合わせて撮像制御部４を駆動する。撮像制御部４は、例えばローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。このとき、レンズ制御部２ａによって、フォーカスや絞りが適宜調整される。固体撮像素子３から得られた水平画素加算された画像信号は、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時には水平画素加算された画像信号を表示部１０に画像表示させ、動画撮影時には水平画素加算された画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、水平画素加算されていない画像信号がメモリ７に蓄積された後に、操作部９ａの指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。

図２は、図１中の固体撮像素子３の概略構成を示す回路図である。本実施形態では、固体撮像素子３は、ＣＭＯＳ型の固体撮像素子として構成されているが、他のＸＹアドレス型固体撮像素子として構成してもよい。

固体撮像素子３は、図２に示すように、画素部２１と、複数の水平制御信号線２２と、垂直走査回路２３と、複数の垂直信号線Ｖ１〜Ｖｍと、画素部２１の列方向（垂直方向、図２中上下方向）の両側にそれぞれ配置された上側信号出力回路２４及び下側信号出力回路２５と、を有している。

画素部２１は、ｎ行ｋ列に２次元マトリクス状に配置され入射光に応じた画素信号を出力する有効画素ＰＸからなる有効画素部２１Ａと、ｎ行（ｍ−ｋ）列に２次元マトリクス状に配置され黒レベルの信号を生成するオプチカルブラック画素（ＯＢ画素）ＯＢからなるＯＢ画素部２１Ｂとを有している。本実施形態では、ＯＢ画素部２１Ｂは、有効画素部２１Ａの領域の行方向（水平方向、図２中左右方向）の図２中右側に配置されている。もっとも、ＯＢ画素部２１Ｂは、有効画素部２１Ａの図２中左側に配置してもよいし、有効画素部２１Ａの図２中左右両側に配置してもよい。

画素部２１の各行には、垂直走査回路２３に接続された水平制御信号線２２がそれぞれ配置されている。各々の水平制御信号線２２は、垂直走査回路２３から出力される制御信号（後述する制御信号φＳＥＬ，φＲＥＳ，φＴＸ）を、画素ＰＸ，ＯＢの各行にそれぞれ供給する。

複数の垂直信号線Ｖ１〜Ｖｋは、有効画素ＰＸの列毎に設けられ、対応する列の有効画素ＰＸからの信号を受け取る。また、複数の垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素ＯＢの列毎に設けられ、対応する列のＯＢ画素ＯＢからの信号を受け取る。垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素用垂直信号線である。垂直信号線Ｖ１〜Ｖｍの上端（厳密に言うと、本実施形態では、それらの垂直信号線のうちの偶数番目の列の垂直信号線の上端）が、上側信号出力回路２４に接続されている。垂直信号線Ｖ１〜Ｖｍの下端（厳密に言うと、本実施形態では、それらの垂直信号線のうちの奇数番目の列の垂直信号線の下側）が、下側信号出力回路２５に接続されている。ここでは、１列目の垂直信号線には符号Ｖ１を付し、ｍ列目の垂直信号線には符号Ｖｍを付し、他の垂直信号線についても同様である。各垂直信号線Ｖ１〜Ｖｍには、定電流源２６が接続されている（後述する図５及び図６参照）。なお、定電流源２６を各垂直信号線Ｖ１〜Ｖｍの上端側及び下端側にそれぞれ接続して、各垂直信号線Ｖ１〜Ｖｍに対して２つずつの定電流源２６を接続してもよい。この場合は、定電流源１つ当たりの電流値を、垂直信号線１本当たりに必要な電流値の１／２倍とする。

なお、必要に応じて、いわゆる横スミアや黒太陽を防止するため、各垂直信号線Ｖ１〜Ｖｍに対して、例えば特開２０１０−２６３４４３号公報の図４及び図５に開示されているようなクリップ回路を設けてもよい。

本実施形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。本実施形態では、図２に示すように、上述の色配列としてベイヤ配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタがベイヤ配列に従って各画素ＰＸに配置されている。すなわち、有効画素部２１Ａの奇数行にはＲ，Ｇｒのカラーフィルタが交互に並ぶとともに、有効画素部２１Ａの偶数行にはＧｂ，Ｂのフィルタが交互に並んでいる。そして、有効画素部２１Ａ全体では緑色のフィルタが市松模様をなすように配置されている。これにより、有効画素部２１Ａは、撮像時にカラーの画像を取得することができる。本実施形態では、ＯＢ画素部２１Ｂにも有効画素部２１Ａと同様に、カラーフィルタが配置されている。もっとも、ＯＢ画素ＯＢは黒レベルを出力するものであるので、ＯＢ画素部２１Ｂには必ずしもカラーフィルタを配置する必要はない。なお、図２では、各々の画素ＰＸ，ＯＢにカラーフィルタの色を併せて表記している。

図３は、図２中の画素ＰＸ，ＯＢを示す回路図である。本実施形態では、各画素ＰＸは、一般的なＣＭＯＳ型固体撮像素子の画素と同様に、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って上述の電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線Ｖ１〜Ｖｍに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた上述の信号を出力する増幅部としての増幅トランジスタＡＭＰとを有し、図３に示すように、接続されている。図３において、ＶＤＤは電源電位である。なお、本実施形態では、画素ＰＸ，ＯＢのトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。

本実施形態では、ＯＢ画素ＯＢは、フォトダイオードＰＤが遮光される点を除いて有効画素ＰＸと同じ構造を有している。もっとも、ＯＢ画素ＯＢは、例えば、有効画素ＰＸからフォトダイオードＰＤを取り除いた構造を有していてもよい。

転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。

各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。

増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２６（図３では図示せず、図５及び図６を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線Ｖ１〜Ｖｍに読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線Ｖ１〜Ｖｍに接続する。

図２中の垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現する。それらの具体的な動作については公知であるため、ここではその説明は省略する。

画素ＰＸ，ＯＢの構成は、前述した図３に示す構成に限らない。例えば、画素ＰＸ，ＯＢの構成として、図４に示す構成を採用してもよい。図４は、変形例による画素ＰＸ，ＯＢを示す回路図である。図４において、図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

図４に示す構成が図３に示す構成と異なる所は、列方向に隣り合う２つの画素ＰＸ，ＯＢ毎に、当該２つの画素ＰＸ，ＯＢが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している点である。この変形例では、垂直走査回路２３は、図３に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸに代えて、図４に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２を出力するように構成される。

図４では、１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有する２つの画素ＰＸ，ＯＢを、画素ブロックＢＬとして示している。また、図３では、画素ブロックＢＬ内の上側の画素ＰＸ，ＯＢのフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ１，ＯＢ１，ＴＸ１で示し、画素ブロックＢＬ内の下側の画素ＰＸ，ＯＢのフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ２，ＴＸ２で示し、両者を区別している。また、転送トランジスタＴＸ１のゲートに供給される制御信号をφＴＸ１とし、転送トランジスタＴＸ２のゲート電極に供給される制御信号をφＴＸ２とし、両者を区別している。なお、図３ではｊは画素行を示しているが、図４ではｊは画素ブロックＢＬの行を示している。画素ブロックＢＬの１行は、画素ＰＸ，ＯＢの２行に相当している。

この変形例では、垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２をそれぞれ出力することで、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現することができる。

図５は、図２中の上側信号出力回路２４の一部分（有効画素部２１Ａの２列目、４列目及び６列目の垂直信号線Ｖ２，Ｖ４，Ｖ６にそれぞれ対応して設けられた、３つのスイッチ群（各スイッチ群はスイッチＳ１〜Ｓ６からなる。）及び３つの増幅部ＣＡ１〜ＣＡ３）を示す回路図である。

図６は、図２中の上側信号出力回路２４の他の部分（ＯＢ画素部２１Ｂのｋ＋２列目、ｋ＋４列目及びｋ＋６列目にそれぞれ対応して設けられた、３つのスイッチ群（各スイッチ群はスイッチＳ１〜Ｓ６からなる。）及び３つの増幅部ＣＡ（ｋ／２）＋１，ＣＡ（ｋ／２）＋２，ＣＡ（ｋ／２）＋３）を示す回路図である。図６において、図５中の要素と同一又は対応する要素には同一符号を付している。

図７は、図２中の上側信号出力回路２４の更に他の部分（有効画素部２１Ａの２列目からｋ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられたｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）の出力信号、及び、ＯＢ画素部２１Ｂのｋ＋２列目からｍ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられた（ｍ−ｋ）／２個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号を、それぞれサンプルホールドするサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）、水平走査回路３１など）を示す回路図である。

本実施形態では、図５にその一部を示すように、上側信号出力回路２４は、有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、各々がスイッチＳ１〜Ｓ６からなるｋ／２個のスイッチ群及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）を有している。

各増幅部ＣＡ１〜ＣＡ（ｋ／２）は、同一の構成を有し、ｐ個（本実施形態では、３個）の入力容量Ｃ１〜Ｃ３と、演算増幅器ＯＰと、帰還容量Ｃｆと、カラムアンプリセット信号φＣＡＲＳＴに応じてカラムアンプをリセットするカラムアンプリセットスイッチＣＡＲＳＴと、を有している。演算増幅器ＯＰの反転入力端子（第１の入力端子）に、各入力容量Ｃ１〜Ｃ３の一方端部が接続されている。演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に、帰還容量Ｃｆ及びカラムアンプリセットスイッチＣＡＲＳＴが並列に接続されている。演算増幅器ＯＰの非反転入力端子（第２の入力端子）には、所定電位Ｖｒｅｆが印加されている。カラムアンプリセットスイッチＣＡＲＳＴは、ＭＯＳトランジスタで構成され、カラムアンプリセット信号φＣＡＲＳＴがハイレベルの場合にオンする一方、カラムアンプリセット信号φＣＡＲＳＴがローレベルの場合にオフする。各増幅部ＣＡ１〜ＣＡ（ｋ／２）のカラムアンプリセットスイッチＣＡＲＳＴのゲートは共通に接続され、そこには、カラムアンプリセット信号φＣＡＲＳＴが撮像制御部４から供給される。

本実施形態では、演算増幅器ＯＰとして、作動制御信号φＳＴＢＹに応じて作動状態と上述の作動状態に比べて低消費電力の作動停止状態とになり得る演算増幅器（以下、「スタンバイ機能付き演算増幅器」と呼ぶ。）ものが、用いられている。演算増幅器ＯＰの作動状態と作動停止状態に応じて、演算増幅器ＯＰを有する増幅部全体としても作動状態と作動停止状態となる。

図８は、スタンバイ機能付き演算増幅器とした演算増幅器ＯＰの具体例を示す回路図である。この例では、演算増幅器ＯＰは、ｐＭＯＳトランジスタＴ１〜Ｔ４及びｎＭＯＳトランジスタＴ５〜Ｔ８で構成されている。本例では、演算増幅器の一般的な構成をなすトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ８に対して、トランジスタＴ３，Ｔ４，Ｔ７が追加されることでスタンバイ機能が実現されている。図８において、ＶＩＮ＿Ｐ、ＶＩＮ＿Ｎ、ＶＯＵＴは、演算増幅器ＯＰの非反転入力端子、反転入力端子及び出力端子をそれぞれ示している。ＶＢＩＡＳは、図示しないバイアス回路からの電流源用バイアス電圧が印加されるバイアス電圧入力端子である。

図８において、ＳＴＢＹは作動制御信号φＳＴＢＹが入力される端子（作動制御信号入力端子）、ＳＴＢＹ＿Ｎは作動制御信号φＳＴＢＹの反転信号が入力される端子である。作動制御信号φＳＴＢＹがハイレベルになると、トランジスタＴ３，Ｔ４，Ｔ７がオフし、演算増幅器ＯＰを流れる電流が遮断されて演算増幅器ＯＰが作動停止状態となり、出力端子ＶＯＵＴはフローティングになる。図５等では、作動制御信号φＳＴＢＹに相当する作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３のみが演算増幅器ＯＰに供給されるものとして記載され、作動制御信号φＳＴＢＹ＿Ｎに相当する反転作動制御信号が演算増幅器ＯＰに供給される制御線等の図示は省略している。以下の説明では、作動制御信号φＳＴＢＹのみについて言及し、反転作動制御信号への言及は省略する。

増幅部ＣＡ１〜ＣＡ（ｋ／２）を、対応する垂直信号線がｐ×２本（本実施形態では、ｐ＝３で、６本）の周期をなすｐ個（本実施形態では、３個）のグループに分けたとき、すなわち、増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の第１グループと、増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の第２グループと、増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の第３グループに分けたとき、各グループ毎に作動制御信号φＳＴＢＹが入力される。つまり、第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ３が撮像制御部４から供給される。

上述のｋ／２個のスイッチ群の各々の群のスイッチＳ１〜Ｓ６は、ｎＭＯＳトランジスタで構成されている。上述のｋ／２個のスイッチ群の各々の群のスイッチＳ５は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ２の他方端部と当該垂直信号線との間をオンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ５は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ２の他方端部と当該垂直信号線Ｖ４との間をオンオフする。

上述のｋ／２個のスイッチ群の各々の群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ１の他方端部と、当該スイッチ群が対応する垂直信号線に対して２本前の垂直信号線との間を、オンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ１の他方端部と、当該スイッチ群が対応する垂直信号線Ｖ４に対して２本前の垂直信号線Ｖ２との間を、オンオフする。なお、図５に示すように、垂直信号線Ｖ２に対応するスイッチ群のスイッチＳ４がオン時に接続すべき垂直信号線が存在しないので、そのスイッチＳ４の一方はフローティング状態にされている。

上述のｋ／２個のスイッチ群の各々の群のスイッチＳ６は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ３の他方端部と、当該スイッチ群が対応する垂直信号線に対して２本後の垂直信号線との間を、オンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ３の他方端部と、当該スイッチ群が対応する垂直信号線Ｖ４に対して２本後の垂直信号線Ｖ６との間を、オンオフする。なお、図面には示していないが、垂直信号線Ｖｋに対応するスイッチ群のスイッチＳ６は、有効画素部２１Ａの垂直信号線ではないが、ＯＢ画素部２１Ｂの垂直信号線Ｖｋ＋２と接続されている。もっとも、垂直信号線Ｖｋに対応するスイッチ群のスイッチＳ６の一方は、垂直信号線Ｖｋ＋２と接続せずに、フローティング状態にしてもよい。

上述の第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…に対応するスイッチ群のスイッチＳ４〜Ｓ６のゲートが共通に接続され、そこには、制御信号φ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…のゲートが共通に接続され、そこには、制御信号φ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…のゲートが共通に接続され、そこには、制御信号φ３が撮像制御部４から供給される。各スイッチＳ４〜Ｓ６は、そのゲートに供給される制御信号φ１〜φ３がハイレベル（Ｈ）の場合にオンする一方、そのゲートに供給される制御信号φ１〜φ３がローレベル（Ｌ）の場合にオフする。

上述のｋ／２個のスイッチ群の各々の群のスイッチＳ１〜Ｓ３は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ１〜Ｃ３の他方端部と当該垂直信号線との間をそれぞれオンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ１〜Ｓ３は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ１〜Ｃ３の他方端部と当該垂直信号線Ｖ４との間をオンオフする。

上述のｋ／２個のスイッチ群のスイッチＳ１〜Ｓ３のゲートが共通に接続され、そこには、制御信号φＮが撮像制御部４から供給される。各スイッチＳ１〜Ｓ３は、そのゲートに供給される制御信号φＮがハイレベルの場合にオンする一方、そのゲートに供給される制御信号φＮがローレベルの場合にオフする。

先の説明からわかるように、各スイッチ群において、スイッチＳ４〜Ｓ６は、ｐ本（本実施形態では、３本）の垂直信号線とｐ個（本実施形態では、３個）の入力容量Ｃ１〜Ｃ３との間をそれぞれオンオフするｐ個（本実施形態では、３個）の第１のスイッチを構成している。また、各スイッチ群において、スイッチＳ１〜Ｓ３は、１本のみの垂直信号線と入力容量Ｃ１〜Ｃ３との間をそれぞれオンオフするｐ個（本実施形態では、３個）の第２のスイッチを構成している。各スイッチ群において、スイッチＳ１〜Ｓ６は、制御信号φ１〜φ３，φＮに応じて、ｐ本（本実施形態では、３本）の垂直信号線の信号を、ｐ個（本実施形態では、３個）の入力容量Ｃ１〜Ｃ３にそれぞれ供給する第１の信号供給状態（スイッチＳ４〜Ｓ６がオンでスイッチＳ１〜Ｓ３がオフの状態）と、１本のみの垂直信号線の信号を、ｐ個（本実施形態では、３個）の入力容量Ｃ１〜Ｃ３に共通して供給する第２の信号供給状態（スイッチＳ１〜Ｓ３がオンでスイッチＳ４〜Ｓ６がオフの状態）とに、切り替える信号供給部を構成している。

図９は、上述の増幅部ＣＡ１〜ＣＡ（ｋ／２）のうちの任意の１つの増幅部ＣＡの非加算時の状態（上述の第２の信号供給状態）を示す回路図である。図１０は、上述の増幅部ＣＡ１〜ＣＡ（ｋ／２）のうちの任意の１つの増幅部ＣＡの加算時の状態（上述の第１の信号供給状態）を示す回路図である。図９及び図１０では、作動制御信号φＳＴＢＹを供給するラインは省略している。以下の説明において、入力容量Ｃ１〜Ｃ３及び帰還容量Ｃｆの容量値も、それぞれ同じ符号Ｃ１〜Ｃ３，Ｃｆで表記する。

上述の第２の信号供給状態では、対応するスイッチ群のスイッチＳ１〜Ｓ３がオンでスイッチＳ４〜Ｓ６がオフであるので、図９に示すように、入力容量Ｃ１〜Ｃ３が並列接続され、対応する１本の垂直信号線の信号が、入力電圧Ｖｉとして、並列接続された入力容量Ｃ１〜Ｃ３へ入力される。例えば、増幅部ＣＡが増幅部ＣＡ２である場合には、入力電圧Ｖｉは垂直信号線Ｖ４の信号となる。

この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧ＶｉがΔＶｉだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−｛（Ｃ１＋Ｃ２＋Ｃ３）／Ｃｆ｝×ΔＶｉ］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、入力容量Ｃ１〜Ｃ３の並列合成容量（Ｃ１＋Ｃ２＋Ｃ３）と帰還容量Ｃｆの比で反転ゲイン｛−（Ｃ１＋Ｃ２＋Ｃ３）／Ｃｆ｝が得られる。

したがって、図９に示す状態では、対応する垂直信号線の信号Ｖｉの変化分ΔＶｉよる増幅出力、すなわち、１本の垂直信号線の非加算状態の信号が、出力信号Ｖｏｕｔとして得られる。

なお、本実施形態における増幅部ＣＡにおいて、入力容量Ｃ１〜Ｃ３を単一の入力容量とし、その単一の入力容量を所定の垂直信号線に固定して接続するように変形した増幅部が、いわゆるカラムアンプとして知られている。本実施形態における信号φＣＡＲＳＴのタイミングは、その公知のカラムアンプと同様のタイミングで行えばよいので、その説明は省略する。この点は、図１０の状態の場合も同じである。

上述の第１の信号供給状態では、対応するスイッチ群のスイッチＳ４〜Ｓ６がオンでスイッチＳ１〜Ｓ３がオフであるので、図１０に示すように、入力容量Ｃ１〜Ｃ３の入力側がそれぞれ電気的に分離され、対応する３本の垂直信号線の信号がそれぞれ、入力電圧Ｖａ，Ｖｂ，Ｖｃとして、入力容量Ｃ１〜Ｃ３へそれぞれ入力される。例えば、増幅部ＣＡが増幅部ＣＡ２である場合には、入力電圧Ｖａは垂直信号線Ｖ２の信号、入力電圧Ｖｂは垂直信号線Ｖ４の信号、入力電圧Ｖｃは垂直信号線Ｖ６の信号となる。

この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖａ，Ｖｂ，ＶｃがそれぞれΔＶａ，ΔＶｂ，ΔＶｃだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−［｛（Ｃ１／Ｃｆ）×ΔＶａ｝＋｛（Ｃ２／Ｃｆ）×ΔＶｂ｝＋｛（Ｃ３／Ｃｆ）×ΔＶｃ｝］］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、｛（Ｃ１／Ｃｆ）×ΔＶａ｝と｛（Ｃ２／Ｃｆ）×ΔＶｂ｝と｛（Ｃ３／Ｃｆ）×ΔＶｃ｝を加算した反転ゲイン［｛（Ｃ１／Ｃｆ）×ΔＶａ｝＋｛（Ｃ２／Ｃｆ）×ΔＶｂ｝＋｛（Ｃ３／Ｃｆ）×ΔＶｃ｝］が得られる。

例えば、Ｃ１＝Ｃ２＝Ｃ３＝Ｃとすると、出力電圧Ｖｏｕｔは、［Ｖｒｅｆ−｛（Ｃ／Ｃｆ）×（ΔＶａ＋ΔＶｂ＋ΔＶｃ）｝］となり、ΔＶａとΔＶｂとΔＶｃとを重み付けなしに加算した反転ゲインを得ることができる。

Ｃ１，Ｃ２，Ｃ３の値の関係を適宜設定することで、ΔＶａとΔＶｂとΔＶｃとを所望の重み係数による重み付け加算を行うことができる。例えば、Ｃ１＝Ｃ３＝ＣかつＣ２＝α・Ｃ（α＞１）とすれば、ΔＶａ及びΔＶｃに比べてΔＶｂの重みづけを重くした重みづけ加算を行うことできる。この場合、加算するｐ本（本実施形態では、３本）の垂直信号線のうち、それらの中央に位置する垂直信号線の信号が供給される入力容量Ｃ２の容量値は、上述のｐ本の垂直信号線のうちのそれらの中央に位置する垂直信号線の信号が供給される入力容量Ｃ１，Ｃ３の容量値よりも大きい設定されることになる。この場合、加算後の信号の重心に存在する中央の垂直線信号の信号の重み付けが中央から遠い位置の垂直信号線の信号よりも重くされるので、加算後の画質の向上を図ることができる。もっとも、これに限らず、例えば、Ｃ１＝Ｃ２＝Ｃ３としてもよい。

このように、図１０に示す状態では、対応する３本の垂直信号線の信号Ｖａ，Ｖｂ，Ｖｃの変化分ΔＶａ，ΔＶｂ，ΔＶｃの重み付けあり又は重み付けなしの加算による増幅出力、すなわち、３本の垂直信号線の加算状態の信号が、出力信号Ｖｏｕｔとして得られる。

ここで、図６を参照する。本実施形態では、図６にその一部を示すように、上側信号出力回路２４は、ＯＢ画素部２１Ｂの偶数列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，…，Ｖｍにそれぞれ対応して設けられた、各々がスイッチＳ１〜Ｓ６からなる｛（ｍ／２）−（ｋ／２）｝個のスイッチ群及び｛（ｍ／２）−（ｋ／２）｝個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を有している。これらは、ＯＢ画素ＯＢ用であり、図５に関連して説明した有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、各々がスイッチＳ１〜Ｓ６からなるｋ／２個のスイッチ群及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）と、それぞれ同様に構成されている。

ただし、本実施形態では、有効画素ＰＸについては水平画素加算と水平画素非加算とを切り替えるのに対し、ＯＢ画素ＯＢについては常に、水平画素非加算として、ＯＢ画素ＯＢの全列の信号を読み出すように構成されている。

すなわち、ＯＢ画素用スイッチ群では、スイッチＳ１〜Ｓ３のゲートに固定的にハイレベルが印加されて常時スイッチＳ１〜Ｓ３がオンするとともに、スイッチＳ４〜Ｓ６のゲートに固定的にローレベルが印加されて常時スイッチＳ４〜Ｓ６がオフする。これにより、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、図９に示す非加算状態に固定されている。なお、これと同じ電気的接続状態を実現するべく、ＯＢ画素用スイッチ群を取り除いて、オン状態のスイッチＳ１〜Ｓ３で接続される箇所を配線で接続してもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施形態のようにＯＢ画素用スイッチ群を設けることが好ましい。

また、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の演算増幅器ＯＰには、作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３とは独立した作動制御信号φＳＴＢＹ−ＯＢが供給されており、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を、前述した増幅部ＣＡ１〜ＣＡ（ｋ／２）から独立して、常時作動状態にし得るようになっている。

図７に示すように、上側信号出力回路２４は、前述した増幅部ＣＡ１〜ＣＡ（ｍ／２）にそれぞれ対応して設けられたサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）と、水平走査回路３１と、水平信号線３２Ｎ，３２Ｓと、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮと、出力アンプＡＰＳ，ＡＰＮとを有している。

水平走査回路３１は、撮像制御部４の制御下で、サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）の各々毎にあるいはそのうちの選択されたもの毎に、水平走査信号φＨを出力し、水平走査の制御を行う。φＨに付した（ｍ／２）はｍ列目の信号であることを示している。

サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）には、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の演算増幅器ＯＰの出力端子が接続されている。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施形態では、第１の容量ＣＳは、光信号等を蓄積する容量である。第２の容量ＣＮは、上述の光信号等から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路３１からの水平走査信号φＨに従って水平信号線３２Ｎ，３２Ｓへ供給する。水平信号線３２Ｎ，３２Ｓに出力された光信号等及び差分用信号はそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、図１中の信号処理部５へ出力される。信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。なお、そのような差動アンプ等は、固体撮像素子３に搭載してもよい。このサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、増幅部ＣＡ１〜ＣＡ（ｍ／２）のオフセットを取り除くために設けられている。なお、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮは水平信号線３２Ｓ，３２Ｎをそれぞれ水平線リセット制御信号φＲＴＨに従って所定タイミングで所定電位Ｖｒｅｆ０にリセットする。

このようなサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）自体については、公知であるので、その詳細な説明は省略する。

図面には示していないが、図２中の下側信号出力回路２５は、上側信号出力回路２４を上下反転させた回路である。ただし、下側信号出力回路２５では、上側信号出力回路２４において偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍにそれぞれ接続されている箇所は、画素部２１において奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１にそれぞれ接続される。

本実施形態では、このように、信号出力回路が上側信号出力回路２４と下側信号出力回路２５とに分けられているので、スペースを有効に活用することができるとともに、両者の処理を並行して行うことで処理の高速化を図ることができる。もっとも、本発明では、信号出力回路を上側又は下側のいずれか一方側にのみ配置してもよい。

次に、図２に示す固体撮像素子３の動作例について説明する。

本実施形態では、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。

図１１は、図２に示す固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１２は、図２に示す固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

水平画素非加算読み出しモードでは、図１２に示すように、上側及び下側の（上側信号出力回路２４及び下側信号出力回路２５の）制御信号φＮがハイレベルに維持される一方で、上側及び下側の制御信号φ１，φ２，φ３がローレベルに維持される。したがって、上側及び下側の有効画素用増幅部ＣＡ１〜ＣＡ（ｋ／２）はいずれも、図９に示す非加算状態に維持される。上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、そもそも図９に示す非加算状態に固定されている。

水平画素非加算読み出しモードでは、図１１からも理解できるように、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍが、上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の、図９に示す非加算状態の入力部に、それぞれ接続される。また、水平画素非加算読み出しモードでは、図１１からも理解できるように、奇数列の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１が、下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の、図９に示す非加算状態の入力部に、それぞれ接続される。

また、水平画素非加算読み出しモードでは、図１２に示すように、上側及び下側の作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側及び下側の全ての増幅部ＣＡ１〜ＣＡ（ｍ／２）は作動状態に維持される。

そして、水平画素非加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。

図１１に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＧｒ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｒ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＲ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＲ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。

図１１に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＢ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＢ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｂ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。

このようにして、水平画素非加算読み出しモードでは、全ての画素ＰＸ，ＯＢの信号を水平加算することなく読み出すことができる。

本実施形態では、電子ビューファインダーモード時や動画撮影時などにおいて、有効画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算読み出しモード」と呼ぶ。）が行われる。

図１３は、図２に示す固体撮像素子３の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１４は、図２に示す固体撮像素子３の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

水平画素加算読み出しモードでは、図１４に示すように、上側及び下側の制御信号φＮがローレベルに維持される。したがって、上側及び下側の有効画素用増幅部ＣＡ１〜ＣＡ（ｋ／２）はいずれも、図１０に示す加算状態に維持される。一方、上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、そもそも図９に示す非加算状態に固定されている。

水平画素加算読み出しモードでは、上側の制御信号φ２がハイレベルに維持され、上側の制御信号φ１，φ３がローレベルに維持され、これ応じて、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…で加算される垂直信号線の信号が定まり、例えば、上側の有効画素用増幅部ＣＡ２では垂直信号線Ｖ２，Ｖ４，Ｖ６の信号が加算される。一方、下側の制御信号φ１がハイレベルに維持され、下側の制御信号φ２，φ３がローレベルに維持され、これ応じて、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…で加算される垂直信号線の信号が定まり、例えば、下側の有効画素用増幅部ＣＡ４では垂直信号線Ｖ５，Ｖ７，Ｖ９の信号が加算される。

水平画素加算読み出しモードでは、図１４に示すように、上側の制御信号φＳＴＢＹ２，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ３がハイレベルに維持される。したがって、上側信号出力回路２４では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…は作動停止状態に維持される。上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

水平画素加算読み出しモードでは、図１４に示すように、下側の制御信号φＳＴＢＹ１，φＳＴＢＹ−ＯＢがローレベルに維持され、下側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。したがって、下側信号出力回路２５では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…は作動停止状態に維持される。下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

そして、水平画素加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。

図１３に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＧｒ画素の信号は、図１０に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＧｒ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｇｒ画素の重心位置同士の行方向の間隔は等ピッチである。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｒ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ−１に出力されたＲ画素の信号は、図１０に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＲ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｒ画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の各Ｒ画素の信号の重心位置と前述した加算後の各Ｇｒ画素の信号の重心位置との間隔も等ピッチである。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＲ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｒ画素の加算信号）と下側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｒ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

図１３に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＢ画素の信号は、図１０に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＢ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｂ画素の重心位置同士の行方向の間隔は等ピッチである。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＢ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ−１に出力されたＧｂ画素の信号は、図１０に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＧｂ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｇｂ画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の各Ｇｂ画素の信号の重心位置と前述した加算後の各Ｂ画素の信号の重心位置との間隔も等ピッチである。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｇｂ画素の加算信号）と下側のＯＢ画素用ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

このようにして、水平画素加算読み出しモードでは、有効画素ＰＸの信号を水平加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。

このようにして読み出した信号から最終的な動画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、垂直方向の３画素加算処理を行ってもよい。あるいは、前述した例では、垂直走査回路２３によって１行ずつ読み出されているが、３行おきに読み出し、垂直方向は間引き読み出ししてもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も画素加算読み出ししてもよい。これらの点は、後述する第２の実施形態についても同様である。

なお、本実施形態では、水平画素非加算読み出しモード及び水平画素加算読み出しモードのいずれにおいても、制御信号φ３がローレベルに維持されているので、それに対応するスイッチＳ４〜Ｓ６（図５参照）を取り除いてもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施形態のように制御信号φ３に対応するスイッチＳ４〜Ｓ６を設けることが好ましい。

本実施形態によれば、増幅部Ｃ１〜Ｃｋが増幅機能のみならず水平画素加算機能（図１０に示す加算状態の機能）をも担うので、水平方向の画素信号の加算を行う専用の加算回路を用いることなく、水平方向の画素信号を加算することができる。

また、本実施形態によれば、水平画素加算読み出しモードにおいて、必要な信号の処理に関与しない増幅部（上側の有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…及び下側の有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…）は、消費電力の少ない作動停止状態に維持されるので、低消費電力化を図ることができる。

さらに、本実施形態では、前述したように、水平画素加算読み出しモードにおいて、加算後の各色の画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の異なる色の画素の重心位置同士の行方向の間隔は等ピッチである。したがって、本実施形態によれば、モアレや偽色が発生し難い。

ところで、上述の水平画素加算読み出しモードを次のように変形してもよい。すなわち、上側及び下側の制御信号φＮをローレベルに維持し、上側及び下側の制御信号φ１〜φ３をハイレベルに維持し、上側及び下側の制御信号φＳＴＢＹ１〜φＳＴＢＹ３，φＳＴＢＹ−ＯＢをローレベルに維持してもよい。

この場合、同色のカラーフィルタが設けられたｐ列（本例では３列）ずつの画素であって行方向に隣り合うｐ列（本例では３列）の画素からの信号であって順次行方向の両側へ２列分だけずれたｐ列（本例では３列）ずつの画素からの信号をそれぞれ加算した信号が、上側及び下側の有効画素用増幅部ＣＡ１〜ＣＡ（ｋ／２）の各々から得られる。この場合、上側及び下側の水平走査回路３１は、サンプリングされた上側及び下側の有効画素用増幅部ＣＡ１〜ＣＡ（ｋ／２）の全ての出力信号を読み出すようにする。

この変形例では、水平方向に関して画像縮小効果は得られないものの、水平方向に関して光学ローパスフィルタ効果と同様の効果を得ることができる。

＜第２の実施形態＞
図１５は、第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の一部分を示す回路図であり、図５に対応している。図１６は、第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の他の部分を示す回路図であり、図６に対応している。図１５及び図１６において、図５及び図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施形態が上述の第１の実施形態と異なる所は以下に説明する点である。

本実施形態では、上側信号出力回路２４において、ｍ／２個の増幅部ＣＡ１〜ＣＡ（ｍ／２）にそれぞれ対応し各々がスイッチＳ１〜Ｓ６からなるｍ／２個のスイッチ群にそれぞれ対応して、各々がスイッチＳ７〜Ｓ９からなるｍ／２個の垂直線選択用スイッチ群（ライン選択部）が追加されている。

各垂直線選択用スイッチ群のスイッチＳ７〜Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において偶数列の各垂直信号線Ｖ２，Ｖ４，…，Ｖｍに接続されている箇所を、当該垂直信号線、当該垂直信号線の１本前の垂直信号線及び当該垂直信号線の２本後の垂直信号線のいずれかに選択的に接続し得るように設けられている。

例えば、上側信号出力回路２４において増幅部ＣＡ１に対応する垂直線選択スイッチ群のスイッチＳ７〜Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、当該垂直信号線Ｖ２、当該垂直信号線Ｖ２の１本前の垂直信号線Ｖ１及び当該垂直信号線Ｖ２の２本後の垂直信号線Ｖ４のいずれかに選択的に接続し得るように設けられている。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ７が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で最も１列目側の垂直信号線Ｖ１に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ８が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ２に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ９が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で３番目に１列目側の垂直信号線Ｖ４に選択的に接続する。

また、例えば、上側信号出力回路２４において増幅部ＣＡ２に対応する垂直線選択スイッチ群のスイッチＳ７〜Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、当該垂直信号線Ｖ４、当該垂直信号線Ｖ４の１本前の垂直信号線Ｖ３及び当該垂直信号線Ｖ４の２本後の垂直信号線Ｖ６のいずれかに選択的に接続し得るように設けられている。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ７が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で最も１列目側の垂直信号線Ｖ３に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ８が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ４に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７〜Ｓ９のうちのスイッチＳ９が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で３番目に１列目側の垂直信号線Ｖ６に選択的に接続する。

上述のｍ／２個の垂直線選択用スイッチ群の各々の群のスイッチＳ７〜Ｓ９は、ｎＭＯＳトランジスタで構成されている。各垂直線選択用スイッチ群のスイッチＳ７が共通に接続され、そこには、制御信号φＳＥＬ７が撮像制御部４から供給される。各垂直線選択用スイッチ群のスイッチＳ８が共通に接続され、そこには、制御信号φＳＥＬ８が撮像制御部４から供給される。各垂直線選択用スイッチ群のスイッチＳ９が共通に接続され、そこには、制御信号φＳＥＬ９が撮像制御部４から供給される。各スイッチＳ７〜Ｓ８は、そのゲートに供給される制御信号φＳＥＬ７〜φＳＥＬ９がハイレベルの場合にオンする一方、そのゲートに供給される制御信号φＳＥＬ７〜φＳＥＬ９がローレベルの場合にオフする。

本実施形態では、下側信号出力回路２５は、上述した上側信号出力回路２４を単に上下反転させた回路である。

次に、本実施形態における固体撮像素子３の動作例について説明する。

本実施形態においても、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。

図１７は、本実施形態における固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１１に対応している。図１８は、本実施形態おける固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１２に対応している。

本実施形態における水平画素非加算読み出しモードが上述の第１の実施形態における水平画素非加算読み出しモードと異なる所は以下の点のみである。

本実施形態における水平画素非加算読み出しモードでは、上側及び下側の制御信号φＳＥＬ９はローレベルに維持され、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をローレベルにする一方で下側の制御信号φＳＥＬ７をハイレベルにするとともに、上側の制御信号φＳＥＬ８をハイレベルにする一方で下側の制御信号φＳＥＬ８をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をハイレベルにする一方で下側の制御信号φＳＥＬ７をローレベルにするとともに、上側の制御信号φＳＥＬ８をローレベルにする一方で下側の制御信号φＳＥＬ８をハイレベルにする。

これにより、図１７から理解できるように、図１１と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の増幅部から出力され、隣接するＧｒ画素の信号及びＧｂ画素の信号が同一の上側の増幅部で処理される。したがって、本実施形態における水平画素非加算読み出しモードでは、図１１の場合のように隣接するＧｒ画素の信号及びＧｂ画素の信号が上側と下側の互いに異なる増幅部で処理される場合に比べて、増幅部間のレベル差の影響を受け難くなる。

本実施形態においても、電子ビューファインダーモード時や動画撮影時などにおいて、有効画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算読み出しモード」と呼ぶ。）が行われる。

図１９は、本実施形態における固体撮像素子３の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１３に対応している。図２０は、本実施形態おける固体撮像素子３の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１４に対応している。

本実施形態における水平画素加算読み出しモードでは、図２０に示すように、上側及び下側の制御信号φＮがローレベルに維持され、上側及び下側の制御信号φ１がハイレベルに維持され、上側及び下側の制御信号φ２，φ３がローレベルに維持され、上側及び下側の制御信号φＳＴＢＹ１，φＳＴＢＹ−ＯＢがローレベルに維持され、上側及び下側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。

また、本実施形態における水平画素加算読み出しモードでは、図２０に示すように、上側及び下側の制御信号φＳＥＬ８がローレベルに維持され、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をローレベルにする一方で下側の制御信号φＳＥＬ７をハイレベルにするとともに、上側の制御信号φＳＥＬ９をハイレベルにする一方で下側の制御信号φＳＥＬ９をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をハイレベルにする一方で下側の制御信号φＳＥＬ７をローレベルにするとともに、上側の制御信号φＳＥＬ９をローレベルにする一方で下側の制御信号φＳＥＬ９をハイレベルにする。

これにより、図１９から理解できるように、図１３と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の上側信号出力回路２４から出力される。このとき、加算後の各色の画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の異なる色の画素の重心位置同士の行方向の間隔は等ピッチである。

ところで、本実施形態では、上側の制御信号φＳＥＬ８をハイレベルに維持し、上側の制御信号φＳＥＬ７，φＳＥＬ９をローレベルに維持し、下側の制御信号φＳＥＬ７をハイレベルに維持し、上側の制御信号φＳＥＬ８，φＳＥＬ９をローレベルに維持することで、本実施形態における固体撮像素子３は上述の第１の実施形態における固体撮像素子３と全く同じ接続状態となる。したがって、本実施形態においても、このような接続状態を維持することで、上述の第１の実施形態における水平画素非加算読み出しモード及び水平画素加算読み出しモードを実現することができる。

＜第３の実施形態の説明＞
図２１は、第３の実施形態での固体撮像素子の構成例を示すブロック図である。第３の実施形態での固体撮像素子は、シリコン基板上にＣＭＯＳ（相補性金属酸化膜半導体）プロセスを使用して形成されたＸＹアドレス型の固体撮像素子である。第３の実施形態の固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラなどの撮像装置に実装される（なお、撮像装置の構成例は後述する）。

また、第３の実施形態の固体撮像素子は、各画素の電気信号を独立に読み出す動作モード（通常読み出しモード）と、複数の画素から電気信号を混合して読み出す動作モード（混合読み出しモード）を有している。

固体撮像素子１１１は、画素アレイ１１２と、複数の水平制御信号線１１３と、垂直走査回路１１４と、複数の垂直信号線１１５と、第１信号出力回路１１６と、第２信号出力回路１１７と、撮像素子制御回路１１８とを有している。

画素アレイ１１２は、入射光を電気信号に変換する複数の画素ＰＸを有している。画素アレイ１１２の画素ＰＸは、受光面上で第１方向Ｄ１および第２方向Ｄ２にマトリクス状に配置されている。以下、第１方向Ｄ１および第２方向Ｄ２を、行方向Ｄ１および列方向Ｄ２ともそれぞれ称する。なお、図２１では画素ＰＸの配列を簡略化して示すが、実際の固体撮像素子の受光面にはさらに多数の画素が配列されることはいうまでもない。

ここで、各々の画素ＰＸの前面には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが所定の色配列で配置されている。そのため、画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、第３の実施形態においては赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが２行２列のベイヤ配列にしたがって各画素ＰＸに配置されている。これにより、画素アレイ１１２は、撮像時にカラーの画像を取得することができる。以下、赤（Ｒ）、緑（Ｇｒ、Ｇｂ）、青（Ｂ）のフィルタを有する画素ＰＸを、それぞれ赤画素（Ｒ）、青画素（Ｂ）、緑画素（Ｇｒ、Ｇｂ）とも称する。

行方向Ｄ１に着目した場合、例えば、画素アレイ１１２の奇数行では、赤画素（Ｒ）と、緑画素（Ｇｒ）とが交互に配置されている。また、例えば、画素アレイ１１２の偶数行では、緑画素（Ｇｂ）と、青画素（Ｂ）とが交互に配置されている。

また、列方向Ｄ２に着目した場合、例えば、画素アレイ１１２の奇数列では、緑画素（Ｇｂ）と、赤画素（Ｒ）とが交互に配置されている。また、例えば、画素アレイ１１２の偶数列では、青画素（Ｂ）と、緑画素（Ｇｒ）とが交互に配置されている。

また、画素アレイ１１２の各行には、垂直走査回路１１４に接続された水平制御信号線１１３がそれぞれ配置されている。各々の水平制御信号線１１３は、垂直走査回路１１４から出力される制御信号（後述の選択信号φＳＥＬ、リセット信号φＲＳＴ、転送信号φＴＸ）を、行方向Ｄ１に並ぶ画素群にそれぞれ供給する。

また、画素アレイ１１２の各列には、信号読み出し線の一例である垂直信号線１１５がそれぞれ配置されている。列方向Ｄ２に配置された複数の画素ＰＸは、列毎に設けられた垂直信号線１１５により互いに接続されている。すなわち、画素アレイ１１２は、同じ列に配置された複数の画素ＰＸからの出力信号を共通の垂直信号線１１５を介して出力する。

なお、第３の実施形態では、緑画素（Ｇｂ）および赤画素（Ｒ）に対応する奇数列の垂直信号線１１５は、図２１の下側に位置する第１信号出力回路１１６にそれぞれ接続される。また、青画素（Ｂ）および緑画素（Ｇｒ）に対応する偶数列の垂直信号線１１５は、図２１の上側に位置する第２信号出力回路１７にそれぞれ接続される。

ここで、図２２を参照しつつ、画素ＰＸの回路構成例を説明する。

画素ＰＸは、フォトダイオードＰＤと、転送トランジスタＴＸと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、フローティングディフュージョンＦＤとをそれぞれ有している。

フォトダイオードＰＤは、入射光の光量に応じて光電変換により信号電荷を生成する。転送トランジスタＴＸは、転送信号φＴＸの高レベル期間にオンし、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョンＦＤに転送する。

転送トランジスタＴＸのソースはフォトダイオードＰＤであり、転送トランジスタＴＸのドレインはフローティングディフュージョンＦＤである。フローティングディフュージョンＦＤは、例えば、半導体基板に不純物を導入して形成された拡散領域である。なお、フローティングディフュージョンＦＤは、増幅トランジスタＡＭＰのゲートと、リセットトランジスタＲＳＴのソースとにそれぞれ接続されている。

リセットトランジスタＲＳＴは、リセット信号φＲＳＴの高レベル期間にオンし、フローティングディフュージョンＦＤを電源電圧ＶＤＤにリセットする。また、増幅トランジスタＡＭＰは、ドレインが電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョンＦＤにそれぞれ接続され、ソースが選択トランジスタＳＥＬのドレインに接続されており、垂直信号線１１５に接続された定電流源１１９（図２１では不図示）を負荷とするソースフォロア回路を構成する。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して読み出し電圧を出力する。選択トランジスタＳＥＬは、選択信号φＳＥＬの高レベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線１１５に接続する。

なお、各垂直信号線１１５には、垂直信号線１１５の電圧を所定値にクリップするクリップ回路１２０（図２１では不図示）がそれぞれ接続されている。例えば、クリップ回路１２０は、クリップ電圧を生成するトランジスタＭＣＬ１と、クリップのオン／オフを制御するトランジスタＭＣＬ２とを有している。なお、クリップ回路１２０は、トランジスタＭＣＬ１、ＭＣＬ２をカスコード接続するとともに、トランジスタＭＣＬ１のドレインを電源電圧ＶＤＤに接続し、トランジスタＭＣＬ２のソースを垂直信号線１１５に接続して形成される。

図２１に戻って、第１信号出力回路１１６および第２信号出力回路１１７は、画素アレイ１１２を隔てて上下に並列して配置されている。第１信号出力回路１１６は、図２１の下側に配置されており、画素アレイ１１２の奇数列の画像信号（ＧｂまたはＲ）を行方向Ｄ１に向けて色毎に読み出す回路である。また、第２信号出力回路１１７は、図２１の上側に配置されており、画素アレイ１１２の偶数列の画像信号（ＢまたはＧｒ）を行方向Ｄ１に向けて色毎に読み出す回路である。このように、画素アレイ１１２の両側（上下）にそれぞれ信号出力回路を設けることで、画素アレイ１１２から画像信号を高速に読み出すことができる。

また、第１信号出力回路１１６および第２信号出力回路１１７は、混合読み出しモードのときに、垂直信号線１１５の延長方向（列方向Ｄ２）に対して交差方向（行方向Ｄ１）に配置される複数の画素ＰＸから画像信号を混合して読み出す。なお、第３の実施形態での第１信号出力回路１１６および第２信号出力回路１１７は、混合読み出しモードのときに、行方向Ｄ１における同色３画素分の信号を混合読み出しする（混合読み出しの詳細は後述する）。

撮像素子制御回路１１８は、垂直走査回路１１４、第１信号出力回路１１６、第２信号出力回路１１７に対して、それぞれ制御信号を供給する。

なお、上述の制御信号は、第３の実施形態の固体撮像素子が実装される撮像装置の制御部から供給されてもよい。上記の場合には、固体撮像素子１１１から撮像素子制御回路１１８を省略することができる。

以下、図２３を参照しつつ、第１信号出力回路１１６、第２信号出力回路１１７の構成例をより詳細に説明する。ここで、第２信号出力回路１１７は、偶数列の垂直信号線１１５が接続される点を除いて第１信号出力回路１１６と基本構成が同一である。そのため、以下の例では第１信号出力回路１１６の例を示し、第２信号出力回路１１７に関する重複説明はいずれも省略する。

第１信号出力回路１１６は、混合読み出し制御部１２１と、カラムアンプ１２２と、サンプルホールド部１２３と、水平走査回路１２４とを有している。混合読み出し制御部１２１、カラムアンプ１２２、サンプルホールド部１２３は、１本の垂直信号線１１５に対してそれぞれ１組ずつ設けられる。また、水平走査回路１２４は、第１信号出力回路１１６内に１つのみ設けられる。

なお、第１信号出力回路１１６の以下の説明では、奇数列の３ｍ−２番目（例えば１，４，７番目）に対応する要素には末尾に符号ａを付し、奇数列の３ｍ−１番目（例えば２，５，８番目）に対応する要素には末尾に符号ｂを付し、奇数列の３ｍ番目（例えば３，６，９番目）に対応する要素には末尾に符号ｃを付す（但し、ｍは０を除く自然数）。

混合読み出し制御部１２１ａ〜ｃは、画素ＰＸの混合読み出しのオン／オフを切り替える回路である。例えば、通常読み出しモードの場合、混合読み出し制御部１２１は、画素アレイ１１２の所定の奇数列のみから画素ＰＸの出力信号を読み出す。一方、混合読み出しモードの場合、混合読み出し制御部１２１は、画素アレイ１１２の奇数列のうち行方向Ｄ１に隣接する３列分の画素ＰＸから出力信号を混合して読み出す。

なお、混合読み出し制御部１２１ａは、モード選択信号線φＮおよび位相選択信号線φ１に接続されている。混合読み出し制御部１２１ｂは、モード選択信号線φＮおよび位相選択信号線φ２に接続されている。混合読み出し制御部１２１ｃは、モード選択信号線φＮおよび位相選択信号線φ３に接続されている。そして、混合読み出しモードでの混合読み出し制御部１２１ａ〜ｃは、位相選択信号φ１〜φ３を受けてそれぞれ独立に動作する。

上述の３ｍ−２番目の列に対応する第１の混合読み出し制御部１２１ａは、トランジスタＭａ１〜Ｍａ６と、容量Ｃａ１〜Ｃａ３とを有している。トランジスタＭａ１〜Ｍａ３、トランジスタＭａ４〜Ｍａ６、容量Ｃａ１〜Ｃａ３は、それぞれ３つずつ並列に配置される。

トランジスタＭａ１〜Ｍａ３の各ゲートは、モード切り替えを指示する共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭａ１〜Ｍａ３の各ソースは、奇数列の３ｍ−２番目の列に対応する垂直信号線１１５にいずれも接続される。

また、トランジスタＭａ４〜Ｍａ６の各ゲートは、位相選択信号線φ１にいずれも接続されている。また、トランジスタＭａ４のソースは、隣接する３ｍ番目の列に対応する垂直信号線１１５に接続される。トランジスタＭａ５のソースは、３ｍ−２番目の列に対応する垂直信号線１１５に接続される。トランジスタＭａ６のソースは、隣接する３ｍ−１番目の列に対応する垂直信号線１１５に接続される。

また、トランジスタＭａ１，Ｍａ４のドレインはいずれも容量Ｃａ１に接続され、トランジスタＭａ２，Ｍａ５のドレインはいずれも容量Ｃａ２に接続され、トランジスタＭａ３，Ｍａ６のドレインはいずれも容量Ｃａ３に接続される。これらの容量Ｃａ１〜Ｃａ３は、後段の第１のカラムアンプ１２２ａに接続され、第１のカラムアンプ１２２ａの入力容量となる。

上述の３ｍ−１番目の列に対応する第２の混合読み出し制御部１２１ｂは、トランジスタＭｂ１〜Ｍｂ６と、容量Ｃｂ１〜Ｃｂ３とを有している。トランジスタＭｂ１〜Ｍｂ３、トランジスタＭｂ４〜Ｍｂ６、容量Ｃｂ１〜Ｃｂ３は、それぞれ３つずつ並列に配置される。

トランジスタＭｂ１〜Ｍｂ３の各ゲートは、上述した共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭｂ１〜Ｍｂ３の各ソースは、奇数列の３ｍ−１番目の列に対応する垂直信号線１１５にいずれも接続される。

また、トランジスタＭｂ４〜Ｍｂ６の各ゲートは、位相選択信号線φ２にいずれも接続されている。また、トランジスタＭｂ４のソースは、隣接する３ｍ−２番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｂ５のソースは、３ｍ−１番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｂ６のソースは、隣接する３ｍ番目の列に対応する垂直信号線１１５に接続される。

また、トランジスタＭｂ１，Ｍｂ４のドレインはいずれも容量Ｃｂ１に接続され、トランジスタＭｂ２，Ｍｂ５のドレインはいずれも容量Ｃｂ２に接続され、トランジスタＭｂ３，Ｍｂ６のドレインはいずれも容量Ｃｂ３に接続される。これらの容量Ｃｂ１〜Ｃｂ３は、後段の第２のカラムアンプ１２２ｂに接続され、第２のカラムアンプ１２２ｂの入力容量となる。

上述の３ｍ番目の列に対応する第３の混合読み出し制御部１２１ｃは、トランジスタＭｃ１〜Ｍｃ６と、容量Ｃｃ１〜Ｃｃ３とを有している。トランジスタＭｃ１〜Ｍｃ３、トランジスタＭｃ４〜Ｍｃ６、容量Ｃｃ１〜Ｃｃ３は、それぞれ３つずつ並列に配置される。

トランジスタＭｃ１〜Ｍｃ３の各ゲートは、上述した共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭｃ１〜Ｍｃ３の各ソースは、奇数列の３ｍ番目の列に対応する垂直信号線１１５にいずれも接続される。

また、トランジスタＭｃ４〜Ｍｃ６の各ゲートは、位相選択信号線φ３にいずれも接続されている。また、トランジスタＭｃ４のソースは、隣接する３ｍ−１番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｃ５のソースは、３ｍ番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｃ６のソースは、隣接する３ｍ−２番目の列に対応する垂直信号線１１５に接続される。

また、トランジスタＭｃ１，Ｍｃ４のドレインはいずれも容量Ｃｃ１に接続され、トランジスタＭｃ２，Ｍｃ５のドレインはいずれも容量Ｃｃ２に接続され、トランジスタＭｃ３，Ｍｃ６のドレインはいずれも容量Ｃｃ３に接続される。これらの容量Ｃｃ１〜Ｃｃ３は、後段の第３のカラムアンプ１２２ｃに接続され、第３のカラムアンプ１２２ｃの入力容量となる。

カラムアンプ１２２は、例えば、増幅部の一例である演算増幅器ＯＰと、帰還容量Ｃｆと、制御スイッチＳｆとを有する反転増幅器であり、垂直信号線１１５を介して画素ＰＸから出力される出力信号を列ごとに反転増幅する。

演算増幅器ＯＰの非反転入力端子には、一定の電位Ｖｒｅｆ＿ＰＧＡが供給される。演算増幅器ＯＰの反転入力端子は、混合読み出し制御部１２１の入力容量と接続される。また、帰還容量Ｃｆおよび制御スイッチＳｆは、いずれも一端が演算増幅器ＯＰの出力端子に接続され、いずれも他端が演算増幅器ＯＰの反転入力端子に接続される。なお、カラムアンプ１２２のリセットは、制御スイッチＳｆをオンすることで行われる。なお、演算増幅器ＯＰの出力端子は、後段のサンプルホールド部１２３に接続される。

また、演算増幅器ＯＰは、カラムアンプ１２２の動作を列ごとに選択的に停止させるためのスタンバイスイッチを内蔵している。例えば、上述の３ｍ−２番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ１がそれぞれ接続されている。上述の３ｍ−１番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ２がそれぞれ接続されている。上述の３ｍ番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ３がそれぞれ接続されている。すなわち、制御信号線φＳＴＢＹ１、φＳＴＢＹ２、φＳＴＢＹ３により、行方向Ｄ１に隣接する各奇数列のカラムアンプ１２２には、スタンバイ期間を規定する制御信号（スタンバイ信号）がそれぞれ独立に入力される。なお、スタンバイスイッチを有する演算増幅器の回路構成例については後述する。

サンプルホールド部１２３は、画像信号選択スイッチＭＳ１、ＭＳ２と、ノイズ信号選択スイッチＭＮ１、ＭＮ２と、容量ＣＴＳ、ＣＴＤとを有している。なお、スイッチＭＳ１、ＭＮ１は例えばＣＭＯＳスイッチである。

例えば、画像信号選択スイッチＭＳ１は、制御信号φＳｉｇＣが高レベルの期間にオンし、カラムアンプ１２２から入力された信号を容量ＣＴＳに出力する。また、例えば、ノイズ信号選択スイッチＭＮ１は、制御信号φＤａｒｋＣが高レベルの期間にオンし、カラムアンプ１２２から入力された信号を容量ＣＴＤに出力する。なお、容量ＣＴＳ、ＣＴＤの他端はいずれも接地されている。

第３の実施形態の例では、制御信号線の本数を抑制するために、各サンプルホールド部１２３には、共通の制御信号線φＳｉｇＣ、φＤａｒｋＣが接続されている。そのため、第３の実施形態では、行方向Ｄ１の全体にわたって、サンプルホールド部１２３の画像信号選択スイッチＭＳ１およびノイズ信号選択スイッチＭＮ１が同じ動作をする。

一方、画像信号出力スイッチＭＳ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＴＳに保持された電圧を画像信号ＯＵＴＳとして出力する。また、ノイズ信号出力スイッチＭＮ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＴＤに保持された電圧をノイズ信号ＯＵＴＮとして出力する。ここで、ノイズ信号ＯＵＴＮは、例えば、画素ＰＸがリセットトランジスタＲＳＴによりリセットされ転送トランジスタＴＸが開く直前の画像信号（暗信号）である。したがって、例えば、画像信号ＯＵＴＳに含まれる固定ノイズ成分及び画素のリセットノイズ成分は、画像信号ＯＵＴＳからノイズ信号ＯＵＴＮを減算することで除去できる。

水平走査回路１２４は、制御信号φＧＨを用いて、各奇数列に対応する画像信号出力スイッチＭＳ２およびノイズ信号出力スイッチＭＮ２を行方向Ｄ１へ順次オンし、容量ＣＴＳ、ＣＴＤにそれぞれ保持された信号ＯＵＴＳ、ＯＵＴＮを順次出力する。例えば、ｍ列目の画素ＰＸから読み出された信号に対応する画像信号ＯＵＴＳ、ノイズ信号ＯＵＴＮをそれぞれ出力するとき、水平走査回路１２４は、制御信号φＧＨ（ｍ）を高レベルに制御し、他の列の制御信号φＧＨを低レベルに制御する。

次に、図２４を参照しつつ、第３の実施形態での演算増幅器ＯＰの回路構成例を説明する。なお、図２４では、帰還容量Ｃｆおよび制御スイッチＳｆの図示を省略する。また、図２４の例において、「ＶＩＮ＿Ｐ」は非反転入力端子を示し、「ＶＩＮ＿Ｎ」は反転入力端子を示し、「ＶＯＵＴ」は出力端子を示す。また、「ＳＴＢＹ」はスタンバイ信号（φＳＴＢＹ１〜３）を受けるスタンバイ端子であり、「ＳＴＢＹ＿Ｎ」は上記のＳＴＢＹの負論理を受けるスタンバイ端子である。なお、図２４では、サンプルホールド部１２３の一部を併せて示す。

図２４に示す演算増幅器ＯＰは、ＰＭＯＳトランジスタＴ１〜Ｔ４と、ＮＭＯＳトランジスタＴ５〜Ｔ９とを有している。図２４に示す演算増幅器ＯＰは、一般的なＮＭＯＳ入力の演算増幅器（Ｔ１、Ｔ２、Ｔ５、Ｔ６、Ｔ８、Ｔ９の構成）に対して、それぞれスタンバイスイッチとして機能するＰＭＯＳトランジスタ（Ｔ３、Ｔ４）およびＮＭＯＳトランジスタ（Ｔ７）が付加されている。なお、ＮＭＯＳトランジスタＴ８、Ｔ９は、カスコード型電流源を構成する。

ＰＭＯＳ側のスタンバイスイッチであるトランジスタＴ３、Ｔ４は、スタンバイ期間（ＳＴＢＹが高レベルのとき）にオフとなる。上記のトランジスタＴ３、Ｔ４は、いずれもゲートでＳＴＢＹを受けている。トランジスタＴ３のソースは、トランジスタＴ１のドレインおよびトランジスタＴ１、Ｔ２のゲートと接続されている。トランジスタＴ３のドレインは、トランジスタＴ５のドレインと接続されている。また、トランジスタＴ４のソースは、トランジスタＴ２のドレインと接続されている。トランジスタＴ４のドレインは、トランジスタＴ６のドレインおよび出力端子ＶＯＵＴに接続されている。

このように、トランジスタＴ４は、ＰＭＯＳのトランジスタＴ２と出力端子ＶＯＵＴとの間に配置されており、トランジスタＴ２を隔てて電源電圧ＶＤＤと接続されている。なお、トランジスタＴ３は、回路の対称性を保つために設けられている。図２４の構成では、トランジスタＴ１、Ｔ２は電源電圧ＶＤＤに直接接続されているので、演算増幅器ＯＰは、スタンバイスイッチとして付加されたトランジスタＴ３、Ｔ４の抵抗によるＩＲドロップの影響をほぼ受けずにすむ。

また、ＮＭＯＳ側のスタンバイスイッチであるトランジスタＴ７は、スタンバイ期間（ＳＴＢＹ＿Ｎが低レベルのとき）にオフとなる。上記のトランジスタＴ７は、ゲートでＳＴＢＹの負論理（ＳＴＢＹ＿Ｎ）を受けている。トランジスタＴ７のドレインは、トランジスタＴ５、Ｔ６のソースとそれぞれ接続されており、トランジスタＴ６を隔てて出力端子ＶＯＵＴと接続されている。トランジスタＴ７のソースは、トランジスタＴ８のドレインと接続されており、トランジスタＴ８、Ｔ９を隔てて接地されている。

上記の演算増幅器ＯＰでは、スタンバイのときにトランジスタＴ３、Ｔ４がオフとなり、電源電圧ＶＤＤから出力端子ＶＯＵＴへの電流が遮断される。また、スタンバイのときにトランジスタＴ７がオフとなり、出力端子ＶＯＵＴからＧＮＤへの電流が遮断される。これにより、カラムアンプ１２２はスタンバイ状態となる。このスタンバイ期間において、演算増幅器ＯＰの出力端子はフローティング状態となる。よって、上述した第３の実施形態での演算増幅器ＯＰでは、カラムアンプ１２２のスタンバイ期間に後段のサンプルホールド部１２３が動作している場合においても、演算増幅器ＯＰからサンプルホールド部１２３の容量に不要な電荷の充電が行われることはない。

これに対して、ＰＭＯＳ側のスタンバイスイッチ（トランジスタＴ３、Ｔ４）がない場合を比較例として説明する（比較例の図示は省略する）。この比較例の場合、スタンバイのときにＮＭＯＳ側のスタンバイスイッチがオフとなる。これにより、出力端子ＶＯＵＴからＧＮＤへの電流が遮断されて、カラムアンプ１２２はスタンバイ状態となる。しかし、スタンバイ期間には、電源電圧ＶＤＤからＰＭＯＳトランジスタを介して出力端子側に電流が流れこんでしまう。例えば、カラムアンプ１２２のスタンバイ期間に後段のサンプルホールド部１２３が動作している場合、比較例の構成ではサンプルホールド部１２３の容量に不要な電荷が充電されてしまうので、理想的なスタンバイ状態とはならないことが分かる。

以下、第３の実施形態の固体撮像素子１１１での読み出し動作例を説明する。

（通常読み出しモードの場合）
図２５は、通常読み出しモードでの画素アレイ１１２からの信号読み出しの例を示す図である。図２５の例では、画素アレイ１１２の全ての画素から信号を読み出す場合を示すが、所定の間隔で行および列を間引きして信号を読み出してもよい。

通常読み出しモードにおいて、画素アレイ１１２の奇数行の画素から信号を読み出すときには、第１信号出力回路１１６から赤画素（Ｒ）の信号が順次読み出されるとともに、第２信号出力回路１１７から緑画素（Ｇｒ）の信号が順次読み出される。また、画素アレイ１１２の偶数行の画素から信号を読み出すときには、第１信号出力回路１１６から緑画素（Ｇｂ）の信号が順次読み出されるとともに、第２信号出力回路１１７から青画素（Ｂ）の信号が順次読み出される。

なお、撮像素子制御回路１１８は、通常読み出しモードの場合、モード選択信号φＮを高レベルとし、位相選択信号φ１、φ２、φ３およびスタンバイ信号φＳＴＢＹ１、φＳＴＢＹ２、φＳＴＢＹ３をいずれも低レベルとする。

ここで、画素アレイ１１２の奇数列の画像信号を読み出す場合を説明する。図２６は、通常読み出しモードでの第１信号出力回路１１６の動作状態を示す図である。なお、以下の動作例の説明では、高レベルを示す制御信号線と、画素ＰＸから演算増幅器ＯＰまでの信号が出力される信号線とを図中太線で示す。

例えば、上述の３ｍ−２番目の列に対応する第１の混合読み出し制御部１２１ａでは、トランジスタＭａ１〜Ｍａ３がいずれもオンとなる一方で、トランジスタＭａ４〜Ｍａ６はいずれもオフとなる。これにより、３ｍ−２番目の列の画素ＰＸから信号が出力されると、その信号電荷はトランジスタＭａ１〜Ｍａ３を介して容量Ｃａ１〜Ｃａ３に蓄積される。

また、各奇数列のカラムアンプ１２２はいずれも動作状態にあるため、画素ＰＸから読み出された出力信号は、対応する列のカラムアンプ１２２で反転増幅され、後段のサンプルホールド部１２３に出力される。

なお、第１信号出力回路１１６の他の列（３ｍ−１番目、３ｍ番目の奇数列）や、第２信号出力回路１１７の各列においても、上記と同様に信号の読み出しが行われる。以上のように、通常読み出しモードでの固体撮像素子１１１は、各画素ＰＸの信号をそれぞれ独立に読み出すことができる。

（混合読み出しモードの場合）
図２７は、混合読み出しモードでの画素アレイ１１２からの信号読み出しの例を示す図である。混合読み出しモードでは、行方向Ｄ１における同色３画素分の信号を混合読み出しすることで、単純な間引き読み出しと比べて、モアレや偽色の発生を抑制しつつ、ノイズ成分を低減した画像を得ることができる。

上記の混合読み出しモードでは、混合読み出し時の各色画素の重心位置がベイヤ配列を維持するように、信号のサンプリング位置が決定される。

図２７において、１番目の緑画素（Ｇｂ）、赤画素（Ｒ）の信号は１，３列目の信号を混合して生成される（なお、図中１列目の左方向にさらに緑画素（Ｇｂ）、赤画素（Ｒ）がある場合、これらの信号もさらに混合される）。そして、混合読み出しされた１番目の緑画素（Ｇｂ）、赤画素（Ｒ）の重心位置は画素アレイ１１２の１列目となる。一方、図２７において、１番目の青画素（Ｂ）、緑画素（Ｇｂ）の信号は２，４，６列目の信号を混合して生成される。そして、混合読み出しされた１番目の青画素（Ｂ）、緑画素（Ｇｂ）の重心位置は画素アレイ１１２の４列目となる。

混合読み出しモードにおいて上記の読み出しを行うために、撮像素子制御回路１１８は、第１信号出力回路１１６および第２信号出力回路１１７のモード選択信号φＮをいずれも低レベルとする。また、撮像素子制御回路１１８は、第１信号出力回路１１６について、位相選択信号φ１とスタンバイ信号φＳＴＢＹ２、φＳＴＢＹ３とをいずれも高レベルとし、位相選択信号φ２、φ３とスタンバイ信号φＳＴＢＹ１とをいずれも低レベルとする。一方、撮像素子制御回路１１８は、第２信号出力回路１１７について、位相選択信号φ２とスタンバイ信号φＳＴＢＹ１、φＳＴＢＹ３とをいずれも高レベルとし、位相選択信号φ１、φ３とスタンバイ信号φＳＴＢＹ２とをいずれも低レベルとする。

ここで、画素アレイ１１２の奇数列の画像信号を読み出す場合を説明する。図２８は、混合通常読み出しモードでの第１信号出力回路１１６の動作状態を示す図である。

上記の場合、モード選択信号φＮは低レベルであるため、図２８に示すトランジスタＭａ１〜Ｍａ３、Ｍｂ１〜Ｍｂ３、Ｍｃ１〜Ｍｃ３は、いずれもオフとなる。

また、位相選択信号φ１は高レベルであるため、図２８に示す第１の混合読み出し制御部１２１ａのトランジスタＭａ４〜Ｍａ６はいずれもオンとなる。

そのため、行方向Ｄ１に向けて奇数列の画素ＰＸから信号を読み出すと、３ｍ−２番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ５を介して容量Ｃａ２に蓄積される。また、３ｍ−１番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ６を介して容量Ｃａ３に蓄積される。また、３ｍ番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ４を介して容量Ｃａ１に蓄積される。

また、スタンバイ信号φＳＴＢＹ１は低レベルであるため、第１の混合読み出し制御部２１ａの後段のカラムアンプ１２２は動作状態にある。そのため、容量Ｃａ１〜Ｃａ３に蓄積された同じ行の同色３画素分の信号電荷はまとめてカラムアンプ１２２ａで反転増幅され、出力信号の混合読み出しがなされる。

一方、位相選択信号φ２、φ３は低レベルであるため、図２８に示すトランジスタＭｂ４〜Ｍｂ６、Ｍｃ４〜Ｍｃ６はいずれもオフになる。そのため、第２の混合読み出し制御部１２１ｂおよび第３の混合読み出し制御部１２１ｃからは、後段の回路に信号が出力されない。また、スタンバイ信号φＳＴＢＹ２、φＳＴＢＹ３は高レベルであるため、カラムアンプ１２２ｂ、カラムアンプ１２２ｃはいすれもスタンバイ状態となる（図２８において、スタンバイ状態のカラムアンプ１２２ｂ，１２２ｃをハッチングで示す）。

ところで、第３の実施形態でのサンプルホールド部１２３は、行方向Ｄ１の全体にわたって、共通の制御信号φＳｉｇＣ、φＤａｒｋによって動作する。そのため、混合読み出しモードにおいて、カラムアンプ１２２ｂ、カラムアンプ１２２ｃがスタンバイ状態であっても、その後段のサンプルホールド部１２３が動作する場合がある。しかし、上述するように、第３の実施形態のカラムアンプ１２２から後段のサンプルホールド部１２３の容量に不要な電荷の充電が行われることはない。

なお、混合読み出しモードでの第２信号出力回路１１７では、第１の混合読み出し制御部１２１および第３の混合読み出し制御部１２１がスタンバイ状態となり、第２の混合読み出し制御部１２１で上記の混合読み出しが行われることとなる。混合読み出しモードでの第２信号出力回路１１７の動作は、第１信号出力回路１１６の動作とほぼ共通するので重複説明を省略する。

＜第３の実施形態の変形例１＞
図２９は、第３の実施形態での演算増幅器ＯＰの回路構成例の別例を示している。

図２９の構成は、図２４に示す演算増幅器ＯＰの変形例であって、トランジスタＴ１、Ｔ２とトランジスタＴ３、Ｔ４との位置が入れ替わっている点のみ相違する。なお、図２９において、図２４と共通する要素の重複説明は省略する。

図２９の例において、トランジスタＴ４は、演算増幅器ＯＰの電源電圧ＶＤＤとＰＭＯＳのトランジスタＴ２との間に配置されており、トランジスタＴ２を隔てて出力端子ＶＯＵＴと接続されている。なお、トランジスタＴ３は、回路の対称性を保つために設けられている。

かかる図２９の構成によっても、上述の図２４の構成と同様の効果を得ることができる。特に、図２９の構成では、スタンバイスイッチとして付加されたトランジスタＴ３、Ｔ４の抵抗によるＩＲドロップの影響で、トランジスタＴ１、Ｔ２の動作点が変化する。しかし、図２９の構成ではトランジスタＴ３、Ｔ４が電源電圧ＶＤＤに直接接続されており、トランジスタＴ３、Ｔ４が演算増幅器ＯＰの出力の負荷とはならない。そのため、図２９の構成によれば、図２４の構成と比べて演算増幅器ＯＰの静定時間を短縮できる。

＜第３の実施形態の変形例２＞
図３０は、第３の実施形態での演算増幅器ＯＰの回路構成例の別例を示している。

図３０の構成は、図２９に示す演算増幅器ＯＰの変形例であって、ダブルカスコードタイプの演算増幅器にスタンバイスイッチを設けた例である。図３０の例では、図２９と同様に、トランジスタＴ４は、演算増幅器ＯＰの電源電圧ＶＤＤとＰＭＯＳのトランジスタＴ２との間に配置されており、回路の対称性を保つためにトランジスタＴ３が設けられている。なお、図３０において、図２９と共通する要素の重複説明は省略する。

図３０の例では、トランジスタＴ１とトランジスタＴ５との間に、ＰＭＯＳトランジスタＴ１１とＮＭＯＳトランジスタＴ１３とがそれぞれ接続されている。また、トランジスタＴ２とトランジスタＴ４との間に、ＰＭＯＳトランジスタＴ１２とＮＭＯＳトランジスタＴ１４とがそれぞれ接続されている。なお、図３０の例では、トランジスタＴ１、Ｔ２のゲートは、トランジスタＴ１１、Ｔ１３のドレイン間に接続されており、出力端子ＶＯＵＴはトランジスタＴ１２、Ｔ１４のドレイン間に接続されている。

トランジスタＴ１１、Ｔ１２の各ゲートには、電圧ＶＢＩＡＳ＿ＰＧＡＰが供給される。また、トランジスタＴ１３、Ｔ１４の各ゲートには、電圧ＶＢＩＡＳ＿ＰＧＡＮが供給される。スイッチトキャパシタアンプ動作時には、ＶＢＩＡＳ＿ＰＧＡＰ、ＶＢＩＡＳ＿ＰＧＡＮには独立してバイアス電圧が供給される。また、ボルテージフォロワー動作時には、トランジスタＴ１１、Ｔ１２の各ゲートにＶＢＩＡＳ＿ＰＧＡＰとして接地電圧が供給され、トランジスタＴ１３、Ｔ１４の各ゲートにＶＢＩＡＳ＿ＰＧＡＮとして電源電圧が供給される。これにより、ボルテージフォロワー動作時には、トランジスタＴ１１〜Ｔ１４は単なる抵抗と等価の状態となる。

かかる図３０の構成例によっても、上述の図２９の構成と同様の効果を得ることができる。

＜撮像装置の構成例＞
図３１は、撮像装置の一例である電子カメラの構成例を示す図である。

電子カメラは、撮像光学系１３１と、上記の第３の実施形態の固体撮像素子１３２と、アナログフロントエンド回路１３３（ＡＦＥ回路）と、画像処理部１３４と、モニタ１３５と、記録Ｉ／Ｆ１３６と、制御部１３７と、操作部１３８とを有している。ここで、固体撮像素子１３２、アナログフロントエンド回路１３３、画像処理部１３４、操作部１３８はそれぞれ制御部１３７と接続されている。

撮像光学系１３１は、例えばズームレンズやフォーカスレンズを含む複数のレンズで構成されている。なお、簡単のため、図３１では撮像光学系１３１を１枚のレンズで図示する。

固体撮像素子１３２は、撮像光学系１３１を通過した光束による被写体の結像を撮像する。この撮像素子の出力はアナログフロントエンド回路１３３に接続されている。

電子カメラの撮影モードにおいて、固体撮像素子１３２は、操作部１３８の入力に応じて、不揮発性の記憶媒体（１３９）への記録を伴う記録用静止画像や動画像を撮影する。また、固体撮像素子１３２は、記録用静止画像の撮影待機時にも所定間隔ごとに観測用の画像（スルー画像）を連続的に撮影する。時系列に取得されたスルー画像のデータ（あるいは上記の動画像のデータ）は、モニタ１３５での動画表示や制御部１３７による各種の演算処理に使用される。なお、動画撮影時に、電子カメラはスルー画像を記録するようにしてもよい。

アナログフロントエンド回路１３３は、パイプライン式に入力される画像信号に対して、アナログ信号処理、Ａ／Ｄ変換処理を順次施す回路である。アナログフロントエンド回路１３３の出力は画像処理部１３４に接続される。

画像処理部１３４は、アナログフロントエンド回路１３３から入力されるデジタルの画像信号に対して画像処理（色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）を行う。なお、画像処理部１３４には、モニタ１３５および記録Ｉ／Ｆ１３６が接続される。

モニタ１３５は、各種の画像を表示する表示デバイスである。例えば、モニタ１３５は、制御部１３７の制御により、撮影モード下でのスルー画像の動画表示（ビューファインダ表示）を行う。

記録Ｉ／Ｆ１３６は、不揮発性の記憶媒体１３９を接続するためのコネクタを有している。そして、記録Ｉ／Ｆ１３６は、コネクタに接続された記憶媒体１３９に対してデータの書き込み／読み込みを実行する。上記の記憶媒体１３９は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図３１では記憶媒体１３９の一例としてメモリカードを図示する。

制御部１３７は、電子カメラの動作を統括的に制御するプロセッサである。操作部１３８は、記録用静止画像の取得指示（例えばレリーズ釦の全押し操作）をユーザから受け付ける。

＜実施形態の補足事項＞
（補足１）：例えば、上述の第１、第２の実施形態では、増幅部ＣＡ１〜ＣＡ（ｍ／２）は、作動状態と作動停止状態とを切り替えられるものであったが、本発明では、増幅部ＣＡ１〜ＣＡ（ｍ／２）は必ずしも低消費電力の作動停止状態に切り替えられなくてもよい。

（補足２）：また、上述の各実施形態の固体撮像素子は、カラーフィルタの色配列がベイヤ配列である例であった。しかし、本発明では、カラーフィルタの色配列は、ベイヤ配列に限らない。本発明は、２行２列の繰り返し周期を持つ他の色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。

（補足３）：上述の第１、第２の実施形態では、上述のｐの数が３の例であった。しかし、本発明では、上述のｐの数は２以上であればよい。もっとも、上述のｐの数は、奇数であることが好ましい。上述のｐの数が奇数であれば、加算後の信号重心の位置が加算前の重心の位置と一致するため、モアレ等が発生し難くなるからである。

（補足４）：上述の第１、第２の実施形態では、固体撮像素子は水平走査回路でＡＰＳ，ＡＰＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の撮像素子は、増幅部ＣＡそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。

（補足５）：上述の第３の実施形態において、固体撮像素子は水平走査回路でＯＵＴＳ，ＯＵＴＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の固体撮像素子は、カラムアンプ１１６のそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。その場合は、撮像装置において、アナログフロントエンドＡＦＥ１３３の代わりに、デジタルフロントエンドＤＦＥを配置すればよい。

（補足６）：上述の実施形態において、第１信号出力回路１１６、第２信号出力回路１１７にそれぞれ全ての垂直信号線１１５を接続してもよい。このとき、第１信号出力回路１１６、第２信号出力回路１１７にそれぞれカラムセレクタを設け、第１信号出力回路１１６、第２信号出力回路１１７との間で、奇数列の読み出しと偶数列の読み出しとを１行毎に交互に切り替えてもよい。この場合、例えば、緑画素（Ｇｒ、Ｇｂ）の信号を、同じカラムアンプ１２２を介して読み出すことができるので、緑画素（Ｇｒ、Ｇｂ）の信号のレベル差を小さくできる。

（補足７）：上述の実施形態では、１画素が４つのトランジスタで構成される例を説明した。しかし、本発明の固体撮像素子は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを複数の画素間で共有するもの（例えば、２画素で５つのトランジスタを有する２．５Ｔｒ構成、または４画素で７つのトランジスタを有する１．７５Ｔｒ構成）であってもよい。

図３２は、画素ＰＸの変形例を示している。図３２に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョンＦＤが、画素アレイの列方向Ｄ２に隣接する２画素（ＰＸ１〜ＰＸ２）で共用されている点を除いて、上述した図３２の画素ＰＸと同様である。なお、図に示す画素ＰＸについて、列方向Ｄ２に隣接する複数のフローティングディフュージョンＦＤをスイッチで接続し、さらに列方向Ｄ２での加算読み出しを可能としてもよい（この場合の図示は省略する）。

図３３は、画素ＰＸの変形例を示している。図３３に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョンＦＤが、画素アレイの列方向Ｄ２に隣接する４画素（ＰＸ１〜ＰＸ４）で共用されている点を除いて、上述した図３２の画素ＰＸと同様である。

（補足７）：上述の実施形態では、撮像装置の一例として電子カメラの構成を説明した。しかし、本発明の撮像装置は、固体撮像素子と各種の信号処理回路とをオンチップで一体化したものであってもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図する。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。

１…電子カメラ、２１…画素部、２１Ａ…有効画素部、２１Ｂ…ＯＢ画素部、ＰＸ…有効画素、ＯＢ…ＯＢ画素、ＣＡ１〜ＣＡ（ｍ／２）…増幅部、Ｖ１〜Ｖｍ…垂直信号線、Ｃ１〜Ｃ３…入力容量、１１１…固体撮像素子、１１２…画素アレイ、１１３…水平制御信号線、１１４…垂直走査回路、１１５…垂直信号線、１１６…第１信号出力回路、１１７…第２信号出力回路、１１８…撮像素子制御回路、１１９…定電流源、１２０…クリップ回路、１２１…混合読み出し制御部、１２２…カラムアンプ、１２３…サンプルホールド部、１２４…水平走査回路、１３１…撮像光学系、１３２…固体撮像素子、１３３…アナログフロントエンド回路、１３４…画像処理部、１３５…モニタ、１３６…記録Ｉ／Ｆ、１３７…制御部、１３８…操作部、１３９…記憶媒体

Claims (16)

1. 第１画素と前記第１画素とは異なる第２画素とを有する画素部と、
   前記第１画素から読み出された第１画素信号が入力される第１容量と前記第２画素から読み出された第２画素信号が入力される第２容量と前記第１容量及び前記第２容量に応じた出力信号を出力する演算増幅器とを有する出力部と、
   を備えることを特徴とする固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記第１容量の容量と前記第２容量の容量とは同一の容量を有することを特徴とする固体撮像素子。
3. 請求項１または請求項２に記載の固体撮像素子において、
   前記画素部は、前記第１画素及び第２画素とは異なる第３画素を更に備え、
   前記出力部は、前記第３画素から読み出された第３画素信号が入力される第３容量を更に備え、前記演算増幅器は前記第１容量、前記第２容量及び前記第３容量に応じた出力信号を出力することを特徴とする固体撮像素子。
4. 請求項３に記載の固体撮像素子において、
   前記第３容量の容量は、前記第１容量の容量及び前記第２容量の容量と同一の容量を有することを特徴とする固体撮像素子。
5. 請求項３に記載の固体撮像素子において、
   前記画素部は、複数の画素が行列状に配置され、かつ前記第３画素は行方向において前記第１画素と前記第２画素との間に配置され、
   前記第３容量の容量は、前記第１容量の容量及び前記第２容量の容量よりも大きい容量を有することを特徴とする固体撮像素子。
6. 請求項３から請求項５のいずれか１項に記載の固体撮像素子において、
   前記第１画素、前記第２画素及び前記第３画素はそれぞれ同一の分光感度を有する第１フィルタを含むことを特徴とする固体撮像素子。
7. 請求項６に記載の固体撮像素子において、
   前記画素部は、
   前記第１フィルタとは異なる分光感度を有する第２フィルタを含み、前記行方向において前記第１画素と前記第３画素との間に配置される第４画素と、
   前記第１フィルタとは異なる分光感度を有する第３フィルタを含み、前記行方向において前記第２画素と前記第３画素との間に配置される第５画素と、を更に備え、
   前記第２フィルタと前記第３フィルタとは同一の分光感度を有することを特徴とする固体撮像素子。
8. 第１画素と前記第１画素とは異なる第２画素とを有する画素部と、
   第１容量と第２容量と前記第１容量及び前記第２容量に応じた第１出力信号を出力する第１演算増幅器とを有する第１出力部と、
   第３容量と第４容量と前記第３容量及び前記第４容量に応じた第２出力信号を出力する第２演算増幅器とを有する第２出力部と、
   前記第１画素から読み出された第１画素信号を前記第１容量に入力させ、かつ前記第２画素から読み出された第２画素信号を前記第２容量に入力させる第１モードと前記第１画素信号を前記第１容量及び前記第２容量に入力させ、かつ前記第２画素信号を前記第３容量及び前記第４容量に入力させる第２モードとを切り替える制御部と、を備えることを特徴とする固体撮像素子。
9. 請求項８に記載の固体撮像素子において、
   前記第２出力部は、第１モードの場合に前記第１出力部よりも消費電力が低いことを特徴とする固体撮像素子。
10. 請求項９に記載の固体撮像素子において、
    前記第２演算増幅部は、電源電圧が供給される電源供給部と、前記第２出力信号を出力する出力部と、前記第１モードの場合に前記電源供給部と前記出力部との間を非導通状態にさせ、かつ前記第２モードの場合に前記電源供給部と前記出力部との間を導通状態にさせる第１切替制御部と、を含むことを特徴とする固体撮像素子。
11. 請求項１０に記載の固体撮像素子において、
    前記第２演算増幅部は、接地電圧に接続される接地部と、前記第１モードの場合に前記出力部と前記接地部との間を非導通状態にさせ、かつ前記第２モードの場合に前記出力部と前記接地部との間を導通状態にさせる第２切替制御部と、を含むことを特徴とする固体撮像素子。
12. 請求項１１に記載の固体撮像素子において、
    前記第１切替制御部は、ＰＭＯＳで形成され、
    前記第２切替制御部は、ＮＭＯＳで形成されていることを特徴とする固体撮像素子。
13. 請求項８から請求項１２のいずれか１項に記載の固体撮像素子において、
    前記第１容量の容量と前記第２容量の容量とは同一の容量を有し、
    前記第３容量の容量と前記第４容量の容量とは同一の容量を有することを特徴とする固体撮像素子。
14. 請求項８から請求項１２のいずれか１項に記載の固体撮像素子において、
    前記第１容量の容量と前記第２容量の容量とは異なる容量を有し、
    前記第３容量の容量と前記第４容量の容量とは異なる容量を有することを特
    徴とする固体撮像素子。
15. 請求項８から請求項１４のいずれか１項に記載の固体撮像素子において、
    前記第１画素と前記第２画素とはそれぞれ同一の分光感度を有するフィルタを含むことを特徴とする固体撮像素子。
16. 請求項１から請求項１５のいずれか１項に記載の固体撮像素子を備えたことを特徴とする撮像装置。

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